JPH02310889A - スタティックランダムアクセスメモリ - Google Patents
スタティックランダムアクセスメモリInfo
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- JPH02310889A JPH02310889A JP1132111A JP13211189A JPH02310889A JP H02310889 A JPH02310889 A JP H02310889A JP 1132111 A JP1132111 A JP 1132111A JP 13211189 A JP13211189 A JP 13211189A JP H02310889 A JPH02310889 A JP H02310889A
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- JP
- Japan
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- Pending
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- 230000003068 static effect Effects 0.000 title claims abstract description 45
- 230000004044 response Effects 0.000 claims description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 15
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はスタティックＲＡＭ（ランダム・アクセス・メ
モリ）に関し、特に外部からの動作モード切換信号によ
り、レジスタ・モードとデータ・スルー・モードを選択
することができるスタティックＲＡＭに関する。
モリ）に関し、特に外部からの動作モード切換信号によ
り、レジスタ・モードとデータ・スルー・モードを選択
することができるスタティックＲＡＭに関する。
［従来の技術］
近年、半導体技術の進歩は著しく、特に使用上簡易なス
タティックＲＡＭは高速化も進んでいる。
タティックＲＡＭは高速化も進んでいる。
ところが動作周期が５ｎｓ以下の超高速のスタティック
ＲＡＭになると、アドレスに同期して各入力信号の微小
時間を制御することが非常に困難になってきた。そこで
、外部クロック信号に同期して動作するレジスタ型のス
タティックＲＡＭの開発が行われるようになっている。
ＲＡＭになると、アドレスに同期して各入力信号の微小
時間を制御することが非常に困難になってきた。そこで
、外部クロック信号に同期して動作するレジスタ型のス
タティックＲＡＭの開発が行われるようになっている。
また、一方ではシステムの複雑化からアドレス同期型で
あるデータ・スルー型のスタティックＲＡＭも一部で必
要とされている。従来における前記２種類のスタティッ
クＲＡＭの動作について説明する。先ずデータ・スルー
型のスタティックＲＡＭについて図面を用いて説明する
。
あるデータ・スルー型のスタティックＲＡＭも一部で必
要とされている。従来における前記２種類のスタティッ
クＲＡＭの動作について説明する。先ずデータ・スルー
型のスタティックＲＡＭについて図面を用いて説明する
。
第４図は従来のデータ・スルー型のスタティックＲＡＭ
のタイミング図であり、第５図は従来のデータ・スルー
型スタティックＲＡＭのブロック図である。
のタイミング図であり、第５図は従来のデータ・スルー
型スタティックＲＡＭのブロック図である。
第５図において、スタティックＲＡＭは、アドレスバッ
ファ５１、データイン・バッファ５２、書き込みタイミ
ング発生回路５３、Ｘデコーダ５５、Ｙデータ５６、セ
ンス・アンプ５７、メモリセル・アレー５８、入出力回
路５９、データアウト・バッファ５Ａで構成される。こ
のデータスルー型スタティックＲＡＭでは、通常のスタ
ティックＲＡＭと同様に、外部アドレス信号ＡＤＤやそ
の他の外部信号に同期して書き込み動作と読み出し動作
が行われる。
ファ５１、データイン・バッファ５２、書き込みタイミ
ング発生回路５３、Ｘデコーダ５５、Ｙデータ５６、セ
ンス・アンプ５７、メモリセル・アレー５８、入出力回
路５９、データアウト・バッファ５Ａで構成される。こ
のデータスルー型スタティックＲＡＭでは、通常のスタ
ティックＲＡＭと同様に、外部アドレス信号ＡＤＤやそ
の他の外部信号に同期して書き込み動作と読み出し動作
が行われる。
次に、従来のレジスタ型のスタティックＲＡＭについて
図面を用いて説明する。
図面を用いて説明する。
第６図は従来のレジスタ型スタティックＲＡＭのタイミ
ング図であ゛す、第７図は従来のレジスタ型スタティッ
クＲＡＭのブロック図である。第７図において、スタテ
ィックＲＡＭはアドレス・バッファ７１、データイン・
バッファ７２、書き込みタイミング発生回路７３、クロ
ックタイミング発生回路７４、Ｘデコーダ７５、Ｘデコ
ーダ７６、センス・アンプ７７、メモリセル・アレー７
８、入出力回路７９、データアウト・バッファ７Ａで構
成され、クロックタイミング発生回路７４以外の各入出
力バッファ内にに内部信号ＣＬＫ １で制御されるレジ
スタが内蔵されている。
ング図であ゛す、第７図は従来のレジスタ型スタティッ
クＲＡＭのブロック図である。第７図において、スタテ
ィックＲＡＭはアドレス・バッファ７１、データイン・
バッファ７２、書き込みタイミング発生回路７３、クロ
ックタイミング発生回路７４、Ｘデコーダ７５、Ｘデコ
ーダ７６、センス・アンプ７７、メモリセル・アレー７
８、入出力回路７９、データアウト・バッファ７Ａで構
成され、クロックタイミング発生回路７４以外の各入出
力バッファ内にに内部信号ＣＬＫ １で制御されるレジ
スタが内蔵されている。
以下、第６図のタイミング図を用いて第７図のブロック
図の動作を説明する。外部クロック信号ＣＬＫが“Ｌ”
レベルの期間は各人出カブロックのレジスタは保持状態
になり、入力データの変化に応答しない。時刻ｔ６１で
外部信号ＣＬＫが“Ｈ”レベルになると時刻ｔ６２で内
部信号ＣＬＫＩが′“ＨＩＩレベルになり、各入出カブ
ロックのレジスタ内にデータが入力される。時刻ｔ６３
で内部信号ＣＬ Ｋ １が゛１Ｌ″レベルになると、再
び各入出カブロックのレジスタは保持状態になる。尚、
内部信号ＣＬＫＩはクロックタイミング発生回路内でワ
ン・ショット・パルスとして自動発生する。
図の動作を説明する。外部クロック信号ＣＬＫが“Ｌ”
レベルの期間は各人出カブロックのレジスタは保持状態
になり、入力データの変化に応答しない。時刻ｔ６１で
外部信号ＣＬＫが“Ｈ”レベルになると時刻ｔ６２で内
部信号ＣＬＫＩが′“ＨＩＩレベルになり、各入出カブ
ロックのレジスタ内にデータが入力される。時刻ｔ６３
で内部信号ＣＬ Ｋ １が゛１Ｌ″レベルになると、再
び各入出カブロックのレジスタは保持状態になる。尚、
内部信号ＣＬＫＩはクロックタイミング発生回路内でワ
ン・ショット・パルスとして自動発生する。
［発明が解決しようとする課題］
上述した従来の各スタティックＲＡＭは動作上の特徴か
らシステム・クロックと同期して使う場合はレジスタ型
のスタティックＲＡＭが用いられ、システムクロックと
非同期にアドレス信号で使う場合はデータ・スルー型ス
タティックＲＡＭを用いる場合が多い。しかしながら１
．システムの複雑化・多用途化から上記２種類の動作を
ランダムに行う必要が生じてきており、従来の方式のス
タティックＲＡＭでは、上記の動作をさせるのに２個の
ＲＡＭが必要となりユーザーにとって非常に使いにくい
という欠点がある。
らシステム・クロックと同期して使う場合はレジスタ型
のスタティックＲＡＭが用いられ、システムクロックと
非同期にアドレス信号で使う場合はデータ・スルー型ス
タティックＲＡＭを用いる場合が多い。しかしながら１
．システムの複雑化・多用途化から上記２種類の動作を
ランダムに行う必要が生じてきており、従来の方式のス
タティックＲＡＭでは、上記の動作をさせるのに２個の
ＲＡＭが必要となりユーザーにとって非常に使いにくい
という欠点がある。
本発明は上記従来の事情に鑑みなされたもので、レジス
タモード動作とデータスルーモード動作とを共に実現す
ることができるスタティックＲＡＭを提供することを目
的とする。
タモード動作とデータスルーモード動作とを共に実現す
ることができるスタティックＲＡＭを提供することを目
的とする。
［発明の従来技術に対する相違点］
上述した従来の２種類のスタティックＲＡＭに対し、本
発明は１個のスタティックＲＡＭで従来の２種類の動作
を行うという相違点を有する。
発明は１個のスタティックＲＡＭで従来の２種類の動作
を行うという相違点を有する。
［課題を解決するための手段］
本発明に係るスタティックランダムアクセスメモリは、
入出力バッファを備え、メモリセルアレーにデータを入
出力するスタティックランダムアクセスメモリにおいて
、外部からの動作モード切換信号に応じて内部動作モー
ド切換信号を発生し、メモリをレジスタモードとデータ
スルーモードとに切り換えるモードタイミング発生回路
と、前記レジスタモードでは外部からのクロック信号に
起因してワンショットパルスの内部クロック信号を発生
し、メモリの入出力データを当該メモリに備えられたレ
ジスタに取り込ませる一方、前記データスルーモードで
は外部からのクロック信号に係ねらず外部信号に同期し
てデータの入出力を行わせる内部クロック信号を発生す
るクロックタイミング発生回路とを有することを特徴と
する。
入出力バッファを備え、メモリセルアレーにデータを入
出力するスタティックランダムアクセスメモリにおいて
、外部からの動作モード切換信号に応じて内部動作モー
ド切換信号を発生し、メモリをレジスタモードとデータ
スルーモードとに切り換えるモードタイミング発生回路
と、前記レジスタモードでは外部からのクロック信号に
起因してワンショットパルスの内部クロック信号を発生
し、メモリの入出力データを当該メモリに備えられたレ
ジスタに取り込ませる一方、前記データスルーモードで
は外部からのクロック信号に係ねらず外部信号に同期し
てデータの入出力を行わせる内部クロック信号を発生す
るクロックタイミング発生回路とを有することを特徴と
する。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の２モード型のスタティック
ＲＡＭのタイミング図であり、第２図は本発明の一実施
例の２モ一ド型スタテイツクＲＡＭのブロック図である
。本実施例のスタティックＲＡＭは、アドレス・バッフ
ァ２１、データイン・バッファ２２、書き込みタイミン
グ発生回路２３、クロックタイミング発生回路２４、モ
ードタイミング発生回路２Ｂ、Ｘデコーダ２５、Ｙデコ
ーダ２６、センス・アンプ２７、メモリセル・アレー２
８、入出力回路２９、データアウト・バッファ２Ａで構
成され、モードタイミング発生回路２Ｂのみが従来のス
タティックＲＡＭのブロック図に対して追加となってい
る。内部信号ＣＬＫは外部モード信号ＭＯＤが“Ｈ”レ
ベルの時は外部クロック信号ＣＬＫと同相となり、外部
モード信号ＭＯＤが“Ｌ”レベルの時は外部クロック信
号ＣＬＫのレベルに無関係に“Ｈ”レベルとなる。
ＲＡＭのタイミング図であり、第２図は本発明の一実施
例の２モ一ド型スタテイツクＲＡＭのブロック図である
。本実施例のスタティックＲＡＭは、アドレス・バッフ
ァ２１、データイン・バッファ２２、書き込みタイミン
グ発生回路２３、クロックタイミング発生回路２４、モ
ードタイミング発生回路２Ｂ、Ｘデコーダ２５、Ｙデコ
ーダ２６、センス・アンプ２７、メモリセル・アレー２
８、入出力回路２９、データアウト・バッファ２Ａで構
成され、モードタイミング発生回路２Ｂのみが従来のス
タティックＲＡＭのブロック図に対して追加となってい
る。内部信号ＣＬＫは外部モード信号ＭＯＤが“Ｈ”レ
ベルの時は外部クロック信号ＣＬＫと同相となり、外部
モード信号ＭＯＤが“Ｌ”レベルの時は外部クロック信
号ＣＬＫのレベルに無関係に“Ｈ”レベルとなる。
モードタイミング発生回路２Ｂとクロックタイミング発
生回路２４以外の各人出カブロックはモードタイミング
発生回路２Ｂの出力信号ＭＯＤＩによって、外部モード
信号ＭＯＤが“Ｈ”レベルの時にはレジスタが動作上、
外部モード信号ＭＯＤが“Ｌ”レベルの時にはデータ・
スルー回路が動作するようになっている。
生回路２４以外の各人出カブロックはモードタイミング
発生回路２Ｂの出力信号ＭＯＤＩによって、外部モード
信号ＭＯＤが“Ｈ”レベルの時にはレジスタが動作上、
外部モード信号ＭＯＤが“Ｌ”レベルの時にはデータ・
スルー回路が動作するようになっている。
以下、第１図のタイミング図を用いて第２図のブロック
図の動作を説明する。
図の動作を説明する。
時刻ｔｌｌで外部クロック信号ＣＬ Ｋが“Ｈ”レベル
になると、時刻ｔ１２で内部信号ＣＬＫ１が“Ｈ”レベ
ルになって各入出カブロックのレジスタ内にデータが入
力される。時刻ｔ１３でワン・ショット・パルスである
内部信号ＣＬＫ１が“Ｌ”レベルになると、各入出カブ
ロックのレジスタは保持状態になる。そして、時刻ｔ１
５で外部モード信号ＭＯＤが“Ｌ”レベルになるとレジ
スタ・モードからデータ・スルー・モードになり、外部
クロック信号ＣＬ Ｋのレベルに無関係に内部信号ＣＬ
Ｋ１が“Ｈ”レベルになり、各入出カブロックのデータ
・スルー回路はデータ・スルーとなって各データを次段
に伝達する。
になると、時刻ｔ１２で内部信号ＣＬＫ１が“Ｈ”レベ
ルになって各入出カブロックのレジスタ内にデータが入
力される。時刻ｔ１３でワン・ショット・パルスである
内部信号ＣＬＫ１が“Ｌ”レベルになると、各入出カブ
ロックのレジスタは保持状態になる。そして、時刻ｔ１
５で外部モード信号ＭＯＤが“Ｌ”レベルになるとレジ
スタ・モードからデータ・スルー・モードになり、外部
クロック信号ＣＬ Ｋのレベルに無関係に内部信号ＣＬ
Ｋ１が“Ｈ”レベルになり、各入出カブロックのデータ
・スルー回路はデータ・スルーとなって各データを次段
に伝達する。
第３図は本発明の他の一実施例の２モード型のスタティ
ックＲＡＭのブロック図である。本実施例は第２図に示
した実施例のブロック図に対し、チップセレクト信号ｒ
茗のＣＳタイミング発生回路２Ｃのブロックが追加され
、チップの非選択が可能になる利点がある。尚、その他
の動作は前記実施例と同一であるので、その説明は省略
する。
ックＲＡＭのブロック図である。本実施例は第２図に示
した実施例のブロック図に対し、チップセレクト信号ｒ
茗のＣＳタイミング発生回路２Ｃのブロックが追加され
、チップの非選択が可能になる利点がある。尚、その他
の動作は前記実施例と同一であるので、その説明は省略
する。
［発明の効果］
以上説明したように本発明は、モードタイミング発生回
路を追加して、各入出カブロック内のレジスタ回路とデ
ータ・スルー回路を切り換えて動作させるようにしたた
め、従来の２種類のスタティックＲＡＭの機能であるレ
ジスタ・モードとデータ・スルー・モードとを１チツプ
のスタティックＲＡＭで実現でき、システム構成の大幅
な簡素化が図れるという効果がある。
路を追加して、各入出カブロック内のレジスタ回路とデ
ータ・スルー回路を切り換えて動作させるようにしたた
め、従来の２種類のスタティックＲＡＭの機能であるレ
ジスタ・モードとデータ・スルー・モードとを１チツプ
のスタティックＲＡＭで実現でき、システム構成の大幅
な簡素化が図れるという効果がある。
第１図は本発明の一実施例に係るスタティックＲＡＭの
動作を示すタイミング図、第２図は本発明の一実施例に
係る２モ一ド型スタテイツクＲＡＭの構成を示すブロッ
ク図、第３図は本発明の他の一実施例に係るスタティッ
クＲＡＭの構成を示すブロック図、第４図は従来のデー
タ・スルー型スタティックＲＡＭの動作を示すタイミン
グ図、第５図は従来のデータ・スルー型スタティックＲ
ＡＭの構成を示すブロック図、第６図は従来のレジスタ
型スタティックＲＡＭの動作を示すタイミング図、第７
図は従来のレジスタ型スタティックＲＡＭの構成を示す
ブロック図である。 ２１．５１．７１・φ・・アドレス・バッファ、２２．
５２，７２・・・・データイン・バッファ、２３．５３
．７３・・・・・書き込みタイミング発生回路、 ２４．７４・・・・・・・・クロックタイミング発生回
路、 ２５．５５．７５・・・・・Ｘデコーダ、２６．５６．
７６・・・・・Ｙデコーダ、２７．５７，７７・・・・
・センス・アンプ、２Ｂ、５８．７８・・・・φメモリ
セル・アレー、２９、δ９，７９・・・・・入出力回路
、２Ａ、５Ａ、７Ａ・・・データアウトバッファ、２Ｂ
・・・・・・・・モードタイミング発生回路、２Ｃ・・
・・・・・・ＣＳタイミング発生回路、ＡＤＤ・・・・
・・・・・外部アドレス信号、ＤＩＮ・・・・・・・・
・外部データ・イン信号、ＷＥ・・・・・・・・・・・
・外部書き込み信号、ＣＬ Ｋ・・・・・・・・・・・
外部クロック信号、ＭＯＤ・・・・・・・・・・・外部
モード信号、ＤＯＵＴ・・・・・・・・・・データアウ
ト、ＣＬＫＩ、ＭＯＤＩ・・・・・内部信号、Ｃ５・・
・・・・・・・外部チップセレクト信号。
動作を示すタイミング図、第２図は本発明の一実施例に
係る２モ一ド型スタテイツクＲＡＭの構成を示すブロッ
ク図、第３図は本発明の他の一実施例に係るスタティッ
クＲＡＭの構成を示すブロック図、第４図は従来のデー
タ・スルー型スタティックＲＡＭの動作を示すタイミン
グ図、第５図は従来のデータ・スルー型スタティックＲ
ＡＭの構成を示すブロック図、第６図は従来のレジスタ
型スタティックＲＡＭの動作を示すタイミング図、第７
図は従来のレジスタ型スタティックＲＡＭの構成を示す
ブロック図である。 ２１．５１．７１・φ・・アドレス・バッファ、２２．
５２，７２・・・・データイン・バッファ、２３．５３
．７３・・・・・書き込みタイミング発生回路、 ２４．７４・・・・・・・・クロックタイミング発生回
路、 ２５．５５．７５・・・・・Ｘデコーダ、２６．５６．
７６・・・・・Ｙデコーダ、２７．５７，７７・・・・
・センス・アンプ、２Ｂ、５８．７８・・・・φメモリ
セル・アレー、２９、δ９，７９・・・・・入出力回路
、２Ａ、５Ａ、７Ａ・・・データアウトバッファ、２Ｂ
・・・・・・・・モードタイミング発生回路、２Ｃ・・
・・・・・・ＣＳタイミング発生回路、ＡＤＤ・・・・
・・・・・外部アドレス信号、ＤＩＮ・・・・・・・・
・外部データ・イン信号、ＷＥ・・・・・・・・・・・
・外部書き込み信号、ＣＬ Ｋ・・・・・・・・・・・
外部クロック信号、ＭＯＤ・・・・・・・・・・・外部
モード信号、ＤＯＵＴ・・・・・・・・・・データアウ
ト、ＣＬＫＩ、ＭＯＤＩ・・・・・内部信号、Ｃ５・・
・・・・・・・外部チップセレクト信号。
Claims (1)
- 入出力バッファを備え、メモリセルアレーにデータを入
出力するスタティックランダムアクセスメモリにおいて
、外部からの動作モード切換信号に応じて内部動作モー
ド切換信号を発生し、メモリをレジスタモードとデータ
スルーモードとに切り換えるモードタイミング発生回路
と、前記レジスタモードでは外部からのクロック信号に
起因してワンショットパルスの内部クロック信号を発生
し、メモリの入出力データを当該メモリに備えられたレ
ジスタに取り込ませる一方、前記データスルーモードで
は外部からのクロック信号に係わらず外部信号に同期し
てデータの入出力を行わせる内部クロック信号を発生す
るクロックタイミング発生回路とを有することを特徴と
するスタティックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132111A JPH02310889A (ja) | 1989-05-25 | 1989-05-25 | スタティックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132111A JPH02310889A (ja) | 1989-05-25 | 1989-05-25 | スタティックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310889A true JPH02310889A (ja) | 1990-12-26 |
Family
ID=15073694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132111A Pending JPH02310889A (ja) | 1989-05-25 | 1989-05-25 | スタティックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02310889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386389A (en) * | 1992-03-19 | 1995-01-31 | Fujitsu Limited | Semiconductor memory device having a time variable sense amplifier |
-
1989
- 1989-05-25 JP JP1132111A patent/JPH02310889A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386389A (en) * | 1992-03-19 | 1995-01-31 | Fujitsu Limited | Semiconductor memory device having a time variable sense amplifier |
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