JPH02309810A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a semiconductor device.
本発明はＭＯＳ）ランジスタを有する半導体装置におい
て、外部負荷を駆動する出力ＭＯ３）ランジスタの制御
ゲートの容量を充電する電流駆動源が、出力ＭＯ３）ラ
ンジスタをＯＮまたはＯＦＦさせる二つの直流電圧を該
制御ゲートに供給する充電電流発生源と、該制御ゲート
電圧の変化時の一定時間のみ該制御ゲートを充電する充
電電流発生源とで構成される二つの電流駆動源からなる
ことにより、出力ＭＯＳトランジスタの変化開始時間を
遅くすることなしに、ＭＯＳ）ランジスタが実使用上必
要とされる、直流的特性と交流的特性を互いに独立して
設定し、更に容量性負荷駆動時の出力電流値の減少、及
び出力電流の変化をゆるやかにし、誤動作およびノイズ
の発生を防止するものである。The present invention relates to a semiconductor device having a MOS transistor, in which an output MO3) that drives an external load and a current drive source that charges the capacitance of the control gate of the transistor control two DC voltages that turn the output MO3) transistor ON or OFF. The output MOS transistor is made up of two current drive sources consisting of a charging current generating source that supplies the gate and a charging current generating source that charges the control gate only for a certain period of time when the control gate voltage changes. It is possible to set the DC characteristics and AC characteristics of the MOS transistor independently of each other, which are required for actual use, without delaying the change start time, and to reduce the output current value when driving a capacitive load. This also slows the change in output current to prevent malfunctions and noise generation.
従来のＰチャンネル型及びＮチャンネル型で構成される
いわゆる相補型ＭＯＳトランジスタにおいて、ＭＯ５出
力トランジスタに起因する誤動作及びノイズの発生防止
策としては、制御ゲート電圧が変化するときにＰチャン
ネルトランジスタとＮチャンネルトランジスタが同時に
導通ずることによって電源間に貫通電流が流れることを
防止する技術がある。これは上記のＭＯ３Ｉ−ランジス
タのおのおのの制御ゲートｍ圧の変化する時間を何らか
の方法で少しずらす等、半導体装置内での電流削減が主
であり、特に容量性外部負荷を考慮しての技術としては
不十分であった。In conventional complementary MOS transistors consisting of P-channel type and N-channel type, as a measure to prevent malfunctions and noise caused by the MO5 output transistor, when the control gate voltage changes, the P-channel transistor and the N-channel There is a technique for preventing through current from flowing between power supplies due to simultaneous conduction of transistors. This mainly involves reducing the current within the semiconductor device, such as by slightly shifting the change time of the control gate m pressure of each of the MO3I-transistors mentioned above. was insufficient.
一般的に外部負荷を駆動するＭＯＳトランジスタは、直
流的な駆動能力と交流的な駆動能力を考慮して設計され
る。直流的な駆動能力とは、負荷を駆動するために、直
流出力電流を流したときにＭＯＳ）ランジスタでの電圧
降下分として規定される。また交流的な駆動能力とは、
容量性の負荷を駆動するときに、ＭＯＳトランジスタ出
力端子の電圧の立ち上がり時間または立ち下がり時間に
より規定される。近年、半導体装置における微細化技術
の進歩に伴い高速化が進み、出力トランジスタの能力が
向上するにつれ、直流的な駆動能力と交流的な駆動能力
を、それぞれ実使用上必要な能力に対して、同時に適性
値とすることが困難になってきている。Generally, a MOS transistor that drives an external load is designed in consideration of direct current driving ability and alternating current driving ability. The DC drive capability is defined as the voltage drop across a MOS transistor when a DC output current is applied to drive a load. Also, what is AC driving ability?
When driving a capacitive load, it is defined by the rise time or fall time of the voltage at the MOS transistor output terminal. In recent years, with the advancement of miniaturization technology in semiconductor devices, the speed has increased and the ability of output transistors has improved. At the same time, it is becoming difficult to obtain appropriate values.
一例として、直流特性として純抵抗性負荷に直流電流を
１５ｍＡ流したときにＭＯＳトランジスタでの電圧降下
分が０．３Ｖ以下、交流特性として外部配線等の容量負
荷が１００ＦＦで、立ち上がり時間または立ち下がり時
間が２５ＮＳ以内のＭＯＳトランジスタを考える。As an example, as DC characteristics, when 15 mA of DC current is passed through a purely resistive load, the voltage drop across the MOS transistor is 0.3 V or less, and as AC characteristics, when the capacitive load such as external wiring is 100 FF, the rise time or fall time Consider a MOS transistor whose time is within 25 NS.
ある固有のＭＯ５製造プロセスを想定し、実際例として
ＮチャンネルＭＯＳ）ランジスタのサイズを決定する場
合、直流特性を適性値となるように優先すると、交流特
性としては立ち下がり時間が９ＮＳとなり適性値２５Ｎ
Ｓの半分以下となってしまう。Assuming a specific MO5 manufacturing process and determining the size of an N-channel MOS transistor as an actual example, if we prioritize the DC characteristics to an appropriate value, the AC characteristics will have a fall time of 9NS and an appropriate value of 25N.
It becomes less than half of S.
第７図に、従来例として上記の出力駆動回路を示す。２
は、１のＰチャンネルトランジスタの制御ゲートで高レ
ベルに固定されていて、１のＰチャンネルＭＯ５）ラン
ジスタは、ＯＦＦとなっている。４は、３のＮチャンネ
ルＭＯＳ）ランジスタの制御ゲートで、低レベルから高
レベルへ変化する。３のＮチャンネルＭＯＳトランジス
タがＯＦＦからＯＮに導通しはじめると最初は高レベル
に充電されていた５のコンデンサの電荷は放電し、出力
端子である６は、高レベルから低レベルに変化していく
。FIG. 7 shows the above-mentioned output drive circuit as a conventional example. 2
is fixed at a high level by the control gate of the P-channel transistor 1, and the P-channel transistor MO5) is turned off. 4 is a control gate of the N-channel MOS transistor 3, which changes from low level to high level. When the N-channel MOS transistor 3 begins to conduct from OFF to ON, the charge in the capacitor 5, which was initially charged to a high level, is discharged, and the output terminal 6 changes from a high level to a low level. .
第８図は従来例での上記の場合の３のＮチャンネルトラ
ンジスタの、４のゲートと６のドレインの電圧の変化を
しめす。縦軸が電圧、横軸が時間である。FIG. 8 shows changes in the voltages of the gate 4 and the drain 6 of the N-channel transistor 3 in the above case in the conventional example. The vertical axis is voltage and the horizontal axis is time.
このように片方の特性にあわせて設計すると、他の特性
は過剰になることが多い。この過剰特性は近年半導体装
置の高速化が進む以前は特に問題となることはなかった
。しかし高速化が進むに連れ様々な問題が発生してきて
いる。代表的な問題点としては、電流の変化が激しすぎ
て電源にノイズがのり半導体装置システム全体として、
誤動作の発生また大量の電磁輻射ノイズの発生等である
。When designing for one characteristic in this way, the other characteristics often become excessive. This excessive characteristic did not pose a particular problem before the speed of semiconductor devices increased in recent years. However, as speed increases, various problems have arisen. A typical problem is that the current changes too rapidly and noise is added to the power supply, causing damage to the entire semiconductor device system.
This may cause malfunctions or large amounts of electromagnetic radiation noise.
第９図に上記の従来例でのＭＯＳ）ランジスタに流れる
電流を示す。縦軸が電流、横軸は時間軸である。ピーク
電流は、約６５ＭＡに達し、また電流の変化率は最大的
３０ＭＡ／ＮＳである。FIG. 9 shows the current flowing through the MOS transistor in the conventional example. The vertical axis is current, and the horizontal axis is time. The peak current reaches approximately 65 MA, and the rate of change of current is maximum 30 MA/NS.
第１０図に複数の半導体装置を配置する基板でのシステ
ムモデルを示す。７は従来の半導体装置で、１０は出力
端子で、８は他の半導体装置で１１は入力端子であり１
０と１１が基板上で接続されている。基板上での配線容
量が５のコンデンサである。１２は電源であり７と８の
半導体装置の電源端子に接続されている。９は半導体装
置間の共通電位線に存在するインダクタンスである。実
際は５のコンデンサ、９のインダクタンスは分布定数的
に存在しており、また他の配線上にもコンデンサ、イン
ダクタンス成分は存在するが、ここでは単純化したモデ
ルで動作を考えてみる。ＭＯＳトランジスタの出力電流
はＭＯ３Ｉ−ランジスタから負荷コンデンサ５を経由し
て電源ラインに流れることになる。ここで例えば基板の
電源配線に２ＯＮＨのインダクタンス９があったとする
。このときインダクタンスによる逆起電力は電流の変化
率とインダクタンスの積であるから、計算してみると
２０Ｘ１０ ９Ｘ３０Ｘ１０ ３÷１０ ９−０゜６ボ
ルトとなる。FIG. 10 shows a system model using a substrate on which a plurality of semiconductor devices are arranged. 7 is a conventional semiconductor device, 10 is an output terminal, 8 is another semiconductor device, 11 is an input terminal, and 1
0 and 11 are connected on the board. This is a capacitor with a wiring capacitance of 5 on the board. Reference numeral 12 denotes a power supply, which is connected to the power supply terminals of semiconductor devices 7 and 8. 9 is an inductance existing in a common potential line between semiconductor devices. In reality, the capacitor 5 and the inductance 9 exist as distributed constants, and capacitors and inductance components also exist on other wiring lines, but here we will consider the operation using a simplified model. The output current of the MOS transistor flows from the MO3I transistor to the power supply line via the load capacitor 5. For example, assume that there is an inductance 9 of 2ONH in the power supply wiring of the board. At this time, the back electromotive force due to inductance is the product of the rate of change of current and inductance, so it is calculated to be 20X10 9X30X10 3÷10 9-0°6 volts.
同様の出力端子が複数同時変化すればこの逆起電力ノイ
ズは比例して大きくなる。この逆起電力ノイズは半導体
装置間での信号伝達において、本来共通電位点となるべ
きところに電位差を引き起こすため誤動作の原因となる
。実際にはコンデンサ、インダクタンス成分は、他の配
線にも存在しまた分布定数的に存在するため更に複雑な
動作になり共通電位線、信号線ともにいわゆるリンギン
グと呼ばれる振動する波形となってしまう。電流量およ
び電流の変化が激しくなると、電源間にいれる電源平滑
コンデンサでもノイズを除去することが不可能となって
しまう。また電磁輻射についても電流の変化が激しいほ
ど大きくなることが知られている。If a plurality of similar output terminals change simultaneously, this back electromotive force noise increases proportionally. This back electromotive force noise causes a potential difference in a point that should originally be a common potential point during signal transmission between semiconductor devices, causing malfunctions. In reality, capacitors and inductance components exist in other wiring lines and exist in a distributed constant manner, resulting in even more complicated operation, resulting in oscillating waveforms called ringing on both the common potential line and the signal line. When the amount of current and the changes in current become drastic, it becomes impossible to remove noise even with a power supply smoothing capacitor inserted between the power supplies. It is also known that electromagnetic radiation increases as the current changes more rapidly.
従来の方法では、この問題点を避けるため出力ＭＯ３）
ランジスタの制御ゲートを駆動するトランジスタの電流
能力を下げることにより制御ゲート電圧の変化を遅くす
ることで出力ＭＯＳトランジスタが実使用に必要な直流
駆動能力を満足させると同時に、実使用に必要以上の交
流駆動能力により発生する問題点を解決する方法が考え
られる。In the conventional method, in order to avoid this problem, the output MO3)
By lowering the current capability of the transistor that drives the control gate of the transistor, the change in control gate voltage is slowed down, so that the output MOS transistor can satisfy the DC drive capability required for actual use, while at the same time increasing the AC power beyond that required for actual use. There are ways to solve the problems caused by driving capacity.
特にコンデンサ等の容量性の負荷を駆動する場合に、出
力電流のピーク値及び電流変化率を下げ配線基板を含む
半導体装置システムでの、ノイズ発生に起因する誤動作
及びｆＩ磁輻射ノイズを減少させることは可能である。To reduce malfunctions caused by noise generation and fI magnetic radiation noise in semiconductor device systems including wiring boards by lowering the peak value and current change rate of output current, especially when driving capacitive loads such as capacitors. is possible.
第８図の４２に制御ゲート４のゲートを緩やかに駆動し
た波形を示す。６２は４２の制御ゲートに対応する６の
出力ドレイン波形である。第９図の５２に制御ゲート信
号４２に対応する出力電流を示す。The waveform 42 in FIG. 8 shows the waveform when the gate of the control gate 4 is driven slowly. 62 is the output drain waveform of 6 corresponding to the 42 control gates. The output current corresponding to the control gate signal 42 is shown at 52 in FIG.
このように出力ＭＯＳ）ランジスタの制御ゲートを駆動
するトランジスタの電流能力を下げることにより制御ゲ
ート電圧の変化を遅くすることで、ピーク電流６５ＭＡ
から３３ＭＡへ（４９）、また電流変化率も同様に３１
ＭＡ／ＮＳから５ＭＡ／ＮＳ （１６）に減少している
。In this way, by lowering the current capacity of the transistor that drives the control gate of the output MOS (output MOS) transistor and slowing down the change in control gate voltage, the peak current is 65 MA.
to 33MA (49), and the current rate of change is also 31
It has decreased from MA/NS to 5MA/NS (16).
ところがこの制御ゲート容量を駆動する電流源のインピ
ーダンスを単に高くする方法は、制御ゲート電圧がＯＦ
ＦのレベルからＭＯＳ）ランジスタのＯＮする電圧、い
わゆるスレシュホールド電圧まで変化するまでの時間を
も増加させてしまう。However, the method of simply increasing the impedance of the current source that drives this control gate capacitance requires that the control gate voltage is
This also increases the time it takes for the voltage to change from the F level to the so-called threshold voltage, which turns on the MOS transistor.
この過度的な状態ではＭＯＳ）ランジスタはＯＮしてい
ないためノイズ発生源とはならないにもかかわらず、必
要以上に出力の変化を開始する時間を遅らしてしまう、
という問題点を発生してしまう。そこで本発明の目的と
するところは、出力ＭＯＳトランジスタがＯＮするまで
の時間を必要以上に長くすることなしに、出力ＭＯＳト
ランジスタがＯＮＬ、はじめてから発生しうるノイズ等
を減少させた半導体装置を提供することである。In this transient state, the MOS transistor is not turned on, so it does not become a source of noise, but it delays the time to start changing the output more than necessary.
The problem arises. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device in which the output MOS transistor is ONL and noise that may be generated from the beginning is reduced without unnecessarily lengthening the time it takes for the output MOS transistor to turn on. It is to be.
本発明の半導体装置は、外部負荷を駆動する出力ＭＯ５
）ランジスタの制御ゲートの容量を充電する電流駆動源
が、出力ＭＯＳトランジスタをＯＮまたはＯＦＦさせる
二つの直流電圧を該制御ゲートに供給する充電電流発生
源と、該制御ゲート電圧の変化時の一定時間のみ該制御
ゲートを充電する充ｔｓｔｉ流発生源とで構成される二
つの電流駆動源からなることを特徴とする。The semiconductor device of the present invention has an output MO5 for driving an external load.
) A current drive source that charges the capacitance of the control gate of the transistor, a charging current generation source that supplies the control gate with two DC voltages that turn the output MOS transistor ON or OFF, and a certain period of time when the control gate voltage changes. The present invention is characterized in that it consists of two current driving sources, a charging current generating source that charges the control gate, and a charging current generating source that charges the control gate.
本発明の上記の構成によれば、制御ゲートの容量が電流
駆動源で充電され、出力ＭＯ３）ランジスタの制御ゲー
トの電圧がＯＦＦのレベルから充分ＯＮのレベルに移行
する段階を二つに分け、最初の移行段階であるＭＯ５Ｉ
−ランジスタのＯＦＦのレベルからスレシュホールドの
レベル近く、あるいは若干スレシュホールドを越えても
出力ＭＯＳトランジスタの電流能力が低い制御ゲート電
圧レベルまでは、本発明の二つの電流駆動源により制御
ゲート電圧を速やかに遷移させ、出力ＭＯＳトランジス
タの変化開始時間を遅くさせない。また次の移行段階と
してＭＯＳ）ランジスタの電流能力が高くなる制御ゲー
ト電圧レベルでは、比較的高めにインピーダンスが設定
された本発明の片側の充電電流発生源のみて緩やかに制
御ゲートを変化させて、出力負荷容量に流れる出力電流
の絶対値の増加および急激な変化を防止する。According to the above configuration of the present invention, the stage in which the capacitance of the control gate is charged by the current driving source and the voltage of the control gate of the output MO3 transistor is shifted from an OFF level to a fully ON level is divided into two, MO5I, the first transition stage
- From the OFF level of the transistor to the control gate voltage level near the threshold level, or even slightly exceeding the threshold, the current capability of the output MOS transistor is low, the control gate voltage can be quickly changed by the two current drive sources of the present invention. , so that the change start time of the output MOS transistor is not delayed. In addition, as the next transition stage, at the control gate voltage level where the current capability of the MOS transistor increases, the control gate is gradually changed using only one side of the charging current generation source of the present invention, which has a relatively high impedance. Prevents an increase and sudden change in the absolute value of the output current flowing through the output load capacity.
ＰチャンネルトランジスタとＮチャンネルトランジスタ
で構成される出力において、Ｎチャンネルトランジスタ
の場合で説明する。Ｐチャンネルトランジスタの場合も
同様に実施できる。In the output composed of a P-channel transistor and an N-channel transistor, the case of the N-channel transistor will be explained. A similar implementation can be performed in the case of a P-channel transistor.
第１図は本発明の実施例における構成図であり、３はＮ
チャンネルＭＯ８Ｉ−ランジスタであり、４が制御ゲー
ト、６がドレイン出力端子、１４がソース、５が外部負
荷容量である。１は、４の制御ゲートを駆動する二つの
直流電圧を供給する出力ＭＯＳトランジスタ制御充電電
流源ブロックであるが、ここでは１５１のＰチャンネル
ＭＯ３）ランジスタと１５２のＮチャンネルＭＯ３）ラ
ンジスタで構成されるインバータで示すが、他の素子構
成でもかまわない。１７は、３のＮチャンネルトランジ
スタのゲート容量、配線容量等、１の制御ゲート駆動充
電電流源ブロックから、６の制御ゲートまでの配線上に
存在するコンデンサである。FIG. 1 is a block diagram of an embodiment of the present invention, and 3 is a block diagram of an embodiment of the present invention.
Channel MO8I is a transistor, 4 is a control gate, 6 is a drain output terminal, 14 is a source, and 5 is an external load capacitor. 1 is an output MOS transistor controlled charging current source block that supplies two DC voltages to drive the control gates of 4, and here it is composed of 151 P-channel MO3) transistors and 152 N-channel MO3) transistors. Although an inverter is shown, other element configurations may be used. Reference numeral 17 denotes a capacitor such as the gate capacitance of the N-channel transistor No. 3 and the wiring capacitance, which is present on the wiring from the control gate drive charging current source block No. 1 to the control gate No. 6.
１５の人力が高レベルから低レベルへ変化し１の出力に
よって６の制御ゲートが低レベルから高レベルに変化し
、３のＮチャンネルトランジスタが非導通から導通とな
り６の出力に接続されている５のコンデンサが放電され
高レベルから低レベルに変化する場合を考える。１のブ
ロックの出力インピーダンスが大きくまた１７のコンデ
ンサ値が大きいほど制御ゲート電圧は低レベルから高レ
ベルに変化しにくい。When the human power of 15 changes from a high level to a low level, the control gate of 6 changes from a low level to a high level by the output of 1, and the N-channel transistor of 3 changes from non-conducting to conductive and is connected to the output of 6. Consider the case where a capacitor of is discharged and changes from a high level to a low level. The larger the output impedance of block 1 and the larger the capacitor value of block 17, the more difficult it is for the control gate voltage to change from a low level to a high level.
このとき２の一定時間のみ充電する充電電流源の動作に
ついて説明する。１５３．１５４はＰチャンネルＭＯＳ
トランジスタであり１５５．１５６はＮチャンネルＭＯ
５）ランジスタであり１５７は遅延インバータである。At this time, the operation of the charging current source that charges only for a certain period of time will be explained. 153.154 is P channel MOS
The transistors 155 and 156 are N-channel MO
5) It is a transistor and 157 is a delay inverter.
１５が高レベルから低レベルに変化するとき１６の遅延
インバータ出力は第２図に示すように１５の入力信号に
たいして遅れて低レベルから高レベルへ変化する。この
とき１５．１６が同時に低レベルになる期間のみ１５３
．１５４のＭＯＳトランジスタが同時にＯＮして４の制
御ゲートを高レベル方向へ引き上げる。このため第５図
の４３に示すように１．２の電流源により急速に高レベ
ルに引き上げられ、２の電流源からの電流がＯＦＦにな
ると１のみの駆動となり緩やかに高レベルへ変化してい
く。When signal 15 changes from high level to low level, the output of delayed inverter 16 changes from low level to high level with a delay with respect to the input signal 15, as shown in FIG. At this time, 153 is only during the period when 15.16 is at a low level at the same time.
．． The 154 MOS transistors are simultaneously turned on and the control gates of 4 are pulled to a high level. Therefore, as shown at 43 in Figure 5, the current is rapidly raised to a high level by the current source 1.2, and when the current from the current source 2 is turned off, only 1 is driven, and the level gradually changes to a high level. go.
６３は出力ＭＯ３）ランジスタのドレイン電圧波形であ
るが、４２の従来例でのドレイン波形に比較して早く高
レベルから低レベルへ変化しはじめている。第６図は本
発明での出力電流波形であるが、５２の従来例での出力
電流波形と比較して時間的に早く変化している。Reference numeral 63 indicates the drain voltage waveform of the output transistor MO3), which begins to change from a high level to a low level earlier than the drain waveform of the conventional example shown in 42. FIG. 6 shows the output current waveform according to the present invention, which changes faster in time than the output current waveform according to the conventional example No. 52.
また、第１図の１５６．１５７のＮチャンネルＭＯＳト
ランジスタの構造はＮチャンネル出力ＭＯＳトランジス
タの動作で考えたときは実施例どうりの必要はないが、
Ｐチャンネル出力ＭＯＳトランジスタの場合を考えると
この方式で実現可能である。本発明は実施例としてＮチ
ャンネルＭＯＳトランジスタで説明したが出力ＭＯＳト
ランジスタのＰチャンネル側でも同様に実現可能である
。Furthermore, the structure of the N-channel MOS transistors 156 and 157 in FIG. 1 does not need to be the same as in the embodiment when considering the operation of the N-channel output MOS transistor.
Considering the case of a P-channel output MOS transistor, this method can be realized. Although the present invention has been described using an N-channel MOS transistor as an embodiment, it can be similarly implemented on the P-channel side of an output MOS transistor.
第３図、第４図に本発明での２の、一定時間のみ充電す
る充電電流発生源ブロックの他の実施例図を示す。１５
４．１６１はＰチャンネルＭＯＳトランジスタ１５５．
１６０はＮチャンネルＭＯＳトランジスタ１５６．１６
４はインバータ、１５７．１６２はＮＯＲ回路、１５８
．１６３はＮＡＮＤ回路、１５９．１６５は遅延用イン
バータである。１５９．１６５の遅延分Ｐチャンネルま
たはＮチャンネルＭＯ３）ランジスタがＯＮＬ、て第１
図の実施例と同様の動作をする。FIGS. 3 and 4 are diagrams showing another embodiment of the second charging current generation source block according to the present invention, which charges only for a certain period of time. 15
4.161 is a P-channel MOS transistor 155.
160 is an N-channel MOS transistor 156.16
4 is an inverter, 157.162 is a NOR circuit, 158
．． 163 is a NAND circuit, and 159 and 165 are delay inverters. 159.165 delay P channel or N channel MO3) transistor is ONL, first
The operation is similar to that of the embodiment shown in the figure.
以上述べたように発明によれば、外部負荷を駆動する出
力ＭＯＳトランジスタの制御ゲートの容量を充電する電
流駆動源が二つあるため、制御ゲートを二段階に駆動す
ることができる。As described above, according to the invention, since there are two current drive sources that charge the capacitance of the control gate of the output MOS transistor that drives the external load, the control gate can be driven in two stages.
制御ゲートの電圧レベルがＭＯＳ）ランジスタのＯＦＦ
のレベルからスレシュホールドのレベル近く、あるいは
若干スレシュホールドを越えても出力ＭＯＳトランジス
タの電流能力が低い制御ゲート電圧レベルまでは、本発
明の二つの電流駆動源により制御ゲート電圧を速やかに
遷移させ、出力ＭＯ３）ランジスタの変化開始時間を遅
くさせない。また次の移行段階としてＭＯＳトランジス
タの電流能力が高くなる制御ゲート電圧レベルでは、比
較的高めにインピーダンスが設定された本発明の片側の
充電電流発生源のみで緩やかに制御ゲートを変化させて
、出力負荷容量に流れる出力電流の絶対値の増加および
急激な変化を防ぐことができる。このためＭＯＳトラン
ジスタにおいて実使用に必要な直流駆動能力を満足させ
ると同時に、出力ＭＯＳ）ランジスタの変化開始時間を
遅くすることなしに実使用に必要以上の交流駆動能力を
持たさないことが可能であり、直流的な駆動能力と別に
交流駆動能力を調整することができる効果を有する。The voltage level of the control gate is OFF when the MOS transistor is turned off.
The two current drive sources of the present invention quickly transition the control gate voltage from the level near the threshold level to the control gate voltage level where the current capability of the output MOS transistor is low even if slightly exceeding the threshold. Output MO3) Do not delay the change start time of the transistor. Furthermore, in the next transition stage, at the control gate voltage level where the current capability of the MOS transistor increases, the control gate is gradually changed using only one side of the charging current generation source of the present invention, which has a relatively high impedance, and the output is It is possible to prevent an increase and sudden change in the absolute value of the output current flowing through the load capacitance. For this reason, it is possible to satisfy the DC drive capability required for actual use in the MOS transistor, while at the same time not having AC drive capability greater than necessary for actual use without delaying the change start time of the output MOS transistor. , it has the effect of being able to adjust the AC drive capacity separately from the DC drive capacity.
また、本発明の方法は実使用に必要な交流駆動能力に調
整することにより、特にコンデンサ等の容量性の負荷を
駆動する場合の、出力端子が変化するときの出力電流の
ピーク値及び電流変化率を下げる効果を有し、配線基板
を含む半導体装置システムでの、ノイズ発生に起因する
誤動作及び電磁輻射ノイズを減少させる効果を有する。In addition, the method of the present invention allows the peak value of the output current and the current change when the output terminal changes, especially when driving a capacitive load such as a capacitor, to adjust the AC drive capacity required for actual use. This has the effect of lowering the rate of noise, and has the effect of reducing malfunctions caused by noise generation and electromagnetic radiation noise in semiconductor device systems including wiring boards.
第１図は本発明での実施例における構成図。
第２図は本発明での第１図の実施例での信号波形図。
第３図は本発明での２のブロックの他の実施例図。
第４図は本発明での２のブロックの他の実施例図。
第５図は本発明での実施例での出力ＭＯ８）ランジスタ
の入出力電圧特性図。
第６図は本発明での実施例出力電流波形図。
第７図は従来例での出力駆動回路図。
第８図は従来例での入出力電圧特性図。
第９図は従来例での出力電流波形図。
第１０図は複数の半導体装置を配置する基板モデル図。
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴 木 喜三部（他１名）１ｔ３−
ＮＡ？ＪｂＥ謁
１６１ｔ、イン？−り
包伐采今１１゛の出ｈ／ｌＯ？）’ｔニジス９つら％
第６図FIG. 1 is a configuration diagram of an embodiment of the present invention. FIG. 2 is a signal waveform diagram in the embodiment of FIG. 1 according to the present invention. FIG. 3 is a diagram showing another embodiment of block 2 in the present invention. FIG. 4 is a diagram showing another embodiment of block 2 in the present invention. FIG. 5 is an input/output voltage characteristic diagram of the output MO8) transistor in the embodiment of the present invention. FIG. 6 is an output current waveform diagram according to an embodiment of the present invention. FIG. 7 is a diagram of an output drive circuit in a conventional example. FIG. 8 is an input/output voltage characteristic diagram in a conventional example. FIG. 9 is an output current waveform diagram in a conventional example. FIG. 10 is a model diagram of a board on which a plurality of semiconductor devices are arranged. Applicant Seiko Epson Co., Ltd. Agent Patent Attorney Kizobe Suzuki (and 1 other person) 1t3-
NA? JbE audience 161t, in? -Is the output h/lO of 11゛ now? )'t 9 rainbows% Figure 6
Claims (1)
負荷を駆動する出力ＭＯＳトランジスタの制御ゲートの
容量を充電する電流駆動源が、出力ＭＯＳトランジスタ
をＯＮまたはＯＦＦさせる二つの直流電圧を該制御ゲー
トに供給する充電電流発生源と、該制御ゲート電圧の変
化時の一定時間のみ該制御ゲートを充電する充電電流発
生源とで構成される二つの電流駆動源からなることを特
徴とする半導体装置。In a semiconductor device having a MOS transistor, a current drive source that charges the capacitance of a control gate of an output MOS transistor that drives an external load supplies the control gate with two DC voltages that turn the output MOS transistor ON or OFF. 1. A semiconductor device comprising two current driving sources, a charging current generating source and a charging current generating source that charges the control gate only for a certain period of time when the control gate voltage changes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132308A JPH02309810A (en) | 1989-05-25 | 1989-05-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132308A JPH02309810A (en) | 1989-05-25 | 1989-05-25 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309810A true JPH02309810A (en) | 1990-12-25 |
Family
ID=15078274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132308A Pending JPH02309810A (en) | 1989-05-25 | 1989-05-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309810A (en) |
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1989
- 1989-05-25 JP JP1132308A patent/JPH02309810A/en active Pending
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