JPH0230585B2 - - Google Patents

Info

Publication number
JPH0230585B2
JPH0230585B2 JP56053062A JP5306281A JPH0230585B2 JP H0230585 B2 JPH0230585 B2 JP H0230585B2 JP 56053062 A JP56053062 A JP 56053062A JP 5306281 A JP5306281 A JP 5306281A JP H0230585 B2 JPH0230585 B2 JP H0230585B2
Authority
JP
Japan
Prior art keywords
layer
self
aligned
substrate
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP56053062A
Other languages
English (en)
Other versions
JPS5713770A (en
Inventor
Reimondo Gaanache Richaado
Makuarupin Kenii Donarudo
Jorujii Tooma Nandoo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5713770A publication Critical patent/JPS5713770A/ja
Publication of JPH0230585B2 publication Critical patent/JPH0230585B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置、さらに詳しく言えば、Ｖ
―MOS装置などの垂直構造的特徴をもつ半導体
装置に自己整合接点をもたらすための装置構造お
よび方法に関するものである。
半導体製造技術において、半導体装置のコスト
は、単一の半導体チツプ上に配置できる装置およ
びその関連機能、ならびに装置の製造に必要な製
造ステツプの数および複雑さに、直接関係してい
る。
従来、装置密度を増加させようとする努力は、
写真製版上の寸法の限界によつて幾分制限されて
きた。しかし最近になつて１ミクロン以下の寸法
を写真製版処理に使用できるようにする技術が利
用できるようになつた。また垂直に集積された装
置構造にも、最近関心が向けられるようになつて
きた。例えば、F.B.Jemeの論文“Grooves add
new dimension to Ｖ―MOS structure and
performance”Electronics1977年８月18日号
p.100〜106には、Ｖ―MOS技術のいくつかの側
面について考察し、Ｖ―MOS技術の使用によつ
て有効装置密度を増加させるための様々な技術が
例示されている。
加工ステツプの数および／またはその複数さを
減らすことのできる半導体加工技術は、臨界的な
マスク整合ステツプの数を減らすことができる場
合には、製造収率を増加させあるいは密度を増加
させることによつて、半導体装置のコストを低下
させるのにも役立つ。すなわち、高度の自己整合
素子をもたらす製造工程、すなわち、写真製版マ
スクの整合およびそれに付随する整合許容幅を必
要としない工程ステツプは、半導体装置のコスト
低減に間接的に役立つことができる。
垂直加工を自己整合工程ステツプと組合せて使
用している、先行技術には、以下の引用文献が含
まれる。
T.J.Rogersらの論文“VMOS ROM”IEEE J.
Solid―state Ciraiits SC―11巻第５号、1976年
10月刊、p.614―622にはp.619に、Ｖ字溝にエツ
チしたMOSFETの周りの拡散ビツト・ラインの
伝導性を確保するための、自己整合式拡散技術が
教示されている。単一マスキング酸化物層が、拡
散およびＶ―エツチ・マスクのために使用されて
いる。
Ouyangの米国特許第4065783号は、イオン注
入したMOSFETチヤネル領域およびＶ字溝エツ
チ構造を画定するために、同様のマスキング技術
を使用している。
Vinsonの米国特許第4116720号は、動的メモ
リ・セル用のＶ字溝および埋込みイオン注入貯蔵
ノードを画定するために、同様の技術を使用して
いる。
K.P.Lisiakらの論文“Optimization of
Nonplanar power Mos Transister”、IEEE
Tr.Electron Devices、ED―25巻第10号、1978年
10月刊p.1229〜34には、第７ｄ図に、完全に自己
整合された垂直チヤネル、パワートランジスタが
教示されているが、この種の装置を製造するため
の方法は示唆されていない。
Jenneの米国特許第4003036号は、ここに述べ
る発明の良好な実施例を使用した形式の単一
FET／コンデンサ・メモリ・セルを記載してい
る。
従つて、Ｖ字溝技術において製造される集積回
路の密度を増加させることが本発明の１目的であ
る。
より特定の目的は、Ｖ―MOS装置、特に動的
メモリ・セル用の自己整合電極に改良をもたらす
ことである。
簡単に言えば、これらの目的は、米国特許出願
第103981号に記述されている自己整合式電極の形
成工程を、基本的に自己整合式の追加的加工ステ
ツプと組合せて使用し、自己整合ゲート、ソー
ス／ドレイン領域および接点層を形成して、装置
密度に追加的な制約を負わせずに、半導体基板の
表面より下に形成された接点構造を含む高密度自
己整合MOSFETメモリ・セルをもたらすことに
よつて実現される。
第１図および第２図には、一般的にJenneの米
国特許第4003036号で教示されている如き、加工
途中のＶ―MOSメモリ装置が示してあるが、そ
こには埋込みN+領域１２およびＰ型エピタキシ
ヤル半導体層１４を含む、例えばシリコンのP+
半導体基板１０がもたらされている。埋込まれた
領域１２は、次に単一FET／コンデンサ・メモ
リ・セルを半導体基板中に形成するための電荷貯
蔵ノードとして働く。技術の専門家なら気付くよ
うに、エピタキシヤル層１４は、領域１２の容量
特性を制御し、また／あるいは次に形成する
MOSFETの伝導特性を制御するために、Ｐ型不
純物を段階的濃度で含むことができる。エピタキ
シヤル層１４を形成した後、できれば熱成長させ
た二酸化ケイ素のマスキング層１６を形成する。
マスキング層は、厚さが約5000〜6000オングスト
ロームで、形成しようとする装置のためのフイー
ルド酸化物として働くことができる。周知の写真
製版マスキング・エツチング技術によつて、層１
６中に多数の方形孔を形成する。図には１個の孔
しか示していないが、複数のメモリ・セルを形成
するには、孔のアレイ乃至マトリツクスが必要で
ある。層１６中の各孔間の厳密な間隔は、半導体
装置を実現する特定の加工技術で許容される最小
許容ライン幅を含む、いくつかの因子によつて左
右される。マスキング層１６を作つた後、ヒドラ
ジン水溶液などの異方性エツチ剤を使用して自己
終端性Ｖ字形ピツト１８をエツチする。100方向
に配位したシリコン基板１０を使用するとすれ
ば、異方性エツチングにより、側壁が111面によ
つて画定された角錐形エツチ・ピツトがもたらさ
れることになる。M.J.Declevcqらの論文
“Optimization of the Hydrazine―water
solution for Anisotropic Etching of silicon in
Integrated Circuit Technology”、J.Electro―
Chem.Soc、1975年５月号、p.545―552を参照す
るとシリコンの異方性エツチングに関するより詳
しい情報が与えられる。エツチ・ビツト１８が埋
込み領域１２と交叉するのが望ましいので、層１
４の厚さと層１６中の孔の大きさは、予め定めた
関係でなければならない。ピツト１８をエツチし
た後、浸潤エツチを使用して層１６の各ピツト１
８の頂部エツジを越えて伸びる部分を除去するこ
とができる。
次に、第３図では、ゲート酸化物に適した誘電
体層２０例えば約500オングストロームの二酸化
シリコンをエツチ・ピツト１８の露出シリコン表
面上に成長させあるいは沈着させることができ
る。ゲート電極に適した導電性材料２２の層を、
誘電体層１６および２０の上にブランケツト沈着
させる。層２２の厚さは使用する特定材料の種類
に応じて変わるが、その材料としては、ケイ化タ
ングステン、ポリシリコンなどのケイ化物あるい
はモリブデンなどの高融点金属を使用することが
できる。層２２の沈着に続いて、安定化層２４を
形成するが、これは熱処理を加えると流動化でき
る点でリンをドープした酸化物とするのがよい。
適当な物質の例については、Mooreの米国特許
第3825442号を参照のこと。
次に、第４図に示すように、層２４の上に自己
水準設定フオトレジスト層を実現し、自己整合フ
オトレジスト・マスクを形成する。簡単に言え
ば、この工程は、基板の上にマスキング材料の層
を沈着させて、エツチ・ピツト１８を完全に充填
させ平面状の上面をもたらすステツプを含んでい
る。
次に制御可能な指向性エツチング技術を使用し
て、自己整合プラグ２６がエツチ・ピツト１８中
に残るまでフオトレジスト層の頂部を取去る。ピ
ツト１８中に残るフオトレジストの量は、その上
面が層１４の元の頂面より充分下方になり、次に
述べるようにエツチ・ピツト１８の側壁にソース
乃至ドレイン領域およびそれに結びつく接点が形
成できるようなものでなければならない。
フオトレジスト・プラグ２６を形成した後、第
２のフオトレジスト・マスキング層を沈着させ露
光し現像して後でメモリ・アレイ中のワード・ア
クセス回線となるゲート電極を形成するのに使用
される層２２および２４の部分を保護する。第５
図および第６図には、層２４およびプラグ２６の
１部分上に重なる、第２のフオトレジスト層２８
が示してある。フオトレジスト層２８を画定する
ためのマスクの位置設定は、第５図および第６図
に示すように１部がフオトレジスト・プラグ２６
の両側に重なる場合には、厳密にする必要はな
い。
フオトレジスト層２８を画定した後、都合のよ
い任意の技術を使つてエツチして、層２４および
２２の露出部分を除去する。伝導層２２用の選択
的エツチ剤を使用して、第７図および第８図に示
すように、絶縁層２４の露出エツジにオーバーハ
ング部分を実現する。伝導層２２をモリブデン、
ケイ化物その他の簡単には酸化しない、あるいは
自己安定化となる導電性材料から形成する場合に
は、このステツプは特に重要である。次に、上記
のMooreの特許で教示されている如く、基板を
加熱ステツプにかけて、ドープされた多孔性酸化
物層２４を伝導層２２の露出エツジ上で流動させ
る。伝導層２２の高い導電性が重大問題にならな
い場合には、層２２としてポリシリコンを使用
し、上記のオーバーハング形成および加熱ステツ
プの代りに露出するゲート酸化物２０の厚さを著
しく増加させずに、層２２上の安定化酸化物の厚
さを著しく成長させることができる工程を使用す
ることを条件として、酸化ステツプを用いること
ができる。例えばR.Silvermanらの論文“Low
Tomperature Oxadation Method for Self―
passivating of Polysilicon Conductors During
Gate Oxide Growth”IBM Technical
Disclosure Bulletin、1979年８月号、p.935にそ
のような工程が示されている。
伝導層２２を安定化した後、安定化されたゲー
ト電極２２および厚い酸化物１６をマスクとして
使用して、自己整合N+領域３０および３２を形
成する。有利な技術は、第９図に示すようにｎ型
不純物を層１４にイオン注入してメモリ・セルに
対するビツト回線接点として働く領域３０および
３２を形成する前に、あるいはその後に、ゲート
酸化物層２０の露出部分をエツチ・ピツト１８の
頂部エツジから剥取ることである。領域３０およ
び３２の表面領域は、全て基本的に最初に形成し
たエツチ・ピツト１８内に形成されるので基板の
水平な表面部分を消費せず、従つて形成されるメ
モリ・セルの密度を最大にすることができること
を指摘しておく。
領域３０および３２の形成後、第２の導電性材
料の層を沈着させて画定し、メモリ・アレイのビ
ツト回線用の相互接続配線層を形成する。例え
ば、第１０図に示すように導電性アルミニウム、
ポリシリコンまたはケイ化物の層３４を沈着させ
ることができる。層３４は半導体基板とやはり自
己整合式に形成された領域３０および３２でのみ
自己整合オーム性接触する。第２の伝導層３４を
画定する際には、第１１図からわかるように写真
製版整合の許容幅はそれほど厳密にする必要はな
い。第１１図は、ビツト回線導体３４とエツチ・
ピツト１８の間の垂直方向から見た不整合を図示
したものである。ビツト回線３４とドープ領域３
０および３２の間の接触は斜線３６で示してあ
る。ビツト回線３４に使用する特定の導電性材料
の種類に応じて、いくつかの技術が適する。例え
ば、ビツト回線３４にポリシリコンその他の自己
安定化材料を選ぶ場合には、酸化ポリシリコンな
どの誘電体層を安定化層として使用することがで
きる。ビツト回線３４が自己安定化性でない場合
は、前述のリン・ドープ酸化物再流動技術を、ワ
ード回線の形成にも使用することができる。第１
２図は、誘電性安定化層３８をビツト回線３４上
に形成した後の、完成したメモリ・セルの断面図
である。
半導体基板の非アレイ領域中に支持回路構成を
形成することに関する追加的加工ステツプを、上
記工程のステツプと同時に含めることができ、あ
るいはまたそれらのステツプに続いて含めること
ができる。例えば、ゲートまたはワード回線２２
を形成するのに使用した伝導層を支持領域にうま
く使用することができるが、それにはＶ―MOS
加工を利用してもまたしなくてもよい。
以上まとめると、自己整合エツチング技術を使
用して表面のくぼみ中の第１の伝導層の範囲の少
くとも１部を画定し、次にそれを自己整合マスク
として用いて、やはり基本的に同じ表面くぼみ中
に自己整合基板接点領域を形成することにより、
非常にコンパクトなFET装置、特にＶ―
MOSFETおよびコンデンサを含むメモリ・セル
を実現する工程について説明してきた。
技術の専門家なら気付くように、個々の工程ス
テツプのうちのあるものを置換え、あるいは省略
することにより、上記の工程を用いて、ここで説
明したメモリ・セルの他にも様々なMOSFET装
置構造を製造することができる。例えば、埋込み
領域１２を実現する最初の数ステツプを省略する
ことにより、平面状Ｖ―MOSFETを作ることが
できる。埋込み領域１２と半導体基板の頂面また
は底面の間に接点を設けることにより、垂直Ｖ―
MOSFETを作ることができる。埋込み領域１２
およびＰ型層１４を完全にイオン注入技術だけ
で、すなわちエピタキシヤル沈着工程を使用する
必要なしに形成することもできる。例えば、
Vinsonの米国特許第4116720号およびHoffmann
の米国特許第4194283号を参照のこと。
本発明を、正方形マスクを用いて異方性エツチ
したＶ字溝エツチ・ピツトについて説明してきた
が、他の方形あるいはより複雑な形を異方性エツ
チ・マスクに用いることができる。異方性エツチ
した、Ｖ字溝以外の形の半導体表面のくぼみも使
用できる。例えば、上記の特許出願S.N.103981
に記載されているような、Ｕ字形または正方形の
くぼみを使用することもできる。このような垂直
側壁をもつくぼみは、異方性エツチングを含む湿
式エツチングによつて、あるいはスパツタリング
または反応性イオン・エツチングなどその他の方
向依存性エツチングによつて形成できる。
【図面の簡単な説明】
第１図乃至第１２図は、自己整合式加工技術に
よつてゲート、ソース／ドレイン領域および接点
層を形成する、単一FET／コンデンサ・メモ
リ・セルを形成するための、本発明に基づく各加
工段階における、半導体基板の平面図および断面
図を示したものである。 １０，１４……半導体基板、１８……くぼみ、
２２……第１の導体層、３４……第２の導体層。

Claims (1)

  1. 【特許請求の範囲】 １ 表面にくぼみを有する第１導電型半導体基板
    と、前記くぼみの下に位置する前記基板中の電荷
    貯蔵領域と、 前記くぼみを通り誘電的に絶縁され両縁が前記
    くぼみ内において前記基板の表面よりも下に位置
    している第１導体層と、 前記くぼみの側壁において前記第１導体層の両
    縁から前記基板の表面までの間に位置する前記基
    板中の第２導電型第１及び第２領域と、 前記くぼみにおいて前記第１導体層を横切り前
    記基板の表面よりも下の位置で前記第１及び第２
    領域に接触している第２導体層と、 を備える半導体メモリ・セル。
JP5306281A 1980-06-12 1981-04-10 V-mos device with self centering multiple electrodes Granted JPS5713770A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/158,668 US4364074A (en) 1980-06-12 1980-06-12 V-MOS Device with self-aligned multiple electrodes

Publications (2)

Publication Number Publication Date
JPS5713770A JPS5713770A (en) 1982-01-23
JPH0230585B2 true JPH0230585B2 (ja) 1990-07-06

Family

ID=22569161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5306281A Granted JPS5713770A (en) 1980-06-12 1981-04-10 V-mos device with self centering multiple electrodes

Country Status (5)

Country Link
US (1) US4364074A (ja)
EP (1) EP0042084B1 (ja)
JP (1) JPS5713770A (ja)
CA (1) CA1159953A (ja)
DE (1) DE3165658D1 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3382688T2 (de) * 1982-02-10 1993-09-02 Hitachi Ltd Halbleiterspeicher und sein herstellungsverfahren.
US4567641A (en) * 1982-04-12 1986-02-04 General Electric Company Method of fabricating semiconductor devices having a diffused region of reduced length
US4571512A (en) * 1982-06-21 1986-02-18 Eaton Corporation Lateral bidirectional shielded notch FET
US4542396A (en) * 1982-09-23 1985-09-17 Eaton Corporation Trapped charge bidirectional power FET
US4541001A (en) * 1982-09-23 1985-09-10 Eaton Corporation Bidirectional power FET with substrate-referenced shield
US4553151A (en) * 1982-09-23 1985-11-12 Eaton Corporation Bidirectional power FET with field shaping
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
USRE33261E (en) * 1984-07-03 1990-07-10 Texas Instruments, Incorporated Trench capacitor for high density dynamic RAM
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US5225697A (en) * 1984-09-27 1993-07-06 Texas Instruments, Incorporated dRAM cell and method
US4797373A (en) * 1984-10-31 1989-01-10 Texas Instruments Incorporated Method of making dRAM cell with trench capacitor
US4763177A (en) * 1985-02-19 1988-08-09 Texas Instruments Incorporated Read only memory with improved channel length isolation and method of forming
US5102817A (en) * 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
US5135879A (en) * 1985-03-26 1992-08-04 Texas Instruments Incorporated Method of fabricating a high density EPROM cell on a trench wall
US5017977A (en) * 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
US5164917A (en) * 1985-06-26 1992-11-17 Texas Instruments Incorporated Vertical one-transistor DRAM with enhanced capacitance and process for fabricating
US4751558A (en) * 1985-10-31 1988-06-14 International Business Machines Corporation High density memory with field shield
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US4811067A (en) * 1986-05-02 1989-03-07 International Business Machines Corporation High density vertically structured memory
US4975384A (en) * 1986-06-02 1990-12-04 Texas Instruments Incorporated Erasable electrically programmable read only memory cell using trench edge tunnelling
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
JPS63135737A (ja) * 1986-11-28 1988-06-08 Shimizu Constr Co Ltd クリ−ンル−ム
US4763180A (en) * 1986-12-22 1988-08-09 International Business Machines Corporation Method and structure for a high density VMOS dynamic ram array
US4874715A (en) * 1987-05-20 1989-10-17 Texas Instruments Incorporated Read only memory with improved channel length control and method of forming
US5109259A (en) * 1987-09-22 1992-04-28 Texas Instruments Incorporated Multiple DRAM cells in a trench
US4979004A (en) * 1988-01-29 1990-12-18 Texas Instruments Incorporated Floating gate memory cell and device
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
KR920000708B1 (ko) * 1988-07-22 1992-01-20 현대전자산업 주식회사 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5057887A (en) * 1989-05-14 1991-10-15 Texas Instruments Incorporated High density dynamic ram cell
US5017506A (en) * 1989-07-25 1991-05-21 Texas Instruments Incorporated Method for fabricating a trench DRAM
US5045490A (en) * 1990-01-23 1991-09-03 Texas Instruments Incorporated Method of making a pleated floating gate trench EPROM
US5053839A (en) * 1990-01-23 1991-10-01 Texas Instruments Incorporated Floating gate memory cell and device
US4964080A (en) * 1990-03-09 1990-10-16 Intel Corporation Three-dimensional memory cell with integral select transistor
JPH0834302B2 (ja) * 1990-04-21 1996-03-29 株式会社東芝 半導体記憶装置
US5276343A (en) * 1990-04-21 1994-01-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a bit line constituted by a semiconductor layer
US5122848A (en) * 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
US5250450A (en) * 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
US5229310A (en) * 1991-05-03 1993-07-20 Motorola, Inc. Method for making a self-aligned vertical thin-film transistor in a semiconductor device
US6015737A (en) * 1991-07-26 2000-01-18 Denso Corporation Production method of a vertical type MOSFET
US5670803A (en) * 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
GB2347014B (en) 1999-02-18 2003-04-16 Zetex Plc Semiconductor device
US7121651B2 (en) * 2002-05-09 2006-10-17 Brother Kogyo Kabushiki Kaisha Droplet-jetting device with pressure chamber expandable by elongation of pressure-generating section
US6586291B1 (en) * 2002-08-08 2003-07-01 Lsi Logic Corporation High density memory with storage capacitor
US20090242941A1 (en) * 2008-03-25 2009-10-01 International Business Machines Corporation Structure and method for manufacturing device with a v-shape channel nmosfet
FR2986106B1 (fr) * 2012-01-20 2014-08-22 Soitec Silicon On Insulator Procede de fabrication de substrats semi-conducteur, et substrats semi-conducteur

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS538076A (en) * 1976-07-12 1978-01-25 Hitachi Ltd Production of mis semiconductor device
JPS5339892A (en) * 1976-09-22 1978-04-12 Siemens Ag Semiconductor memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3975221A (en) * 1973-08-29 1976-08-17 American Micro-Systems, Inc. Low capacitance V groove MOS NOR gate and method of manufacture
US4003036A (en) * 1975-10-23 1977-01-11 American Micro-Systems, Inc. Single IGFET memory cell with buried storage element
US4065783A (en) * 1976-10-18 1977-12-27 Paul Hsiung Ouyang Self-aligned double implanted short channel V-groove MOS device
US4116720A (en) * 1977-12-27 1978-09-26 Burroughs Corporation Method of making a V-MOS field effect transistor for a dynamic memory cell having improved capacitance
JPS54154977A (en) * 1978-05-29 1979-12-06 Fujitsu Ltd Semiconductor device and its manufacture
JPS5537250U (ja) * 1978-08-31 1980-03-10
US4225879A (en) * 1979-01-26 1980-09-30 Burroughs Corporation V-MOS Field effect transistor for a dynamic memory cell having improved capacitance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS538076A (en) * 1976-07-12 1978-01-25 Hitachi Ltd Production of mis semiconductor device
JPS5339892A (en) * 1976-09-22 1978-04-12 Siemens Ag Semiconductor memory

Also Published As

Publication number Publication date
US4364074A (en) 1982-12-14
JPS5713770A (en) 1982-01-23
CA1159953A (en) 1984-01-03
EP0042084B1 (en) 1984-08-22
DE3165658D1 (en) 1984-09-27
EP0042084A1 (en) 1981-12-23

Similar Documents

Publication Publication Date Title
JPH0230585B2 (ja)
US4326332A (en) Method of making a high density V-MOS memory array
US5856219A (en) Method of fabricating a high-density dynamic random-access memory
JP2655859B2 (ja) 半導体記憶装置
KR930002292B1 (ko) 반도체 장치 및 그 제조방법
US6737316B2 (en) Method of forming a deep trench DRAM cell
JPH02156665A (ja) ダイナミツク・ランダム・アクセス・メモリ及びその製造方法
JP2002222873A (ja) 改良たて型ｍｏｓｆｅｔ
JP3229665B2 (ja) Ｍｏｓｆｅｔの製造方法
KR930009016B1 (ko) 반도체장치의 배선접촉구조 및 그 제조방법
JPS63157463A (ja) 縦型半導体メモリ・セルとその製造方法
KR910007111B1 (ko) 반도체기억장치의 제조방법
US5372965A (en) Method for fabricating capacitor of semiconductor memory device
JP3445965B2 (ja) 半導体装置およびその製造方法
JPS6156445A (ja) 半導体装置
JP2513287B2 (ja) 積層型メモリセルの製造方法
KR930006144B1 (ko) 반도체 장치 및 방법
KR100273679B1 (ko) 매몰절연층을갖는반도체기판및그제조방법
KR20040037416A (ko) 셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드전극을 포함하는 모오스 트랜지스터의 형성 방법.
JPH05167033A (ja) 半導体装置、半導体記憶装置およびその製造方法
JP2511852B2 (ja) 半導体装置の製造方法
KR100214279B1 (ko) 반도체소자의 제조방법
KR960001038B1 (ko) 워드라인 매립형 디램 셀의 제조방법
KR100339429B1 (ko) 반도체 메모리소자 제조방법
KR100202198B1 (ko) 자기정렬콘택 제조방법