JPH02304649A - Cache memory high speed access system - Google Patents
Cache memory high speed access systemInfo
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- JPH02304649A JPH02304649A JP1124478A JP12447889A JPH02304649A JP H02304649 A JPH02304649 A JP H02304649A JP 1124478 A JP1124478 A JP 1124478A JP 12447889 A JP12447889 A JP 12447889A JP H02304649 A JPH02304649 A JP H02304649A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
複数面のスタティックランダムアクセスメモリ(SRA
M)を用いたキャッシュメモリ高速アクセス方式に関し
、
複数群設けられたSRAMを用いて、キャッシュメモリ
における高速アクセスを実現することを目的とし、
格納されているデータの主記憶上のアドレスを記憶する
タグメモリと該データを記憶するスタティックランダム
アクセスメモリとで構成されるキャッシュメモリにおい
て、複数のSRAM群を設け、中央処理装置からのアク
セス対象となった複数のデータのうちの第1データであ
るアクセス開始位置のデータが存在するSRAM群を前
記タグメモリから検出し、該アクセス開始位置のデータ
にアクセスすると同時に該SRAM群を除いた前記複数
のSRAM群のアドレスを更新し、第2のデータへのア
クセスを該SRAM群を除いた前記a数のSRAM群の
いずれかに対して行うように構成する。[Detailed Description of the Invention] [Overview] Multi-sided static random access memory (SRA)
Regarding the cache memory high-speed access method using M), the purpose is to realize high-speed access in the cache memory by using multiple groups of SRAMs. In a cache memory composed of a memory and a static random access memory that stores the data, a plurality of SRAM groups are provided, and the first data among the plurality of data to be accessed from the central processing unit is accessed. Detecting an SRAM group in which position data exists from the tag memory, accessing the data at the access start position and simultaneously updating the addresses of the plurality of SRAM groups other than the SRAM group, and accessing the second data. is configured to be performed on any one of the a number of SRAM groups excluding the SRAM group.
本発明はコンピュータシステムの中央処理装置から頻繁
にアクセスされるデータを格納しておく高速メモリシス
テムに関し、さらに詳しくは、複数面のスタティックラ
ンダムアクセスメモリ(SRAM)を用いたキャッシュ
メモリ高速アクセス方式に関する。The present invention relates to a high-speed memory system for storing data that is frequently accessed by a central processing unit of a computer system, and more particularly to a cache memory high-speed access method using multi-sided static random access memory (SRAM).
最近の1チツプCPUには内蔵キャッシュメモリを持っ
ているものが多い。このような素子においては内蔵キャ
ッシュの量は必ずしも十分ではなく、一般に外部に大容
量のキャッシュメモリを必要とする。そして、内蔵キャ
ッシュと外部キャッシュメモリとの間でのキャッシュの
入替が必要となり、例えばリードアクセスではブロック
単位での高速のアクセスが期待される。このような背景
から高速でのデータのブロック転送を可能とする大容量
の外部キャッシュメモリシステムの実現が望まれている
。Many of the recent single-chip CPUs have built-in cache memory. In such devices, the amount of built-in cache is not necessarily sufficient, and generally requires an external large-capacity cache memory. Then, it becomes necessary to replace the cache between the built-in cache and the external cache memory, and for example, high-speed access in block units is expected in read access. Against this background, it is desired to realize a large-capacity external cache memory system that enables block transfer of data at high speed.
〔従来の技術〕
キャッシュメモリは、コンピュータシステムの中央処理
装置と主記憶装置との間にあって中央処理装置から見た
主記憶装置への情報の読み出し時間を改善するためのも
のであり、バッファ記憶とも呼ばれている。[Prior Art] Cache memory is located between the central processing unit and main memory of a computer system to improve the time required to read information from the central processing unit to the main memory, and is also referred to as buffer memory. being called.
このようなキャッシュメモリはデータそのものを記憶す
るデータ格納部と主記憶内のどのアドレスのデータを格
納しているかを記憶しておくタグ部(タグメモリ)から
成っている。一般にデータ格納部としてスタティックラ
ム(SRAM)が用いられるキャッシュメモリにおいて
、キャッシュミス、すなわち中央処理装置からアクセス
されたデータがキャッシュメモリに存在しない時には主
記憶とキャッシュメモリの間でデータ転送が行われるが
、そのデータ交換の基本ユニットはフロックといわれる
。そのブロックの最適サイズはキャッシュミス時の処理
と転送時間のトレードオフで決定される。Such a cache memory consists of a data storage section that stores the data itself, and a tag section (tag memory) that stores which address in the main memory stores the data. In a cache memory that generally uses static RAM (SRAM) as a data storage unit, data is transferred between the main memory and the cache memory when there is a cache miss, that is, the data accessed by the central processing unit does not exist in the cache memory. , the basic unit of data exchange is called a flock. The optimal size of the block is determined by the trade-off between cache miss processing and transfer time.
キャッシュミスを減少させ、キャッシュメモリを効率的
に使用するために用いられるセットアソシアティブ方式
の、例えば64にバイトのキャッシュメモリにおいては
、主記憶およびキャッシュメモリは例えばブロックあた
り64バイトを1つの単位とし64個のセットに分割さ
れる。従って1つのセットに対してキャッシュメモリは
16ブロツクに分割される。データは主記憶とキャッシ
ュメモリの対応するセットどうしで送受信される。キャ
ッシュメモリにおいてはデータ格納部にデータが格納さ
れているか否か、すなわちヒツトかミスヒツトかがタグ
メモリの記憶内容によって判定される。In a set-associative cache memory of, for example, 64 bytes, which is used to reduce cache misses and use cache memory efficiently, the main memory and cache memory are arranged in units of, for example, 64 bytes per block. divided into sets. Therefore, the cache memory is divided into 16 blocks for one set. Data is sent and received between corresponding sets of main memory and cache memory. In the cache memory, whether or not data is stored in the data storage section, that is, whether it is a hit or a miss, is determined based on the storage contents of the tag memory.
ヒツトした場合にはそのセットのデータがSRAMから
出力される。すなわちデータリード時には中央処理装置
からアクセスされたアドレスとタグメモリ内の記憶内容
からヒツトしているか否かが決定され、ヒツトの場合に
は動作すべきSRAMが決定され、データ出力が行われ
る。ミスヒツトの場合には主記憶装置へのアクセスによ
って、キャッシュメモリから中央処理装置へのデータ転
送が行われ、それと同時にタグメモリの更新とSRAM
のデータの入替が行われる。If there is a hit, that set of data is output from the SRAM. That is, when reading data, it is determined whether or not there is a hit based on the address accessed by the central processing unit and the contents stored in the tag memory, and if it is a hit, the SRAM to be operated is determined and data output is performed. In the case of a miss, data is transferred from the cache memory to the central processing unit by accessing the main memory, and at the same time the tag memory is updated and the SRAM
The data will be replaced.
データライト時には、ヒツトの場合には動作すべきSR
AMが決定され、データの書替が行われる。ミスヒツト
の場合には中央処理装置からのデータを主記憶装置へ転
送しキャッシュメモリの書替は行われない。ここではキ
ャッシュメモリが中継する方式で説明したが、キャッシ
ュメモリと主記憶制御部が並列に動作する方式もある。When writing data, the SR that should operate in the case of a human
AM is determined and data is rewritten. In the case of a miss, data from the central processing unit is transferred to the main memory and the cache memory is not rewritten. Although a method in which the cache memory is used as a relay has been described here, there is also a method in which the cache memory and the main memory control unit operate in parallel.
キャッシュメモリにおけるデータアクセスの従来方式の
概念図を第7図に示す。同図において、簡単のためlブ
ロックは4セツトで構成され、しかも1セツトは1ワー
ドに対応するものとする。FIG. 7 shows a conceptual diagram of a conventional method of data access in a cache memory. In the figure, for the sake of simplicity, it is assumed that the l block consists of four sets, and one set corresponds to one word.
そしてSRAMとして2つの群AとBがあるものとする
。第7図において中央処理装置からデータアクセスが行
われると、タグメモリからキャッシュヒット情報により
2つのSRAM群AとBのどちらにアクセス開始位置の
データがあるかが判定され、例えばSRAM群Aのビッ
ト“1′がアクセス開始位置であるとすると、その位置
のデータがまず出力される。次いで、SRAM群Aのセ
ット “2°、 °3°の順にデータが出力される。そ
の後さらに必要に応じてSRAM群Bのセット“0”、
“1°、・・・のデータが出力される。Assume that there are two groups A and B as SRAMs. In FIG. 7, when data is accessed from the central processing unit, it is determined which of the two SRAM groups A and B contains the data at the access start position based on the cache hit information from the tag memory. Assuming that "1' is the access start position, data at that position is outputted first. Then, data is outputted in the order of set "2° and °3° of SRAM group A. After that, if necessary, set SRAM group B to "0",
“Data of 1°, . . . is output.
第8図は従来のデータアクセス方式を用いた場合のデー
タアクセスのタイムチャートである。同図において■で
タグメモリのヒツト情報とSRAM群Aのヒツト情報が
出力される。SRAM群Aに例えば2ビツトのワードア
ドレスが与えられ、■でSRAM群Aに対する出力許可
信号OEがイネーブルとなる。そしてSRAM群Aのセ
ット“1゛のデータが■で出力される。■でデータ出力
許可信号OEはディセーブルとなり、■でアドレスが更
新される。■で再びデータ出力許可信号OEがイネーブ
ルとなり、■でSRAM群Aからセット “2”のデー
タが出力される。■でデータ出力許可信号がディセーブ
ルとなり、以下同様の動作が続けられる。FIG. 8 is a time chart of data access when using the conventional data access method. In the figure, the hit information of the tag memory and the hit information of the SRAM group A are outputted at ■. For example, a 2-bit word address is given to the SRAM group A, and the output enable signal OE for the SRAM group A is enabled at . Then, the data of set "1" of SRAM group A is output at ■. The data output permission signal OE is disabled at ■, and the address is updated at ■. The data output permission signal OE is enabled again at ■. The data of set "2" is outputted from the SRAM group A at (2).The data output permission signal is disabled at (2), and the same operation continues thereafter.
〔発明が解決しようとする課題]
以上説明したように、従来のキャッシュメモリへのデー
タアクセス方式においては、タグメモリでキャツシュヒ
ツトが検出され、出力可能なSRAM群が決定されてか
らアクセス開始位置のデータが出力され、そのSRAM
群でのアドレス更新とデータ出力が繰り返される。他の
SRAM群のデータのアクセスはそのSRAM群のデー
タがなくなった後に行われる。すなわち従来のアクセス
方式ではSRAM群を複数設けてもデータアクセスはシ
リーズに行われ、アドレス更新とデータ出力が繰り返さ
れるため、連続したデータのブロック転送に時間がかか
るという問題点があった。[Problems to be Solved by the Invention] As explained above, in the conventional data access method to cache memory, a cache hit is detected in the tag memory, the SRAM group that can be output is determined, and then the data at the access start position is is output and its SRAM
Address updates and data output are repeated in groups. Data in other SRAM groups is accessed after that SRAM group runs out of data. That is, in the conventional access method, even if a plurality of SRAM groups are provided, data access is performed in series, and address updating and data output are repeated, so there is a problem that it takes time to transfer continuous blocks of data.
本発明は、複数群設けられたSRAMを用いて、キャッ
シュメモリにおける高速アクセスを実現することである
。The present invention is to realize high-speed access in a cache memory using multiple groups of SRAMs.
第1図は本発明の原理ブロック図である。Illにおい
てキャッシュメモリlはその“内部に格納されているデ
ータの主記憶4上のアドレスを記憶するタグメモリ2と
、データを記憶する複数群のスタティックランダムアク
セスメモリ(SRAM)3a、3b、 ・・・3nと
によって構成される。FIG. 1 is a block diagram of the principle of the present invention. In Ill, the cache memory I has a tag memory 2 that stores the address on the main memory 4 of the data stored therein, and a plurality of groups of static random access memories (SRAM) 3a, 3b that store the data.・Constructed by 3n.
本発明においては、データを記憶するSRAMが複数群
設けられるが、それらのSRAM群に対する中央処理装
置5からのアクセスは例えばSRAM群3a、3b、
・・・3nの順序に1セツトずつ次々と行われるもの
とする。そこでSRAM群3a、3b、 ・・・3n
にはその順序でデータが格納される。例えば2個のSR
AM群を用いるものとし、SRAM群3aのあるセット
アドレスからデータが格納される場合には、次のデータ
はSRAM群3bの次のセットアドレスの位置に格納さ
れる。例えば第7図において、第1のデータがSRAM
群Aのセット“l゛の位置に格納され′ると、その次の
データはSRAM#Bのセット2°の位置に格納される
。さらに、その次のデータはSRAM群Aのセット3°
の位置に格納される。In the present invention, a plurality of groups of SRAMs for storing data are provided, and access from the central processing unit 5 to these SRAM groups is limited to, for example, the SRAM groups 3a, 3b,
. . . It is assumed that one set is performed one after another in the order of 3n. Therefore, SRAM groups 3a, 3b, ... 3n
The data is stored in that order. For example, two SR
When an AM group is used and data is stored from a certain set address in the SRAM group 3a, the next data is stored at the next set address in the SRAM group 3b. For example, in FIG. 7, the first data is stored in SRAM.
When the data is stored in the set "l" position of group A, the next data is stored in the set 2° position of SRAM #B. Furthermore, the next data is stored in the set 3° position of SRAM group A.
is stored at the location.
第1図において、例えば中央処理装置5からデータのリ
ードアクセスがキャッシュメモリ1に対して行われる場
合の作用を説明する。同図において、中央処理装置5か
ら行われるデータアクセスに対して、キャッシュメモリ
1内のタグメモリ2の内容によって、ヒツトしているか
否かが判定される。そして中央処理装置5からのアクセ
ス対象となったデータ、例えば複数語のデータのうちで
アクセス開始位置のデータが存在するSRAM群、例え
ばSRAM群3aがタグメモリ2の記憶内容から検出さ
れ、アクセス開始位置のデータがリードされる。それと
同時に他のSRAM群3b、 ・・・3nのアドレス
が更新される。第2語口以後のデータのリードアクセス
は、前述のデータ格納順序に従って他のSRAM群から
順次行われる。Referring to FIG. 1, the operation when, for example, a data read access is performed from the central processing unit 5 to the cache memory 1 will be described. In the figure, it is determined whether or not a data access made by a central processing unit 5 is a hit based on the contents of a tag memory 2 in a cache memory 1. Then, the SRAM group 3a, for example, the SRAM group 3a in which the data at the access start position exists among the data to be accessed from the central processing unit 5, for example, data of multiple words, is detected from the storage contents of the tag memory 2, and the access is started. Position data is read. At the same time, the addresses of the other SRAM groups 3b, . . . , 3n are updated. Read access to data after the second word is sequentially performed from other SRAM groups according to the data storage order described above.
・以上のように本発明によればキャッシュメモリ1内に
複数個設けられたSRAM群のデータがlllj次アク
セスされることになる。- As described above, according to the present invention, data in a plurality of SRAM groups provided in the cache memory 1 is accessed lllj times.
〔実 施 例]
第2図に本発明のキャッシュメモリアクセス方式を用い
たキャッシュメモリシステムの実施例の全体構成ブロッ
ク図を示す。同図において、6は中央処理装置5に相当
するマイクロプロセッサ(MPU)である。7はキャッ
シュメモリのアクセスの制御部である。8はタグメモリ
であり、9a、9bはスタティックラム(SRAM)群
を示す。同図はキャッシュメモリの中に2つのSRAM
群がある場合のシステム構成図である。[Embodiment] FIG. 2 shows a block diagram of the overall configuration of an embodiment of a cache memory system using the cache memory access method of the present invention. In the figure, 6 is a microprocessor (MPU) corresponding to the central processing unit 5. 7 is a cache memory access control unit. 8 is a tag memory, and 9a and 9b are static RAM (SRAM) groups. The figure shows two SRAMs in the cache memory.
It is a system configuration diagram when there is a group.
第2図において、MPU6からのアクセスがヒツトの場
合には、タグメモリ8からヒツト信号がアクセス制御部
7に入力する。それと同時にアクセス制御部7にSRA
M群9aと9bのいずれにヒツトしたかを示す信号A/
Bが入力する。アクセス制御部7はこれらの入力信号と
キャッシュアクセス信号とを用いて、2つのSRAM群
9aまたは9bのいずれかにリードアクセス、もしくは
ライトアクセスを行う。In FIG. 2, when the access from the MPU 6 is a hit, a hit signal is input from the tag memory 8 to the access control section 7. At the same time, the SRA is sent to the access control unit 7.
Signal A/indicating which of M groups 9a and 9b was hit.
B inputs. The access control unit 7 uses these input signals and cache access signals to perform read access or write access to either of the two SRAM groups 9a or 9b.
第3図は本発明のキャッシュメモリアクセス方式を用い
た場合のアクセス実施例の概念図である。FIG. 3 is a conceptual diagram of an access example using the cache memory access method of the present invention.
第7図の従来例と同様にキャッシュメモリはSRAM群
AとSRAMjffB(7)2つ(7)SRAM群を持
つものとする。同図において、データアクセスはSRA
MH#AとBの2つに対して交互に行われる。As in the conventional example shown in FIG. 7, the cache memory is assumed to have two (7) SRAM groups: an SRAM group A and an SRAM jffB (7). In the same figure, data access is performed by SRA.
This is performed alternately for two MH#A and B.
例えばSRAM群Aのセット l Olがらアクセスが
開始されると、次のデータアクセスはSRAM群Bのセ
ット “l l、その次のデータアクセスはSRAM群
Aのセット “2゛のデータに対して行われる。For example, when an access is started from set ``l'' of SRAM group A, the next data access is performed to the data of set ``l'' of SRAM group B, and the next data access is performed to the data of set ``2'' of SRAM group A. be exposed.
第4図は本発明においてキャッシュアクセスの制御を行
うアクセス制御部7の基本構成を示す回路図である。同
図において、アクセス制御部7にはキャッシュアクセス
信号、アクセースのヒツトあるいはミスヒツトを示す信
号、および2つのSRAM群9aと9bのいずれが最初
にアクセスされるかを示す信号A/Bが入力する。SR
AM群9a (A)からのリードアクセスの場合には翫
アンド回路10からアクセス指示信号が出される。SR
AM群9 b (B)からのリードアクセスの場合には
アンド回路11からアクセス指示信号が出される。ミス
ヒツトの場合にはSRAM群9aまたは9bのキャッシ
ュの入替指示信号がアンド回路12または13から出力
される。同図の[相]、■。FIG. 4 is a circuit diagram showing the basic configuration of the access control section 7 that controls cache access in the present invention. In the figure, the access control section 7 receives a cache access signal, a signal indicating an access hit or miss, and a signal A/B indicating which of the two SRAM groups 9a and 9b will be accessed first. S.R.
In the case of read access from the AM group 9a (A), an access instruction signal is issued from the AND circuit 10. S.R.
In the case of read access from AM group 9b (B), an access instruction signal is output from AND circuit 11. In the case of a miss, a cache replacement instruction signal for SRAM group 9a or 9b is output from AND circuit 12 or 13. [Phase] in the same figure, ■.
■、■は次に述べる第5図のフローチャートにおける相
当個所を示す。(2) and (2) indicate corresponding portions in the flowchart of FIG. 5, which will be described below.
第5図(a)〜(C)はMPU6からのリードアクセス
の実施例の処理フローチャートである。同図(a)にお
いて、処理がスタートすると314でMPU6からのキ
ャッシュ対象アドレスが受信され、S15でキャッシュ
メモリにデータが格納されているか否か、すなわちヒツ
トの有無が判定される。ヒツトの場合には、316でS
RAM群9a、9bのいずれに対してアクセスが開始さ
れるかが判ルされ、SRAM群9a(A)にアクセス開
始位置がある場合には、S17でSRAM群9aに出力
許可イネーブル信号が出力され゛る。これによって例え
ば、第3図のSRAM#Aのセット“0゛のデータが出
力される七ともに、318でSRAM群9b(B)のア
ドレスが更新される。5(a) to (C) are processing flowcharts of an embodiment of read access from the MPU 6. FIG. In FIG. 5A, when the process starts, a cache target address is received from the MPU 6 in step 314, and it is determined in step S15 whether data is stored in the cache memory, that is, whether there is a hit. In the case of humans, S at 316
It is determined which of the RAM groups 9a and 9b the access is to be started, and if the access start position is in the SRAM group 9a (A), an output permission enable signal is output to the SRAM group 9a in S17. It's true. As a result, for example, the data of set "0" of SRAM #A in FIG. 3 is output, and the address of SRAM group 9b (B) is updated in step 318.
次にS19でSRAM群9aの出力許可信号がディセー
ブルとされ、320でSRAM群9bの出力許可信号が
イネーブルとされる。これによって第3図のSRAM群
Bのセット “loのデータが出力される。それと同時
に521でSRAM群9aのアドレスが更新される。そ
してS22でSRAM群9bの出力許可信号がディセー
ブルとされる。Next, in S19, the output permission signal of the SRAM group 9a is disabled, and in 320, the output permission signal of the SRAM group 9b is enabled. As a result, the data of the set "lo" of the SRAM group B in FIG. .
以下同様に323から327において、SRAM群9a
と9bから交互にデータが出力され、例えば4セット分
、ここではlブロック分のデータが出力されると処理が
終了する。Similarly, from 323 to 327, the SRAM group 9a
Data is output alternately from 9b and 9b, and the process ends when, for example, 4 sets of data, in this case 1 block of data, have been output.
S16でデータアクセス開始位置がSRAM群9b(B
)にあると判定されると、S28でSRAM群9bに出
力許可イネーブル信号が出され、その位置のデータが出
力される。次に329でSRAM群9aのアドレスが更
新され、330でSRAM群9bの出力許可信号がディ
セーブルとされる。以下S31からS38までSRAM
群9aと9bから交互にデータが出力され、■ブロック
分のデータが出力されると処理が終了する。In S16, the data access start position is set to SRAM group 9b (B
), an output permission enable signal is output to the SRAM group 9b in S28, and the data at that position is output. Next, in 329, the address of the SRAM group 9a is updated, and in 330, the output permission signal of the SRAM group 9b is disabled. SRAM from S31 to S38 below
Data is output alternately from the groups 9a and 9b, and the process ends when the data for the block (1) is output.
第5図の315でミスヒツトと判定されると、主記憶か
らMPU6へのデータ転送と、キャッシュメモリへのそ
のデータの書込が行われる。ここではキャッシュメモリ
へのデータ書込のフローチャートのみを示す。第5図(
C)の339でデータの書込開始位置がSRAM群9a
と9bのいずれにあるかが判定される。SRAM群9a
(A)にある場合には、S40でSRAM群9b(B)
のアドレスが更新された後、S4LでSRAM群9aに
データがライトされ、S42でSRAM群9aのアドレ
スが更新される。その後S43でSRAM群9bにデー
タがライトされる。そしてS44でSRAM群9b(B
)のアドレスが更新され、S45でSRAM群9aに、
またS46でSRAM群9bにデータがライトされ、処
理が終了する。If a miss is determined at 315 in FIG. 5, data is transferred from the main memory to the MPU 6 and written to the cache memory. Here, only a flowchart for writing data to the cache memory is shown. Figure 5 (
C) 339, the data write start position is SRAM group 9a
and 9b is determined. SRAM group 9a
(A), SRAM group 9b (B) is selected in S40.
After the address is updated, data is written to the SRAM group 9a in S4L, and the address of the SRAM group 9a is updated in S42. Thereafter, data is written to the SRAM group 9b in S43. Then, in S44, SRAM group 9b (B
) is updated, and in S45 the address of SRAM group 9a is updated.
Further, data is written to the SRAM group 9b in S46, and the process ends.
ただし、ここでは2つのSRAM群9a、9bにそれぞ
れ2セット分のデータライトが行われるものとした。However, here it is assumed that two sets of data are written to each of the two SRAM groups 9a and 9b.
S39でデータライトの開始位置がSRAM群9b(B
)にあると判定されると、347でまずSRAM群9a
のアドレスが更新され、34BでSRAM群9bにデー
タがライトされる。そしてその後349から353にお
いてSRAM群9aと9bに交互にデータがライトされ
、処理が終了する。In S39, the data write start position is set to SRAM group 9b (B
), first in 347 the SRAM group 9a is
The address is updated, and data is written to the SRAM group 9b at 34B. Thereafter, data is written alternately to the SRAM groups 9a and 9b from 349 to 353, and the process ends.
第6図は本発明のアクセス方式を用いたリードアクセス
の実施例のタイムチャートである。このタイムチャート
は第5図のフローチャートにおけるS15から327ま
での処理に対応し、同図に記入された数字は各ステップ
に対応する。まずアクセスのヒツト判定を示すヒツト信
号がH’ となり、次にSRAM群9aにアクセス開始
位置があることを示すAヒツト信号がH′となる(S1
5.516)、そして、SRAM群9a(A)の出力許
可信号OEがイネーブルとなり(S17)、SRAM群
9aからデータが出力されると同時に、SRAM群9b
(B)のアドレスが更新される (SlB)、その後S
RAM群9aの出力許可信号がディセーブル(S19)
となり、SRAM群9bの出力許可信号がイネーブル(
320)となる。FIG. 6 is a time chart of an embodiment of read access using the access method of the present invention. This time chart corresponds to the processing from S15 to S327 in the flowchart of FIG. 5, and the numbers written in the diagram correspond to each step. First, the hit signal indicating access hit determination becomes H', and then the A hit signal indicating that there is an access start position in the SRAM group 9a becomes H' (S1
5.516), and the output permission signal OE of the SRAM group 9a (A) is enabled (S17), and at the same time the data is output from the SRAM group 9a, the output permission signal OE of the SRAM group 9a (A) is enabled (S17).
(B) address is updated (SlB), then S
The output permission signal of RAM group 9a is disabled (S19)
Then, the output permission signal of the SRAM group 9b is enabled (
320).
次に、SRAM群9aのアドレスが更新(S21)され
、SRAM群9bの出力許可信号がディセーブル(S2
2)とされる。そして、S RAM群9aの出力許可信
号がイネーブルとされ(S23)、SRAM群9aから
のデータ出力と、SRAM群9bのアドレス更新が行わ
れる(324)。Next, the address of the SRAM group 9a is updated (S21), and the output permission signal of the SRAM group 9b is disabled (S2).
2). Then, the output permission signal of the SRAM group 9a is enabled (S23), and data is output from the SRAM group 9a and the address of the SRAM group 9b is updated (324).
その後SRAM群9aの出力許可信号がディセーブル(
S25’) 、SRAM群9bへの出力許可信号がイネ
ーブル(S26)とされた後に、SRAM群9bからデ
ータが出力され、SRAM群9bへの出力許可信号がデ
ィセーブルとされる(S27)。After that, the output permission signal of the SRAM group 9a is disabled (
S25') After the output permission signal to the SRAM group 9b is enabled (S26), data is output from the SRAM group 9b, and the output permission signal to the SRAM group 9b is disabled (S27).
以上によって第3図の斜線部に示したデータがSRAM
群AとBから交互に出力されたことになる。As a result of the above, the data shown in the shaded area in Figure 3 is stored in SRAM.
This means that groups A and B are outputting alternately.
以上のように本実施例ではキャッシュメモリ内に2個設
けられたSRAM群から交互にデータが出力される。As described above, in this embodiment, data is alternately output from the two SRAM groups provided in the cache memory.
本発明によれば、例えば2群の同一スタティックランダ
ムアクセスメモリを使用することにより、キャッシュメ
モリ哀のアクセス速度が約2倍となり、計算機システム
のスループット向上に寄与するところが大きい。According to the present invention, for example, by using two groups of the same static random access memory, the access speed of the cache memory is approximately doubled, which greatly contributes to improving the throughput of the computer system.
第1図は本発明の原理ブロック図、
第2図は本発明におけるキャッシュメモリシステムの実
施例の全体構成を示すブロック図、第3図は本発明にお
けるデータアクセスの実施例の概念図、
第4図はアクセス制御部の基本構成を示す回路図、
第5図(a)〜(C)はリードアクセスの実施例の処理
フローチャート、
第6図はリードアクセスの実施例のタイムチャート、
第7図はキャッシュメモリにおけるデータアクセスの従
来方式の概念図、
第8図は従来のアクセス方式におけるアクセスのタイム
チャートである。
6・・・MPU。
7・・・アクセス制御部、
8・・・タグメモリ、
9a、9b・−・SRAM。FIG. 1 is a block diagram of the principle of the present invention; FIG. 2 is a block diagram showing the overall configuration of an embodiment of a cache memory system in the present invention; FIG. 3 is a conceptual diagram of an embodiment of data access in the present invention; The figure is a circuit diagram showing the basic configuration of the access control unit, Figures 5 (a) to (C) are processing flowcharts of the read access embodiment, Figure 6 is the time chart of the read access embodiment, and Figure 7 is the A conceptual diagram of a conventional method of data access in a cache memory. FIG. 8 is a time chart of access in the conventional access method. 6...MPU. 7...Access control unit, 8...Tag memory, 9a, 9b...SRAM.
Claims (1)
憶するタグメモリ(2)と該データを記憶するスタティ
ックランダムアクセスメモリ(SRAM)とで構成され
るキャッシュメモリ(1)において、 複数のSRAM群(3a,3b,・・・)を設け、 中央処理装置(5)からのアクセス対象となった複数の
データのうちの第1のデータであるアクセス開始位置の
データが存在するSRAM群を前記タグメモリ(2)か
ら検出し、該アクセス開始位置のデータにアクセスする
と同時に該SRAM群を除いた前記複数のSRAM群の
アドレスを更新し、第2のデータへのアクセスを該SR
AM群を除いた前記複数のSRAM群のいずれかに対し
て行うことを特徴とするキャッシュメモリ高速アクセス
方式。[Claims] A cache memory (1) consisting of a tag memory (2) that stores the address of stored data on the main memory (4) and a static random access memory (SRAM) that stores the data. ), a plurality of SRAM groups (3a, 3b, . . . ) are provided, and the data at the access start position, which is the first data among the plurality of data to be accessed from the central processing unit (5), is Detecting the existing SRAM group from the tag memory (2), accessing the data at the access start position and simultaneously updating the addresses of the plurality of SRAM groups other than the SRAM group, and accessing the second data. The SR
A cache memory high-speed access method characterized in that the method is performed on any one of the plurality of SRAM groups except for the AM group.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1124478A JPH02304649A (en) | 1989-05-19 | 1989-05-19 | Cache memory high speed access system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1124478A JPH02304649A (en) | 1989-05-19 | 1989-05-19 | Cache memory high speed access system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02304649A true JPH02304649A (en) | 1990-12-18 |
Family
ID=14886512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1124478A Pending JPH02304649A (en) | 1989-05-19 | 1989-05-19 | Cache memory high speed access system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02304649A (en) |
-
1989
- 1989-05-19 JP JP1124478A patent/JPH02304649A/en active Pending
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