JPS5971184A - Storage device - Google Patents
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- JPS5971184A JPS5971184A JP57181125A JP18112582A JPS5971184A JP S5971184 A JPS5971184 A JP S5971184A JP 57181125 A JP57181125 A JP 57181125A JP 18112582 A JP18112582 A JP 18112582A JP S5971184 A JPS5971184 A JP S5971184A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
Description
【発明の詳細な説明】 本発明は計算機の記憶装置に関する。[Detailed description of the invention] The present invention relates to a storage device for a computer.
主13己憶装置の容量は、ソフトウェア大観、漠イヒヘ
の対処とメモリ素子価格の低下により、増大の一途そた
どっている。この大谷量化に伴って、アクセスのオーバ
ーヘッドを最小化Tにとが益々重要な課題となってくる
。キャッシュメモリは参照/A度の高いデータを主記憶
より高価だが高速な少心貴のメモリに収容するこ占によ
って、見かけ上の主記憶アクセス時間を短縮させるため
に用いらnるO
;!JE米σ〕キャッシュメモリ制御方式においては、
キャッシュメ七1月まプロセッサ7、ハらは透明で、主
記憶空間すべてがキャッシュメモ1月こロードされ得る
ものであった。このため通常キャッジ−メモリは単一で
あり、記憶内容は遂次的にアクセスさa6でいた。更(
ζ参照時のアドレスとして主記憶アドレスまたは仮想ア
ドレスそりものを用いていたため、記憶空間が増大する
ことによってアドレス長がj着火し、70仁、7すζこ
おけるアドレス計算負荷が増大するという欠点があった
。The capacity of primary 13 memory devices continues to increase due to software changes, the need to address problems, and the decline in memory device prices. With this Otani quantification, minimizing the access overhead T becomes an increasingly important issue. Cache memory is used to shorten the apparent main memory access time by storing data with high reference/A degree in memory that is more expensive but faster than main memory. JE rice σ] In the cache memory control method,
The Cache Memo Processor 7 was transparent, allowing all of the main memory space to be loaded into the Cache Memo Processor. For this reason, there is normally a single cache memory, and the stored contents are accessed sequentially at a6. Further (
Since a main memory address or a virtual address was used as the address when referencing ζ, the address length increased as the storage space increased, increasing the address calculation load for 70 and 7 ζ. there were.
また、従来のキャッシュメモリ制両方式においては、キ
ャッシュメモリ内のデータ追出しγル」リズムはシステ
ムで一慈ζこ定まっているのが通常であり、単一のキャ
ッシュメモ1月こBいて、複数のアルゴリズムを適用T
りこ♂は困難であった。In addition, in the conventional cache memory system, the rhythm for expelling data in the cache memory is normally determined by the system, and a single cache memory is Apply the algorithm of T
Riko♂ was difficult.
本発明の目的は、以上υ〕ような従来のキャッジ−メモ
リ制御方式C/J欠点を改良するため(こなされたもの
である。The object of the present invention is to improve the drawbacks of the conventional cache-memory control system C/J as described above.
すなわち、不発明にまれば、
(1)伏数のバンクから成る主記憶装置と、夫々独立i
C7クセスし得6 複i’b GIJキャッシュメモリ
ド、前記複数筒のキャッジ−メモリ毎に前記主記憶バ/
りを指定するバンク指定レジスタと、キャッシュメモリ
内容置換制一手段を含む制徘(1部とを備え、81■記
個々のキャッシュメモ1月こ(ま前記バンク指定レジス
タで指定される前記主記憶装置のバンクのITJ容のみ
を収容し得6記憶装置が得られる。In other words, according to the invention, (1) a main memory device consisting of banks of diagonal numbers, each having an independent i
C7 can be accessed 6 Multiple i'b GIJ cache memory, the main memory bar/for each of the plurality of cage memories.
a bank specification register for specifying the bank specification register, and a control unit (part 1) including a means for controlling cache memory content replacement; Only the ITJ capacity of the bank of devices can be accommodated, resulting in 6 storage devices.
さらに、
(2) 籾数のバンク力)ら成6王記憶装置と、夫々
独立(こアクセスし得る複数筒のキャッジ−メモリと、
SiJ記仮数′尚のキャッシュメモリ毎に前日己王記憶
装置0)バンクを指にするバック相定レジスクト、+?
+J記谷牛ヤノシュメモリ毎にキャッシュメモリ内′各
は換制一部とを備え、lJ記各キャッジ−メモリ(こは
f8′iI記バンク指定レジスタで指定される前記王記
・慮−#2:置のバンクの内容のみを収容し得ると共(
こ、前記谷キャッジーメモリ毎に前記内容置換制御卸部
によって個々のキャッジ−メモリへυノアクセス待5、
(こ応じて各キャッジ−メモリ毎にa=アルゴリズムで
置換制御卸を行い得る記憶装置が得られる。Furthermore, (2) a six-way storage device consisting of a bank force for the number of rice grains, and a plurality of cage memories each having independent access to the storage device;
SiJ record mantissa ' Back phase register that points to the previous day's storage device 0) bank for each cache memory, +?
+ Each cache memory has a conversion part, and each cache memory (this is f8'iI specified by the bank specification register in the cache memory). : Can only contain the contents of the bank at the location (
5, the content replacement control wholesaler waits for υ access to each of the valley caddy memories for each of the valley caddy memories;
(Accordingly, a storage device is obtained in which replacement control can be performed using the a=algorithm for each cache memory.
以−F1図面を参照しながら、本発明の実施列ζこ一つ
いて説明する。Hereinafter, an embodiment of the present invention will be explained with reference to the drawing F1.
第1図は本発明の酊1の実施例を示すブロック図である
。図中、10は主記憶装置、11は主記憶アドレスレジ
スタ(以降MAR)、20は4117)キャッシュメモ
リ、30は渠2のキャッシュメモリ、21および31は
夫々第1および第2のキャッジ−メモリ20.30−と
対応T6バンク指定レジスタ(以184!88Ft)、
222よび32は夫々第1および第2のキャッンユメモ
リ20.304こ対応T6キヤツシユアドレス・レジス
タ(以IIcAR)、416−18SR21g y、:
Lt B81(,31o>イスt’Lnz)内容を選択
してMAR,11のバンク指定部に与えるセレクタ、4
2はCI(,22またはCAR,32のいずれかの内容
を選択してMARIIのバンク内相対アドレス指定1f
Iitこ与えるセレクタ、60はレジスタBSg21.
31の更オr手段と、キャッシュメモリ8谷置換制御手
段61とを含む制御部(以降プロセッサと称することが
あり)である。FIG. 1 is a block diagram showing a first embodiment of the present invention. In the figure, 10 is the main memory, 11 is the main memory address register (hereinafter referred to as MAR), 20 is the 4117) cache memory, 30 is the cache memory of the conduit 2, 21 and 31 are the first and second cache memories 20, respectively. .30- and the corresponding T6 bank specification register (hereinafter 184!88Ft),
222 and 32 are T6 cache address registers (hereinafter IIcAR) corresponding to the first and second cache memories 20, 416-18SR21g, respectively:
Lt B81 (, 31o>Is t'Lnz) Selector that selects the contents and applies it to the bank specification section of MAR, 11, 4
2 selects the contents of CI (, 22 or CAR, 32 and specifies the relative address in the bank of MARII 1f
Iit selector 60 is assigned to register BSg21.
31 and a cache memory 8 replacement control means 61 (hereinafter sometimes referred to as a processor).
不発明の装置では、牛ヤクシ二メモリ毎lこその時点で
収容すべき主記憶装置のバンクを一息に対応付ける。実
施例では、息几11の上位3ビツトをバンク指定ビット
として用い、主記憶装置10のアドレス0・・・0番力
)ら0001・・−1(計nビット)番地までをバンク
000、アドレス0010・・・0から0011・・・
1(夫々nビット)番地までをバンク001、以降バン
ク010,011,100,101,110゜111の
計8バンクに分割して管理す6(第1図主記憶装置10
内の破線で示しである)。初期化フェーズでこの3ビツ
トが各キャッシュメモリ毎に備えらrb−cい6BsR
2t、31にセットさrL、にとによって主記憶バンク
とキャッシュメモリ20 、30が対応付けられる。例
えばB5R21fこ111がセ。The inventive device associates a bank of main memory to be accommodated at a given time with every second memory. In the embodiment, the upper 3 bits of the address 11 are used as bank designation bits, and addresses from address 0...0) to address 0001...-1 (total n bits) of the main memory 10 are designated as bank 000 and address. 0010...0 to 0011...
Addresses up to 1 (n bits each) are divided and managed into a total of 8 banks, starting with bank 001 and subsequent banks 010, 011, 100, 101, and 110° 111.
(indicated by the dashed line inside). These 3 bits are provided for each cache memory in the initialization phase.RB-C6BsR
The main memory bank and the cache memories 20, 30 are associated with each other by rL, which is set to 2t, 31. For example, B5R21f is 111.
トさnている間はキャッシュメモリ20には主記憶バン
ク111の内容のみを収容し得る。CA几22およびC
AR32はnビットの主記憶アドレスの下位n−3ビツ
トで構成さn5主記憶バンク内の相対番地を指定する。The cache memory 20 can only contain the contents of the main memory bank 111 while the main memory bank 111 is being loaded. CA 22 and C
AR32 is composed of the lower n-3 bits of an n-bit main memory address and specifies a relative address within the n5 main memory bank.
B8R21の出力はバス2101’を弁してセレクタ4
1への一方の入力として与えらf’l、、B5R31の
出力はバス3101を介してセレクタ41への他方の入
力として与えられる。セレクタ41は、線6041を介
してブ1コセッサ60より送られる信号に従い、バス4
101を介してB5R21またはBSH,alの内容を
MARL 10)バンク指定部へ印加する。The output of B8R21 is sent to selector 4 by valving bus 2101'.
The output of B5R31 is provided as the other input to selector 41 via bus 3101. The selector 41 selects the bus 4 according to a signal sent from the bus processor 60 via the line 6041.
Apply the contents of B5R21 or BSH,al to the MARL 10) bank designator via 101.
CAR22およびCAAs2O内容は、同様(こして夫
々、バス22018よび3201F介してセレクタ42
へ印加され、プロセッサ60より$6040i介して込
らn76選択信号に従い、CAR22才たはCAAs2
Oいずれかがバス4201を介してMARllのバンク
同相対番地指定都へ送らnる。CAR22 and CAAs2O contents are similar (thus, selector 42 via buses 22018 and 3201F, respectively)
CAR22 or CAAs2 according to the n76 selection signal input from processor 60 via $6040i.
Either of them is sent via the bus 4201 to the designated address of the same bank in MARll.
MAR,11の内容はバス1101を介して主記憶装置
lOへ、その番地として与えられる。主記憶装置10の
データは、バス100IK介しキャッシュメモリ20お
よび30と結ばわ、6゜キャッシュメモリ208よび3
0の内容は夫々バス2001゜3001を介してプロセ
ッサ60と結ばイ1,6゜主記憶装置10とキャッジ−
メモI) 20 、30 (1,)間0)データ転送は
、特定の主記憶バンクとキャッジ−メモリが対応するこ
とを除き、通常のキャッジ−メモリと同様に行なわれる
。また、キャッジ−メモリ内容と王a己憶内蓉との対応
の保守およびキャッジ−メモリ内容の置換は、制御部6
0内に含まれる置換制御部61によって制御される。こ
の部分は従来行われているキャッジ−メモリコントロー
ラと全く同様な為説明は省略する。The contents of MAR,11 are given to main memory IO via bus 1101 as its address. The data in the main storage device 10 is connected to cache memories 20 and 30 via a bus 100IK.
The contents of 0 are connected to the processor 60 via buses 2001 and 3001, respectively.
Memo I) Data transfer between 20 and 30 (1,) is performed in the same way as a normal cache memory, except that the cache memory corresponds to a specific main memory bank. In addition, the control unit 6 maintains the correspondence between the contents of the cache memory and the contents of the cache memory and replaces the contents of the cache memory.
It is controlled by a replacement control unit 61 included in 0. This part is completely the same as a conventional cache-memory controller, so a description thereof will be omitted.
不実施例の動作について更に詳細(こ説明する。The operation of the non-embodiment will be explained in more detail.
初期化フェーズでは主記憶バンクとキャッシュメ七りと
の対応付けを行う。この処理は第1図のプロセッサ60
の制御の下に行わnる。−例としてキャッシュメモリ2
0を主記憶バンク000ζこ対応させ、キャッシュメモ
リ3071i−主記憶バンク001(こ対応させるには
、プロセッサ60の出力バス6021を介して000が
B5R21ζこ送らnてセットされ、バス6031を介
して001がBSS3N4送られてセットされ6り
上記初期化が終了T6と、プロセ、す60は主り己1意
10を、キャッジ−メモリ20および30を介してアク
セスすう。すなわち、バンク000の内′キをアクセス
するには、キャッジ−メモリ20に目的のデータα)有
無を調べ、存在すればバス6022を介してキャッジ−
メモリの番地を送りバス2001を介してデータをアク
セスする。存在しないときには、線6040を介してセ
レクタ41および42に夫々バス2101.2201を
選択する信号を送りMARllにバンク000内のアド
レスを送って主記憶10をアクセスする。主記憶データ
は、キャッジ−メモリ20を介して転送される。In the initialization phase, correspondence is established between the main memory bank and the cache memory bank. This process is carried out by the processor 60 in FIG.
carried out under the control of -Cache memory 2 as an example
0 corresponds to the main memory bank 000ζ, and the cache memory 3071i corresponds to the main memory bank 001 (to make this correspond, 000 is sent to B5R21ζ via the output bus 6021 of the processor 60, and set to 001 via the bus 6031). is sent to and set by BSS3N4, and when the above initialization is completed T6, the process 60 primarily accesses the memory 10 via the cache memories 20 and 30. That is, the key 1 in bank 000 is To access the cache memory 20, check whether the target data α) exists, and if it exists, the cache memory 20 is accessed via the bus 6022.
Data is accessed via the bus 2001 by sending the memory address. If it does not exist, a signal is sent to selectors 41 and 42 via line 6040 to select buses 2101 and 2201, respectively, and an address in bank 000 is sent to MARll to access main memory 10. Main memory data is transferred via the carriage memory 20.
バンク001の内容のアクセスはキャッシュメモリ30
を介し、主記憶アクセス時にはセレクタ41および42
tこ夫々バス3101.3201を選択する信号を送出
することにより、上記と同様に行われる。The contents of bank 001 are accessed by cache memory 30.
When accessing main memory, selectors 41 and 42
This is done in the same way as above by sending signals to select buses 3101 and 3201, respectively.
以上で本発明のglの実施例についての説明を終了する
。This concludes the description of the embodiment of the GL of the present invention.
第2図は不発明の第2の実施例を示すブロック図である
。第2図では説明のため最小限必要な要素のみ示してあ
り、第1図と同一の構成要素(こは同一番号を付しであ
る0第1図船こ示した実施例と異6tMJ分tこついて
のみ説明する。第2凶の23は。FIG. 2 is a block diagram showing a second embodiment of the invention. In Fig. 2, only the minimum necessary elements are shown for explanation, and the same components as in Fig. 1 (those are given the same numbers) are different from the embodiment shown in Fig. 1 by 6tMJ. I'll only explain the trick.The second worst is 23.
キャッジ−メモリ20の内蓉置換制御141部、33は
キャッジ−メモリ30の内容置換制御部である〇向合置
換制御部23および33の内部構成は従来行わnている
方法と全く同一の為詳細は述べないO置換を行う際のア
ルゴリズムとしては、キャッジ−内に格納されるデータ
へのアクセス特性に応じて、キャッシュメモリσ)ヒツ
ト率(目的のデータがキャッシュメモリ内に見付かる確
率)を高めるよう数種類の方法が従来深川されている。The internal replacement control unit 141 and 33 of the carriage memory 20 are the content replacement control units of the carriage memory 30. The internal configuration of the opposite replacement control units 23 and 33 is exactly the same as the conventional method, so the details will be explained below. The algorithm for performing O replacement is to increase the cache memory σ) hit rate (probability that the target data is found in the cache memory) according to the access characteristics to the data stored in the cache. Several different methods have been previously reported.
例えばLRUは、最も旧い時点でアクセスさnたデータ
を選んで追出しの対称とする方法、FIFOは最も旧く
ロードさnたデータを追出す方法、LIFOは最も#r
しくロードさnたデータを追出す方法等であ0
不発明の累2の実施例は、上記置換アルゴリズムを制御
する内容置換制御部を複数のキャッジ−メモリ毎に備え
、谷キャッジーメモリ毎に異る置換アルゴリズムを適用
できるようにしたことを骨子とする。すなわち、枢2図
で例えば内容置換制御1I4It、β23はI、It、
Uアルゴリズムでキャッジ−メモリ20の内容置換を行
うよう構成し、内容置換側rffIJ=u 33 ハF
IFOアルゴリズムでキャッシュメモIJ 30の内容
置換を行うよう構成する。各キャッジ−メモ1月こけ主
記憶装置の特定のバンクの内容のみがロードされるため
、予めバンク栂にアクセス特性を−にするデータを格納
することをこまってヒツト率の高い1−ヤッシーメモリ
を構成することができる。For example, LRU is a method to select the data that was accessed at the earliest point in time for deletion, FIFO is a method to delete the data that was loaded oldest, and LIFO is a method to delete the data that was most recently loaded.
In the second embodiment of the invention, a content replacement control unit for controlling the above replacement algorithm is provided for each of a plurality of cache memories, and a content replacement control unit for controlling the above replacement algorithm is provided for each of the valley cache memories. The main point is to be able to apply different replacement algorithms. That is, in Figure 2, for example, content replacement control 1I4It, β23 is I, It,
It is configured to replace the contents of the cache memory 20 using the U algorithm, and the content replacement side rffIJ=u 33 HF
It is configured to replace the contents of the cache memo IJ 30 using the IFO algorithm. Since only the contents of a specific bank of each cache memo main memory are loaded, it is difficult to store data with access characteristics in the bank in advance, so it is difficult to store data that has a high hit rate in the 1-Yassy memory. Can be configured.
以上で本発明の第2の実施例の説明を終了する。This concludes the description of the second embodiment of the present invention.
以′上の説明で明ら力上なように、不発明は従来方式に
比べて、大容量の主記憶装置を高速にアクセス出来るよ
うな記憶装置である。As is clear from the above description, the invention is a storage device that can access a large-capacity main storage device faster than conventional systems.
本発明の嬉1の実施例は、上記は装置の特定のバンクに
対応した独立のキャッシュメモリヲ設けることにより、
プロセッサ側からは夫々のキャッシュメモリを独立にア
クセスできるため、キャッシュメモリへヒツトyる限り
大きな性能向上度が得られる。A preferred embodiment of the present invention is to provide an independent cache memory corresponding to a specific bank of the device.
Since each cache memory can be accessed independently from the processor side, a large degree of performance improvement can be obtained as long as the cache memory is accessed.
従来も、主記憶の内容を命令とデータという属性に分け
、夫々独立のキャッジ−メモリを設けてロードする方式
はあったが、不発明のようtこ主i己憶の物理的なバン
クに対応してキャッシュメモリを設け6方式とは全く異
るものである。すなわら上記従来の方式では記憶空間が
増大したときのアドレス計算負荷増大に対処することが
できない。In the past, there was a method in which the contents of main memory were divided into attributes of instructions and data, and independent cache memories were provided for each to be loaded. This system is completely different from the 6th system in that a cache memory is provided. In other words, the conventional method described above cannot cope with the increase in address calculation load when the storage space increases.
また、上記従来方法ではキャッジ−メモリは冒々2箇し
か持てないためアクセス並列度は最大2iこ限られてい
る。Further, in the conventional method described above, since only two cache memories can be provided, the degree of access parallelism is limited to a maximum of 2i.
不発明の第2の実施例は、上記発明に加えキャッジ−メ
モリ毎に内容置換アルゴリズムを独立に適用できるよう
構成されている為、データへのアクセス特性に応じてよ
りきめ細かい制御を行うこと(こまってキャッジ−メモ
リへのヒツト率を向上できる効率の良い記憶装置である
。In addition to the above invention, the second embodiment of the invention is configured so that a content replacement algorithm can be applied independently to each cache memory, so it is possible to perform more fine-grained control according to data access characteristics. This is an efficient storage device that can improve the hit rate to the cache memory.
以上、不発明を実施しUを用いて説明したが、これらは
単なる例にすぎず、本願の特許請求の範囲を限定するも
のではない。すなわち、実施例ではキャッジ−メモリを
2箇備えた例(こついて示したが、3簡以上の数であっ
てもよい。また、説明の為主記憶のバンクを8ケに分割
す6例を示したが複数であわばよい。Although the non-invention has been implemented and explained using U, these are merely examples and do not limit the scope of the claims of the present application. In other words, in the embodiment, an example is shown in which two cache memories are provided (though this is shown in an exaggerated manner, the number may be three or more. Also, for the sake of explanation, six examples in which the main memory bank is divided into eight are shown). As shown above, you can use more than one.
また、複数箇設けられているキャッジ−メモリは、夫々
読出し幅、容量、構成素子の速度等を異にして構成する
ことができ、より効率の良い記憶装置として提供できる
。とくに主記憶バンク毎に固定幅の表を格納し、その幅
に会わせた語幅のキャッジ−メモリを備えておけば、キ
ャッジ−メモリ1回のアクセスでその表の1工ントリ分
がプロセッサに与えられる。さらにこの幅が主記憶読出
し幅の整数倍であればキャッシュメモリアドレスレジス
タ長を短かくすることができ、アドレス計算負荷が更に
減少する。Further, the plurality of cage memories can be configured with different readout widths, capacities, speeds of constituent elements, etc., and can be provided as a more efficient storage device. In particular, if a fixed-width table is stored in each main memory bank and a cache memory with a word width that matches the width is provided, one load of the table can be transferred to the processor with one access to the cache memory. Given. Furthermore, if this width is an integral multiple of the main memory read width, the length of the cache memory address register can be shortened, further reducing the address calculation load.
第1図は本発明の第1の実施例を示すブロック図である
。図中、10は複数のバンクから成る主記憶装置、20
および30は夫々独立にアクセスし得るキャッシュメモ
リ、21.31はキャッシュメモ’、120.30に対
応する前記主記憶バンクを指定するバンク指定レジスタ
、60はバンク指定レジスタ21.31を更新する手段
とキャッジ−メモリ内容置換制御部61を含み記憶装置
金庫を制御する制御部である。FIG. 1 is a block diagram showing a first embodiment of the present invention. In the figure, 10 is a main memory device consisting of a plurality of banks, 20
and 30, a cache memory that can be accessed independently; 21.31, a cache memo; 120.30, a bank designation register for designating the main memory bank corresponding to the bank designation register; 60, means for updating the bank designation register 21.31; The cache is a control unit that includes a memory content replacement control unit 61 and controls the storage device safe.
Claims (2)
番こアクセスし得6M数箇のキャッジ−メモリと、前記
複数筒CI)キャッジ−メモリ毎lこ前記主記憶バンク
を指定T6バンク指定レジスタと、キャッジ−メモリ内
容置換制御手段を含む制御部とを備え。 前記個々のキャッシュメモリには前記バンク指定レジス
タで指定される前記主記憶装置のバンクの内容のみを収
容し得ることを特徴とする記憶装置。(1) A main memory device consisting of a plurality of banks 1, 6M cache memories each of which can be independently accessed, and a plurality of cylindrical CI) T6 banks each of which specifies the main memory bank for each cache memory. A control unit including a specification register and a cache-memory content replacement control means. A storage device characterized in that each of the cache memories is capable of accommodating only the contents of a bank of the main storage device designated by the bank designation register.
アクセスし得/)複数筒のキャッジ−メモリと、前記複
数筒のキャッシュメモリ毎に前記主記憶装置のバンクを
指定するバンク指定レジスタと、前記各キャッジ−メモ
リ毎にキャッシュメモリ内容置換制御部とを備え、Pl
iI記各キャッシュメモ1月こは前記バンク指定レジス
タで指定されるIr1J記王妃憶装置のバンクの内存の
みを収容し得ると共に、前記各キャッジ−メモリ毎に前
記内容置換制御部によって個々のキャッシュメモリへの
アクセス特性に応じて各キャッシュメモリ毎に異るアル
ゴリズムで置換制御を行い得ることを特徴とする記憶装
置。(2) A main memory device consisting of a plurality of banks, each of which can be accessed independently/) A plurality of cache memories each having a plurality of cylinders, and a bank specification register that specifies a bank of the main memory device for each of the plurality of cache memories. , a cache memory content replacement control unit for each cache memory;
Each cache memory can accommodate only the bank of the Ir1J memory storage device designated by the bank designation register, and each cache memory can be individually stored by the content replacement control unit for each cache memory. A storage device characterized in that replacement control can be performed using a different algorithm for each cache memory depending on access characteristics to the cache memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57181125A JPS5971184A (en) | 1982-10-15 | 1982-10-15 | Storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57181125A JPS5971184A (en) | 1982-10-15 | 1982-10-15 | Storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5971184A true JPS5971184A (en) | 1984-04-21 |
JPH0421222B2 JPH0421222B2 (en) | 1992-04-09 |
Family
ID=16095295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57181125A Granted JPS5971184A (en) | 1982-10-15 | 1982-10-15 | Storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5971184A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6174041A (en) * | 1984-09-18 | 1986-04-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Memory system control |
JPS61109146A (en) * | 1984-11-01 | 1986-05-27 | Fujitsu Ltd | Advanced control system |
JPS61267149A (en) * | 1985-05-21 | 1986-11-26 | Nec Corp | Data processor |
JPS6444557A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Information processor |
JP2005339348A (en) * | 2004-05-28 | 2005-12-08 | Renesas Technology Corp | Semiconductor device |
-
1982
- 1982-10-15 JP JP57181125A patent/JPS5971184A/en active Granted
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6174041A (en) * | 1984-09-18 | 1986-04-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Memory system control |
JPH0359458B2 (en) * | 1984-09-18 | 1991-09-10 | Intaanashonaru Bijinesu Mashiinzu Corp | |
JPS61109146A (en) * | 1984-11-01 | 1986-05-27 | Fujitsu Ltd | Advanced control system |
JPS61267149A (en) * | 1985-05-21 | 1986-11-26 | Nec Corp | Data processor |
JPS6444557A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Information processor |
JP2005339348A (en) * | 2004-05-28 | 2005-12-08 | Renesas Technology Corp | Semiconductor device |
US8032715B2 (en) | 2004-05-28 | 2011-10-04 | Renesas Electronics Corporation | Data processor |
Also Published As
Publication number | Publication date |
---|---|
JPH0421222B2 (en) | 1992-04-09 |
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