JPH07152650A - Cache control unit - Google Patents

Abstract

PURPOSE:To give flexibility to the unit by easily employing a write-back system. CONSTITUTION:If a cache miss is caused at the time of a write request from a computing element 1, only a memory 19 is written first by a non-write allocation system and the current block address is stored in a register 14. If a cache miss is caused at the time of next writing, a WA signal 11 from a control circuit 12 is turned ON on condition that a block address as an object of writing coincide with the block address of the register 14, and a block including data to be written by a write allocation system is posted to a cache memory 5 to rewrite data on the cache memory 5. when the block address as the object of writing does not match the block address in the register 14 in case of the cache miss at the time of the next writing, the data to be written by the non- write allocation system are rewritten directly on the memory 9.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、メモリのデータの一部
を転記するキャッシュメモリをライトバック方式で制御
するキャッシュ制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache control device for controlling a cache memory for transferring a part of data in the memory by a write back method.

【０００２】[0002]

【従来の技術】従来、計算機において、メモリのデータ
の一部を転記して高速なアクセスを行なうキャッシュメ
モリが広く用いられている。このようなキャッシュメモ
リは、演算器とメモリとの間に設けられ、演算器がメモ
リをアクセスにする際、アクセス対象であるデータがキ
ャッシュメモリに存在すればそのデータにアクセスする
ようにされる。この場合の制御は、キャッシュ制御装置
により行なわれる。キャッシュ制御装置の制御により、
演算器はメモリのアクセスの際にキャッシュメモリの存
在を意識しなくても上述したキャッシュメモリの効用を
得ることができる。2. Description of the Related Art Conventionally, a cache memory has been widely used in computers for performing high-speed access by transcribing a part of data in the memory. Such a cache memory is provided between the arithmetic unit and the memory, and when the arithmetic unit accesses the memory, if the data to be accessed exists in the cache memory, the data is accessed. The control in this case is performed by the cache control device. By the control of the cache controller,
The arithmetic unit can obtain the above-mentioned utility of the cache memory without being aware of the existence of the cache memory when accessing the memory.

【０００３】図２は、従来のキャッシュ制御装置を備え
た計算機の一構成例を示すブロック図である。図示の計
算機は、演算器３０とメモリ３８との間にキャッシュ制
御装置３４及びキャッシュメモリ３９を備えている。演
算器３０は、キャッシュ制御装置３４を介してメモリ３
８に格納されたプログラムの実行を行ない、メモリ３８
に格納されたデータのアクセスを行なう。メモリ３８
は、ＲＡＭ（ランダム・アクセス・メモリ）等から成
り、演算器３０で実行される応用プログラムやデータ等
を格納する。演算器３０とキャッシュ制御装置３４は、
アドレス線３１、データ線３２、ＲＷ線３３で接続され
ている。また、キャッシュ制御装置３４とメモリ３８
は、アドレス線３５、データ線３６、ＲＷ線３７で接続
されている。FIG. 2 is a block diagram showing an example of the configuration of a computer having a conventional cache control device. The illustrated computer includes a cache control device 34 and a cache memory 39 between the arithmetic unit 30 and the memory 38. The computing unit 30 uses the cache controller 34 to store the memory 3
8 executes the program stored in memory 8
Access the data stored in. Memory 38
Is composed of a RAM (random access memory) or the like, and stores application programs and data executed by the arithmetic unit 30. The arithmetic unit 30 and the cache control device 34 are
They are connected by an address line 31, a data line 32, and an RW line 33. In addition, the cache control device 34 and the memory 38
Are connected by an address line 35, a data line 36, and an RW line 37.

【０００４】ＲＷ線３１、３７は、演算器３０からメモ
リ３８へのアクセスが読出しか書込みかを示す。キャッ
シュメモリ３９は、メモリ３８よりも記憶容量は小さい
が、高速にアクセスが行なえる記憶素子で構成されてい
る。このキャッシュメモリ３９には、演算器３０が最近
アクセスしたプログラム及びデータの一部がメモリ３８
から転記される。これは、キャッシュ制御装置３４によ
って行なわれる。ここに、プログラム及びデータを合せ
て広い意味でデータと呼ぶ。演算器３０のアクセス対象
であるデータがキャッシュメモリ３９に存在する場合に
は、当該演算器３０はメモリ３８をアクセスすることな
く、キャッシュメモリ３９のみをアクセスすれば済む。
このような場合をキャッシュヒットと呼ぶ。The RW lines 31, 37 indicate whether the access from the arithmetic unit 30 to the memory 38 is read or write. The cache memory 39 has a smaller storage capacity than the memory 38, but is composed of a storage element that can be accessed at high speed. In the cache memory 39, a part of programs and data recently accessed by the computing unit 30 is stored in the memory 38.
Posted from. This is done by the cache controller 34. Here, the program and the data are collectively called data in a broad sense. If the data to be accessed by the arithmetic unit 30 exists in the cache memory 39, the arithmetic unit 30 need only access the cache memory 39 without accessing the memory 38.
Such a case is called a cache hit.

【０００５】一方、演算器３０のアクセス対象であるデ
ータがキャッシュメモリ３９に存在しない場合をキャッ
シュミスと呼ぶ。キャッシュミスのときは、演算器３０
はメモリ３８をアクセスしなければならない。この際、
キャッシュ制御装置３４は、アクセス対象となったデー
タをメモリ３８からキャッシュメモリ３９に転記する。
このデータの転記は、一例として３２バイトのブロック
と呼ばれる単位で行なわれる。キャッシュ制御装置３４
の制御方式の種類の系統図を図３に示す。演算器３０か
らメモリ３８へのアクセスには、データの読出しと書込
みとがある。キャッシュ制御装置３４の制御は、読出し
の場合は単純であるが、書込みの場合は複雑である。書
込みの場合の制御方式には、ライトスルー方式とライト
バック方式がある。On the other hand, a case where the data to be accessed by the arithmetic unit 30 does not exist in the cache memory 39 is called a cache miss. In the case of a cache miss, the arithmetic unit 30
Must access the memory 38. On this occasion,
The cache control device 34 transfers the data to be accessed from the memory 38 to the cache memory 39.
This data transfer is performed in units called blocks of 32 bytes, for example. Cache controller 34
FIG. 3 shows a system diagram of the types of the control methods described above. Accessing the memory 38 from the arithmetic unit 30 includes reading and writing of data. The control of the cache controller 34 is simple for reading but complicated for writing. The write-through control method includes a write-through method and a write-back method.

【０００６】ライトスルー方式は、メモリ３８への書込
み時にキャッシュヒットかキャッシュミスかに関わるこ
となく、必ずメモリ３８にデータを書き込む方式であ
る。即ち、キャッシュヒットのときは、キャッシュメモ
リ３９にデータを書き込み、これと同時にメモリ３８に
もデータを書き込む。一方、キャッシュミスのときは、
メモリ３８のみにデータを書き込む。メモリ３８へのデ
ータの書込みはプログラムの指示による可変長バイト、
例えば１バイト長や４バイト長で行なう。このようなラ
イトスルー方式では、キャッシュメモリ３９にメモリ３
８に対応するデータが転記されている場合には、双方の
データの内容は常に一致している。ライトスルー方式で
は、メモリからのデータの読出し時にのみキャッシュメ
モリの利点が生かされ、メモリへのデータの書込み時に
はキャッシュメモリの利点が全く生かされない。The write-through method is a method in which data is always written in the memory 38 regardless of cache hit or cache miss when writing to the memory 38. That is, when there is a cache hit, data is written in the cache memory 39, and at the same time, data is also written in the memory 38. On the other hand, if there is a cache miss,
Data is written only in the memory 38. Writing data to the memory 38 is a variable-length byte specified by the program,
For example, the length is 1 byte or 4 bytes. In such a write-through system, the cache memory 39 has the memory 3
When the data corresponding to 8 is transcribed, the contents of both data are always the same. In the write-through method, the advantage of the cache memory is utilized only when reading data from the memory, and the advantage of the cache memory is not utilized when writing data to the memory.

【０００７】これに対し、ライトバック方式では、書込
み時にその書込み対象であるアドレスに相当するブロッ
クがキャッシュメモリ３９に転記されている場合、即ち
キャッシュヒットの場合にキャッシュメモリ３９のみを
書き換え、メモリ３８は書き換えない。このため、ライ
トバック方式は、ライトスルー方式と異なり、読出し時
だけでなく書込み時にもキャッシュメモリ３９の高速ア
クセス性が生かされるが、書込み時にキャッシュヒット
となった場合は、キャッシュメモリ３９とメモリ３８と
で対応するデータの内容が異なる。従って、ライトバッ
ク方式では、キャッシュメモリ３９のブロックにメモリ
３８から新たなブロックを転記する際に元のブロックが
書き換えられている場合は、キャッシュメモリ３９に存
在する元のブロックを捨ててはならず、メモリ３８に書
き戻さなければならない。即ち、メモリ３８からキャッ
シュメモリ３９へのブロックの転記時にキャッシュメモ
リ３９のブロックのみが書き換えられている場合は、キ
ャッシュメモリ３９からメモリ３８へのブロックの転記
も行なわれる。このようなブロックの転記もメモリ３８
からキャッシュメモリ３９へのブロックの転記と同様
に、例えば３２バイトのブロック長で行なわれる。On the other hand, in the write-back method, when the block corresponding to the address to be written is transferred to the cache memory 39 at the time of writing, that is, in the case of a cache hit, only the cache memory 39 is rewritten and the memory 38 is written. Is not rewritten. Therefore, unlike the write-through method, the write-back method makes use of the high-speed accessibility of the cache memory 39 not only at the time of reading but also at the time of writing, but when a cache hit occurs at the time of writing, the cache memory 39 and the memory 38 are used. The contents of the corresponding data differ between and. Therefore, in the write-back method, if the original block is rewritten when a new block is transferred from the memory 38 to the block of the cache memory 39, the original block existing in the cache memory 39 must not be discarded. , Must be written back to memory 38. That is, when only the block of the cache memory 39 is rewritten when the block is transferred from the memory 38 to the cache memory 39, the block is also transferred from the cache memory 39 to the memory 38. The transfer of such a block is also stored in the memory 38.
Similarly to the block transfer from the cache memory 39 to the cache memory 39, the block length is 32 bytes, for example.

【０００８】このようなライトバック方式において、書
込み時にキャッシュミスが生じた場合の制御方式には、
非ライトアロケート方式とライトアロケート方式があ
る。 （１）非ライトアロケート方式では、書込み時にキャッ
シュミスが生じた場合は、直接メモリ３８にデータが書
き込まれる。そして、キャッシュミスが生じたアドレス
に相当するブロックはキャッシュメモリ３９には転記さ
れない。従って、もし、その同じブロック内のアドレス
に対して再び書込みがあったときは、再びメモリ３９に
書込みが行なわれる。 （２）ライトアロケート方式では、書込み時にキャッシ
ュミスが生じた場合は、まずキャッシュミスが生じたア
ドレスに相当するブロックがキャッシュメモリ３９に転
記される。そして、そのキャッシュメモリ３９に転記さ
れたブロックにデータが書き込まれる。In such a write-back method, the control method when a cache miss occurs during writing is as follows:
There are non-write allocate system and light allocate system. (1) In the non-write allocate method, if a cache miss occurs during writing, data is written directly to the memory 38. Then, the block corresponding to the address where the cache miss has occurred is not transferred to the cache memory 39. Therefore, if the address in the same block is rewritten, the memory 39 is rewritten. (2) In the write allocate method, when a cache miss occurs at the time of writing, the block corresponding to the address where the cache miss has occurred is transferred to the cache memory 39. Then, the data is written in the block transferred to the cache memory 39.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような課題があった。即ち、キ
ャッシュ制御装置において、ライトバック方式を採用す
る場合においては、非ライトアロケート方式とライトア
ロケート方式とのいずれかを採用することができるが、
いずれの方式にも一長一短がある。これを説明するため
に、図４に示すような２種類の書込みパターンＡ、Ｂを
想定する。図４（ａ）に示すパターンＡは、メモリ３８
の飛び飛びのアドレスに対して書込みを行なう場合であ
る。この例としては、大規模な行列を使用した数値演算
プログラムがその計算結果をメモリ３８上に書き込む場
合がある。図４（ｂ）に示すパターンＢは、メモリ３８
の連続したアドレスに対して書込みを行なう場合であ
る。この例としては、メモリ３８の広い記憶領域をクリ
アする場合等がある。However, the above-mentioned conventional techniques have the following problems. That is, when the write-back method is adopted in the cache control device, either the non-write allocate method or the write allocate method can be adopted.
Each method has advantages and disadvantages. In order to explain this, two types of write patterns A and B as shown in FIG. 4 are assumed. The pattern A shown in FIG.
This is the case where writing is performed at different addresses. In this example, a numerical calculation program using a large-scale matrix may write the calculation result in the memory 38. The pattern B shown in FIG.
This is the case where writing is performed to consecutive addresses of. An example of this is when clearing a large storage area of the memory 38.

【００１０】（１）非ライトアロケート方式の問題点 非ライトアロケート方式では、パターンＢの書込み時に
おいて問題がある。即ち、この方式では、上述したよう
に、パターンＢの書込み時にキャッシュミスである場合
は、メモリ３８のみに書込みが行なわれ、キャッシュメ
モリ３９へのデータの転記は行なわれない。従って、図
４（ｂ）に示すように、同一のブロック内のデータＢ１
の書込みが行なわれた後にそれに続くデータＢ２、Ｂ３
等の書込みを行なう際にも、それらの書込みがメモリ３
８に対して行なわれる。つまり、連続したアドレスに書
込みを行なう場合は、１ブロック内で例えば３２バイト
／４バイト＝８回のキャッシュミスが生じ、メモリ３８
に対して８回の書込みが行なわれる。これに対し、ライ
トアロケート方式では、データＢ１の書込み時にデータ
Ｂ１を含むブロックがキャッシュメモリ３９に転記され
るので、以降の７回の書込みではキャッシュヒットとな
り、高速な書込みが行なわれる。(1) Problems of the non-write allocate system The non-write allocate system has a problem when writing the pattern B. That is, in this method, as described above, if there is a cache miss when writing the pattern B, only the memory 38 is written, and the data is not transferred to the cache memory 39. Therefore, as shown in FIG. 4B, the data B1 in the same block is
Of data B2 and B3 following the writing of data
Even when writing data such as
8 is done. That is, when writing to consecutive addresses, for example, 32 bytes / 4 bytes = 8 cache misses occur in one block, and the memory 38
Is written eight times. On the other hand, in the write allocate method, since the block including the data B1 is transferred to the cache memory 39 when the data B1 is written, a cache hit occurs in the subsequent seven writes, and high-speed writing is performed.

【００１１】（２）ライトアロケート方式の問題点 ライトアロケート方式では、パターンＡの書込み時にお
いて問題がある。即ち、この方式では、パターンＡの書
込み時にキャッシュミスである場合は、データＡ１を含
むブロックがキャッシュメモリ３９に転記された後にキ
ャッシュメモリ３９上でデータＡ１が書き換えられる。
従って、そのブロック内のデータＡ１以外のデータに対
して２度とアクセスが行なわれないような場合でも必ず
ブロックの転記が行なわれる。従って、パターンＡのよ
うにメモリ３８の飛び飛びのアドレスにデータＡ１、Ａ
２等の書込みが行なわれる場合には、無駄な処理が多く
なるとともに、キャッシュメモリ３９の利用効率が悪く
なる。また、パターンＡのようなデータの書込みによ
り、キャッシュメモリ３９上でのみ書き換えられ、メモ
リ３８上で書き換えられていないブロックが多くなって
しまう。従って、メモリ３８から新たなブロックをキャ
ッシュメモリ３９に転記する際の書き戻し処理が多くな
ってしまい、処理能力が低下してしまう。これに対し、
非ライトアロケート方式では、書込み時にキャッシュミ
スである場合はメモリ３８上のデータＡ１、Ａ２等のみ
を書き換えるので、パターンＡのような書込み時に限っ
ては、ライトアロケート方式より優れている。(2) Problems of the write allocate system The write allocate system has a problem when writing the pattern A. That is, in this method, if a cache miss occurs when writing the pattern A, the data A1 is rewritten in the cache memory 39 after the block including the data A1 is transferred to the cache memory 39.
Therefore, even if the data other than the data A1 in the block is never accessed, the block is always rewritten. Therefore, as in the pattern A, the data A1, A
When the second data is written, useless processing increases and the utilization efficiency of the cache memory 39 deteriorates. Further, by writing the data such as the pattern A, the number of blocks that are rewritten only in the cache memory 39 and are not rewritten in the memory 38 increases. Therefore, the amount of write-back processing when transferring a new block from the memory 38 to the cache memory 39 is increased, and the processing capability is reduced. In contrast,
The non-write allocate method is superior to the write allocate method only when writing data such as the pattern A because only the data A1, A2, etc. on the memory 38 are rewritten when a cache miss occurs during writing.

【００１２】以上のように、パターンＡの書込み時に
は、ライトアロケート方式に問題があり、パターンＢの
書込み時には、非ライトアロケート方式に問題がある。
従って、キャッシュ制御装置に、ライトバック方式を採
用する際は、非ライトアロケート方式を選定するかライ
トアロケート方式を選定するか決めかねることになる。
つまり、いずれかに決定するためには応用プログラムに
おけるデータの書込み方が主にパターンＡかパターンＢ
のいずれかになるかを調べてそれに適合するようにしな
ければならず、そのようにすると、キャッシュ制御装置
の汎用性が損なわれるという問題があった。本発明は、
以上の点に着目してなされたもので、どのような応用プ
ログラムに対しても有効にキャッシュメモリの能力を発
揮させることができるような汎用性に優れたライトバッ
ク方式のキャッシュ制御装置を提供することを目的とす
るものである。As described above, there is a problem in the write allocate system when writing the pattern A, and there is a problem in the non-write allocate system when writing the pattern B.
Therefore, when adopting the write-back method for the cache control device, it is impossible to decide whether to select the non-write allocate method or the write allocate method.
In other words, the method of writing data in the application program is mainly the pattern A or the pattern B in order to determine either.
There is a problem in that the versatility of the cache control device is impaired. The present invention is
The write-back type cache control device has been made paying attention to the above points and is excellent in versatility so that the cache memory capacity can be effectively exerted for any application program. That is the purpose.

【００１３】[0013]

【課題を解決するための手段】本発明のキャッシュ制御
装置は、メモリのデータをブロックごとに転記し、当該
メモリへの書込み要求時に当該書込みの対象となるデー
タを転記している場合にはその転記しているデータの書
換えのみを行なうことにより書込みを完了するライトバ
ック方式のキャッシュメモリと、前記メモリへの書込み
要求時に当該書込みの対象となるデータが前記キャッシ
ュメモリに転記されていない場合にそのデータを含むブ
ロックアドレスを保持するレジスタと、当該レジスタに
格納されているブロックアドレスと、現在アクセス対象
となっているブロックアドレスとを比較する比較器と、
前記メモリへの書込み要求時に当該書込みの対象となる
データが前記キャッシュメモリに転記されていない場合
に、当該比較器の比較結果に基づき、そのデータを含む
ブロックアドレスが前回の書込み時のブロックアドレス
と等しいときは、当該ブロックを前記メモリから前記キ
ャッシュメモリに転記して当該キャッシュメモリ上のデ
ータの書換えのみを行なう一方、そのデータを含むブロ
ックアドレスが前回の書込み時のブロックアドレスと異
なるときは、前記レジスタに現在のブロックアドレスを
保持して前記メモリのデータを書き換える制御回路とか
ら成ることを特徴とするものである。A cache control device according to the present invention transcribes data in a memory block by block and, when a write request to the memory is made, transcribes the data to be written. A write-back cache memory that completes writing by only rewriting the data that has been transcribed, and if the data to be written has not been transcribed in the cache memory when a write request to the memory is made. A register that holds a block address containing data, a comparator that compares the block address stored in the register with the block address that is currently accessed,
When the data to be written is not transferred to the cache memory at the time of writing request to the memory, the block address including the data is based on the comparison result of the comparator and the block address at the time of the previous writing. When they are equal, the block is transferred from the memory to the cache memory and only the data in the cache memory is rewritten, while when the block address including the data is different from the block address at the time of the previous writing, And a control circuit for rewriting the data in the memory by holding the current block address in the register.

【００１４】[0014]

【作用】本発明のキャッシュ制御装置においては、書込
み要求時にキャッシュミスの場合は、最初は非ライトア
ロケート方式によりメモリのみに書込みを行なう。その
際、その書込みを行なったデータを含むブロックアドレ
スをレジスタに記憶する。次の書込み時にキャッシュミ
スの場合は、書込みの対象であるブロックアドレスとレ
ジスタに記憶されたブロックアドレスが一致する場合に
ライトアロケート方式により書込みを行なう。即ち、書
込みの対象となるデータを含むブロックをキャッシュメ
モリに転記し、キャッシュメモリ上のブロック内のデー
タを書き換える。従って、その次の書込み時に同じブロ
ック内のデータに書込みが行なわれる場合は、キャッシ
ュヒットとなり、キャッシュメモリ上のブロック内のデ
ータが書き換えられる。一方、次の書込み時にキャッシ
ュミスの場合に、書込みの対象であるブロックアドレス
とレジスタに記憶されたブロックアドレスが一致しない
場合は非ライトアロケート方式により書込みを行なう。
即ち、書込みの対象となるデータを直接メモリ上で書き
換える。In the cache controller of the present invention, if a cache miss occurs at the time of a write request, only the memory is initially written by the non-write allocate method. At that time, the block address including the written data is stored in the register. In the case of a cache miss at the next writing, writing is performed by the write allocate method when the block address to be written matches the block address stored in the register. That is, the block containing the data to be written is transferred to the cache memory, and the data in the block on the cache memory is rewritten. Therefore, when data is written in the same block at the next writing, a cache hit occurs and the data in the block on the cache memory is rewritten. On the other hand, in the case of a cache miss at the next writing, if the block address to be written and the block address stored in the register do not match, writing is performed by the non-write allocate method.
That is, the data to be written is directly rewritten on the memory.

【００１５】[0015]

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のキャッシュ制御装置の一
実施例のブロック図である。図示のキャッシュ制御装置
は、計算機の演算器１とメモリ９との間に設けられてお
り、ライトバック方式のキャッシュメモリ５、制御回路
１２、レジスタ１４、比較器１５から成る。即ち、演算
器１は、アドレス線２、データ線３、ＲＷ線４でライト
バック方式のキャッシュメモリ５と接続されている。ま
た、キャッシュメモリ５は、メモリ９と、アドレス線
６、データ線７、ＲＷ線８で接続されている。ここで、
ＲＷ線４、８は、演算器１からのメモリアクセスが読出
しか書込みかを区別する信号である。例えば、この信号
は、オンのとき読出し、オフのとき書込みとする。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram of an embodiment of a cache control device of the present invention. The illustrated cache control device is provided between the computing unit 1 of the computer and the memory 9, and is composed of a write-back type cache memory 5, a control circuit 12, a register 14, and a comparator 15. That is, the arithmetic unit 1 is connected to the write-back cache memory 5 by the address line 2, the data line 3, and the RW line 4. Further, the cache memory 5 is connected to the memory 9 by an address line 6, a data line 7 and an RW line 8. here,
The RW lines 4 and 8 are signals for distinguishing whether the memory access from the arithmetic unit 1 is read or write. For example, this signal is read when it is on and it is write when it is off.

【００１６】また、キャッシュメモリ５は、制御回路１
２にヒット信号１０を出力し、制御回路１２からＷＡ
（ライトアロケート）信号１１を入力する。ヒット信号
１０は、オンの時、キャッシュヒット、即ち、演算器１
からアクセス要求のあったアドレスに相当するブロック
がキャッシュメモリ５に存在することを示す。一方、ヒ
ット信号１０がオフの時は、キャッシュミス、即ち、演
算器１からアクセス要求のあったアドレスに相当するブ
ロックがキャッシュメモリ５には存在せず、メモリ９の
みに存在することを示す。ＷＡ信号１１は、オンの時、
メモリ９の該当するブロックをライトアロケート方式で
処理することを指示する。即ち、メモリ９からブロック
をキャッシュメモリ５に転記した後、キャッシュメモリ
５上のそのブロックにデータを書き込むことにより、デ
ータを更新するよう指示する。一方、ＷＡ信号１１がオ
フの時は、メモリ９の該当するブロックを非ライトアロ
ケート方式で処理することを指示する。即ち、メモリ９
上の該当ブロックにデータを書き込むことにより、デー
タを更新するよう指示する。The cache memory 5 is composed of the control circuit 1
The hit signal 10 is output to 2 and the control circuit 12 outputs WA.
(Write allocate) signal 11 is input. When the hit signal 10 is on, a cache hit, that is, the arithmetic unit 1
Indicates that the block corresponding to the address for which the access request is made exists in the cache memory 5. On the other hand, when the hit signal 10 is off, it indicates that a cache miss, that is, a block corresponding to the address requested by the arithmetic unit 1 for access does not exist in the cache memory 5 but exists only in the memory 9. When the WA signal 11 is on,
It is instructed to process the corresponding block of the memory 9 by the write allocate method. That is, after the block is transferred from the memory 9 to the cache memory 5, the data is written in the block on the cache memory 5, thereby instructing to update the data. On the other hand, when the WA signal 11 is off, it instructs to process the corresponding block of the memory 9 by the non-write allocate method. That is, the memory 9
The data is instructed to be updated by writing the data in the corresponding block above.

【００１７】また、制御回路１２は、比較器１５からの
比較結果信号(Comp)１６を入力とし、レジスタ１４への
ＬＥ（ラッチイネーブル）信号１３を出力とする。レジ
スタ１４は、制御回路１２からのラッチ信号１３により
アドレス線２からブロックのアドレスを示すブロックア
ドレスを入力し保持する。例えば、アドレス線２が３２
ビットで、ブロック長が３２バイトの場合、ブロックア
ドレスはアドレス線２の上位２７ビットで示される。比
較器１５は、アドレス線２で与えられるブロックアドレ
ス及びレジスタ１４に記憶されているブロックアドレス
を示す出力１７を入力とし、比較結果信号１６を制御回
路１２に出力する。即ち、比較結果信号１６は、オンの
時、アドレス線２で与えられているブロックアドレス
と、レジスタ１４に記憶されているブロックアドレスが
一致していることを示し、オフの時不一致であることを
示す。The control circuit 12 also receives the comparison result signal (Comp) 16 from the comparator 15 and outputs the LE (latch enable) signal 13 to the register 14. The register 14 receives and holds a block address indicating the address of the block from the address line 2 by the latch signal 13 from the control circuit 12. For example, address line 2 is 32
When the block length is 32 bytes, the block address is represented by the upper 27 bits of the address line 2. The comparator 15 inputs the output 17 indicating the block address given by the address line 2 and the block address stored in the register 14, and outputs the comparison result signal 16 to the control circuit 12. That is, the comparison result signal 16 indicates that the block address given by the address line 2 and the block address stored in the register 14 match when the signal is on, and does not match when the signal is off. Show.

【００１８】次に、上述した装置の動作を説明する。図
５は、本発明の装置による処理手順を説明するフローチ
ャートである。このフローチャートに示す処理は、制御
回路１２において、演算器１からキャッシュメモリ５に
対してメモリアクセス要求があった時に開始される。ま
ず、ステップＳ２０において、ＲＷ線４がオフで、か
つ、ヒット信号１０がオフか否かが判定され、その判定
が肯定の場合、ステップＳ２１以降の処理が実行され
る。即ち、メモリへのアクセスが書き込みであり、か
つ、書き込みの対象となるブロックがキャッシュメモリ
５になく、つまりキャッシュミスの場合に、ステップＳ
２１以降の処理が実行される。それ以外の場合は、メモ
リへのアクセスが読出しであるか、又はキャッシュヒッ
トした場合であり、いずれの場合もライトアロケートあ
るいは非ライトアロケートの処理は不要であるので、制
御回路１２は何もせずに処理を終える。Next, the operation of the above-mentioned device will be described. FIG. 5 is a flow chart for explaining the processing procedure by the device of the present invention. The process shown in this flowchart is started in the control circuit 12 when the arithmetic unit 1 issues a memory access request to the cache memory 5. First, in step S20, it is determined whether or not the RW line 4 is off and the hit signal 10 is off. If the determination is affirmative, the processing from step S21 onward is executed. That is, if the access to the memory is writing and the block to be written is not in the cache memory 5, that is, if there is a cache miss, step S
The processing after 21 is executed. In other cases, the memory is accessed for reading or a cache hit occurs. In either case, since write allocate or non-write allocate processing is not necessary, the control circuit 12 does nothing. Finish the process.

【００１９】ステップＳ２１では、レジスタ１４内に保
持されている内容と、演算器１から送られてきているメ
モリブロックアドレスとが一致しているか否かを比較結
果信号１６により判定する。この判定結果が肯定の場合
は、ステップＳ２２でＷＡ信号１１をオンとし、ライト
アロケート方式による書込みを行なう。即ち、該当ブロ
ックをメモリ９からキャッシュメモリ５に転記する。そ
して、ステップＳ２３で該当キャッシュブロックにデー
タを書き込み、更新する。一方、ステップＳ２１の判定
結果が否定の場合は、ステップＳ２４でＬＥ信号１３を
オンとすることにより、演算器１から送られてきている
ブロックアドレスをレジスタ１４に記憶する。そして、
ステップＳ２５で、非ライトアロケート方式による書込
みを行なう。即ち、演算器１からデータ線３を介して送
られてきているデータについては、キャッシュメモリ５
では何もせず、そのままメモリ９に送り、メモリ９のみ
にデータを書き込み、更新する。In step S21, the comparison result signal 16 determines whether or not the contents held in the register 14 and the memory block address sent from the arithmetic unit 1 match. If the determination result is affirmative, the WA signal 11 is turned on in step S22, and writing is performed by the write allocate method. That is, the corresponding block is transferred from the memory 9 to the cache memory 5. Then, in step S23, the data is written and updated in the corresponding cache block. On the other hand, when the determination result of step S21 is negative, the LE signal 13 is turned on in step S24 to store the block address sent from the arithmetic unit 1 in the register 14. And
In step S25, writing is performed by the non-write allocate method. That is, for the data sent from the arithmetic unit 1 via the data line 3, the cache memory 5
Then, nothing is done and the data is sent to the memory 9 as it is, and the data is written and updated only in the memory 9.

【００２０】図６は、演算器１の出すブロックアドレス
とその時の制御回路の動作の一例を示す。図示の例で
は、図６（ａ）の時刻Ｔ１〜Ｔ２に示すように、演算器
１はまずブロックアドレスａ１に対して３回書込みを行
なう。そして、次に時刻Ｔ４に示すようにブロックアド
レスａ２に対して１回書込みを行ない、続いて時刻Ｔ５
〜Ｔ７に示すようにブロックアドレスａ３に対して３回
書込みを行なう。最後に、時刻Ｔ８〜Ｔ９に示すように
再びブロックａ１に対して２回の書込みを行なう。以上
の場合の動作を以下に説明する。ブロックアドレスａ１
の１回目の書込みに対しては、（ｂ）時刻Ｔ１のように
キャッシュミスであり、かつ、レジスタ内容が（ｇ）に
示すようにクリア状態であり、（ａ）のメモリアドレス
とレジスタの内容が異なるため、非ライトアロケート方
式の書込みが行なわれる。即ち、（ｅ）に示すようにキ
ャッシュメモリ５に対して何も行なわれず、（ｆ）に示
すようにメモリ９のみが更新される。FIG. 6 shows an example of the block address issued by the arithmetic unit 1 and the operation of the control circuit at that time. In the illustrated example, as shown at times T1 and T2 in FIG. 6A, the computing unit 1 first writes the block address a1 three times. Then, as shown at time T4, the block address a2 is written once, and then at time T5.
As shown at ~ T7, writing is performed three times to the block address a3. Finally, as shown at times T8 to T9, the block a1 is again written twice. The operation in the above case will be described below. Block address a1
For the first write of (a), there is a cache miss at time T1, the register contents are in the clear state as shown in (g), and the memory address and register contents of (a) are Therefore, non-write allocate writing is performed. That is, nothing is done to the cache memory 5 as shown in (e), and only the memory 9 is updated as shown in (f).

【００２１】時刻Ｔ２におけるブロックアドレスａ１へ
の２回目の書き込みに対しては、（ａ）のメモリブロッ
クアドレスと（ｇ）のレジスタの内容が一致するので、
（ｃ）の比較結果信号がオンとなり、（ｄ）のＷＡ信号
がオンとされ、ライトアロケート方式の書込みが行なわ
れる。即ち、（ｆ）及び（ｅ）でメモリからブロックア
ドレスａ１のブロックがキャッシュメモリに転記され、
キャッシュメモリ上のデータのみが更新される。この結
果、時刻Ｔ３でキャッシュヒットとなるときは、（ｄ）
のＷＡ信号はオフとなり、キャッシュヒット時のライト
バック方式により（ｅ）のようにキャッシュメモリ上の
データのみが更新される。このように、同一ブロック内
の異なるアドレス又は同じアドレスへの複数回の書込み
の際にライトアロケート方式によりライトバック方式に
よるキャッシュメモリを利用した高速な書込みが行なわ
れる。Since the memory block address of (a) and the contents of the register of (g) match with respect to the second write to the block address a1 at time T2,
The comparison result signal of (c) is turned on, the WA signal of (d) is turned on, and the write allocate method is performed. That is, in (f) and (e), the block of the block address a1 is transferred from the memory to the cache memory,
Only the data on the cache memory is updated. As a result, when a cache hit occurs at time T3, (d)
The WA signal is turned off, and only the data in the cache memory is updated as shown in (e) by the write-back method at the time of cache hit. In this way, when writing to different addresses or the same address in the same block a plurality of times, high-speed writing using the cache memory by the write-back method is performed by the write allocate method.

【００２２】時刻Ｔ４におけるブロックアドレスａ２の
書込みに対しては、（ｂ）のようにキャッシュミスであ
り、かつ、レジスタの内容が（ｇ）に示すようにａ１で
あり、（ａ）のメモリアドレスとレジスタの内容が異な
るため、非ライトアロケート方式の書込みが行なわれ
る。即ち、（ｅ）に示すようにキャッシュメモリ５に対
して何も行なわれず、（ｆ）に示すようにメモリ９のみ
が更新される。このように、同一ブロック内で１回のみ
の書込みの際に非ライトアロケート方式によりキャッシ
ュメモリへのブロックの転記が行なわれず、キャッシュ
メモリが無駄に使用されることがない。When the block address a2 is written at time T4, there is a cache miss as shown in (b), and the content of the register is a1 as shown in (g), and the memory address of (a) is shown. Since the contents of the register are different from the contents of the register, non-write allocate writing is performed. That is, nothing is done to the cache memory 5 as shown in (e), and only the memory 9 is updated as shown in (f). In this way, the block is not transferred to the cache memory by the non-write allocate method when writing is performed only once in the same block, and the cache memory is not wastefully used.

【００２３】同様に、時刻Ｔ５におけるブロックアドレ
スａ３の書込みに対しても、（ｂ）のようにキャッシュ
ミスであり、かつ、レジスタ内容が（ｇ）に示すように
ａ２であり、（ａ）のメモリアドレスとレジスタの内容
が異なるため、非ライトアロケート方式の書込みが行な
われる。即ち、（ｅ）に示すようにキャッシュメモリ５
に対して何も行なわれず、（ｆ）に示すようにメモリ９
のみが更新される。この時刻Ｔ５におけるキャッシュメ
モリ及びメモリのそれぞれのデータ内容を図７に示す。
図示の斜線部分はデータが更新された部分である。Similarly, when the block address a3 is written at the time T5, a cache miss occurs as shown in (b), and the register content is a2 as shown in (g). Since the memory address and the contents of the register are different, non-write allocate writing is performed. That is, as shown in (e), the cache memory 5
Nothing is done to the memory 9 as shown in (f).
Only updated. FIG. 7 shows the data contents of the cache memory and the memory at time T5.
The shaded portion in the figure is the portion where the data has been updated.

【００２４】ところが、時刻Ｔ６におけるブロックアド
レスａ３への２回目の書き込みに対しては、（ａ）のメ
モリブロックアドレスと（ｇ）のレジスタの内容が一致
するので、（ｃ）の比較結果信号がオンとなり、（ｄ）
のＷＡ信号がオンとされ、ライトアロケート方式の書込
みが行なわれる。即ち、（ｆ）及び（ｅ）でメモリから
ブロックアドレスａ３のブロックがキャッシュメモリに
転記され、キャッシュメモリ上のデータのみが更新され
る。この結果、時刻Ｔ７ではキャッシュヒットとなり、
（ｄ）のＷＡ信号はオフとなり、キャッシュヒット時の
ライトバック方式により（ｅ）のようにキャッシュメモ
リ上のデータのみが更新される。However, for the second write to the block address a3 at time T6, the memory block address of (a) and the contents of the register of (g) match, so that the comparison result signal of (c) is Turned on, (d)
The WA signal is turned on, and the write allocation method is performed. That is, in (f) and (e), the block of the block address a3 is transferred from the memory to the cache memory, and only the data on the cache memory is updated. As a result, a cache hit occurs at time T7,
The WA signal in (d) is turned off, and only the data in the cache memory is updated as in (e) by the write-back method at the time of cache hit.

【００２５】一方、時刻Ｔ８、Ｔ９でブロックアドレス
ａ１に対する４回目及び５回目の書込みが行なわれると
きは、キャッシュメモリ上にそのブロックが残されてお
り、（ｂ）のようにキャッシュヒットとなる。従って、
キャッシュヒット時のライトバック方式により（ｅ）の
ようにキャッシュメモリ上でのみデータが更新される。
この時刻Ｔ９におけるキャッシュメモリ及びメモリのそ
れぞれのデータ内容を図８に示す。図示の斜線部分はデ
ータが更新された部分である。On the other hand, at the times T8 and T9, when the fourth and fifth writes to the block address a1 are performed, the block remains in the cache memory, resulting in a cache hit as shown in (b). Therefore,
According to the write-back method at the time of cache hit, the data is updated only on the cache memory as shown in (e).
FIG. 8 shows the data contents of the cache memory and the memory at time T9. The shaded portion in the figure is the portion where the data has been updated.

【００２６】図８に示す場合において、仮にキャッシュ
メモリが２ブロック分の容量しかないと想定した場合の
作用効果を考えることとする。ライトアロケート方式の
みでは、キャッシュメモリにブロックアドレスａ２のブ
ロックも転記される。従って、ブロックアドレスａ３の
ブロックの転記の際にブロックａ１がメモリに書き戻さ
れる。そして、その後、ブロックアドレスａ１のブロッ
クの転記の際にブロックアドレスａ３のブロックが書き
戻される。即ち、ブロックの書き戻しが多くなってしま
う。一方、非ライトアロケート方式のみでは、読出しが
行なわれない限り、キャッシュメモリは全く利用され
ず、高速なアクセスができない。本発明では、図８によ
り明らかなように、以上の問題点が同時に解決される。
即ち、キャッシュメモリの書き戻しが最小限に抑えられ
ると同時に、当該キャッシュメモリが最大限に有効に利
用される。In the case shown in FIG. 8, it is assumed that the cache memory has a capacity of only two blocks, and the function and effect will be considered. With only the write allocate method, the block with the block address a2 is also transferred to the cache memory. Therefore, the block a1 is written back to the memory when the block with the block address a3 is transferred. Then, after that, when the block of the block address a1 is transferred, the block of the block address a3 is written back. That is, the number of block write-backs increases. On the other hand, in the non-write allocate method only, the cache memory is not used at all unless a read operation is performed, and high-speed access cannot be performed. The present invention solves the above problems at the same time, as is apparent from FIG.
That is, the write back of the cache memory is suppressed to the minimum, and at the same time, the cache memory is used to the maximum extent.

【００２７】以上のように、本実施例では、メモリ上の
各ブロックに対して初めての書込み処理であり、かつ、
キャッシュミスの場合には、そのブロックをキャッシュ
メモリ５に格納することなく、メモリ９のみを更新す
る。これにより、プログラムの書込みパターンＡに対し
ては、非ライトアロケート方式で書込みが行なわれる。
一方、２回以上連続して同じブロックに書込み処理があ
る場合は、２回目の書込み時にそのブロックをメモリ９
からキャッシュメモリ５に転記し、キャッシュメモリ５
上でそのブロックの更新がされる。そして、連続する３
回目以降の書込みでは、キャッシュメモリ５はヒットす
るので、高速な書込み処理が行なえる。これにより、プ
ログラムの書込みパターンＢに対しては、ライトアロケ
ート方式で書込みが行なわれる。As described above, in this embodiment, the first writing process is performed for each block on the memory, and
In case of a cache miss, only the memory 9 is updated without storing the block in the cache memory 5. As a result, the write pattern A of the program is written by the non-write allocate method.
On the other hand, if the same block is continuously written twice or more, the block is stored in the memory 9 during the second writing.
From the cache memory 5
The block is updated above. And three consecutive
Since the cache memory 5 is hit in the writing after the first writing, high-speed writing processing can be performed. As a result, the write pattern B of the program is written by the write allocate method.

【００２８】尚、上述した実施例においては、メモリ９
がＲＡＭ等の半導体メモリである場合について説明した
が、本発明はこれに限定されることなく、メモリ９はデ
ィスク装置等の入出力装置であっても差し支えない。こ
の場合のキャッシュメモリ５はディスクキャッシュとな
る。In the above embodiment, the memory 9
However, the present invention is not limited to this, and the memory 9 may be an input / output device such as a disk device. The cache memory 5 in this case is a disk cache.

【００２９】[0029]

【発明の効果】以上説明したように、本発明のキャッシ
ュ制御装置によれば、プログラムの実行時の書込みの特
性をレジスタと比較器で判定し、書込み時のキャッシュ
ミスが生じた場合に該当するメモリ上のブロックをキャ
ッシュメモリに転記し、即ちライトアロケート方式で処
理するか、キャッシュメモリに転記せず、即ち非ライト
アロケート方式で処理するかを動的に決定するようにし
たので、予めライトバック方式を採用する場合にライト
アロケート方式を選定するか非ライトアロケート方式を
選定するかを決める必要がなく、あらゆる応用プログラ
ムに対し、キャッシュメモリの有する高速性を発揮させ
るようにすることができる。つまり、汎用性に優れたキ
ャッシュ制御装置を提供することができる。As described above, according to the cache control apparatus of the present invention, the characteristics of writing during program execution are judged by the register and the comparator, which corresponds to the case where a cache miss occurs during writing. Since the block on the memory is transferred to the cache memory, that is, the write allocate process is performed, or it is not transferred to the cache memory, that is, the non-write allocate process is performed, the write back is performed in advance. When adopting the method, there is no need to decide whether the write allocate method or the non-write allocate method is selected, and the high speed of the cache memory can be exerted for all application programs. That is, it is possible to provide a cache control device having excellent versatility.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のキャッシュ制御装置の一実施例のブロ
ック図である。FIG. 1 is a block diagram of an embodiment of a cache control device of the present invention.

【図２】従来のキャッシュ制御装置の一例のブロック図
である。FIG. 2 is a block diagram of an example of a conventional cache control device.

【図３】キャッシュ制御装置の制御方式の種類の説明図
である。FIG. 3 is an explanatory diagram of types of control methods of the cache control device.

【図４】メモリへのデータ書込みパターンの種類の説明
図である。FIG. 4 is an explanatory diagram of types of data write patterns to a memory.

【図５】本発明の装置による処理手順を説明するフロー
チャートである。FIG. 5 is a flowchart illustrating a processing procedure by the device of the present invention.

【図６】本発明の装置の動作の説明図である。FIG. 6 is an explanatory diagram of the operation of the device of the present invention.

【図７】図６の時刻Ｔ５でのデータ内容の説明図であ
る。FIG. 7 is an explanatory diagram of data contents at time T5 in FIG.

【図８】図６の時刻Ｔ９でのデータ内容の説明図であ
る。FIG. 8 is an explanatory diagram of data contents at time T9 in FIG.

【符号の説明】[Explanation of symbols]

１ 演算器 ５ キャッシュメモリ ９ メモリ １２ 制御回路 １４ レジスタ １５ 比較器 1 arithmetic unit 5 cache memory 9 memory 12 control circuit 14 register 15 comparator

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 メモリのデータをブロックごとに転記
し、当該メモリへの書込み要求時に当該書込みの対象と
なるデータを転記している場合にはその転記しているデ
ータの書換えのみを行なうことにより書込みを完了する
ライトバック方式のキャッシュメモリと、 前記メモリへの書込み要求時に当該書込みの対象となる
データが前記キャッシュメモリに転記されていない場合
にそのデータを含むブロックアドレスを保持するレジス
タと、 当該レジスタに格納されているブロックアドレスと、現
在アクセス対象となっているブロックアドレスとを比較
する比較器と、 前記メモリへの書込み要求時に当該書込みの対象となる
データが前記キャッシュメモリに転記されていない場合
に、当該比較器の比較結果に基づき、そのデータを含む
ブロックアドレスが前回の書込み時のブロックアドレス
と等しいときは、当該ブロックを前記メモリから前記キ
ャッシュメモリに転記して当該キャッシュメモリ上のデ
ータの書換えのみを行なう一方、そのデータを含むブロ
ックアドレスが前回の書込み時のブロックアドレスと異
なるときは、前記レジスタに現在のブロックアドレスを
保持して前記メモリのデータを書き換える制御回路とか
ら成ることを特徴とするキャッシュ制御装置。1. By transferring data in a memory block by block and rewriting only the transferred data when the data to be written is transferred when a write request to the memory is made. A write-back cache memory that completes writing; a register that holds a block address containing the data when the data to be written has not been transferred to the cache memory when a write request is made to the memory; A comparator that compares the block address stored in the register with the block address that is currently accessed, and the data that is the target of writing has not been transferred to the cache memory when a write request to the memory is made. In this case, based on the comparison result of the comparator, the block When the address is equal to the block address at the time of the previous write, the block is transferred from the memory to the cache memory and only the data in the cache memory is rewritten, while the block address including the data is written at the previous time. And a control circuit for rewriting the data in the memory by holding the current block address in the register when the block address differs from the current block address.