JPH02301339A - バス型情報伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は親局と複数の子局を１本の伝送路にていもする
式に接続し、シリアル情報で親局と子局とが１ビットの
入出力情報を相互に伝達し合うバス型情報伝送装置に関
する。

従来の技術 近年、産業用自動機械では機能が高度化し使用するセン
サーやアクチュエータの数が１００点を超えるものが珍
しくない。また工場内で自動機械がライン化され相互の
情報交換も必ずといってよいほど必要となる。このよう
な設備内あるいは設備間の配線を減らすため、設備内の
あちこちにリモートＩ１０と呼ばれる入出力用の制御ユ
ニットを子局として配置し、この子局へセンサーやアク
チュエータへの配線をする一方で、設備の総合的な制御
を行うマイクロコンピュータとつながる親局へ、１本の
ケーブルで子局へ接続し情報をシリアル伝送することに
より省配線化する方法が実用化段階に入ってきた。

バ・ス型の伝送方式として米国のインテル社のＢＩＴＢ
ＵＳといろ方式が実用化されている。第１２図はＢＩＴ
ＢＵＳ応用した省配線システムの図である。１はセンサ
ー、２は電磁バルブなどのアクチュエータ、３及び３ａ
は入力用の子局、４は出力用の子局である。５は親局で
、これらの子局３，４．３ａと伝送路６を介して情報の
やり取りをして子局３，４．３ａにつながるセンサー１
．１ａの状態やアクチュエータ２を制御する。′伝送路
６はディファレンシャル方式のＲ８４８５を採用してお
り、各子局３．４，３ａへの接続はツイストペアケーブ
ルを使用している。その１フレ一ム分の伝送フォーマッ
トは第１３図に示すように５ＤＬＣとなっている。

発明が解決しようとする課題 上記従来例の伝送方式においては１フレ一ム分が１つの
アドレスに対して少な（とも７バイトすなわち５６ビッ
ト必要である。また子局からセンサーの入力情報を得よ
うとすると、まず親局から子局に対して伝送路にその子
局のアドレスをのせたフォーマットの情報を流し、子局
から同様のフォーマットで送信される情報を得て完了す
る。

従って、１ビットの情報を得るために５６ビットの２倍
以上の伝送時間を必要とする。そしてその時間は８ビッ
トの情報を得るときでも同じである。

産業用の自動機械では高速な動きが必要なメカニズムを
持つもの゛も多く、その動きに対応するためには上記の
ような長い伝送フォーマットにするとスピードに間に合
わなくなるため、高速伝送が必要である。産業用の自動
機械ではノイズによる誤動作を無くすことも非常に重要
であるが、高速伝送するほどノイズに弱（なるという課
題がある。

一方、産業用の自動機械ではセンサーやアクチュエータ
を制御する子局との伝送路が断線すると異常な動作をす
るのでバス型の伝送路に子局が接続されているかどうか
常時監視する必要がある。そのためには上記と同様の通
信を行わなければならず、高速性がますます必要とされ
る。

また、自動機械の動作中に何等かの要因で伝送路が断線
するという事故が発生すると、アクチュエータの動きは
親局の制御が効かないので不安全な状態となる。

本発明は上記問題点に鑑み、短い伝送フォーマットにし
て伝送スピードを遅くすること、及び伝送路が断線した
ときのアクチュエータ等の出力の動作を断線直前の状態
に記憶保持するかまたはオフすることができるように制
御することができるバス型情報伝送装置を提供するもの
である。

課題を解決するための手段 上記の問題点を解消するために本発明のバス型情報伝送
装置は−１１フレーム分のシリアル情報の伝送フォーマ
ットをヘッダ部と、特定の子局を指定するためのアドレ
ス部と、モード部と、データビットと応答ビットの合計
１０数ビットで構成し、以下の特徴を有する。

第１の発明では、前記モード部の内容により親局が子局
から情報を入力する場合と子局に情報を出力する場合と
子局が伝送路の異常を検出したときその出力を異常検出
の前の状態を保持するかまたはオフするかを設定する場
合に区別できるようにし、子局から情報を入力する場合
には前記データビットにアドレス部で指定された子局が
入力情報をセットする手段と、出力する場合には前記デ
ータビットに親局が出力情報をセットする手段と、前記
異常を検出したときその出力を異常検出の前の状態を保
持するかまたはオフするかを設定する情報を前記データ
ピッ十に親局がセットする手段と、子局に設けた伝送路
の異常を検出する手段と、前記データビットに親局がセ
ットした情報を記憶し、前記異常を検出したときその出
力を異常検出の前の状態を保持するかまたはオフする手
段とで構成している。

第２の発明は、前記応答ビットのタイミングでは親局は
伝送路への出力を高インピーダンス状態とする手段と、
前記応答ビットにアドレス部で指定された子局によりｌ
をセットする手段と、該当する子局が存在しない場合の
伝送路の電位を設定する抵抗と、親局が前記応答ビット
のタイミングで伝送路の電位を監視し子局が存在するか
どうかを判断する手段と、子局から情報を入力する場合
には前記データビットにアドレス部で指定された子局が
入力情報をセットする手段と、出力する場合には前記デ
ータビットに親局が出力情報をセットする手段とで構成
している。

作　　　用 第１の発明は上記構成により、シリアル情報の１フレ一
ム分で、アドレス部とモード部で指定された子局の情報
が即時にデータビットとして入力または出力が可能にな
るため、データの伝送時間が短か（なる。そして、モー
ド部により子局が伝送路の異常を検出した時の出力用子
局の出力端子につながるアクチュエータ等を異常検知前
の状態に保持するかオフするかが設定できるため、自動
機械のメカニズムを安全な状態に動作させることができ
る。

第２の発明では、シリアル情報の応答ビットにはアドレ
ス部及びモード部で指定された子局が正常であれば１が
セットされているので、このタイミングで親局はどの子
局が伝送路と断線しているのか、故障しているかどうか
を即時に判断できるため、親局が他の正常な子局の出力
を安全な方向へ制御することができる。

実施例 以下、本発明の一実施例におけるバス型情報伝送装置に
ついて、図面を参照しながら説明する。

第１図は本実施例におけるバス型情報伝送装置の親局回
路構成図を示す。９は信号の伝送路となるバスへ接続す
るためのバス端子である。１０はマイクロコンピュータ
で、子局のセンサーやアクチュエータの入出力情報をバ
ス端子を通して解読または制御し、その内容を上位の制
御装置との入力情報や出力情報としてやりとりする。ｏ
ｐｏ。

ＯＰｌ、ＯＦ２は出力線、ＩＰＯ，ｆＰｌは人力線、Ｉ
ＲＴは割り込み線である。１１は３ステート出力バツフ
アで、出力の状態をＨＩＧＨ，ＬＯＷ及び高インピーダ
ンスの３つの状態に制御できる。ＯＰＩの出力線がＨＩ
ＧＨのときＯＰＯの状態がそのまま出力され、ＯＰＩの
出力線がＬＯＷ（＝論理０）のとき高インピーダンスと
なる。１２は大力バッファである。１３はウィンドコン
パレータで、バス端子９の電圧レベルが−ＶＥ以上＋Ｖ
ｌ下のとき出力Ｉ　Ｐ　１カＨＩ　ＧＨ（＝ｍＪ１１　
）となる。（Ｖ　Ｅ　ｌｅｔ　Ｖ　Ｓ　（７）約１／３
〜１／２）従って、３ステート出力バツフア１１が高イ
ンピーダンスのときバス端子９に何も接続されていない
と、バス端子９の電圧レベルは２つの抵抗Ｒ１で分圧さ
れ約Ｏボルトとなるため出力ＩＰＩがＨＩＧＨとなる。

１４はインターバルタイマで、バス端子９のシリアル信
号のクロック周期と同じ周期で発振する。マイクロコン
ピュータ１０の出力線ＯＰＩがＨＩＧＨで動作し、上記
周期でＩＰＴ信号を発生する。

第２図は本実施例における１フレ一ム分の伝送フォーマ
ットを示す。図のように、１個分のフレームは、スター
トビット、モード部２ビット、？ドレス部５ビット、デ
ータビット、パリティビット、応答ビット、ストップ３
ビットで構成される。モード部は同一アドレスに対して
、入力用の子局、出力用の子局の選択と出力用の子局に
ついて、伝送路の断線等の異常時に出力を「異常発生前
の状態を保持する」、または「出力を無条件にオフする
」のいずれかに設定できるようにするためのものである
。アドレス部は子局の番号を指定するためのもので、本
実施例では５ビット分即ち３２個指定できる。第３図〜
第５図は親局からのバス端子９への信号出力波形を表す
。スタートビットは必ず「１」で、ストップ部は必ず「
０」とする。データビットは、第３図のように入力モー
ドの時、即ちモード部が「０１」のときは親局の３ステ
ート出力バツフア１１が高インピーダンス状態になり、
バス端子電圧は約Ｏｖとなっている。また、第４図と第
５図の出力モードと異常時の出力定義モードにおいては
データビットは、親局のそのアドレスの出力用子局の出
力の制御信号となる。そして、モード部が「１０」の時
は、データビットが「１」のとき指定した子局をオンし
、「０」のときはオフする。またモード部が「Ｏｌ」の
ときは、後述のように子局が異常を検出した時にデータ
ビットが「１」のときは無条件に出力オフ、「０」のと
きは出力を保持するように子局の内部回路を構成してい
る。パリティビットは、親局が入力モードの時は子局が
その出力レベルを決定するため、親局の前記出力バッフ
ァ１１は高インピーダンス状態に制御される。また出力
モードの時は、親局がスタートビットからデータビット
までの９ビット分の奇数パリティ出力をパリティビット
としてセットする。応答ビットは子局から親局への応答
信号を表し、必ずこのタイミングでは前記出力バッファ
１１は高インピーダンス状態である。したがって、前述
のように親局はウィンドコンパレータ１３の出力をこの
タイミング監視することにより、指定した子局がつなが
つているかどうかを即座に判断することができる。

第６図は第３図のような信号を出力するため、マイクロ
コンピュータ１０が出力線ＯＰＯ，ＯＰＩと入力線ｉｐ
ｏ、ｔｐｉを制御する順番表を示す。また第７図は第４
図に対応する順番表である。なお、図のＲはバス端子の
電圧レベルを読み込むことを示す。順番表のシーケンス
番号の遷移のタイミングは、インターバルタイマ１４か
らの割込信号ＩＲＴで行う。

第８図は本実施例における入力用の子局の回路構成図を
示す。第９図はその制御タイミング図を示す。第８図に
おいて、９は前記と同じバス端子、１５．１５ａは大力
バッファ、１６，１６ａ。

１６ｂは３ステート出力バツフア、１７　＋　　１７　
ａ　。

１７　ｂ、　１７　ｃは３人力のＡＮＤゲート、１８は
Ｄフリップフロラプ回路、１９はパリティ発生回路で、
８ビットの入力に対し奇数パリティ出力をする。２０は
タイミング発生回路であり、バス端子９からの信号ＳＩ
Ｇの立上りを検出して、第９図のＳＦＴ、Ｔ、、Ｔ２．
Ｔ、、ＬＤ、という信号を発生する。２１は７ビットの
シフトレジスタで前記シフトパルス信号ＳＦＴにより、
バス端子９からシリアル情報を一時記憶する。２２はモ
ード判定回路で、シリアル情報のモード部（第２図参照
）の信号をデコードしてその内容が「０１」の時、ＩＮ
信号を出力する。２３はその子局のアドレスを指定する
スイッチ群であり、＋Ｖｃｃは「論理１」を示す二２４
はアドレス一致検出回路で、前記スイッチ群２３とシリ
アル情報のアドレス部（第２図参照）の信号とが一致す
るとき一致信号ＡＥＱが出力される。本図では子局のア
ドレスとしてスイッチ群２３には’０ＯＩＩＯＪが設定
されている。

第９図は親局がアドレスが’０ＯＩＩＯＪの子局の入力
状態を読み込むもので、同図に示すＢＵＳ信号がバス端
子９に入力されるとタイミング発生回路Ａにより出力さ
れたＳＦＴパルスにより、シフトレジスタＡには、モー
ド部とアドレス部のデータがそれぞれ記憶される。する
と、この子局のアドレスと一致しているので、ア゛ドレ
ス一致検出回路２４の出力ＡＥＱ信号が「論理１」とな
り、またモード判定回路２２のＩＮ信号が「論理１」と
なる。またＬＤ、パルス信号でセンサ信号入力端子７の
信号レベルがＤフリップフロップ回路１８にセットされ
る。そして、Ｔ、信号が出力されるタイミングでは、セ
ンサ信号入力端子７の信号レベルを記憶しているＤフリ
ップフロップ回路１８の出力ＤＩが、出力バッファ１６
を介してバス端子９に出力されてデータビットとなる。

また、Ｄフリップフロップ１８の出力ＤＩは入力バリテ
ィ発生回路１９へ入力されているので、この内容とモー
ド部、アドレス部の内容との奇数パリティ出力が次のＴ
２信号の出力タイミングでバス端子９に出力されてパリ
ティビットとなる。Ｔ、信号のタイミングでは、バス端
子９へ伝送路への応答ビットとして「論理ＩＪで出力さ
れる。なおりＵＳ信号の破線部は子局により信号レベル
が確定されているところを示す。

第１０図は本実施例における出力用の子局の回路構成図
を示す。第８図と同一の番号が符しであるものは、第８
図の回路と全く同一の機能をもつもので説明は省略する
。１７ｄ、１７ｅは３人力のＡＮＤゲート、１８ａ、１
８ｂは０７９１１７０７７回路、２５は２人力のＯＲゲ
ート、２６は２人力のＮＡＮＤゲート、２７は２人力の
ＮＡＮＤゲート付出力バッファを示す。出バッファ２７
の出力をＬＯＷレベルにすると、°ｒクチュエータ等を
オンできる。２８はタイミング発生回路で、バス端子９
からの信号Ｓ［Ｇの立上りを検出して、第１１図の’Ｅ
ＦＴ、Ｔ３．ＬＤ２という信号を発生ずる。２９は９ビ
ットのシフトレジスタで、前工己シフトパルス信号ＳＦ
Ｔにより、バス端子９からのシリアル情報を一時記憶す
る。３０はパリティ発生回路で、９ビットの入力情報に
対して偶数パリティ出力ＰＯＵＴをする。モード判定回
路２２は、シリアル情報のモード部の信号をデコードし
て、その内容が「ｌ・０」の時、ＯＵＴ信号を「論理１
」とし、「１１」の時はＥＭＧ信号を「論理ｌ」とする
。３１はバスレベル異常検出回路で、バス端子９の電圧
レベルが少なくとも４ビット分の伝送時間以上的ＯＶと
なっていて、伝送路に出力用子局である自分が接続され
ていないことを検出するもので、前記ウィンドコンパレ
ータやインターバルタイマ等を使用して構成される。（
図示せず）また、この出力用子局のアドレスはスイッチ
群２３により’００１０１　Ｊと設定されている。

第１１図について説明する。第１フレームでは、親局が
アドレス’０ＯＩＯＩＪの子局に対して、出力として「
１」をセットするもので、第２のフレームは同じ子局に
対して異常時出力の定義として「論理Ｏ」をセットして
いる。まず、最初のフレームの説明をするとタイミング
発生回路２８によりＳＩＧ信号の立上りを検出して、シ
フトパルスＳＦＴ信号が９コ出力される。それによって
シフトレジスタ２９には、モード部、アドレス部、デー
タビット、パリティビットがセットされる。シリアル情
報のアドレス部が、ｒｏｏｌｏｌＪであるから、アドレ
ス−数構出回路２４の出力ＡＥＱ信号がＨＩＧＨレベル
で出力される。パリティ発生回路３０の出力ＰＯＵＴは
シフトレジスタ２９の内容は親局から送られた内容が正
しくセットされている時は、論理１のビットの合計が偶
数となるのでＨＩＧＨレベルとなる。一方、モード部が
「ｌＯ」であるからＯＵＴ信号が出力されているデータ
ビットは「ｌ」であるので、ＬＤ２信号により、ＡＮＤ
ゲート１７ｄを介して、Ｄフリップフロップ回路１８ａ
に「論理１」がセットされる。

ノイズ等の異常信号が伝送路に入って、シフトレジスタ
２９の内容が正しくないときは、パリティエラーをおこ
し、パリティ発生回路３０の出力がＬＯＷレベルとなっ
て、ＡＮＤゲート１７ｄが開かれず、Ｄフリップ７０ツ
ブは以前の状態を保持する。

したがって、シリアル情報にパリティエラーが発見され
ると出力は以前の状態を保持したままとなる。Ｔ３信号
が出力されるとＡＮＤゲート１７ｃの出力がＨＩＧＨレ
ベルとなって３ステート出力バツフア１６ｂが開かれ、
バス端子９に伝送路への応答ビットとしてＨｒＧＨ（＝
論理ｌ）が出力される。

第２フレームでは、シフトパルスＳＦＴの９番目が出た
時にはモード判定回路２２によりＥＭＧ信号が出力され
る。また上記第１フレームと同様に、アドレス一致信号
ＡＥＱ、パリティ出力ＰＯＵＴもＨＩ　Ｇ　Ｈレベルと
なるので、ＡＮＤゲート１７ｅが開かれ、ＬＤ２信号に
より、データビットの内容「０」がＤフリップフロップ
回路１８ｂにセットさせる。するとこの場合は、ＡＮＤ
ゲート２・６の出力はＨＩＧＨレベルとなり、ＡＮＤゲ
ート２７により、制御される出力端子８の出力レベルは
、Ｄフリツプフロツプ回路１８ａの内容がそのまま現れ
るため、異常時出力保持モードとなる。他方、Ｄフリッ
プフロップ回路１８ｂが「１」にセットされていると、
バスレベル異常検出回路３１の出力がＨＩＧＨレベルの
時、即ち、子局がバス端子９と断線すると、ＮＡＤゲー
ト２６の出力がＬＯＷレベルとなり、出力端子８は無条
件に出力オフになる。

以上の説明では、伝送路でのシリアル情報が親局と子局
間で正しく伝達されているかどうか検出するために、伝
送フォーマットの中にパリティビットを設けて、アドレ
ス部とモード部、データビットのすべての偶数パリティ
を計算して、エラー検出をしているが、他のエラー検出
法たとえばサムチェックやパイフェーズ符号チェックを
行うなどの伝送フォーマットに変更しても、本発明の狙
いである子局の有無チェックや、バスとの断線検出を同
様の原理で行えることは言うまでもない。

発明の効果 以上のように本発明は、親局と複数の子局を１本の伝送
路にていもする式に接続し、シリアル情報で親局と子局
の入出力情報を相互に伝達しあうバス型の伝送システム
において、シリアル情報の伝送フォーマットの中にアド
レス部、モード部。

データビット、応答ビットを設け、アドレス部により子
局を指定し、モード部で入力と出力と異常時の出力定義
の指定ができるようにし、出力用の子局において、あら
かじめ親局から送信された異常時の出力定義情報を記憶
させておき、その記憶内容にしたがって、異常時に出力
用子局が制御するアクチュエータ等の出力端子を異常発
生前の状態を保持するか、または無条件にオフすること
ができるようにするように内部回路が構成されている。

よって伝送路の異常等によってトラブルが発生した時、
自動機械の中の子局の出力アクチュエータ等の動作方向
安全側に動くようにすることができるという特長をもつ
。

一方、親局は伝送フレーム中の応答ビット出力のタイミ
ングでは伝送路を高インピーダンス状態にし、上記アド
レス部とモード部で選択された子局が上記伝送路の電圧
レベルをＨＩＧＨにするようにしているので、親局は内
蔵するウィンドコンパレータで伝送路の電圧を監視して
指定する子局が故障しているあるいは伝送路と断線状態
にあるというような異常状態を即時に検出できる。した
がちで、他の出力用子局を上記と同様に安全側となるよ
うに保持またはオフする等の制御ができることになる。

一方、本発明の伝送フレームは、従来例に比して簡単で
短かく、また親局から子局へ１フレ一ム分を送ることで
１ビットの人出力制御情報のやりとりができるので、高
速性を要求される自動機械の短時間伝送というニーズに
応えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるバス型情報図、第４
図、第５図は同伝送フォーマットにもとづき親局より出
力されるバスへの信号のタイミング図で、それぞれ、入
力モード、出力モード、異常時の出力定義モードを示し
た図、第６図は同人力モードにおける親局のマイクロコ
ンピュータの制御線の制御順番を示す図、第７図は同出
力モードにおける同制御順番を示す図、第８図は同実施
例における入力用の子局の回路構成図、第９図はその制
御タイミング図、第１０図は同実施例における出力用の
子局の回路構成図、第１１図はその制御タイミング図、
第１２図は従来例のバス型シ９・・・・・・バス端子、
１０・・・・・・マイクロコンピュータ、１１・・・・
・・３ステート出力バツフア、１２・・・・・・大力バ
ッファ、１３・・・・・・ウィンドコンパレータ、１４
・・・・・・インターバルタイマ、１６．１６ａ。 １６ｂ・・・・・・３ステート出力バツフア、１８，１
８８’。 １８ｂ・・・・・・Ｄフリツプフロツプ回路、１９・・
・・・・パリティ発生回路、２０・・・・・・タイミン
グ発生回路、２１・・・・・・シフトレジスタ、２２・
・・・・・モード判定回路、２３・・・・・・アドレス
設定スイッチ、２４・・・・・・アドレス−数構出回路
、２８・・・・・・タイミング発生回路、２９・・・・
・・シフトレジスタ、３０・・・・・・パリティ発生回
路、３１・・・・・・バスレベル異常検出回路、Ｒ１，
Ｒ２・・・・・・抵抗。 代理人の氏名　弁理士　粟野重孝　ほか１名第２図 第３図 第４図 パリティ 第５図 １２−−一人カーダイ＜）グ 第　６　　図　　　　　　　　　　　　　　　　　　　
　　　ｘ−−−ヅ、Ｏいｔｏれｔ叩第７図 第　９　図 ハＥＱ

Claims (2)

【特許請求の範囲】
1. （１）親局と複数の子局を１本の伝送路でいもずる式に
   接続し、シリアル情報で親局と子局とが１ビットのデジ
   タル入出力情報を相互に伝達し合うバス型情報伝送装置
   において、前記シリアル情報をヘッダ部と、特定の子局
   を指定するためのアドレス部と、モード部と、データビ
   ットとで構成し、前記モード部の内容により親局が子局
   から情報を入力する場合と子局に情報を出力する場合と
   子局が伝送路の異常を検出したときその出力を異常検出
   の前の状態を保持するかまたはオフするかを設定する場
   合に区別できるようにし、子局から情報を入力する場合
   には前記データビットにアドレス部で指定された子局が
   入力情報をセットする手段と、出力する場合には前記デ
   ータビットに親局が出力情報をセットする手段と、前記
   異常を検出したときその出力を異常検出の前の状態を保
   持するかまたはオフするかを設定する情報を前記データ
   ビットに親局がセットする手段と、子局に設けた伝送路
   の異常を検出する手段と、前記データビットに親局がセ
   ットした情報を記憶し、前記異常を検出したときその出
   力を異常検出の前の状態を保持するかまたはオフする手
   段とで構成されたことを特徴とするバス型情報伝送装置
   。
2. （２）親局と複数の子局を１本の伝送路でいもずる式に
   接続し、シリアル情報で親局と子局とが１ビットのデジ
   タル入出力情報を相互に伝達し合うバス型情報伝送装置
   において、前記シリアル情報をヘッダ部と、特定の子局
   を指定するためのアドレス部と、データビットと応答ビ
   ットとで構成し、前記応答ビットのタイミングでは親局
   は伝送路への出力を高インピーダンス状態とする手段と
   、前記応答ビットにアドレス部で指定された子局により
   １をセットする手段と、該当する子局が存在しない場合
   の伝送路の電位を設定する抵抗と、親局が前記応答ビッ
   トのタイミングで伝送路の電位を監視し子局が存在する
   かどうかを判断する手段と、子局から情報を入力する場
   合には前記データビットにアドレス部で指定された子局
   が入力情報をセットする手段と、子局に情報を出力する
   場合には前記データビットに親局が出力情報をセットす
   る手段とで構成されたことを特徴とするバス型情報伝送
   装置。