JPH02301339A - バス型情報伝送装置 - Google Patents
バス型情報伝送装置Info
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- JPH02301339A JPH02301339A JP1122129A JP12212989A JPH02301339A JP H02301339 A JPH02301339 A JP H02301339A JP 1122129 A JP1122129 A JP 1122129A JP 12212989 A JP12212989 A JP 12212989A JP H02301339 A JPH02301339 A JP H02301339A
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- 238000001514 detection method Methods 0.000 claims abstract description 15
- 230000005856 abnormality Effects 0.000 claims description 26
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- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は親局と複数の子局を1本の伝送路にていもする
式に接続し、シリアル情報で親局と子局とが1ビットの
入出力情報を相互に伝達し合うバス型情報伝送装置に関
する。
式に接続し、シリアル情報で親局と子局とが1ビットの
入出力情報を相互に伝達し合うバス型情報伝送装置に関
する。
従来の技術
近年、産業用自動機械では機能が高度化し使用するセン
サーやアクチュエータの数が100点を超えるものが珍
しくない。また工場内で自動機械がライン化され相互の
情報交換も必ずといってよいほど必要となる。このよう
な設備内あるいは設備間の配線を減らすため、設備内の
あちこちにリモートI10と呼ばれる入出力用の制御ユ
ニットを子局として配置し、この子局へセンサーやアク
チュエータへの配線をする一方で、設備の総合的な制御
を行うマイクロコンピュータとつながる親局へ、1本の
ケーブルで子局へ接続し情報をシリアル伝送することに
より省配線化する方法が実用化段階に入ってきた。
サーやアクチュエータの数が100点を超えるものが珍
しくない。また工場内で自動機械がライン化され相互の
情報交換も必ずといってよいほど必要となる。このよう
な設備内あるいは設備間の配線を減らすため、設備内の
あちこちにリモートI10と呼ばれる入出力用の制御ユ
ニットを子局として配置し、この子局へセンサーやアク
チュエータへの配線をする一方で、設備の総合的な制御
を行うマイクロコンピュータとつながる親局へ、1本の
ケーブルで子局へ接続し情報をシリアル伝送することに
より省配線化する方法が実用化段階に入ってきた。
バ・ス型の伝送方式として米国のインテル社のBITB
USといろ方式が実用化されている。第12図はBIT
BUS応用した省配線システムの図である。1はセンサ
ー、2は電磁バルブなどのアクチュエータ、3及び3a
は入力用の子局、4は出力用の子局である。5は親局で
、これらの子局3,4.3aと伝送路6を介して情報の
やり取りをして子局3,4.3aにつながるセンサー1
.1aの状態やアクチュエータ2を制御する。′伝送路
6はディファレンシャル方式のR8485を採用してお
り、各子局3.4,3aへの接続はツイストペアケーブ
ルを使用している。その1フレ一ム分の伝送フォーマッ
トは第13図に示すように5DLCとなっている。
USといろ方式が実用化されている。第12図はBIT
BUS応用した省配線システムの図である。1はセンサ
ー、2は電磁バルブなどのアクチュエータ、3及び3a
は入力用の子局、4は出力用の子局である。5は親局で
、これらの子局3,4.3aと伝送路6を介して情報の
やり取りをして子局3,4.3aにつながるセンサー1
.1aの状態やアクチュエータ2を制御する。′伝送路
6はディファレンシャル方式のR8485を採用してお
り、各子局3.4,3aへの接続はツイストペアケーブ
ルを使用している。その1フレ一ム分の伝送フォーマッ
トは第13図に示すように5DLCとなっている。
発明が解決しようとする課題
上記従来例の伝送方式においては1フレ一ム分が1つの
アドレスに対して少な(とも7バイトすなわち56ビッ
ト必要である。また子局からセンサーの入力情報を得よ
うとすると、まず親局から子局に対して伝送路にその子
局のアドレスをのせたフォーマットの情報を流し、子局
から同様のフォーマットで送信される情報を得て完了す
る。
アドレスに対して少な(とも7バイトすなわち56ビッ
ト必要である。また子局からセンサーの入力情報を得よ
うとすると、まず親局から子局に対して伝送路にその子
局のアドレスをのせたフォーマットの情報を流し、子局
から同様のフォーマットで送信される情報を得て完了す
る。
従って、1ビットの情報を得るために56ビットの2倍
以上の伝送時間を必要とする。そしてその時間は8ビッ
トの情報を得るときでも同じである。
以上の伝送時間を必要とする。そしてその時間は8ビッ
トの情報を得るときでも同じである。
産業用の自動機械では高速な動きが必要なメカニズムを
持つもの゛も多く、その動きに対応するためには上記の
ような長い伝送フォーマットにするとスピードに間に合
わなくなるため、高速伝送が必要である。産業用の自動
機械ではノイズによる誤動作を無くすことも非常に重要
であるが、高速伝送するほどノイズに弱(なるという課
題がある。
持つもの゛も多く、その動きに対応するためには上記の
ような長い伝送フォーマットにするとスピードに間に合
わなくなるため、高速伝送が必要である。産業用の自動
機械ではノイズによる誤動作を無くすことも非常に重要
であるが、高速伝送するほどノイズに弱(なるという課
題がある。
一方、産業用の自動機械ではセンサーやアクチュエータ
を制御する子局との伝送路が断線すると異常な動作をす
るのでバス型の伝送路に子局が接続されているかどうか
常時監視する必要がある。そのためには上記と同様の通
信を行わなければならず、高速性がますます必要とされ
る。
を制御する子局との伝送路が断線すると異常な動作をす
るのでバス型の伝送路に子局が接続されているかどうか
常時監視する必要がある。そのためには上記と同様の通
信を行わなければならず、高速性がますます必要とされ
る。
また、自動機械の動作中に何等かの要因で伝送路が断線
するという事故が発生すると、アクチュエータの動きは
親局の制御が効かないので不安全な状態となる。
するという事故が発生すると、アクチュエータの動きは
親局の制御が効かないので不安全な状態となる。
本発明は上記問題点に鑑み、短い伝送フォーマットにし
て伝送スピードを遅くすること、及び伝送路が断線した
ときのアクチュエータ等の出力の動作を断線直前の状態
に記憶保持するかまたはオフすることができるように制
御することができるバス型情報伝送装置を提供するもの
である。
て伝送スピードを遅くすること、及び伝送路が断線した
ときのアクチュエータ等の出力の動作を断線直前の状態
に記憶保持するかまたはオフすることができるように制
御することができるバス型情報伝送装置を提供するもの
である。
課題を解決するための手段
上記の問題点を解消するために本発明のバス型情報伝送
装置は−11フレーム分のシリアル情報の伝送フォーマ
ットをヘッダ部と、特定の子局を指定するためのアドレ
ス部と、モード部と、データビットと応答ビットの合計
10数ビットで構成し、以下の特徴を有する。
装置は−11フレーム分のシリアル情報の伝送フォーマ
ットをヘッダ部と、特定の子局を指定するためのアドレ
ス部と、モード部と、データビットと応答ビットの合計
10数ビットで構成し、以下の特徴を有する。
第1の発明では、前記モード部の内容により親局が子局
から情報を入力する場合と子局に情報を出力する場合と
子局が伝送路の異常を検出したときその出力を異常検出
の前の状態を保持するかまたはオフするかを設定する場
合に区別できるようにし、子局から情報を入力する場合
には前記データビットにアドレス部で指定された子局が
入力情報をセットする手段と、出力する場合には前記デ
ータビットに親局が出力情報をセットする手段と、前記
異常を検出したときその出力を異常検出の前の状態を保
持するかまたはオフするかを設定する情報を前記データ
ピッ十に親局がセットする手段と、子局に設けた伝送路
の異常を検出する手段と、前記データビットに親局がセ
ットした情報を記憶し、前記異常を検出したときその出
力を異常検出の前の状態を保持するかまたはオフする手
段とで構成している。
から情報を入力する場合と子局に情報を出力する場合と
子局が伝送路の異常を検出したときその出力を異常検出
の前の状態を保持するかまたはオフするかを設定する場
合に区別できるようにし、子局から情報を入力する場合
には前記データビットにアドレス部で指定された子局が
入力情報をセットする手段と、出力する場合には前記デ
ータビットに親局が出力情報をセットする手段と、前記
異常を検出したときその出力を異常検出の前の状態を保
持するかまたはオフするかを設定する情報を前記データ
ピッ十に親局がセットする手段と、子局に設けた伝送路
の異常を検出する手段と、前記データビットに親局がセ
ットした情報を記憶し、前記異常を検出したときその出
力を異常検出の前の状態を保持するかまたはオフする手
段とで構成している。
第2の発明は、前記応答ビットのタイミングでは親局は
伝送路への出力を高インピーダンス状態とする手段と、
前記応答ビットにアドレス部で指定された子局によりl
をセットする手段と、該当する子局が存在しない場合の
伝送路の電位を設定する抵抗と、親局が前記応答ビット
のタイミングで伝送路の電位を監視し子局が存在するか
どうかを判断する手段と、子局から情報を入力する場合
には前記データビットにアドレス部で指定された子局が
入力情報をセットする手段と、出力する場合には前記デ
ータビットに親局が出力情報をセットする手段とで構成
している。
伝送路への出力を高インピーダンス状態とする手段と、
前記応答ビットにアドレス部で指定された子局によりl
をセットする手段と、該当する子局が存在しない場合の
伝送路の電位を設定する抵抗と、親局が前記応答ビット
のタイミングで伝送路の電位を監視し子局が存在するか
どうかを判断する手段と、子局から情報を入力する場合
には前記データビットにアドレス部で指定された子局が
入力情報をセットする手段と、出力する場合には前記デ
ータビットに親局が出力情報をセットする手段とで構成
している。
作 用
第1の発明は上記構成により、シリアル情報の1フレ一
ム分で、アドレス部とモード部で指定された子局の情報
が即時にデータビットとして入力または出力が可能にな
るため、データの伝送時間が短か(なる。そして、モー
ド部により子局が伝送路の異常を検出した時の出力用子
局の出力端子につながるアクチュエータ等を異常検知前
の状態に保持するかオフするかが設定できるため、自動
機械のメカニズムを安全な状態に動作させることができ
る。
ム分で、アドレス部とモード部で指定された子局の情報
が即時にデータビットとして入力または出力が可能にな
るため、データの伝送時間が短か(なる。そして、モー
ド部により子局が伝送路の異常を検出した時の出力用子
局の出力端子につながるアクチュエータ等を異常検知前
の状態に保持するかオフするかが設定できるため、自動
機械のメカニズムを安全な状態に動作させることができ
る。
第2の発明では、シリアル情報の応答ビットにはアドレ
ス部及びモード部で指定された子局が正常であれば1が
セットされているので、このタイミングで親局はどの子
局が伝送路と断線しているのか、故障しているかどうか
を即時に判断できるため、親局が他の正常な子局の出力
を安全な方向へ制御することができる。
ス部及びモード部で指定された子局が正常であれば1が
セットされているので、このタイミングで親局はどの子
局が伝送路と断線しているのか、故障しているかどうか
を即時に判断できるため、親局が他の正常な子局の出力
を安全な方向へ制御することができる。
実施例
以下、本発明の一実施例におけるバス型情報伝送装置に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
第1図は本実施例におけるバス型情報伝送装置の親局回
路構成図を示す。9は信号の伝送路となるバスへ接続す
るためのバス端子である。10はマイクロコンピュータ
で、子局のセンサーやアクチュエータの入出力情報をバ
ス端子を通して解読または制御し、その内容を上位の制
御装置との入力情報や出力情報としてやりとりする。o
po。
路構成図を示す。9は信号の伝送路となるバスへ接続す
るためのバス端子である。10はマイクロコンピュータ
で、子局のセンサーやアクチュエータの入出力情報をバ
ス端子を通して解読または制御し、その内容を上位の制
御装置との入力情報や出力情報としてやりとりする。o
po。
OPl、OF2は出力線、IPO,fPlは人力線、I
RTは割り込み線である。11は3ステート出力バツフ
アで、出力の状態をHIGH,LOW及び高インピーダ
ンスの3つの状態に制御できる。OPIの出力線がHI
GHのときOPOの状態がそのまま出力され、OPIの
出力線がLOW(=論理0)のとき高インピーダンスと
なる。12は大力バッファである。13はウィンドコン
パレータで、バス端子9の電圧レベルが−VE以上+V
l下のとき出力I P 1カHI GH(=mJ11
)となる。(V E let V S (7)約1/3
〜1/2)従って、3ステート出力バツフア11が高イ
ンピーダンスのときバス端子9に何も接続されていない
と、バス端子9の電圧レベルは2つの抵抗R1で分圧さ
れ約Oボルトとなるため出力IPIがHIGHとなる。
RTは割り込み線である。11は3ステート出力バツフ
アで、出力の状態をHIGH,LOW及び高インピーダ
ンスの3つの状態に制御できる。OPIの出力線がHI
GHのときOPOの状態がそのまま出力され、OPIの
出力線がLOW(=論理0)のとき高インピーダンスと
なる。12は大力バッファである。13はウィンドコン
パレータで、バス端子9の電圧レベルが−VE以上+V
l下のとき出力I P 1カHI GH(=mJ11
)となる。(V E let V S (7)約1/3
〜1/2)従って、3ステート出力バツフア11が高イ
ンピーダンスのときバス端子9に何も接続されていない
と、バス端子9の電圧レベルは2つの抵抗R1で分圧さ
れ約Oボルトとなるため出力IPIがHIGHとなる。
14はインターバルタイマで、バス端子9のシリアル信
号のクロック周期と同じ周期で発振する。マイクロコン
ピュータ10の出力線OPIがHIGHで動作し、上記
周期でIPT信号を発生する。
号のクロック周期と同じ周期で発振する。マイクロコン
ピュータ10の出力線OPIがHIGHで動作し、上記
周期でIPT信号を発生する。
第2図は本実施例における1フレ一ム分の伝送フォーマ
ットを示す。図のように、1個分のフレームは、スター
トビット、モード部2ビット、?ドレス部5ビット、デ
ータビット、パリティビット、応答ビット、ストップ3
ビットで構成される。モード部は同一アドレスに対して
、入力用の子局、出力用の子局の選択と出力用の子局に
ついて、伝送路の断線等の異常時に出力を「異常発生前
の状態を保持する」、または「出力を無条件にオフする
」のいずれかに設定できるようにするためのものである
。アドレス部は子局の番号を指定するためのもので、本
実施例では5ビット分即ち32個指定できる。第3図〜
第5図は親局からのバス端子9への信号出力波形を表す
。スタートビットは必ず「1」で、ストップ部は必ず「
0」とする。データビットは、第3図のように入力モー
ドの時、即ちモード部が「01」のときは親局の3ステ
ート出力バツフア11が高インピーダンス状態になり、
バス端子電圧は約Ovとなっている。また、第4図と第
5図の出力モードと異常時の出力定義モードにおいては
データビットは、親局のそのアドレスの出力用子局の出
力の制御信号となる。そして、モード部が「10」の時
は、データビットが「1」のとき指定した子局をオンし
、「0」のときはオフする。またモード部が「Ol」の
ときは、後述のように子局が異常を検出した時にデータ
ビットが「1」のときは無条件に出力オフ、「0」のと
きは出力を保持するように子局の内部回路を構成してい
る。パリティビットは、親局が入力モードの時は子局が
その出力レベルを決定するため、親局の前記出力バッフ
ァ11は高インピーダンス状態に制御される。また出力
モードの時は、親局がスタートビットからデータビット
までの9ビット分の奇数パリティ出力をパリティビット
としてセットする。応答ビットは子局から親局への応答
信号を表し、必ずこのタイミングでは前記出力バッファ
11は高インピーダンス状態である。したがって、前述
のように親局はウィンドコンパレータ13の出力をこの
タイミング監視することにより、指定した子局がつなが
つているかどうかを即座に判断することができる。
ットを示す。図のように、1個分のフレームは、スター
トビット、モード部2ビット、?ドレス部5ビット、デ
ータビット、パリティビット、応答ビット、ストップ3
ビットで構成される。モード部は同一アドレスに対して
、入力用の子局、出力用の子局の選択と出力用の子局に
ついて、伝送路の断線等の異常時に出力を「異常発生前
の状態を保持する」、または「出力を無条件にオフする
」のいずれかに設定できるようにするためのものである
。アドレス部は子局の番号を指定するためのもので、本
実施例では5ビット分即ち32個指定できる。第3図〜
第5図は親局からのバス端子9への信号出力波形を表す
。スタートビットは必ず「1」で、ストップ部は必ず「
0」とする。データビットは、第3図のように入力モー
ドの時、即ちモード部が「01」のときは親局の3ステ
ート出力バツフア11が高インピーダンス状態になり、
バス端子電圧は約Ovとなっている。また、第4図と第
5図の出力モードと異常時の出力定義モードにおいては
データビットは、親局のそのアドレスの出力用子局の出
力の制御信号となる。そして、モード部が「10」の時
は、データビットが「1」のとき指定した子局をオンし
、「0」のときはオフする。またモード部が「Ol」の
ときは、後述のように子局が異常を検出した時にデータ
ビットが「1」のときは無条件に出力オフ、「0」のと
きは出力を保持するように子局の内部回路を構成してい
る。パリティビットは、親局が入力モードの時は子局が
その出力レベルを決定するため、親局の前記出力バッフ
ァ11は高インピーダンス状態に制御される。また出力
モードの時は、親局がスタートビットからデータビット
までの9ビット分の奇数パリティ出力をパリティビット
としてセットする。応答ビットは子局から親局への応答
信号を表し、必ずこのタイミングでは前記出力バッファ
11は高インピーダンス状態である。したがって、前述
のように親局はウィンドコンパレータ13の出力をこの
タイミング監視することにより、指定した子局がつなが
つているかどうかを即座に判断することができる。
第6図は第3図のような信号を出力するため、マイクロ
コンピュータ10が出力線OPO,OPIと入力線ip
o、tpiを制御する順番表を示す。また第7図は第4
図に対応する順番表である。なお、図のRはバス端子の
電圧レベルを読み込むことを示す。順番表のシーケンス
番号の遷移のタイミングは、インターバルタイマ14か
らの割込信号IRTで行う。
コンピュータ10が出力線OPO,OPIと入力線ip
o、tpiを制御する順番表を示す。また第7図は第4
図に対応する順番表である。なお、図のRはバス端子の
電圧レベルを読み込むことを示す。順番表のシーケンス
番号の遷移のタイミングは、インターバルタイマ14か
らの割込信号IRTで行う。
第8図は本実施例における入力用の子局の回路構成図を
示す。第9図はその制御タイミング図を示す。第8図に
おいて、9は前記と同じバス端子、15.15aは大力
バッファ、16,16a。
示す。第9図はその制御タイミング図を示す。第8図に
おいて、9は前記と同じバス端子、15.15aは大力
バッファ、16,16a。
16bは3ステート出力バツフア、17 + 17
a 。
a 。
17 b、 17 cは3人力のANDゲート、18は
Dフリップフロラプ回路、19はパリティ発生回路で、
8ビットの入力に対し奇数パリティ出力をする。20は
タイミング発生回路であり、バス端子9からの信号SI
Gの立上りを検出して、第9図のSFT、T、、T2.
T、、LD、という信号を発生する。21は7ビットの
シフトレジスタで前記シフトパルス信号SFTにより、
バス端子9からシリアル情報を一時記憶する。22はモ
ード判定回路で、シリアル情報のモード部(第2図参照
)の信号をデコードしてその内容が「01」の時、IN
信号を出力する。23はその子局のアドレスを指定する
スイッチ群であり、+Vccは「論理1」を示す二24
はアドレス一致検出回路で、前記スイッチ群23とシリ
アル情報のアドレス部(第2図参照)の信号とが一致す
るとき一致信号AEQが出力される。本図では子局のア
ドレスとしてスイッチ群23には’0OIIOJが設定
されている。
Dフリップフロラプ回路、19はパリティ発生回路で、
8ビットの入力に対し奇数パリティ出力をする。20は
タイミング発生回路であり、バス端子9からの信号SI
Gの立上りを検出して、第9図のSFT、T、、T2.
T、、LD、という信号を発生する。21は7ビットの
シフトレジスタで前記シフトパルス信号SFTにより、
バス端子9からシリアル情報を一時記憶する。22はモ
ード判定回路で、シリアル情報のモード部(第2図参照
)の信号をデコードしてその内容が「01」の時、IN
信号を出力する。23はその子局のアドレスを指定する
スイッチ群であり、+Vccは「論理1」を示す二24
はアドレス一致検出回路で、前記スイッチ群23とシリ
アル情報のアドレス部(第2図参照)の信号とが一致す
るとき一致信号AEQが出力される。本図では子局のア
ドレスとしてスイッチ群23には’0OIIOJが設定
されている。
第9図は親局がアドレスが’0OIIOJの子局の入力
状態を読み込むもので、同図に示すBUS信号がバス端
子9に入力されるとタイミング発生回路Aにより出力さ
れたSFTパルスにより、シフトレジスタAには、モー
ド部とアドレス部のデータがそれぞれ記憶される。する
と、この子局のアドレスと一致しているので、ア゛ドレ
ス一致検出回路24の出力AEQ信号が「論理1」とな
り、またモード判定回路22のIN信号が「論理1」と
なる。またLD、パルス信号でセンサ信号入力端子7の
信号レベルがDフリップフロップ回路18にセットされ
る。そして、T、信号が出力されるタイミングでは、セ
ンサ信号入力端子7の信号レベルを記憶しているDフリ
ップフロップ回路18の出力DIが、出力バッファ16
を介してバス端子9に出力されてデータビットとなる。
状態を読み込むもので、同図に示すBUS信号がバス端
子9に入力されるとタイミング発生回路Aにより出力さ
れたSFTパルスにより、シフトレジスタAには、モー
ド部とアドレス部のデータがそれぞれ記憶される。する
と、この子局のアドレスと一致しているので、ア゛ドレ
ス一致検出回路24の出力AEQ信号が「論理1」とな
り、またモード判定回路22のIN信号が「論理1」と
なる。またLD、パルス信号でセンサ信号入力端子7の
信号レベルがDフリップフロップ回路18にセットされ
る。そして、T、信号が出力されるタイミングでは、セ
ンサ信号入力端子7の信号レベルを記憶しているDフリ
ップフロップ回路18の出力DIが、出力バッファ16
を介してバス端子9に出力されてデータビットとなる。
また、Dフリップフロップ18の出力DIは入力バリテ
ィ発生回路19へ入力されているので、この内容とモー
ド部、アドレス部の内容との奇数パリティ出力が次のT
2信号の出力タイミングでバス端子9に出力されてパリ
ティビットとなる。T、信号のタイミングでは、バス端
子9へ伝送路への応答ビットとして「論理IJで出力さ
れる。なおりUS信号の破線部は子局により信号レベル
が確定されているところを示す。
ィ発生回路19へ入力されているので、この内容とモー
ド部、アドレス部の内容との奇数パリティ出力が次のT
2信号の出力タイミングでバス端子9に出力されてパリ
ティビットとなる。T、信号のタイミングでは、バス端
子9へ伝送路への応答ビットとして「論理IJで出力さ
れる。なおりUS信号の破線部は子局により信号レベル
が確定されているところを示す。
第10図は本実施例における出力用の子局の回路構成図
を示す。第8図と同一の番号が符しであるものは、第8
図の回路と全く同一の機能をもつもので説明は省略する
。17d、17eは3人力のANDゲート、18a、1
8bは079117077回路、25は2人力のORゲ
ート、26は2人力のNANDゲート、27は2人力の
NANDゲート付出力バッファを示す。出バッファ27
の出力をLOWレベルにすると、°rクチュエータ等を
オンできる。28はタイミング発生回路で、バス端子9
からの信号S[Gの立上りを検出して、第11図の’E
FT、T3.LD2という信号を発生ずる。29は9ビ
ットのシフトレジスタで、前工己シフトパルス信号SF
Tにより、バス端子9からのシリアル情報を一時記憶す
る。30はパリティ発生回路で、9ビットの入力情報に
対して偶数パリティ出力POUTをする。モード判定回
路22は、シリアル情報のモード部の信号をデコードし
て、その内容が「l・0」の時、OUT信号を「論理1
」とし、「11」の時はEMG信号を「論理l」とする
。31はバスレベル異常検出回路で、バス端子9の電圧
レベルが少なくとも4ビット分の伝送時間以上的OVと
なっていて、伝送路に出力用子局である自分が接続され
ていないことを検出するもので、前記ウィンドコンパレ
ータやインターバルタイマ等を使用して構成される。(
図示せず)また、この出力用子局のアドレスはスイッチ
群23により’00101 Jと設定されている。
を示す。第8図と同一の番号が符しであるものは、第8
図の回路と全く同一の機能をもつもので説明は省略する
。17d、17eは3人力のANDゲート、18a、1
8bは079117077回路、25は2人力のORゲ
ート、26は2人力のNANDゲート、27は2人力の
NANDゲート付出力バッファを示す。出バッファ27
の出力をLOWレベルにすると、°rクチュエータ等を
オンできる。28はタイミング発生回路で、バス端子9
からの信号S[Gの立上りを検出して、第11図の’E
FT、T3.LD2という信号を発生ずる。29は9ビ
ットのシフトレジスタで、前工己シフトパルス信号SF
Tにより、バス端子9からのシリアル情報を一時記憶す
る。30はパリティ発生回路で、9ビットの入力情報に
対して偶数パリティ出力POUTをする。モード判定回
路22は、シリアル情報のモード部の信号をデコードし
て、その内容が「l・0」の時、OUT信号を「論理1
」とし、「11」の時はEMG信号を「論理l」とする
。31はバスレベル異常検出回路で、バス端子9の電圧
レベルが少なくとも4ビット分の伝送時間以上的OVと
なっていて、伝送路に出力用子局である自分が接続され
ていないことを検出するもので、前記ウィンドコンパレ
ータやインターバルタイマ等を使用して構成される。(
図示せず)また、この出力用子局のアドレスはスイッチ
群23により’00101 Jと設定されている。
第11図について説明する。第1フレームでは、親局が
アドレス’0OIOIJの子局に対して、出力として「
1」をセットするもので、第2のフレームは同じ子局に
対して異常時出力の定義として「論理O」をセットして
いる。まず、最初のフレームの説明をするとタイミング
発生回路28によりSIG信号の立上りを検出して、シ
フトパルスSFT信号が9コ出力される。それによって
シフトレジスタ29には、モード部、アドレス部、デー
タビット、パリティビットがセットされる。シリアル情
報のアドレス部が、roololJであるから、アドレ
ス−数構出回路24の出力AEQ信号がHIGHレベル
で出力される。パリティ発生回路30の出力POUTは
シフトレジスタ29の内容は親局から送られた内容が正
しくセットされている時は、論理1のビットの合計が偶
数となるのでHIGHレベルとなる。一方、モード部が
「lO」であるからOUT信号が出力されているデータ
ビットは「l」であるので、LD2信号により、AND
ゲート17dを介して、Dフリップフロップ回路18a
に「論理1」がセットされる。
アドレス’0OIOIJの子局に対して、出力として「
1」をセットするもので、第2のフレームは同じ子局に
対して異常時出力の定義として「論理O」をセットして
いる。まず、最初のフレームの説明をするとタイミング
発生回路28によりSIG信号の立上りを検出して、シ
フトパルスSFT信号が9コ出力される。それによって
シフトレジスタ29には、モード部、アドレス部、デー
タビット、パリティビットがセットされる。シリアル情
報のアドレス部が、roololJであるから、アドレ
ス−数構出回路24の出力AEQ信号がHIGHレベル
で出力される。パリティ発生回路30の出力POUTは
シフトレジスタ29の内容は親局から送られた内容が正
しくセットされている時は、論理1のビットの合計が偶
数となるのでHIGHレベルとなる。一方、モード部が
「lO」であるからOUT信号が出力されているデータ
ビットは「l」であるので、LD2信号により、AND
ゲート17dを介して、Dフリップフロップ回路18a
に「論理1」がセットされる。
ノイズ等の異常信号が伝送路に入って、シフトレジスタ
29の内容が正しくないときは、パリティエラーをおこ
し、パリティ発生回路30の出力がLOWレベルとなっ
て、ANDゲート17dが開かれず、Dフリップ70ツ
ブは以前の状態を保持する。
29の内容が正しくないときは、パリティエラーをおこ
し、パリティ発生回路30の出力がLOWレベルとなっ
て、ANDゲート17dが開かれず、Dフリップ70ツ
ブは以前の状態を保持する。
したがって、シリアル情報にパリティエラーが発見され
ると出力は以前の状態を保持したままとなる。T3信号
が出力されるとANDゲート17cの出力がHIGHレ
ベルとなって3ステート出力バツフア16bが開かれ、
バス端子9に伝送路への応答ビットとしてHrGH(=
論理l)が出力される。
ると出力は以前の状態を保持したままとなる。T3信号
が出力されるとANDゲート17cの出力がHIGHレ
ベルとなって3ステート出力バツフア16bが開かれ、
バス端子9に伝送路への応答ビットとしてHrGH(=
論理l)が出力される。
第2フレームでは、シフトパルスSFTの9番目が出た
時にはモード判定回路22によりEMG信号が出力され
る。また上記第1フレームと同様に、アドレス一致信号
AEQ、パリティ出力POUTもHI G Hレベルと
なるので、ANDゲート17eが開かれ、LD2信号に
より、データビットの内容「0」がDフリップフロップ
回路18bにセットさせる。するとこの場合は、AND
ゲート2・6の出力はHIGHレベルとなり、ANDゲ
ート27により、制御される出力端子8の出力レベルは
、Dフリツプフロツプ回路18aの内容がそのまま現れ
るため、異常時出力保持モードとなる。他方、Dフリッ
プフロップ回路18bが「1」にセットされていると、
バスレベル異常検出回路31の出力がHIGHレベルの
時、即ち、子局がバス端子9と断線すると、NADゲー
ト26の出力がLOWレベルとなり、出力端子8は無条
件に出力オフになる。
時にはモード判定回路22によりEMG信号が出力され
る。また上記第1フレームと同様に、アドレス一致信号
AEQ、パリティ出力POUTもHI G Hレベルと
なるので、ANDゲート17eが開かれ、LD2信号に
より、データビットの内容「0」がDフリップフロップ
回路18bにセットさせる。するとこの場合は、AND
ゲート2・6の出力はHIGHレベルとなり、ANDゲ
ート27により、制御される出力端子8の出力レベルは
、Dフリツプフロツプ回路18aの内容がそのまま現れ
るため、異常時出力保持モードとなる。他方、Dフリッ
プフロップ回路18bが「1」にセットされていると、
バスレベル異常検出回路31の出力がHIGHレベルの
時、即ち、子局がバス端子9と断線すると、NADゲー
ト26の出力がLOWレベルとなり、出力端子8は無条
件に出力オフになる。
以上の説明では、伝送路でのシリアル情報が親局と子局
間で正しく伝達されているかどうか検出するために、伝
送フォーマットの中にパリティビットを設けて、アドレ
ス部とモード部、データビットのすべての偶数パリティ
を計算して、エラー検出をしているが、他のエラー検出
法たとえばサムチェックやパイフェーズ符号チェックを
行うなどの伝送フォーマットに変更しても、本発明の狙
いである子局の有無チェックや、バスとの断線検出を同
様の原理で行えることは言うまでもない。
間で正しく伝達されているかどうか検出するために、伝
送フォーマットの中にパリティビットを設けて、アドレ
ス部とモード部、データビットのすべての偶数パリティ
を計算して、エラー検出をしているが、他のエラー検出
法たとえばサムチェックやパイフェーズ符号チェックを
行うなどの伝送フォーマットに変更しても、本発明の狙
いである子局の有無チェックや、バスとの断線検出を同
様の原理で行えることは言うまでもない。
発明の効果
以上のように本発明は、親局と複数の子局を1本の伝送
路にていもする式に接続し、シリアル情報で親局と子局
の入出力情報を相互に伝達しあうバス型の伝送システム
において、シリアル情報の伝送フォーマットの中にアド
レス部、モード部。
路にていもする式に接続し、シリアル情報で親局と子局
の入出力情報を相互に伝達しあうバス型の伝送システム
において、シリアル情報の伝送フォーマットの中にアド
レス部、モード部。
データビット、応答ビットを設け、アドレス部により子
局を指定し、モード部で入力と出力と異常時の出力定義
の指定ができるようにし、出力用の子局において、あら
かじめ親局から送信された異常時の出力定義情報を記憶
させておき、その記憶内容にしたがって、異常時に出力
用子局が制御するアクチュエータ等の出力端子を異常発
生前の状態を保持するか、または無条件にオフすること
ができるようにするように内部回路が構成されている。
局を指定し、モード部で入力と出力と異常時の出力定義
の指定ができるようにし、出力用の子局において、あら
かじめ親局から送信された異常時の出力定義情報を記憶
させておき、その記憶内容にしたがって、異常時に出力
用子局が制御するアクチュエータ等の出力端子を異常発
生前の状態を保持するか、または無条件にオフすること
ができるようにするように内部回路が構成されている。
よって伝送路の異常等によってトラブルが発生した時、
自動機械の中の子局の出力アクチュエータ等の動作方向
安全側に動くようにすることができるという特長をもつ
。
自動機械の中の子局の出力アクチュエータ等の動作方向
安全側に動くようにすることができるという特長をもつ
。
一方、親局は伝送フレーム中の応答ビット出力のタイミ
ングでは伝送路を高インピーダンス状態にし、上記アド
レス部とモード部で選択された子局が上記伝送路の電圧
レベルをHIGHにするようにしているので、親局は内
蔵するウィンドコンパレータで伝送路の電圧を監視して
指定する子局が故障しているあるいは伝送路と断線状態
にあるというような異常状態を即時に検出できる。した
がちで、他の出力用子局を上記と同様に安全側となるよ
うに保持またはオフする等の制御ができることになる。
ングでは伝送路を高インピーダンス状態にし、上記アド
レス部とモード部で選択された子局が上記伝送路の電圧
レベルをHIGHにするようにしているので、親局は内
蔵するウィンドコンパレータで伝送路の電圧を監視して
指定する子局が故障しているあるいは伝送路と断線状態
にあるというような異常状態を即時に検出できる。した
がちで、他の出力用子局を上記と同様に安全側となるよ
うに保持またはオフする等の制御ができることになる。
一方、本発明の伝送フレームは、従来例に比して簡単で
短かく、また親局から子局へ1フレ一ム分を送ることで
1ビットの人出力制御情報のやりとりができるので、高
速性を要求される自動機械の短時間伝送というニーズに
応えることができる。
短かく、また親局から子局へ1フレ一ム分を送ることで
1ビットの人出力制御情報のやりとりができるので、高
速性を要求される自動機械の短時間伝送というニーズに
応えることができる。
第1図は本発明の一実施例におけるバス型情報図、第4
図、第5図は同伝送フォーマットにもとづき親局より出
力されるバスへの信号のタイミング図で、それぞれ、入
力モード、出力モード、異常時の出力定義モードを示し
た図、第6図は同人力モードにおける親局のマイクロコ
ンピュータの制御線の制御順番を示す図、第7図は同出
力モードにおける同制御順番を示す図、第8図は同実施
例における入力用の子局の回路構成図、第9図はその制
御タイミング図、第10図は同実施例における出力用の
子局の回路構成図、第11図はその制御タイミング図、
第12図は従来例のバス型シ9・・・・・・バス端子、
10・・・・・・マイクロコンピュータ、11・・・・
・・3ステート出力バツフア、12・・・・・・大力バ
ッファ、13・・・・・・ウィンドコンパレータ、14
・・・・・・インターバルタイマ、16.16a。 16b・・・・・・3ステート出力バツフア、18,1
88’。 18b・・・・・・Dフリツプフロツプ回路、19・・
・・・・パリティ発生回路、20・・・・・・タイミン
グ発生回路、21・・・・・・シフトレジスタ、22・
・・・・・モード判定回路、23・・・・・・アドレス
設定スイッチ、24・・・・・・アドレス−数構出回路
、28・・・・・・タイミング発生回路、29・・・・
・・シフトレジスタ、30・・・・・・パリティ発生回
路、31・・・・・・バスレベル異常検出回路、R1,
R2・・・・・・抵抗。 代理人の氏名 弁理士 粟野重孝 ほか1名第2図 第3図 第4図 パリティ 第5図 12−−一人カーダイ<)グ 第 6 図
x−−−ヅ、Oいtoれt叩第7図 第 9 図 ハEQ
図、第5図は同伝送フォーマットにもとづき親局より出
力されるバスへの信号のタイミング図で、それぞれ、入
力モード、出力モード、異常時の出力定義モードを示し
た図、第6図は同人力モードにおける親局のマイクロコ
ンピュータの制御線の制御順番を示す図、第7図は同出
力モードにおける同制御順番を示す図、第8図は同実施
例における入力用の子局の回路構成図、第9図はその制
御タイミング図、第10図は同実施例における出力用の
子局の回路構成図、第11図はその制御タイミング図、
第12図は従来例のバス型シ9・・・・・・バス端子、
10・・・・・・マイクロコンピュータ、11・・・・
・・3ステート出力バツフア、12・・・・・・大力バ
ッファ、13・・・・・・ウィンドコンパレータ、14
・・・・・・インターバルタイマ、16.16a。 16b・・・・・・3ステート出力バツフア、18,1
88’。 18b・・・・・・Dフリツプフロツプ回路、19・・
・・・・パリティ発生回路、20・・・・・・タイミン
グ発生回路、21・・・・・・シフトレジスタ、22・
・・・・・モード判定回路、23・・・・・・アドレス
設定スイッチ、24・・・・・・アドレス−数構出回路
、28・・・・・・タイミング発生回路、29・・・・
・・シフトレジスタ、30・・・・・・パリティ発生回
路、31・・・・・・バスレベル異常検出回路、R1,
R2・・・・・・抵抗。 代理人の氏名 弁理士 粟野重孝 ほか1名第2図 第3図 第4図 パリティ 第5図 12−−一人カーダイ<)グ 第 6 図
x−−−ヅ、Oいtoれt叩第7図 第 9 図 ハEQ
Claims (2)
- (1)親局と複数の子局を1本の伝送路でいもずる式に
接続し、シリアル情報で親局と子局とが1ビットのデジ
タル入出力情報を相互に伝達し合うバス型情報伝送装置
において、前記シリアル情報をヘッダ部と、特定の子局
を指定するためのアドレス部と、モード部と、データビ
ットとで構成し、前記モード部の内容により親局が子局
から情報を入力する場合と子局に情報を出力する場合と
子局が伝送路の異常を検出したときその出力を異常検出
の前の状態を保持するかまたはオフするかを設定する場
合に区別できるようにし、子局から情報を入力する場合
には前記データビットにアドレス部で指定された子局が
入力情報をセットする手段と、出力する場合には前記デ
ータビットに親局が出力情報をセットする手段と、前記
異常を検出したときその出力を異常検出の前の状態を保
持するかまたはオフするかを設定する情報を前記データ
ビットに親局がセットする手段と、子局に設けた伝送路
の異常を検出する手段と、前記データビットに親局がセ
ットした情報を記憶し、前記異常を検出したときその出
力を異常検出の前の状態を保持するかまたはオフする手
段とで構成されたことを特徴とするバス型情報伝送装置
。 - (2)親局と複数の子局を1本の伝送路でいもずる式に
接続し、シリアル情報で親局と子局とが1ビットのデジ
タル入出力情報を相互に伝達し合うバス型情報伝送装置
において、前記シリアル情報をヘッダ部と、特定の子局
を指定するためのアドレス部と、データビットと応答ビ
ットとで構成し、前記応答ビットのタイミングでは親局
は伝送路への出力を高インピーダンス状態とする手段と
、前記応答ビットにアドレス部で指定された子局により
1をセットする手段と、該当する子局が存在しない場合
の伝送路の電位を設定する抵抗と、親局が前記応答ビッ
トのタイミングで伝送路の電位を監視し子局が存在する
かどうかを判断する手段と、子局から情報を入力する場
合には前記データビットにアドレス部で指定された子局
が入力情報をセットする手段と、子局に情報を出力する
場合には前記データビットに親局が出力情報をセットす
る手段とで構成されたことを特徴とするバス型情報伝送
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1122129A JPH02301339A (ja) | 1989-05-16 | 1989-05-16 | バス型情報伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1122129A JPH02301339A (ja) | 1989-05-16 | 1989-05-16 | バス型情報伝送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02301339A true JPH02301339A (ja) | 1990-12-13 |
Family
ID=14828334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1122129A Pending JPH02301339A (ja) | 1989-05-16 | 1989-05-16 | バス型情報伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02301339A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4310957A1 (de) * | 1992-04-02 | 1993-10-07 | Mitsubishi Electric Corp | Netzwerksystem |
-
1989
- 1989-05-16 JP JP1122129A patent/JPH02301339A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4310957A1 (de) * | 1992-04-02 | 1993-10-07 | Mitsubishi Electric Corp | Netzwerksystem |
DE4310957C2 (de) * | 1992-04-02 | 1996-06-20 | Mitsubishi Electric Corp | Netzwerk |
US5581701A (en) * | 1992-04-02 | 1996-12-03 | Mitsubishi Denki Kabushiki Kaisha | Factory automation network system |
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