JPH02299306A - Amplifier - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電流入力信号が与えられたときに電圧出力信
号を得ることのできる広帯域な増幅器に関し、特に出力
電圧信号の歪を小さくするためのオフセット補償回路を
備えた増幅器に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a wideband amplifier that can obtain a voltage output signal when a current input signal is applied, and in particular, to a wideband amplifier that can obtain a voltage output signal when a current input signal is applied. The present invention relates to an amplifier equipped with an offset compensation circuit.
光中継器等で用いる光受信回路の入力部分のように、電
流信号を受けて相補な電圧信号を出力する増幅器として
は、従来よシ、いわゆる並列帰還形増幅器と差動形増幅
器を岨み合わせたものが良く用いられている。Conventionally, an amplifier that receives a current signal and outputs a complementary voltage signal, such as the input part of an optical receiver circuit used in an optical repeater, etc., is a combination of a so-called parallel feedback amplifier and a differential amplifier. are often used.
第３図はこの種の代表的な回路構成例を示したものであ
って、１は電流信号源、２は信号入力端子、３は並列帰
還形増幅器、４は第１の差動形増幅器、５は第２の差動
形増幅器である。また、６は第１のピーク電圧保持回路
、Ｔは第２のピーク電圧保持回路、８は負電圧源、９は
第３の差動形増幅器、１０はレベルシフト回路、１１は
正相電圧信号出力端子、１２は逆相電圧信号出力端子で
ある。FIG. 3 shows a typical circuit configuration example of this type, in which 1 is a current signal source, 2 is a signal input terminal, 3 is a parallel feedback amplifier, 4 is a first differential amplifier, 5 is a second differential amplifier. Further, 6 is a first peak voltage holding circuit, T is a second peak voltage holding circuit, 8 is a negative voltage source, 9 is a third differential amplifier, 10 is a level shift circuit, and 11 is a positive phase voltage signal. The output terminal 12 is a negative phase voltage signal output terminal.
ここで、並列帰還形増幅器３は、抵抗１３，１４゜２０
とＮＰＮ ）ランジスタ１５．１６及びダイオード１７
，１８．１９から構成される。第１の差動形増幅器４は
、抵抗２１．２３，２５．２７とＮＰＮト？ンジスタ２
２，２６及び定電流源２４から構成され、第３の差動形
増幅器９は、抵抗２８．３０，３２．３４とＮＰＮ ）
ランジスタ２９．３３及び定電流源３１から構成されて
いる。Here, the parallel feedback amplifier 3 has resistors 13 and 14°20
and NPN) transistors 15, 16 and diodes 17
, 18.19. The first differential amplifier 4 has resistors 21.23, 25.27 and an NPN transistor. Injista 2
2, 26 and a constant current source 24, and the third differential amplifier 9 includes resistors 28.30, 32.34 and NPN).
It is composed of transistors 29 and 33 and a constant current source 31.
そして、レベルシフト回路１０は、ＮＰＮ トランジス
タ３５と定電流源３５から構成されている。The level shift circuit 10 is composed of an NPN transistor 35 and a constant current source 35.
また、５１は並列帰還形増幅器３の出力端であると同時
に、第１の差動形増幅器４の逆相入力端である。５２は
第１の差動形増幅器４の正相入力端であると同時に、レ
ベルシフト回路１０の出力端である。５３と５４はそれ
ぞれ第１の差動形増幅器４の正相／逆相出力端であると
同時に、第２の差動形増幅器５の正相／逆相入力端であ
る。５５と５６はそれぞれ第２の差動形増幅器５の正相
／逆相出力端であると同時に、第１及び第２のピーク電
圧保持回路６．−７の信号入力端でおる。さらに、５γ
と５８はそれぞれ第１．第２のピーク電圧保持回路６，
７の信号出力端であると同時に、第３の差動形増幅器９
の正相／逆相入力端であシ、５９は第３の差動形増幅器
９の逆相出力端であると同時にレベルシフト回路１０の
信号入力端である。Further, 51 is an output terminal of the parallel feedback amplifier 3 and at the same time an anti-phase input terminal of the first differential amplifier 4. 52 is a positive phase input terminal of the first differential amplifier 4 and an output terminal of the level shift circuit 10. 53 and 54 are the positive phase/negative phase output terminals of the first differential amplifier 4 and the positive phase/negative phase input terminals of the second differential amplifier 5, respectively. 55 and 56 are the positive phase/negative phase output terminals of the second differential amplifier 5, respectively, and the first and second peak voltage holding circuits 6. -7 signal input terminal. Furthermore, 5γ
and 58 are the 1st. second peak voltage holding circuit 6,
7 and at the same time the third differential amplifier 9
59 is a negative phase output terminal of the third differential amplifier 9 and a signal input terminal of the level shift circuit 10.
ただし、第３図において第２の差動形増幅器５は、通常
、自動利得調整機能が付いた差動形増偏器や、複数個の
差動形増幅器を多段接続としたものであることが多いが
、ここでは簡単のために１個の差動形増幅器でもって表
現しである。However, in FIG. 3, the second differential amplifier 5 is usually a differential amplifier with an automatic gain adjustment function or a multi-stage connection of a plurality of differential amplifiers. Although there are many cases, here, for simplicity, it is expressed using one differential amplifier.
また、ピーク電圧保持回路６．７におけるピーク電圧保
持時間は、第１の差動形増幅器４→第２の差動形増幅器
５→ピーク電圧保持回路６，７→第３の差動形増幅器９
→レベルシフト回路１０→第１の差動形増幅器４から成
る帰還経路の信号伝播時間よシも充分長く設定する。こ
れは、該帰還回路が発振等の不安定動作を起こすことに
なるからである。Further, the peak voltage holding time in the peak voltage holding circuit 6.7 is as follows: first differential amplifier 4 → second differential amplifier 5 → peak voltage holding circuit 6, 7 → third differential amplifier 9
The signal propagation time of the feedback path consisting of → level shift circuit 10 → first differential amplifier 4 is also set to be sufficiently long. This is because the feedback circuit causes unstable operation such as oscillation.
次に、第３図の動作を説明する。Next, the operation shown in FIG. 3 will be explained.
一般に、増幅器を多段接続して大きな利得を実現しよう
とする場合、その途中の増幅器において直流オフセット
分が生じまいようにすることが必要である。（ここでい
う直流オフセット分とは、回路の途中で電源変動や回路
素子値偏差等の原因によす、伝播されている信号に対し
て寄生的に重畳される直流電圧成分を指す。）そうでな
いと、この直流オフセット分も増幅されて伝播されるこ
とになシ、最終出力段での信号のダイナミックレンジが
それだけ低減してしまう、換言すれば、信号振幅が大き
い場合には信号波形が歪んでしまうことになるからであ
る。そして、良く知られているように、差動形増幅器を
用いれば直流オフセットが極めて小さな増幅回路を構成
することができる。つま９、差動形増幅器の正相／逆相
信号の間で直流オフセット分が自動的にキャンセルされ
る、いわゆる同相モー下除去作用を有している。しかし
、通常、増幅器に外部から入力される信号は単相（差動
で々い）であるので、初段（入力部）はシングルエンド
（１人力１出力、つまり並列帰還形増幅器のような）の
増幅器を設置し、２段目以降を差動形増幅器で構成する
ことになる。Generally, when attempting to achieve a large gain by connecting amplifiers in multiple stages, it is necessary to prevent DC offset from occurring in the intermediate amplifiers. (The DC offset component here refers to the DC voltage component that is parasitically superimposed on the signal being propagated due to power supply fluctuations, circuit element value deviations, etc. in the middle of the circuit.) Otherwise, this DC offset would also be amplified and propagated, which would reduce the dynamic range of the signal at the final output stage.In other words, if the signal amplitude is large, the signal waveform would be distorted. This is because it will end up being lost. As is well known, by using a differential amplifier, it is possible to construct an amplifier circuit with extremely small DC offset. The claw 9 has a so-called in-phase mode lower elimination function in which the DC offset between the positive phase and negative phase signals of the differential amplifier is automatically canceled. However, since the signal input to the amplifier from the outside is usually single-phase (largely differential), the first stage (input section) is single-ended (one person outputs one output, like a parallel feedback amplifier). An amplifier will be installed, and the second and subsequent stages will be configured with differential amplifiers.
ここで、並列形帰還形増幅器３の出力を第１の差動形増
幅器４の逆相入力５１で受ける場合、その正相入力側５
２には基準電圧が必要である。そして該基準電圧は、電
流信号源１つまシミ流入力信号１が零である時の並列帰
還形増幅器３の出力電圧（すなわち並列帰還形層１器の
比カバイアスミ圧、つまシ出力平衡電圧）に等しくして
おく必要がある。そうでないと、第１の差動形増幅器４
の入力トランジスタ２２と２６の間に直流オフセットが
発生することになる。すなわち、負電源８の変動（ゆつ
くシした変動）１周囲温度変動による回路素子値の変動
９回路素子値の経時変動等があっても、上記基準電圧の
値がいつも並列帰還形増幅器３の出力平衡電圧の変化に
追随できるようにしておく必要がある。Here, when receiving the output of the parallel feedback amplifier 3 at the negative phase input 51 of the first differential amplifier 4, the positive phase input side 5
2 requires a reference voltage. The reference voltage is equal to the output voltage of the parallel feedback amplifier 3 when one current signal source or the current input signal 1 is zero (i.e., the specific capacitance bias voltage of the parallel feedback layer one device, and the output equilibrium voltage). It is necessary to keep them equal. Otherwise, the first differential amplifier 4
A DC offset will occur between input transistors 22 and 26 of . That is, even if there are fluctuations (slow fluctuations) in the negative power supply 8 (1) fluctuations in circuit element values due to ambient temperature fluctuations (9) fluctuations in circuit element values over time, etc., the value of the reference voltage is always the same as that of the parallel feedback amplifier 3. It is necessary to be able to follow changes in the output equilibrium voltage.
さて、第３図においては以下のようにして上記自動追随
がなされる。Now, in FIG. 3, the above automatic tracking is performed as follows.
（１）まず、第３の差動形増幅器９の正相／逆相入力電
圧が等しい時に、レベルシフト回路１０のトランジスタ
３５のエミッタ電圧が並列帰還形増幅器３の出力平衡電
圧（以下、平衡電圧と称する）と等しくなるように、各
回路素子の値を設定する。(1) First, when the positive-phase and negative-phase input voltages of the third differential amplifier 9 are equal, the emitter voltage of the transistor 35 of the level shift circuit 10 is equal to the output balanced voltage (hereinafter referred to as balanced voltage) of the parallel feedback amplifier 3. The value of each circuit element is set so that it is equal to (referred to as ).
（２）次に、電流入力信号１を印加したとき、上記の諸
要因によって基準電圧と平衡電圧がはずれると、第２の
差動形増幅器５の各出力端５５．５６における電圧信号
の最大値、つまりピーク値に差が生じることになる。こ
のとき、直流オフセットが生じなければ、正相出力５５
と逆相出力５６は、振幅と中心電圧（直流バイアス電圧
、平衡電圧）は等しく、位相が１８０°異なる。従って
、ピーク値は同じになる。(2) Next, when the current input signal 1 is applied, if the reference voltage and the balanced voltage deviate from each other due to the above factors, the maximum value of the voltage signal at each output terminal 55 and 56 of the second differential amplifier 5 , that is, there will be a difference in peak values. At this time, if no DC offset occurs, the positive phase output 55
and the negative phase output 56 have the same amplitude and center voltage (DC bias voltage, balanced voltage), but are 180° different in phase. Therefore, the peak values will be the same.
（３）ことで、正相入力５２の基準電圧が逆相入力５１
の平衡電圧よシも相対的に高い方にずれたとすると、正
相出力５３の平衡電圧は逆相出力５４の平衡電圧よシも
高い方にずれ、正相出力５５のピーク電圧は逆相出力５
６のピーク電圧よシも高くなる。とれによシ、正相人力
５Ｔの電圧は逆相入力５８の電圧よυも低くなシ、この
結果、逆相出力５９とトランジスタ３５のエミッタ電圧
は初期の設定値よりも低下し、結局、正相人力５２の基
準電圧は下方修正される。(3) As a result, the reference voltage of the positive phase input 52 is the same as that of the negative phase input 51.
If the balanced voltage of the positive phase output 53 also shifts to a higher side than the balanced voltage of the negative phase output 54, the peak voltage of the positive phase output 55 shifts to a higher side than the balanced voltage of the negative phase output 54. 5
The peak voltage of 6 is also higher. By the way, the voltage of the positive phase input 5T is υ lower than the voltage of the negative phase input 58, and as a result, the negative phase output 59 and the emitter voltage of the transistor 35 are lower than the initial setting values, and as a result, The reference voltage of the positive phase human power 52 is revised downward.
０）逆に、正相人力５２の基準電圧が逆相入力５１の平
衡電圧よシも相対的に低い方にずれた場合には、上記（
３）とは逆の過程をたどって、正相人力５２の基準電圧
は上方修正される。0) Conversely, if the reference voltage of the positive phase input 52 deviates to a relatively lower side than the balanced voltage of the negative phase input 51, the above (
Following the reverse process to 3), the reference voltage of the positive phase human power 52 is adjusted upward.
（５）上記（３）と（４）の動作により、結局、正相入
力５２の基準電圧は逆相入力５１の平衡電圧と等しくな
る。(5) As a result of the operations (3) and (4) above, the reference voltage of the positive phase input 52 eventually becomes equal to the balanced voltage of the negative phase input 51.
しかしながら、第３図の従来構成では、負電圧源８に外
来の高周波雑音が重畳した場合には、上記帰還ループの
時定数が大きくて上記（３）〜（４）の修正動作が追随
できないために、各出力端子１１゜１２における出力電
圧が上記高周波雑音によって変調を被ってしまい、歪ん
でしまうという欠点がある。すなわち、定電流源２４．
３１及び３６は高インピーダンスの回路要素であること
に加え、差動形の増幅器はそもそも同相雑音に対する耐
量が大きいので、正相入力５２の基準電圧は負電圧源８
に外来雑音が印加されても、はとんど変化しない。一方
、ダイオード１７〜１９の導通抵抗は小さい。また、抵
抗２０は通常比較的小さい上に、ベース・エミッタ微分
抵抗が小さいトランジスタ１５と抵抗１３（トランジス
タ１５のベース電流しか流れないので自身の抵抗値の数
百分の−にしか交流的には寄与しない）が並列に接続さ
れている。これによシ、逆相入力５１と負電圧源８との
間の交流的なインピーダンスは小さく（通常数１００Ω
程度以下）、負電圧源８に重畳した外来雑音はその多く
が逆相入力５１に現われる。つまり、逆相入力５１の点
で正規の電流君号１に対して雑音が重畳されることにな
シ、この雑音は差動形増幅器４，５で増偏されて出力端
子１１．１２に現われる。However, in the conventional configuration shown in FIG. 3, when external high-frequency noise is superimposed on the negative voltage source 8, the time constant of the feedback loop is so large that the correction operations in (3) and (4) above cannot follow it. Another drawback is that the output voltages at each output terminal 11 and 12 are modulated by the high frequency noise and are distorted. That is, constant current source 24.
In addition to the fact that 31 and 36 are high impedance circuit elements, differential amplifiers have high resistance to common mode noise, so the reference voltage of the positive phase input 52 is set to the negative voltage source 8.
Even if external noise is applied to , it hardly changes. On the other hand, the conduction resistance of the diodes 17 to 19 is small. In addition, the resistor 20 is usually relatively small, and the transistor 15 and the resistor 13 have small base-emitter differential resistance (only the base current of the transistor 15 flows, so the AC current is only several hundredths of its own resistance value). (not contributing) are connected in parallel. As a result, the alternating current impedance between the negative phase input 51 and the negative voltage source 8 is small (usually several hundred ohms).
much of the external noise superimposed on the negative voltage source 8 appears at the negative phase input 51. In other words, noise is superimposed on the normal current 1 at the negative phase input 51, and this noise is amplified by the differential amplifiers 4 and 5 and appears at the output terminals 11 and 12. .
このように上述した従来の増幅器は、電源雑音に対して
弱く、このため、負電圧源８を供給する電源装置が雑音
を鐸起しないように配慮しなくてはならないという問題
点があった。As described above, the conventional amplifier described above is susceptible to power supply noise, and therefore, there is a problem in that care must be taken to prevent the power supply device that supplies the negative voltage source 8 from generating noise.
本発明は以上の点に鑑み、かかる問題点を解決するため
になされたもので、その目的は、電源雑音に強い広帯域
の増幅器を提供することにある。In view of the above points, the present invention has been made to solve these problems, and its purpose is to provide a wideband amplifier that is resistant to power supply noise.
上記の目的を達成するため、本発明は、並列帰還形層幅
器と、第１．第２及び第３の差動形増幅器と、電圧信号
のピーク値を一定期間保持する第１及び第２のピーク電
圧保持回路と、電圧信号の直流バイアス分をシフトする
レベルシフト回路を備えた増幅器において、上記レベル
シフト回路を第１．第２及び第３のトランジスタと第１
．第２及び第３の抵抗から構成し、この第１のトランジ
スタのエミッタは第１の抵抗を介して第２のトランジス
タのコレクタと第３のトランジスタのベースに接続し、
該第３のトランジスタのエミッタは上記第１の差動形増
幅器の正相入力に接続するとともに、直接ないしはダイ
オードを介して第２の抵抗と第３の抵抗の一端に接続す
る。そして該第２の抵抗の他端は第２のトランジスタの
ベースに接続し、かつ第３の抵抗は第１の定電位点く接
続するとともに、第１のトランジスタと第３のトランジ
スタのコレクタは第２の定電位点に接続し、該第１のト
ランジスタのベースは上記第３の差動形増幅器の逆相出
力に接続して、上記第１の差動形増幅器の正相入力側に
も逆相入力側と等しい電源雑音が印加されるようにして
、この正相／逆相入力間で雑音を打ち消し合うようにし
念ものである。In order to achieve the above object, the present invention provides a parallel feedback type width filter, a first . An amplifier comprising second and third differential amplifiers, first and second peak voltage holding circuits that hold the peak value of the voltage signal for a certain period of time, and a level shift circuit that shifts the DC bias component of the voltage signal. In the first. the second and third transistors and the first
．． comprising a second and a third resistor, the emitter of the first transistor being connected to the collector of the second transistor and the base of the third transistor via the first resistor;
The emitter of the third transistor is connected to the positive phase input of the first differential amplifier, and is also connected directly or via a diode to one end of the second resistor and the third resistor. The other end of the second resistor is connected to the base of the second transistor, the third resistor is connected to the first constant potential point, and the collectors of the first transistor and the third transistor are connected to the base of the second transistor. The base of the first transistor is connected to the negative phase output of the third differential amplifier, and the negative phase input side of the first differential amplifier is also connected to the positive phase input side of the first differential amplifier. It is important to ensure that power supply noise equal to that on the phase input side is applied so that the noise is canceled out between the positive-phase and negative-phase inputs.
したがって、本発明の増幅器においては、電源に外来の
高周波雑音が重畳した場合でも出力信号にその影響が及
ぼさなくなシ、出力電圧が電源雑音で変調されるのを解
消することができる。Therefore, in the amplifier of the present invention, even if external high-frequency noise is superimposed on the power supply, the output signal is not affected by it, and it is possible to eliminate the possibility that the output voltage is modulated by the power supply noise.
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。Hereinafter, the present invention will be described in detail based on embodiments shown in the drawings.
第１図は本発明に係る増幅器の第１の実施例を示す回路
構成図である。この実施例の増幅器は、並列帰還形層幅
器３と、第１〜第３の差動形増幅器４，５及び９と、電
圧信号のピーク値（最大値）を一定期間保持する第１及
び第２のピーク電圧保持回路６．Ｔと、電圧信号の直流
バイアス分をシフトするレベルシフト回路１０から構成
される点は第３図の従来例のものと同様であるが、上記
並列帰還形層幅器３は、抵抗１３．ｔ４，２０．３７と
、ＮＰＮ ）ランジスタ１５，１６．３９と、ダイオー
ド１Ｔ及び定電流源３８から構成される。FIG. 1 is a circuit diagram showing a first embodiment of an amplifier according to the present invention. The amplifier of this embodiment includes a parallel feedback layer width amplifier 3, first to third differential amplifiers 4, 5, and 9, and first and third differential amplifiers 4, 5, and 9 that maintain the peak value (maximum value) of the voltage signal for a certain period of time. Second peak voltage holding circuit6. T and a level shift circuit 10 that shifts the DC bias component of the voltage signal is similar to the conventional example shown in FIG. t4, 20.37, NPN) transistors 15, 16.39, a diode 1T, and a constant current source 38.
そして、上記レベルシフト回路１０は該並列帰還形層幅
器３と同形の回路構成とし、このレベルシフト回路１０
が、ＮＰＮ ）ランジスタ４０．４３ 。The level shift circuit 10 has the same circuit configuration as the parallel feedback layer width filter 3, and this level shift circuit 10
, NPN) transistor 40.43.
４５とダイオード４１及び抵抗４２，４４．４６から構
成されている。なお、図中同一符号は同一または相当部
分を示している。45, a diode 41, and resistors 42, 44, and 46. Note that the same reference numerals in the figures indicate the same or corresponding parts.
ここで、まず第１図の並列帰還形層幅器３が第３図の並
列帰還形層幅器３と交流的に同等であることを説明する
。すなわち１■第１図の並列帰還形層幅器３において、
電流源３８による抵抗３Ｔでの電圧降下をＰＮ接合一部
分の導通電圧（約０．８Ｖ）と等しくしておけば、その
抵抗１４による電圧降下は、第３図の抵抗１４における
電圧降下と同じように、
（負電源８の電圧の大きさ）−（ＰＮ接合５個分の導通
電圧）
となる。ただし、この式のＰＮ接合５個は、第１図では
上記電流源３８による抵抗３Ｔでの電圧降下、ＰＮ接合
素子としてのトランジスタ３９．１５及び１６．ダイオ
ード１７の分であシ、第３図では同じくトランジスタ１
６．ダイオード１７．１８及ヒｌ ９ 、 ）ランジス
タ１５の分である。従って、第１図と第３図とで各抵抗
１３，１４．２０の値をそれぞれ等しくしておけば、ト
ランジスタ１５゜１６とダイオード１７を流れる直流バ
イアス電流は、それぞれ第１図と第３図とで等しくなる
。First, it will be explained that the parallel feedback type width filter 3 of FIG. 1 is equivalent to the parallel feedback type width width filter 3 of FIG. 3 in terms of alternating current. In other words, 1. In the parallel feedback layer width transducer 3 shown in FIG.
If the voltage drop across the resistor 3T caused by the current source 38 is made equal to the conduction voltage (approximately 0.8 V) of a part of the PN junction, the voltage drop across the resistor 14 will be the same as the voltage drop across the resistor 14 in FIG. Then, (magnitude of voltage of negative power supply 8) - (conduction voltage for five PN junctions). However, in FIG. 1, the five PN junctions in this equation include the voltage drop across the resistor 3T due to the current source 38, and the transistors 39, 15, 16, . Diode 17 is used, and transistor 1 is also used in Fig. 3.
6. diode 17,18 and transistor 15). Therefore, if the values of the resistors 13, 14 and 20 in FIGS. 1 and 3 are made equal, the DC bias currents flowing through the transistors 15 and 16 and the diode 17 will be the same as in FIGS. 1 and 3, respectively. It becomes equal.
■また、並列帰還形層幅器３において、入力端２と出力
端５１の間の変換インピーダンス（入力は電流信号、出
力は電圧信号である。）は、公知のように第１図、第３
図でも、はぼ抵抗１３の値に等しくなる。(2) In addition, in the parallel feedback type width filter 3, the conversion impedance between the input terminal 2 and the output terminal 51 (the input is a current signal, and the output is a voltage signal) is shown in FIGS.
Also in the figure, the value is equal to the value of the resistor 13.
それ故、上記■、■よシ第１図と第３図の並列帰還形層
幅器３は交流的に等価である。ただし、出力電圧の直流
バイアスは、第１図の方が第３図よシもＰＮＮ接合２部
分け低いところにある。Therefore, as shown in (1) and (2) above, the parallel feedback type width filters 3 shown in FIGS. 1 and 3 are equivalent in terms of alternating current. However, the DC bias of the output voltage is lower in FIG. 1 than in FIG. 3 by two parts of the PNN junction.
次に、第１図の実施例におけるオフセット補償動作を説
明する。Next, the offset compensation operation in the embodiment shown in FIG. 1 will be explained.
■ まず、第３の差動形増幅器９の正相／逆相入力電圧
が等しい時に、レベルシフト回路１０のトランジスタ４
０のエミッタ電圧（第１の差動形増幅器４の正相人力５
２に印加する基準電圧）が、並列帰還形増幅器３の出力
平衡電圧（信号１が零のときの出力５１における電圧）
と等しくなるように、各回路素子の値を設定する。これ
は、抵抗３γと２８．トランジスタ３９と４３．抵抗１
４と４４．トランジスタ１５と４５．抵抗１３と４６゜
トランジスタ１６と４０．ダイオード１７と４１゜抵抗
２０と４２をそれぞれ同じ値とし、定電流源３８の電流
値を定電流源３１の１／２ とすることで、容易に実現
できる。■ First, when the positive phase/negative phase input voltages of the third differential amplifier 9 are equal, the transistor 4 of the level shift circuit 10
0 emitter voltage (positive phase voltage 5 of the first differential amplifier 4
2) is the output balanced voltage of the parallel feedback amplifier 3 (the voltage at the output 51 when the signal 1 is zero)
Set the value of each circuit element so that it is equal to . This is the resistance 3γ and 28. Transistors 39 and 43. resistance 1
4 and 44. Transistors 15 and 45. Resistor 13 and 46° transistor 16 and 40. This can be easily realized by setting the diode 17 and the 41° resistors 20 and 42 to the same value, and setting the current value of the constant current source 38 to 1/2 that of the constant current source 31.
■ 次に、電流信号１を印加させて回路を動作させてい
る間に、前記の諸要因によって正相人力５２の基準電圧
と逆相入力５１の平衡電圧がずれると、出力端５５と５
６における電圧信号のピーク値に差が生じる。■Next, while applying the current signal 1 to operate the circuit, if the reference voltage of the positive phase input 52 and the balanced voltage of the negative phase input 51 deviate due to the above-mentioned factors, then the output terminals 55 and 5
A difference occurs in the peak value of the voltage signal at 6.
■ ここで、正相入力５２の基準電圧が逆相入力５１の
平衡電圧よりも相対的に高い方にずれたとすると、第３
図の場合と同様、第３の差動形増幅器９の逆相出力５９
は初期の設定値よシも低い方へずれる。これにより、レ
ベルシフト回路１０のトランジスタ４３のエミッタ電圧
も低い方へ押し下げられ、この変化はその抵抗４４．ト
ランジスタ４０を介して出力端（第１の差動形増幅器４
の正相入力端）５２に伝えられ、この正相入力端５２に
おける基準電圧は下方修正される。■Here, if the reference voltage of the positive phase input 52 shifts to a relatively higher side than the balanced voltage of the negative phase input 51, then the third
As in the case shown in the figure, the negative phase output 59 of the third differential amplifier 9
Shifts to a lower value than the initial setting value. As a result, the emitter voltage of the transistor 43 of the level shift circuit 10 is also pushed down, and this change is caused by the resistor 44. The output terminal (first differential amplifier 4
52, and the reference voltage at this positive phase input 52 is adjusted downward.
■ 逆に、正相人力５２の基準電圧が逆相入力５１の平
衡電圧も相対的に低い方へずれた場合には、上記■とは
逆の過程をたどって正相人力５２の基準電圧は上方修正
される。■ Conversely, if the reference voltage of the positive phase human power 52 and the balanced voltage of the negative phase input 51 are shifted to a relatively low side, the reference voltage of the positive phase human power 52 will be Revised upward.
■ 上記■と■の動作により、結局、正相人力５２の基
準電圧は逆相入力５１の平衡電圧と等しくなる。(2) As a result of the operations (2) and (2) above, the reference voltage of the positive phase input 52 eventually becomes equal to the balanced voltage of the negative phase input 51.
次に、本実施例によれば、負電圧源８に外来の高周波雑
音が重畳した場合でも出力端子１１．１２の出力電圧に
は何ら影響を及ぼさ々いことを説明する。Next, it will be explained that according to this embodiment, even when external high frequency noise is superimposed on the negative voltage source 8, it does not affect the output voltage of the output terminals 11, 12 in any way.
負電圧源８と端子５１との間にあるインピーダンス性素
子は、並列帰還形増幅器３の抵抗２０と１３、及びｐＮ
接合素子１５と１７である。一方、負電圧源８と端子５
２との間にあるインピーダンス性素子は、レベルシフト
回路１０の抵抗４２と４６、及びＰＮ接合素子４５と４
１である。そして、上記のように、抵抗２０と４２．１
３と４６゜及びＰＮ接合素子１５と４５ 、１７と４１
とは同じ値のものを用いる。すなわち、負電源８と端子
５１．５２との間のインピーダンス性要素は同等である
。これＫよシ、負電圧源８に重畳する外来雑音成分の内
、端子５１と５２に伝達される分は位相と振幅とも相等
しくなる。すなわち、差動形増幅器４にとっては同相の
入力となる。しかし、公知のように、差動形増幅器の同
相モード除去能力は極めて高い。従って、電源雑音によ
る端子５３．５４での信号歪みは極めて小さく、これに
より、出力端子１１．１２における信号変調（歪み）も
極めて小さくなる。The impedance elements between the negative voltage source 8 and the terminal 51 are the resistors 20 and 13 of the parallel feedback amplifier 3, and the pN
These are junction elements 15 and 17. On the other hand, negative voltage source 8 and terminal 5
2 are the resistors 42 and 46 of the level shift circuit 10, and the PN junction elements 45 and 4.
It is 1. And as above, resistors 20 and 42.1
3 and 46° and PN junction elements 15 and 45, 17 and 41
Use the same value as . That is, the impedance elements between the negative power supply 8 and the terminals 51 and 52 are equivalent. In this case, of the external noise components superimposed on the negative voltage source 8, the portions transmitted to the terminals 51 and 52 have the same phase and amplitude. That is, it becomes an in-phase input to the differential amplifier 4. However, as is well known, the common mode rejection ability of a differential amplifier is extremely high. Therefore, the signal distortion at the terminals 53, 54 due to power supply noise is very small, and thereby the signal modulation (distortion) at the output terminals 11, 12 is also very small.
第２図は本発明の第２の実施例を示すものであって、各
回路要素は第１図のものと同様である。FIG. 2 shows a second embodiment of the invention, in which each circuit element is similar to that in FIG.
ただ、第１図と異なるところは、第３の差動形増幅器９
の抵抗３２でもって並列帰還形増幅器３の抵抗３７を兼
用し、かつその定電流源３１で同じく定電流源３８を兼
ねるようにした点である。However, the difference from FIG. 1 is that the third differential amplifier 9
The resistor 32 also serves as the resistor 37 of the parallel feedback amplifier 3, and the constant current source 31 also serves as the constant current source 38.
かかる実施例の構成によると、第２図の抵抗３２の値を
第１図の抵抗３７と等しくし、第２図の定電流源３１の
電流値を第１図の定電流源３Ｂの２倍に設定すれば、第
１図の並列帰還、形層幅器３の各回路要素の直流バイア
ス状態は、第１図の並列帰還形増幅器３の各回路要素の
直流バイアス状態と同等となる。すなわち、第２図と第
１図の並列帰還形増幅器３の交流増幅動作は同等である
。According to the configuration of this embodiment, the value of the resistor 32 in FIG. 2 is made equal to the resistor 37 in FIG. 1, and the current value of the constant current source 31 in FIG. 2 is twice that of the constant current source 3B in FIG. , the DC bias state of each circuit element of the parallel feedback amplifier 3 shown in FIG. 1 becomes the same as the DC bias state of each circuit element of the parallel feedback amplifier 3 shown in FIG. That is, the AC amplification operations of the parallel feedback amplifiers 3 in FIG. 2 and FIG. 1 are equivalent.
また、第２図の負電圧源８と端子５１．５２との間のイ
ンピーダンス性要素は第１図と同等である。つまシ、第
２図においても第１図と同様の電源雑音除去能力が実現
できる。Further, the impedance elements between the negative voltage source 8 and the terminals 51, 52 in FIG. 2 are the same as in FIG. Also in FIG. 2, the same power supply noise removal ability as in FIG. 1 can be achieved.
なお、本発明の第１と第２の実施例では、ダイオード１
７と４１が挿入されている場合について説明したが、負
電源８の電圧の大きさが小さい場合にはこれらのダイオ
ードを削除すればよい。逆に、負電源８の電圧の大きさ
が大きい場合にはダイオード１Ｔと４１の代わシに、そ
れぞれ（同数の）直列接続した複数個のダイオードを用
いればよい。さらに、本発明は、その特許請求の範囲に
記載された範囲において種々変更可能であることは言う
までもない。Note that in the first and second embodiments of the present invention, the diode 1
Although the case where diodes 7 and 41 are inserted has been described, if the magnitude of the voltage of the negative power supply 8 is small, these diodes may be deleted. Conversely, when the magnitude of the voltage of the negative power supply 8 is large, a plurality of series-connected diodes (of the same number) may be used instead of the diodes 1T and 41, respectively. Furthermore, it goes without saying that the present invention can be modified in various ways within the scope of the claims.
以上説明したように、本発明の増幅器は、第１０差動形
増幅器の正相入力側にも逆相入力側と等しい電源雑音が
印加されるようにして、この正相／逆相入力間で（同相
成分となる）雑音を打ち消すようにしたので、電源に外
来の高周波雑音が重畳した場合でも出力信号にその影響
が及ぶことはなくなる。これによって、広帯域増幅器の
電源雑音除去能力が大幅に向上するとともに、電源装置
内の電源雑音除去能力が低くてもよいので、電源装置の
経済化が図れる等の優れた効果がある。As explained above, in the amplifier of the present invention, power supply noise equal to that on the negative-phase input side is applied to the positive-phase input side of the tenth differential amplifier, and between the positive-phase and negative-phase inputs. Since the noise (which becomes the common-mode component) is canceled out, even if external high-frequency noise is superimposed on the power supply, the output signal will not be affected by it. As a result, the power supply noise removal ability of the wideband amplifier is greatly improved, and since the power supply noise removal ability within the power supply device may be low, there are excellent effects such as making the power supply device more economical.
第１図は本発明の第１の実施例を示す回路構成図、第２
図は本発明の第２の実施例を示す回路構成図、第３図は
従来の増幅器の一例を示す構成図である。
１・・・・電流信号源、２・・・・入力端子、３・・・
・並列帰還形増幅器、４・・・・第１の差動形増幅器、
５・・・・第２の差動形増幅器、６．７−・・・ピーク
電圧保持回路、８・・・・電圧源、９・・・・第３の差
動形増幅器、１０・・・・レベルシフト回路、１１．１
２・・・命出力端子。FIG. 1 is a circuit configuration diagram showing a first embodiment of the present invention;
This figure is a circuit configuration diagram showing a second embodiment of the present invention, and FIG. 3 is a configuration diagram showing an example of a conventional amplifier. 1...Current signal source, 2...Input terminal, 3...
・Parallel feedback amplifier, 4...first differential amplifier,
5... Second differential amplifier, 6.7-... Peak voltage holding circuit, 8... Voltage source, 9... Third differential amplifier, 10...・Level shift circuit, 11.1
2...Life output terminal.
Claims (1)
器と、電圧信号のピーク値を一定期間保持する第１及び
第２のピーク電圧保持回路と、電圧信号の直流バイアス
分をシフトするレベルシフト回路を備え、上記並列帰還
形増幅器の出力を上記第１の差動形増幅器の逆相入力に
接続し、上記第１の差動形増幅器の正相／逆相出力をそ
れぞれ上記第２の差動増幅器の正相／逆相入力に接続す
るとともに、上記第２の差動形増幅器の正相／逆相出力
を、それぞれ上記第１及び第２のピーク電圧保持回路を
介して上記第３の差動形増幅器の正相／逆相入力に接続
し、上記第３の差動形増幅器の逆相入力を上記レベルシ
フト回路を介して上記第１の差動形増幅器の正相入力に
接続して、上記並列帰還形増幅器の入力を電流信号入力
端子とし、かつ上記第２の差動形増幅器の正相／逆相出
力をそれぞれ正相／逆相電圧信号出力端子とする増幅器
において、上記レベルシフト回路は、第１、第２及び第
３のトランジスタと、第１、第２及び第３の抵抗から成
り、この第１のトランジスタのエミッタが第１の抵抗を
介して第２のトランジスタのコレクタと第３のトランジ
スタのベースに接続され、該第３のトランジスタのエミ
ッタが上記第１の差動形増幅器の正相入力に接続される
とともに、直接ないしはダイオードを介して第２の抵抗
と第３の抵抗の一端に接続され、該第２の抵抗の他端が
第２のトランジスタのベースに接続され、かつ第３の抵
抗が第１の定電位点に接続されるとともに、第１のトラ
ンジスタと第３のトランジスタのコレクタが第２の定電
位点に接続され、該第１のトランジスタのベースが上記
第３の差動形増幅器の逆相出力に接続されたことを特徴
とする増幅器。A parallel feedback amplifier, first, second and third differential amplifiers, first and second peak voltage holding circuits that hold the peak value of the voltage signal for a certain period of time, and a DC bias component of the voltage signal. The output of the parallel feedback amplifier is connected to the negative phase input of the first differential amplifier, and the positive phase/negative phase output of the first differential amplifier is connected to the negative phase input of the first differential amplifier. It is connected to the positive phase/negative phase input of the second differential amplifier, and the positive phase/negative phase output of the second differential amplifier is connected to the positive phase/negative phase output of the second differential amplifier through the first and second peak voltage holding circuits, respectively. The positive phase input of the third differential amplifier is connected to the positive phase/negative phase input of the third differential amplifier, and the negative phase input of the third differential amplifier is connected to the positive phase input of the first differential amplifier through the level shift circuit. an amplifier connected to the input, the input of the parallel feedback amplifier being a current signal input terminal, and the positive phase/negative phase output of the second differential amplifier being a positive phase/negative phase voltage signal output terminal, respectively; In the above, the level shift circuit includes first, second, and third transistors and first, second, and third resistors, and the emitter of the first transistor is connected to the second transistor through the first resistor. is connected to the collector of the transistor and the base of the third transistor, and the emitter of the third transistor is connected to the positive phase input of the first differential amplifier, and the second resistor and a third resistor, the other end of the second resistor is connected to the base of the second transistor, the third resistor is connected to the first constant potential point, and the third resistor is connected to the base of the second transistor. The collectors of the first transistor and the third transistor are connected to a second constant potential point, and the base of the first transistor is connected to the opposite phase output of the third differential amplifier. amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117596A JPH02299306A (en) | 1989-05-12 | 1989-05-12 | Amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117596A JPH02299306A (en) | 1989-05-12 | 1989-05-12 | Amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02299306A true JPH02299306A (en) | 1990-12-11 |
Family
ID=14715725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117596A Pending JPH02299306A (en) | 1989-05-12 | 1989-05-12 | Amplifier |
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| Country | Link |
|---|---|
| JP (1) | JPH02299306A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260049B2 (en) | 1999-12-28 | 2007-08-21 | Ricoh Company, Ltd. | Optical pickup device, information reproduction/recording apparatus, and information processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202635A (en) * | 1986-03-03 | 1987-09-07 | Hitachi Ltd | Optical reception circuit |
-
1989
- 1989-05-12 JP JP1117596A patent/JPH02299306A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202635A (en) * | 1986-03-03 | 1987-09-07 | Hitachi Ltd | Optical reception circuit |
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