JP2607970B2 - Offset cancellation circuit - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、オフセットキャンセル回路に関し、詳し
くは、入力側に差動増幅回路の電流出力アンプを有し、
この電流出力アンプの出力をバッファアンプで受けて出
力信号を発生するような増幅回路において、バッファア
ンプに供給するバイアス電流を電流出力アンプで発生さ
せることにより生じるオフセットを解消することができ
るようなオフセットキャンセル回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an offset cancel circuit, and more particularly, to a current amplifier having a differential amplifier circuit on an input side,
In an amplifier circuit that receives the output of this current output amplifier and generates an output signal by receiving the output of the buffer amplifier, an offset that can eliminate the offset caused by generating the bias current supplied to the buffer amplifier by the current output amplifier It relates to a cancel circuit.
［従来の技術］ 第２図は、入力側に設けた差動増幅回路の電流出力を
バッファアンプで受ける従来の増幅回路の一例である。
図において、差動増幅回路20は、入力段に設けられた増
幅回路であって、差動増幅用のトランジスタ21、22と電
流値ＩAの定電流源23とを備えている。トランジスタ2
1、22のコレクタ側には、ダイオード接続のカレントミ
ラー負荷トランジスタ24、25が挿入され、これらトラン
ジス24、25のカレントミラーの相手方のトランジスタ2
7、28によりその出力が取出される。この出力は、これ
ら各トランジスタのそれぞれのコレクタ側に挿入された
カレントミラー負荷回路29（トランジスタ29a、29b）に
よりレベルシフトされ、トランジスタ28のコレクタとカ
レントミラーのトランジスタ29bとの接続点から次段の
バッファアアンプ30に出力される。[Prior Art] FIG. 2 shows an example of a conventional amplifier circuit in which a buffer amplifier receives the current output of a differential amplifier circuit provided on the input side.
In the figure, a differential amplifier circuit 20 is an amplifier circuit provided at an input stage, and includes transistors 21 and 22 for differential amplification and a constant current source 23 having a current value IA. Transistor 2
Diode-connected current mirror load transistors 24 and 25 are inserted into the collectors of the transistors 1 and 22.
The output is taken by 7, 28. This output is level-shifted by a current mirror load circuit 29 (transistors 29a and 29b) inserted on the collector side of each of these transistors, and is connected to the next stage from the connection point between the collector of the transistor 28 and the current mirror transistor 29b. Output to the buffer amplifier 30.
バッファアンプ30は、ここでは、定電流回路31をエミ
ッタ側に有するダーリントン接続のトランジスタ32、33
で構成されるエミッタフォロアとなっている。Here, the buffer amplifier 30 includes Darlington-connected transistors 32 and 33 having a constant current circuit 31 on the emitter side.
And an emitter follower.
このような回路において入力段からバッファアンプ30
に対してバイアス電流Ibが供給されており、バイアス電
流Ibの影響により入力段の差動増幅回路20にオフセット
が発生する。そこで、このオフセットをできるだけ低減
するためにバイアス電流Ibをできるだけ絞ることが必要
になる。そのためにここではバイアス電流Ibをより低減
できるようにバッファアンプ30をダーリントン接続のア
ンプとしている。In such a circuit, the buffer amplifier 30
, A bias current Ib is supplied to the differential amplifier circuit 20, and an offset occurs in the differential amplifier circuit 20 in the input stage due to the influence of the bias current Ib. Therefore, in order to reduce this offset as much as possible, it is necessary to reduce the bias current Ib as much as possible. Therefore, here, the buffer amplifier 30 is a Darlington connection amplifier so that the bias current Ib can be further reduced.
［解決しようとする課題］ しかし、このようにバイアス電流Ibを減少させても定
電流源23の電流値ＩAの値に応じてオフセット電圧が発
生するために電流値ＩAの値が小さい場合にはむしろオ
フセット電圧Vofは大きくなる。すなわち、 の条件の下でバイアス電流Ibが出力されからである。[Problem to be Solved] However, even if the bias current Ib is reduced as described above, an offset voltage is generated in accordance with the value of the current value IA of the constant current source 23. Rather, the offset voltage Vof increases. That is, This is because the bias current Ib is output under the condition (1).
ここで、バイアス電流Ibを絞れば、オフセット電圧Vo
fは小さくなるが、Ibを小さくするためには定電流回路3
1の電流を小さくしなければならず、次段としてつなが
る負荷インピーダンスによりダイナミックレンジが制限
される欠点がある。Here, if the bias current Ib is reduced, the offset voltage Vo
Although f becomes smaller, the constant current circuit 3
There is a disadvantage that the dynamic range is limited by the load impedance connected as the next stage because the current of 1 must be reduced.
この発明は、このような従来技術の問題点を解決する
ものであって、入力段の差動増幅回路構成の電流出力ア
ンプ系をバランスさせてバイアス電流を生成することが
できるオフセットキャンセル回路を提供することを目的
とする。SUMMARY OF THE INVENTION The present invention solves such a problem of the prior art, and provides an offset canceling circuit capable of generating a bias current by balancing a current output amplifier system having a differential amplifier circuit configuration at an input stage. The purpose is to do.
［課題を解決するための手段］ このような目的を達成するためのこの発明のオフセッ
トキャンセル回路の構成は、差動増幅回路を有する電流
出力増幅器が入力段に設けられ、次段増幅器として前記
電流出力増幅器からバイアス電流を受ける増幅器を有す
る増幅回路において、前記の差動増幅回路を一対の出力
を発生する第１の差動増幅回路とし、次段増幅器の入力
回路を、方のトランジスタに入力信号を受け、他方のト
ランジスタから出力を取り出す第２の差動増幅回路と
し、第２の差動増幅回路のバイアス電流が供給される一
方のトランジスタの前記のバイアス関係と等価のバイア
ス関係でかつ入力電流と出力電流との関係が一方のトラ
ンジスタと実質的に等価となる等価ダミー回路を設け、
前記の電流出力増幅器が、第１の差動増幅回路の一対の
出力に対応する一対の電流をそれぞれ出力するものであ
って、これら一対の電流の一方から一方のトランジスタ
にバイアス電流を供給し、一対の電流の他方から前記等
価ダミー回路にバイアス電流と実質的に等しい電流を入
力電流として供給することにより前記のバイアス電流の
供給によるオフセットをキャンセルするものである。[Means for Solving the Problems] To achieve such an object, a configuration of an offset canceling circuit according to the present invention includes a current output amplifier having a differential amplifier circuit provided in an input stage, and a current amplifier as a next stage amplifier. In an amplifier circuit having an amplifier receiving a bias current from an output amplifier, the differential amplifier circuit is a first differential amplifier circuit that generates a pair of outputs, and an input circuit of a next-stage amplifier is connected to an input signal of the other transistor. And a second differential amplifier circuit for receiving an output from the other transistor, and having a bias relationship equivalent to the above-described bias relationship of one of the transistors to which a bias current of the second differential amplifier circuit is supplied, and an input current And an equivalent dummy circuit in which the relationship between the output current and the output current is substantially equivalent to one of the transistors.
The current output amplifier outputs a pair of currents corresponding to a pair of outputs of the first differential amplifier circuit, and supplies a bias current from one of the pair of currents to one of the transistors; By supplying a current substantially equal to the bias current from the other of the pair of currents to the equivalent dummy circuit as an input current, the offset due to the supply of the bias current is canceled.
［作用］ このように、差動増幅回路の入力段に対して次段の増
幅段の入力回路を差動増幅回路とし、かつ、この入力回
路の差動増幅回路の入力側となる一方のトランジスタの
動作と同様な動作をする等価のダミー負荷回路を設け、
入力側の電流出力アンプの差動増幅回路のバイアス電流
出力側と対をなす出力のトランジスタからバイアス電流
出力側の電流と同じ量の電流を出力電流として取出すこ
とにより、次段増幅段の入力が差動増幅になっているの
で、これら出力側トランジスタとは独立にこれの入力ト
ランジスタに対応させた電流，電圧のバイアス条件を設
定でき、かつ、これの入力トランジスタと等価の動作を
させることができる。その結果、それぞれの位相出力ト
ランジスタの出力電流をバランスさせることができるの
で、入力段の差動増幅回路はバランス状態で動作し、オ
フセットが発生しないで済む。しかも、等価ダミー回路
は、増幅段の入力トランジスタと実質的に同じ回路状態
にあるので、温度補償が向上し、製造上のばらつきも抑
えられる。[Operation] As described above, the input circuit of the next amplification stage with respect to the input stage of the differential amplification circuit is a differential amplification circuit, and one of the transistors on the input side of the differential amplification circuit of this input circuit is used. Provide an equivalent dummy load circuit that performs the same operation as
By taking out the same amount of current as the bias current output side current from the output transistor paired with the bias current output side of the differential amplifier circuit of the input side current output amplifier as the output current, the input of the next stage amplification stage Due to the differential amplification, current and voltage bias conditions corresponding to the input transistors can be set independently of these output transistors, and an operation equivalent to the input transistors can be performed. . As a result, the output currents of the respective phase output transistors can be balanced, so that the differential amplifier circuit in the input stage operates in a balanced state, and no offset occurs. In addition, since the equivalent dummy circuit has substantially the same circuit state as the input transistor of the amplification stage, the temperature compensation is improved, and the variation in manufacturing is suppressed.
［実施例］ 以下、この発明の一実施例について図面を参照して詳
細に説明する。Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、この発明のオフセットキャンセル回路を適
用したローパスフィルタ（LPF）の一実施例のブロック
図である。FIG. 1 is a block diagram of one embodiment of a low-pass filter (LPF) to which an offset canceling circuit according to the present invention is applied.
第１図において、１は、LPFであって、２は、そのア
クティブな積分回路、３はその入力段の電流出力アンプ
を構成する可変Gmアンプ、４は、その積分コンデンサ、
そして、５は次段のバッファアンプである。In FIG. 1, 1 is an LPF, 2 is an active integrating circuit thereof, 3 is a variable Gm amplifier constituting a current output amplifier of the input stage, 4 is an integrating capacitor thereof,
Reference numeral 5 denotes a next stage buffer amplifier.
可変Gmアンプ３は、入力段の差動増幅回路６とこの差
動増幅回路６の出力を受けるレベルシフト回路７と、こ
のレベルシフト回路７の出力7a側と接地（GND）間に挿
入された積分用のコンデンサＣとからなる。The variable Gm amplifier 3 is inserted between the differential amplifier circuit 6 at the input stage, the level shift circuit 7 receiving the output of the differential amplifier circuit 6, and the output 7a side of the level shift circuit 7 and the ground (GND). And a capacitor C for integration.
入力側差動増幅回路６は、２段接続の差動アンプ11,1
2で構成され、レベルシフト回路７が差動アンプ12の出
力にカレントミラー接続されている。このような積分回
路２は、コンデンサＣの容量と差動増幅回路６の出力イ
ンピーダンスとでその積分時定数が決められる。The input-side differential amplifier circuit 6 is a two-stage differential amplifier 11,1
The level shift circuit 7 is current mirror connected to the output of the differential amplifier 12. The integration time constant of such an integration circuit 2 is determined by the capacity of the capacitor C and the output impedance of the differential amplifier circuit 6.
差動アンプ11は、差動増幅用のＮ型バイポーラのトラ
ンジスタ111、112と、電流値I3の定電流源113とを備え
ている。トランジスタ111、112のコレクタ側にはそれぞ
れダイオード接続のＮ型バイポーラの負荷トランジスタ
113、114が挿入されている。これらそれぞれのコレクタ
の出力は、差動アンプ12に入力され、トランジスタ111
のベースが入力端子（IN）11aに接続されて入力信号を
受ける。Differential amplifier 11 includes an N-type bipolar transistors 111 and 112 of the differential amplifier, and a constant current source 113 of the current value I 3. N-type bipolar load transistors with diode connection on the collector side of transistors 111 and 112 respectively
113 and 114 are inserted. The output of each of these collectors is input to a differential amplifier 12 and a transistor 111
Is connected to an input terminal (IN) 11a to receive an input signal.
差動アンプ12は、差動アンプ11のそれぞれの出力をそ
れぞれのベースに受ける差動増幅用のＮ型バイポーラの
トランジスタ121、122と、電流値I4の定電流源123とを
備えている。トランジスタ121、122のコレクタ側には、
ダイオード接続のカレントミラー負荷のＰ型バイポーラ
のトランジスタ124、125が挿入されている。Differential amplifier 12 includes an N-type bipolar transistors 121 and 122 of the differential amplifier for receiving respective outputs to the respective bases of the differential amplifier 11, a constant current source 123 of the current value I 4. On the collector side of the transistors 121 and 122,
P-type bipolar transistors 124 and 125 having a diode-connected current mirror load are inserted.
レベルシフト回路７は、トランジスタ124、125のカレ
ントミラーの相手方とされるＰ型バイポーラのトランジ
スタ71、72を有していて、これらトランジスタのそれぞ
れのコレクタ側に挿入されたＮ型バイポーラのトランジ
スタ73、74からなるカレントミラー負荷回路により出力
のレベルがシフトされてトランジスタ72のコレクタとカ
レントミラーのトランジスタ74との接続点7aに出力を発
生する。The level shift circuit 7 has P-type bipolar transistors 71 and 72 which are opposite to the current mirror of the transistors 124 and 125, and has N-type bipolar transistors 73 and 73 inserted at the collectors of these transistors. The output level is shifted by the current mirror load circuit 74 to generate an output at a connection point 7a between the collector of the transistor 72 and the transistor 74 of the current mirror.
バッファアンプ５は、この出力7aからバイアス電流Ib
を受ける差動アンプ13とこの差動アンプ13の出力を受け
るエミッタフォロア14とで構成されている。エミッタフ
ォロア14は、エミッタ側に定電流回路142を有するＮ型
バイポーラのトランジスタ141からなり、エミッタフォ
ロア14の出力（出力端子（OUT）14a）が差動アンプ13の
逆位相側に全帰還されてバッファアンプが構成されてい
る。この出力は、さらに、入力段の差動アンプ11のトラ
ンジスタ112のベースにも全帰還されている。The buffer amplifier 5 outputs the bias current Ib
And an emitter follower 14 receiving the output of the differential amplifier 13. The emitter follower 14 includes an N-type bipolar transistor 141 having a constant current circuit 142 on the emitter side. The output (output terminal (OUT) 14 a) of the emitter follower 14 is fully fed back to the opposite phase side of the differential amplifier 13. A buffer amplifier is configured. This output is also fully fed back to the base of the transistor 112 of the differential amplifier 11 in the input stage.
差動アンプ13は、差動増幅用のＮ型バイポーラのトラ
ンジスタ131、132と、その電流源133とを備えている。
トランジスタ131、132のコレクタ側には、Ｐ型バイポー
ラのトランジスタ134、135がカレントミラー負荷回路と
して挿入されていて、トランジスタ131のベースに前記
の入力段からのバイアス電流Ibを受ける。そして、トラ
ンジスタ135のコレクタから出力され、その出力がトラ
ンジスタ141のベースに加えられる。The differential amplifier 13 includes N-type bipolar transistors 131 and 132 for differential amplification, and a current source 133 thereof.
On the collector side of the transistors 131 and 132, P-type bipolar transistors 134 and 135 are inserted as a current mirror load circuit, and the base of the transistor 131 receives the bias current Ib from the input stage. The output is output from the collector of the transistor 135, and the output is applied to the base of the transistor 141.
８は、バイアス電流Ibを受けるバッファアンプ５のト
ランジスタ131と等価の回路を構成しているダミー負荷
回路である。これは、トランジスタ131とほぼ同じ特性
のトランジスタ161を有していて、そのコレクタにはト
ランジスタ131のコレクタに挿入されたダイオード接続
トランジスタ134と同じ形態でほぼ同じ特性のダイオー
ド接続トランジスタ164が負荷として挿入され、トラン
ジスタ134と同様にそれが＋ＶCCの電源ライン15に接続
されている。また、トランジスタ131の下流に設けられ
た電流源133に対応するトランジスタとしてトランジス
タ163をその下流に備えていて、そのエミッタが抵抗R1
を介して接地ライン（GND）16に接続されている。A dummy load circuit 8 constitutes a circuit equivalent to the transistor 131 of the buffer amplifier 5 receiving the bias current Ib. This has a transistor 161 having substantially the same characteristics as the transistor 131, and a diode-connected transistor 164 having substantially the same characteristics as the diode-connected transistor 134 inserted into the collector of the transistor 131 and having a collector inserted at the collector thereof. It is connected to the + VCC power supply line 15 in the same manner as the transistor 134. Further, a transistor 163 is provided downstream of the transistor 131 as a transistor corresponding to the current source 133 provided downstream thereof, and its emitter is connected to the resistor R 1.
Is connected to a ground line (GND) 16 via
そこで、定常状態におけるトランジスタ161のコレク
タ電位は、トランジスタ131のコレクタの電位と同じで
ある。さらに、トランジスタ161は、トランジスタ131の
ベースのバイアス電圧と同じバイアス電圧がそのベース
に与えられている。この電圧は、バイアス回路９により
与えられる。Therefore, the collector potential of the transistor 161 in the steady state is the same as the potential of the collector of the transistor 131. Further, the same bias voltage as that of the base of the transistor 131 is applied to the base of the transistor 161. This voltage is provided by the bias circuit 9.
バイアス回路９は、トランジスタ131のバイアス電圧
に等しいバイアス電圧を発生するために設けられてい
て、入力端子11aのバイアス電圧Vbと等しいバイアス電
圧Vbにそのベースが接続され、そのエミッタ側が定電流
源91を介して電源ライン15に接続され、そのコレクタが
接地されたトランジスタ92と、このトランジスタ92のエ
ミッタ側に発生するバイアス電圧Vb＋1Vf（トランジス
タの順方向降下電圧）の電圧をトランジスタ93がそのベ
ースに受けてそのエミッタに1Vf低いバイアス電圧Vbを
発生する。The bias circuit 9 is provided for generating a bias voltage equal to the bias voltage of the transistor 131. The base of the bias circuit 9 is connected to a bias voltage Vb equal to the bias voltage Vb of the input terminal 11a. And a transistor 93 whose collector is grounded, and whose base receives a bias voltage Vb + 1Vf (forward drop voltage of the transistor) generated at the emitter side of the transistor 92 at its base. Then, a bias voltage Vb lower by 1 Vf is generated at the emitter.
トランジスタ93のエミッタは、トランジスタ161のベ
ースに接続され、その結果としてトランジスタ161のベ
ースにバイアス電圧Vbが与えれる。これによりトランジ
スタ161のベースはバイアス電圧Vbにクランプされてい
る。The emitter of the transistor 93 is connected to the base of the transistor 161. As a result, the bias voltage Vb is applied to the base of the transistor 161. As a result, the base of the transistor 161 is clamped at the bias voltage Vb.
ここで、トランジスタ93のコレクタ側は、差動増幅用
のトランジスタ121のコレクタに接続され、このトラン
ジスタの出力を受ける。また、定電流回路133に対応す
るトランジスタ163のベースは、トランジスタ133のベー
ス及びトランジスタ133aのコレクタとベースに接続さ
れ、トランジスタ133aのコレクタとベースの接続点に定
電流源142aが接続され、I2の電流が流されている。ま
た、トランジスタ163,133,133aにはそれぞれ抵抗R1,R2,
Riが接続されている。これらトランジスタ163,133,133a
の面積比がそれぞれ1:2:1となっており、抵抗R1,R2,Ri
の値の比がそれぞれに1:2:1になっている。そこで、ト
ランジスタ133の電流の1/2がトランジスタ163に流れ
る。これは、定常状態において差動アンプ13のトランジ
スタ131の出力側であるコレクタ−エミッタ間に流れる
電流に等しい。その結果、トランジスタ161は、そのバ
イアス関係がトランジスタ131と等価の回路となる。Here, the collector side of the transistor 93 is connected to the collector of the transistor 121 for differential amplification, and receives the output of this transistor. The base of transistor 163 corresponding to the constant current circuit 133 is connected to the collector and base of the base and the transistor 133a of the transistor 133, a constant current source 142a is connected to the collector and base of the connection point of the transistors 133a, I 2 Current is flowing. In addition, the transistors 163, 133, and 133a have resistors R 1 , R 2 ,
Ri is connected. These transistors 163,133,133a
Are 1: 2: 1, and the resistances R 1 , R 2 , Ri
Are 1: 2: 1. Therefore, half of the current of the transistor 133 flows to the transistor 163. This is equal to the current flowing between the collector and the emitter on the output side of the transistor 131 of the differential amplifier 13 in the steady state. As a result, the transistor 161 has a circuit whose bias relation is equivalent to that of the transistor 131.
ここで、出力14aは、先に述べたように、この出力と
逆位相の入力となるトランジスタ112のベースに接続さ
れていて出力側が入力段に全帰還されている。そこで、
トランジスタ121のコレクタからトランジスタ93に流込
む電流をIaと仮定すると、この電流Iaは、ほぼ前記のバ
イアス電流Ibに等しくなる。Here, as described above, the output 14a is connected to the base of the transistor 112 serving as an input having a phase opposite to that of the output, and the output side is fully fed back to the input stage. Therefore,
Assuming that a current flowing from the collector of the transistor 121 to the transistor 93 is Ia, the current Ia is substantially equal to the bias current Ib.
すなわち、無信号の定常状態にあって、出力側が入力
側に帰還されているのでトランジスタ131、132はバラン
ス状態にあって、これらに流れるコレクタ電流は等しい
と考えられる。したがって、トランジスタ131のベース
電位はバイアス電圧Vbとなっている。That is, in the steady state where no signal is present, the output side is fed back to the input side, so that the transistors 131 and 132 are in a balanced state and the collector currents flowing through them are considered to be equal. Therefore, the base potential of the transistor 131 is the bias voltage Vb.
トランジスタ133の電流をI1とすると、このバイアス
電流Ibは、Ib＝I1/2βNPNとなる。ただし、βNPNは、NP
Nトランジスタのｈfeとする。一方、同時に集積化され
たトランジスタとしてトランジスタ161とトランジスタ1
31の特性はほぼ等しい。トランジスタ163にはトランジ
スタ133の電流I1の1/2の電流I2（＝I1/2）が流れるの
で、トランジスタ133の電流I1/2と同じ電流I2（＝I1/
2）の電流がトランジスタ161にも流れる。しかも、トラ
ンジスタ161のベース電位は、トランジスタ133と同じ電
圧Vbとなっている。そのコレクタ側の電位関係も全く同
じであり、電流利得βもほぼ同じである。When the current of the transistor 133 and I 1, the bias current Ib becomes Ib = I 1 / 2βNPN. Where βNPN is NP
It is hfe of N transistor. On the other hand, transistors 161 and 1
The properties of 31 are almost equal. Since the current I 2 of the half of the current I 1 of transistor 133 (= I 1/2) flows through the transistor 163, the same current as the current I 1/2 of the transistor 133 I 2 (= I 1 /
The current 2) also flows through the transistor 161. In addition, the base potential of the transistor 161 is the same voltage Vb as the transistor 133. The potential relationship on the collector side is exactly the same, and the current gain β is almost the same.
そこで、電流Ia＝I1/2β−I1/2β２＝I1/2β＝Ibとな
る。Therefore, the current Ia = I 1 / 2β-I 1 / 2β 2 = I 1 / 2β = Ib.
したがって、差動アンプ12のトランジスタ121、122
は、それぞれのコレクタからバイアス電流に相当する電
流Ibが流出する。このことから入力段の差動増幅回路６
がバイアス電流Ibを次段のバッファアアンプ５に供給し
ても、それと等価の電流Iaが差動アンプ12のトランジス
タ121のコレクタから等価のダミー負荷回路８に対して
流出する。したがって、差動アンプ12にはオフセットが
発生しない。もちろん、差動アンプ11にもオフセットは
発生しない。Therefore, the transistors 121 and 122 of the differential amplifier 12
, A current Ib corresponding to a bias current flows out from each collector. From this, the differential amplifier circuit 6 in the input stage
Supplies the bias current Ib to the buffer amplifier 5 in the next stage, the equivalent current Ia flows out from the collector of the transistor 121 of the differential amplifier 12 to the equivalent dummy load circuit 8. Therefore, no offset occurs in the differential amplifier 12. Of course, no offset occurs in the differential amplifier 11.
このようにダミー負荷回路８は、バイアス電流出力側
のトランジスタ122と反対側のトランジスタ121からもト
ランジスタ122から流出するバイアス電流と同じ電流値
を流出させる。As described above, the dummy load circuit 8 causes the same current value as the bias current flowing out of the transistor 122 to flow out from the transistor 121 on the side opposite to the transistor 122 on the bias current output side.
また、以上の場合、バッファアンプ５の出力側14aが
入力側に帰還されているので、差動アンプ12の出力側ト
ランジスタ121と122の出力電流は動作状態においても同
じ電流となる。したがって、前記の関係は定常状態に限
らず、動作状態においても成立する。すなわち、ダミー
負荷回路８は、トランジスタ131と同じ動作をし、同じ
特性の回路となり、かつ、入力される電流のバイアス電
流と同じ位相で受ける。その結果、トランジスタ131の
ダミーとして同じ値の出力電流を流すことになるので信
号がある動作状態にあっても同じような動作がなされ、
入力段の差動増幅回路も次段のバッファアアンプもオフ
セットがほとんどないバランスした回路となる。In the above case, since the output side 14a of the buffer amplifier 5 is fed back to the input side, the output currents of the output side transistors 121 and 122 of the differential amplifier 12 are the same even in the operating state. Therefore, the above relationship is not limited to the steady state but also holds in the operating state. That is, the dummy load circuit 8 operates in the same manner as the transistor 131, becomes a circuit having the same characteristics, and receives the same phase as the bias current of the input current. As a result, since the same output current flows as a dummy of the transistor 131, the same operation is performed even when the signal is in an operation state,
Both the differential amplifier circuit at the input stage and the buffer amplifier at the next stage are balanced circuits with almost no offset.
ところで、積分回路２は、差動アンプ11のトランジス
タ111,112のエミッタ側にそれぞれ挿入されたエミッタ
抵抗Re,抵抗Reにその一端が共通に接続され、他端が接
地ライン16に接続された電流源113を有している。差動
アンプ12も同様にトランジスタ121,122のエミッタに共
通に接続され、他端が接地ライン16に接続された電流源
123を有している。このような構成よりなる可変Gmアン
プ３では、電流源113,123の電流値I3,I4が各差動アンプ
11,12の切換電流比を決定する。そこで、その利得Gm
は、ほぼ、 Gm＝I4/I3・re で与えられる。ただし、reは、エミッタ抵抗Reの抵抗値
とする。そして、この可変Gmアンプ３を有する積分回路
２はここではLPFとして動作する。The integrating circuit 2 includes a current source 113 having one end commonly connected to the emitter resistors Re and Re inserted respectively on the emitter sides of the transistors 111 and 112 of the differential amplifier 11 and the other end connected to the ground line 16. have. Similarly, the differential amplifier 12 is connected to the emitters of the transistors 121 and 122 in common, and the other end is connected to the ground line 16.
Has 123. In the variable Gm amplifier 3 having such a configuration, the current values I 3 and I 4 of the current sources 113 and 123 are set to the respective differential amplifiers.
Determine the switching current ratio of 11,12. Therefore, its gain Gm
Is approximately given by Gm = I 4 / I 3 · re. Here, re is the resistance value of the emitter resistor Re. The integration circuit 2 having the variable Gm amplifier 3 operates as an LPF here.
以上説明してきたが、実施例は、LPFの例を上げてい
るが、コンデンサの挿入の仕方を換え、入力に対し直列
にコンデンサを挿入してその出力と接地間に可変Gmアン
プ３のインピーダンスが挿入されるようにすれば、積分
回路２を微分回路とすることができる。これによりHPF
を構成することができる。さらに、これら微分回路と積
分回路とを従属接続すれば、BPFを構成することができ
る。As described above, in the embodiment, the example of the LPF is given, but the way of inserting the capacitor is changed, the capacitor is inserted in series with the input, and the impedance of the variable Gm amplifier 3 is set between the output and the ground. If inserted, the integrating circuit 2 can be a differentiating circuit. This allows HPF
Can be configured. Furthermore, if these differentiating circuits and integrating circuits are cascaded, a BPF can be configured.
実施例では、入力段に電流出力の差動アンプを設けて
その出力を次段のバッファアンプで受け、さらにバッフ
ァアンプの出力を入力段に帰還しているが、この発明
は、このように出力段から入力段に帰還する回路に限定
されるものではない。In the embodiment, the differential amplifier of the current output is provided in the input stage, the output is received by the buffer amplifier of the next stage, and the output of the buffer amplifier is further fed back to the input stage. It is not limited to a circuit that returns from the stage to the input stage.
帰還構成を採らない場合には、入力段の差動増幅回路
のバイアス電流を出力しない側の出力が動作状態におい
てバイアス電流の出力側とは逆位相となるので、このよ
うな場合には、バイアス電流の位相と同じ位相となるよ
うに位相反転回路を介してダミー負荷回路に電流値Iaを
供給すればよい。したがって、この発明は、前記のフィ
ルタ等の回路に限定されるものではなく、増幅回路一般
に適用できる。If the feedback configuration is not adopted, the output of the differential amplifier circuit at the input stage that does not output the bias current has an opposite phase to the output side of the bias current in the operating state. What is necessary is just to supply the current value Ia to the dummy load circuit via the phase inversion circuit so that the current value becomes the same as the phase of the current. Therefore, the present invention is not limited to the above-described circuits such as filters, but can be applied to amplifier circuits in general.
［発明の効果］ 以上の説明から理解できるように、この発明にあって
は、等価のダミー負荷回路を設け、入力側の電流出力ア
ンプの差動増幅回路のバイアス電流出力側と対をなす出
力のトランジスタからバイアス電流出力側の電流と同じ
量の電流を出力電流として取出すことにより、次段増幅
段の入力が差動増幅になっているので、これの出力側ト
ランジスタとは独立にこれの入力トランジスタに対応さ
せた電流，電圧のバイアス条件を設定でき、かつ、これ
の入力トランジスタと等価の動作をさせることができ
る。その結果、それぞれの位相出力トランジスタの出力
電流をバランスさせることができるので、入力段の差動
増幅回路はバランス状態で動作し、オフセットが発生し
ないで済む。しかも、等価ダミー回路は、増幅段の入力
トランジスタと実質的に同じ回路状態にあるので、温度
補償が向上し、製造上のばらつきも抑えられる。[Effects of the Invention] As can be understood from the above description, in the present invention, an equivalent dummy load circuit is provided, and an output paired with the bias current output side of the differential amplifier circuit of the current output amplifier on the input side is provided. By taking out the same amount of current as the bias current output side current from the transistor as the output current, the input of the next amplification stage is differential amplification, so this input is independent of the output side transistor. Current and voltage bias conditions corresponding to the transistors can be set, and operations equivalent to those of the input transistors can be performed. As a result, the output currents of the respective phase output transistors can be balanced, so that the differential amplifier circuit in the input stage operates in a balanced state, and no offset occurs. In addition, since the equivalent dummy circuit has substantially the same circuit state as the input transistor of the amplification stage, the temperature compensation is improved, and the variation in manufacturing is suppressed.
第１図は、この発明のオフセットキャンセル回路を適用
したローパスフィルタ（LPF）の一実施例のブロック
図、第２図は、従来のオフセットを低減させた回路のブ
ロック図である。 １……LPF、２……積分回路、 ３……可変Gmアンプ、４……積分用コンデンサ、 ５……バッファアンプ、６……差動増幅回路、 ７……レベルシフト回路、８……ダミー負荷回路、 ９……バイアス回路。FIG. 1 is a block diagram of an embodiment of a low-pass filter (LPF) to which an offset canceling circuit according to the present invention is applied, and FIG. 2 is a block diagram of a conventional circuit with reduced offset. 1 ... LPF, 2 ... Integrating circuit, 3 ... Variable Gm amplifier, 4 ... Integrating capacitor, 5 ... Buffer amplifier, 6 ... Differential amplifier circuit, 7 ... Level shift circuit, 8 ... Dummy Load circuit 9 Bias circuit.
Claims (1)
力段に設けられ、次段増幅器として前記電流出力増幅器
からバイアス電流を受ける増幅器を有する増幅回路にお
いて、前記差動増幅回路を一対の出力を発生する第１の
差動増幅回路とし、前記次段増幅器の入力回路を一方の
トランジスタに入力信号を受け、他方のトランジスタか
ら出力を取り出す第２の差動増幅回路とし、前記第２の
差動増幅回路の前記バイアス電流が供給される前記一方
のトランジスタのバイアス関係と等価のバイアス関係で
かつ入力電流と出力電流との関係が前記一方のトランジ
スタと実質的に等価となる等価ダミー回路を設け、前記
電流出力増幅器は、前記第１の差動増幅回路の一対の出
力に対応する一対の電流をそれぞれ出力するものであっ
て、これら一対の電流の一方から前記一方のトランジス
タに前記バイアス電流を供給し、前記一対の電流の他方
から前記等価ダミー回路に前記バイアス電流と実質的に
等しい電流を入力電流として供給することにより前記バ
イアス電流の供給によるオフセットをキャンセルするこ
とを特徴とするオフセットキャンセル回路。A current output amplifier having a differential amplifier circuit is provided at an input stage, and an amplifier circuit which receives a bias current from the current output amplifier as a next-stage amplifier is provided. And the input circuit of the next-stage amplifier is a second differential amplifier circuit that receives an input signal from one transistor and extracts an output from the other transistor, and the second differential amplifier circuit An equivalent dummy circuit having a bias relationship equivalent to the bias relationship of the one transistor to which the bias current of the dynamic amplifier circuit is supplied and having a relationship between an input current and an output current substantially equivalent to the one transistor; , The current output amplifier outputs a pair of currents corresponding to a pair of outputs of the first differential amplifier circuit, respectively. Supplying the bias current from one of the currents to the one transistor, and supplying a current substantially equal to the bias current to the equivalent dummy circuit as an input current from the other of the pair of currents as the input current. An offset canceling circuit for canceling an offset caused by the offset.
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