JPH02298059A - Lead frame for semiconductor element use - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000012212 insulator Substances 0.000 claims abstract description 10
- 239000011347 resin Substances 0.000 claims description 6
- 229920005989 resin Polymers 0.000 claims description 6
- 238000007789 sealing Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 12
- 239000011889 copper foil Substances 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 10
- 239000000853 adhesive Substances 0.000 abstract description 4
- 230000001070 adhesive effect Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- FBAFATDZDUQKNH-UHFFFAOYSA-M iron chloride Chemical compound [Cl-].[Fe] FBAFATDZDUQKNH-UHFFFAOYSA-M 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体チップの樹脂封土用リードフレームに
関し、特に、多数のピンを備えた半導体チップ組立用リ
ードフレームに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a lead frame for resin sealing of a semiconductor chip, and more particularly to a lead frame for assembling a semiconductor chip provided with a large number of pins.
［従来の技術］
従来、第５図に示すように半導体チップの組立用部材と
して用いられるリードフレームｏ１は、アウタリードｓ
Ｏ２、インチリ−１：部ｏ３及びダイパッド部０４から
構成されているのが一般的である。このようなリードフ
レームＱ１においては、例えばコバール２４２合金、銅
系合金などの、導電性がよく、かつ強度の大きい金属材
料を用いて、ホトエツチング法あるいはスタンピング法
などによって、アウタリード部ｏ２、インナリード部０
３及びダイパッド部０４が一体に形成されている。[Prior Art] Conventionally, as shown in FIG. 5, a lead frame o1 used as a member for assembling a semiconductor chip has an outer lead s.
O2, inch-1: It is generally composed of a section o3 and a die pad section 04. In such a lead frame Q1, the outer lead part o2 and the inner lead part are formed using a metal material with good conductivity and high strength, such as Kovar 242 alloy or a copper alloy, by a photoetching method or a stamping method. 0
3 and the die pad portion 04 are integrally formed.
これらの方法によって製造されたリードフレーム０１は
、通常インナリード部０３及びダイパッド部０４に、金
、銀等の貴金属のメッキが施されている。In the lead frame 01 manufactured by these methods, the inner lead portion 03 and the die pad portion 04 are usually plated with a noble metal such as gold or silver.
一方、近年半導体チップはそのＩ１０端子が増加する傾
向にあり、これに伴い、種々のサイズの半導体チップが
製造されている。特に電子機器においては小型・軽量化
が強く要求されており、このような要望に対応するため
に、半導体パッケージのより一層の小型化及び同一サイ
ズ内での多ビン化が行われている。このようなことから
、半導体素子用リードフレームに対しては、加工サイズ
の微細化が求められている。On the other hand, in recent years, the number of I10 terminals in semiconductor chips has been increasing, and semiconductor chips of various sizes have been manufactured accordingly. Particularly in electronic devices, there is a strong demand for smaller size and lighter weight, and in order to meet these demands, semiconductor packages are being further miniaturized and the number of bins is increased within the same size. For this reason, there is a demand for miniaturization of the processing size of lead frames for semiconductor devices.
［発明が解決しようとする課題］
ところで従来のリードフレーム０１においては、インナ
リード部０３の各インナリード０３ａ、０３ａ、 ・
・・はダイパッド部０４の方へ大きく突出するようにし
て形成さね しかもそれらの先端は自由端となっている
。したがって、ホトエツチング法及びスタンピング法に
よってこのリードフレーム０１を製造する場合には、こ
れらのインナリード０３ａが互いに他と接触することの
ないようにして形成しなければならない。しかしながら
このように形成することはきわめて困難であり、このた
めインナーリードを所定の寸法内に無制限に形成するこ
とができなく、その加工に限界が生じていた。[Problems to be Solved by the Invention] In the conventional lead frame 01, each inner lead 03a, 03a of the inner lead portion 03, ・
. . are formed so as to largely protrude toward the die pad portion 04. Moreover, their tips are free ends. Therefore, when manufacturing this lead frame 01 by the photoetching method and the stamping method, these inner leads 03a must be formed so that they do not come into contact with each other. However, it is extremely difficult to form the inner leads in this manner, and therefore, the inner leads cannot be formed without limit within a predetermined dimension, and there are limits to their processing.
その上、前述の多ピン化の要求に応えようとすると、各
インナリード０３ａ間の間隔を小さくしなければならな
いばかりでなく、インナリード０３ａの線も細くしなけ
ればならない。このため、リードフレーム０１の製造が
より一層難しくなる。Moreover, in order to meet the above-mentioned demand for a higher number of pins, not only the distance between the inner leads 03a must be made smaller, but also the lines of the inner leads 03a must be made thinner. This makes manufacturing the lead frame 01 even more difficult.
また仮により多くのインナリード０３ａが形成されたリ
ードフレーム０１を製造することができたとしても、
リードフレーム０１を輸送したり、取り扱っているうち
にインナリード０３ａが曲がって互いに接触してしまい
、信頼性が損なわれる。Furthermore, even if it were possible to manufacture a lead frame 01 in which more inner leads 03a were formed,
While the lead frame 01 is being transported or handled, the inner leads 03a are bent and come into contact with each other, resulting in loss of reliability.
この接触を防止するために、従来は第５図に示すような
テーピング０５を行ってリードフレーム０３ａを固定し
、その強度を上げるようにしているが、そのテーピング
作業のための余計な労力が必要となっている。In order to prevent this contact, conventionally the lead frame 03a is fixed by taping 05 as shown in Fig. 5 to increase its strength, but this taping requires extra labor. It becomes.
一方、半導体パッケージを製造するため隠 インナリー
ド部０３とダイパッド部０４上の半導体チップの電極（
パッド）とをワイヤによって連結するワイヤーボンディ
ングが行われる。しかし、前述のように一定の範囲内に
形成可能なインナリードの数に限界があるので、チップ
を多ビン化するには、インナリード形成部分の範囲を大
きくする必要があるが、その範囲を大きくすると、イン
ナリード部０３とダイパッド部０４との距離が大きくな
ってしまう。このため、必然的にワイヤの長さも長くな
って、檎脂封止時にワイヤどうしが接触してしまう、し
たがって、この方法によっても、依然としてチップの多
ビン化に十分対応することができない。On the other hand, in order to manufacture a semiconductor package, the electrodes of the semiconductor chip on the hidden inner lead part 03 and die pad part 04 (
Wire bonding is performed to connect the pads with wires. However, as mentioned above, there is a limit to the number of inner leads that can be formed within a certain range, so in order to make a chip with multiple bins, it is necessary to enlarge the range of the inner lead forming part. If it is made larger, the distance between the inner lead portion 03 and the die pad portion 04 will become larger. For this reason, the length of the wires inevitably becomes long, and the wires come into contact with each other during sealing with resin. Therefore, even with this method, it is still not possible to sufficiently cope with the increase in the number of chip bins.
本発明は、このような問題に鑑みてなされたものであり
、チップの超多ビン化に十分対応するために、加工サイ
ズの微細化を簡単にできるようにするとともに、信頼性
を向上することのできる半導体素子用リードフレームを
提供することを目的とする。The present invention has been made in view of these problems, and in order to fully cope with the ultra-large number of chip bins, it is an object of the present invention to easily miniaturize the processing size and improve reliability. The purpose of the present invention is to provide a lead frame for a semiconductor element that can be used in a semiconductor device.
［課題を解決するための手段］
前述の課題を解決するために、本発明は、ダイパッド接
続用リードが形成されているアウターリード部と、半導
体チップを支持する、絶縁体から成るダイパッド部とを
別体に形成している。 更に前記ダイパッドの絶縁体
上にインナリードを形成しているとともに、前記ダイパ
ッド接続用リードと前記インナリードとが電気的に接続
されるようにして、前記アウターリード部に前記ダイパ
ッド部を接合していることを特徴としている。[Means for Solving the Problems] In order to solve the above-mentioned problems, the present invention provides an outer lead portion in which die pad connection leads are formed, and a die pad portion made of an insulator that supports a semiconductor chip. It is formed separately. Further, an inner lead is formed on the insulator of the die pad, and the die pad portion is joined to the outer lead portion so that the die pad connecting lead and the inner lead are electrically connected. It is characterized by the presence of
［作用］
このように構成された本発明の半導体素子用リードフレ
ームにおいては、互いに別体に形成されたアウターリー
ド部とダイパッド部とによって構成されるので、アウタ
ーリード部は小型かつ多ビン化される半導体チップを支
持するダイパッド部に直接関係なく形成することができ
るようになる。[Function] The lead frame for a semiconductor element of the present invention configured as described above is composed of an outer lead portion and a die pad portion that are formed separately from each other, so that the outer lead portion can be made small and have a large number of bins. It is now possible to form the die pad portion without being directly related to the die pad portion that supports the semiconductor chip.
すなわち、アウターリード部のリードは比較的粗い密度
で形成することができる。一方、ダイパッド部に接続さ
れるインナリードは、ダイパッド部の絶縁体に形成され
るので、インナリードは互いに他のインナリードと接触
するようなことはなくなる。したがって、インナリード
の微細なパターンを形成することができるようになる。That is, the leads of the outer lead portion can be formed with a relatively coarse density. On the other hand, since the inner leads connected to the die pad section are formed on the insulator of the die pad section, the inner leads do not come into contact with other inner leads. Therefore, it becomes possible to form a fine pattern of inner leads.
［実施例］ 図面を用いて本発明の詳細な説明する。[Example] The present invention will be explained in detail using the drawings.
第１図（Ａ）、 （Ｂ）、 （Ｃ）は本発明にかか
る半導体素子用リードフレームの一実施例を示す平面図
であり、第２図（Ａ）、 （Ｂ）、 （Ｃ）は第１
図におけるＩＩＡ−１１Ａ線、ＩＩＢ−ＩＩＢ線、 ■
Ｃ−■線Ｃに沿う断面図である。FIGS. 1(A), (B), and (C) are plan views showing one embodiment of a lead frame for a semiconductor element according to the present invention, and FIGS. 2(A), (B), and (C) are 1st
IIA-11A line, IIB-IIB line in the figure, ■
It is a sectional view along C-■ line C.
第１図に示すように、半導体素子用リードフレーム１は
アウタリード部２とダイパッド部３とから構成されてい
る。これらアウタリード部２とダイパッド部３とは、同
図（Ａ）および（Ｂ）に示すように、製造段階において
は互いに別体に形成される。As shown in FIG. 1, a lead frame 1 for a semiconductor element is composed of an outer lead section 2 and a die pad section 3. As shown in FIG. The outer lead portion 2 and the die pad portion 3 are formed separately from each other in the manufacturing stage, as shown in FIGS.
アウターリード部２には、複数のダイパッド接続用リー
ド２ａ、２ａ、 ・・・が中心部に向かって延長形成
されている。その場合、 リード２ａ、２ａ。In the outer lead portion 2, a plurality of die pad connection leads 2a, 2a, . . . are formed extending toward the center. In that case, leads 2a, 2a.
・・・は比較的粗く形成されている。... is formed relatively roughly.
このアウターリード部２の材料としては、例えば板厚２
００μｍの銅板ｆＭＦ ２０２三菱型機（株）製）が用
いられる。そして、アウターリード部２を製造するにあ
たって、この銅板を３００１の大きさの正方形に裁断し
、裁断した銅板をトリクレン脱脂後塩酸にて脱錆処理し
、更に水洗および乾燥させた後、０ＦＰＲ・８００（４
０ｃｐ）をディップ方式にてレジストコーティング（膜
厚４μｍ）を行う。次いで、所定のパターンが形成され
たフォトマスクを用いて露光・現像・ボストベーキング
を行い、更に塩化鉄にてエツチングを行って、所定のパ
ターン形状を形成する。その後、アセトンにて剥離を行
う。The material of this outer lead portion 2 may be, for example, a plate with a thickness of 2
A 00 μm copper plate fMF 202 (manufactured by Mitsubishi Machinery Co., Ltd.) is used. In order to manufacture the outer lead part 2, this copper plate is cut into squares with a size of 3001, and the cut copper plate is degreased with trichlene, derusted with hydrochloric acid, further washed with water and dried, and then 0FPR・800. (4
Resist coating (film thickness: 4 μm) is applied using a dip method. Next, exposure, development, and post baking are performed using a photomask on which a predetermined pattern has been formed, and further etching is performed using iron chloride to form a predetermined pattern shape. After that, peeling is performed with acetone.
一方ダイパッド部３には、図示しない半導体チップに接
続される複数のインナーリード３ａ、３ａ、・・・が形
成されている。このダイパッド部３は、例えば絶縁体で
ある厚さ２５μｍのポリイミドフィルム３ｂに１．厚さ
１８μｍの銅箔３ｃを両面ラミネートして形成されてい
る。その場合、ワイヤボンディング時に１５０℃〜２５
０℃に加熱されることを考慮して、フィルム３ｂと銅箔
３ｃとの間には、上記温度に耐え得る接着剤を使用する
か、または接着剤を用いないようにすることが肝要であ
る。On the other hand, a plurality of inner leads 3a, 3a, . . . are formed in the die pad portion 3 to be connected to a semiconductor chip (not shown). This die pad portion 3 is made of, for example, a 25 μm thick polyimide film 3b which is an insulator. It is formed by laminating copper foil 3c with a thickness of 18 μm on both sides. In that case, 150℃~25℃ during wire bonding.
Considering that the film 3b and the copper foil 3c will be heated to 0°C, it is important to use an adhesive that can withstand the above temperature, or to avoid using an adhesive between the film 3b and the copper foil 3c. .
またダイパッド部３を両面鋼箔３ｃフイルムで形成する
ことにより、アウターリード部２とダイパッド部３との
熱膨張係数をマツチングすることができるようになる。Furthermore, by forming the die pad section 3 with a double-sided steel foil 3c film, it becomes possible to match the thermal expansion coefficients of the outer lead section 2 and the die pad section 3.
ダイパッド部３を製造するにあたっては、グイボンディ
ング部及びインナーリードボンディング用の銅箔部を形
成するような所定のパターンが形成されているフォトマ
スクを準備する。そして、このフォトマスクを用いて前
述のアウターリード部２の製造と同様の方法により、ダ
イパッド部３を製造する。In manufacturing the die pad section 3, a photomask is prepared in which a predetermined pattern is formed to form a wire bonding section and a copper foil section for inner lead bonding. Then, using this photomask, the die pad section 3 is manufactured by a method similar to that for manufacturing the outer lead section 2 described above.
次に、このようにして形成されたダイパッド部３をアウ
ターリード部２のダイパッド取付部２ａ的太き（とるこ
とができるようになる。この結果、接続用リード２ａを
比較的粗い間隔でしかも多数形成することが可能となる
。その上、リード２ａの自由端側は半導体チップの接続
ビンに直接接続されなく、単にダイパッド部３に形成さ
れているインナリード３ａに接続されるだけであるので
、リード２ａの突出長さをそれほど大きく設定する必要
はない。したがって、接続用リード２ａは強度が大きく
なってそれほど撓まなくなるので、 リード２Ａを数多
く形成しても、リード２ａどうしが互いに接触するよう
なことはほとんどない。Next, the die pad portion 3 formed in this manner can be made as thick as the die pad mounting portion 2a of the outer lead portion 2. As a result, the connecting leads 2a can be arranged at relatively coarse intervals and in large numbers. Moreover, the free end side of the lead 2a is not directly connected to the connection pin of the semiconductor chip, but is simply connected to the inner lead 3a formed on the die pad portion 3. It is not necessary to set the protruding length of the leads 2a so large. Therefore, the connecting leads 2a have increased strength and do not bend as much, so even if a large number of leads 2A are formed, the leads 2a do not come into contact with each other. There are almost no such things.
一方ダイパッド部３においては、インナリード３ａがポ
リイミドフィルム３ｂ上に形成されるので、多数のイン
ナリード３ａが形成されても、インナリード３ａどうし
が互いに接触するようなことはない。したがって、フィ
ルム３ｂ上に微細なパターンを形成することにより、多
数のインナリード３ａを形成することができるようにな
る。On the other hand, in the die pad section 3, the inner leads 3a are formed on the polyimide film 3b, so even if a large number of inner leads 3a are formed, the inner leads 3a do not come into contact with each other. Therefore, by forming a fine pattern on the film 3b, a large number of inner leads 3a can be formed.
なお、前述の実施例では、ダイパッド部３がフィルム３
ｂの両面に銅箔３ｃをラミネートするものとしているが
、本発明はこれに限定されることはなく、例えば第３図
に示すようにフィルム３ｂの上面のみに銅箔３ｃをラミ
ネートするようにすることもできる。また第４図に示す
ように、フィルム３ｂの両面に銅箔３ｃをラミネートし
、裏側の銅箔３Ｃにハーフエツチングを施して、封止用
尾樹脂との密着性を向上させるための手段３ｄを形成す
ることにより、樹脂封止を確実にすることが可能となる
。In addition, in the above-mentioned embodiment, the die pad section 3 is connected to the film 3.
Although the copper foil 3c is laminated on both sides of the film 3b, the present invention is not limited to this. For example, as shown in FIG. 3, the copper foil 3c may be laminated only on the upper surface of the film 3b. You can also do that. Further, as shown in FIG. 4, a means 3d is provided by laminating copper foil 3c on both sides of the film 3b and half-etching the copper foil 3C on the back side to improve the adhesion with the sealing resin. By forming this, resin sealing can be ensured.
（発明の効果）
以上の説明から明らかなように、本発明によれば、アウ
タリード部とダイパッド部とを別体にして形成するとと
もに５ ダイパッド部においてインナリードを絶縁体上
に形成しているので、インナリードどうしが互いに接触
するようなことはなくなる。したがって、従来において
加工限界を生じせしめていた問題が解決されるので、イ
ンナリードの微細なパターンを形成することが可能とな
る。(Effects of the Invention) As is clear from the above description, according to the present invention, the outer lead portion and the die pad portion are formed separately, and the inner lead is formed on the insulator in the die pad portion. , the inner leads no longer come into contact with each other. Therefore, the problems that conventionally caused processing limitations are solved, and it becomes possible to form fine patterns of inner leads.
この結果、半導体チップの多ビン化に十分かつ確実に対
応することができるようになる。As a result, it becomes possible to sufficiently and reliably cope with the increase in the number of semiconductor chips.
に導電性接着剤を用いて接合する。その場合、ダイパッ
ド部３の銅箔３ｃからなる導電部、すなわちインナリー
ド３ａとアウターリード部２の対応する接続用リード２
ａとが重ね合わさ江 互いに電気的に接続されるように
する。また、熱圧着やスポット溶接のような方法でも良
い。using conductive adhesive. In that case, the conductive part made of the copper foil 3c of the die pad part 3, that is, the inner lead 3a and the corresponding connection lead 2 of the outer lead part 2.
A and E are overlapped so that they are electrically connected to each other. Alternatively, methods such as thermocompression bonding or spot welding may be used.
このようにして、半導体素子用リードフレーム１が形成
される。In this way, the lead frame 1 for a semiconductor element is formed.
そしてこのリードフレーム１のダイパッド部３に半導体
チップを支持し、その半導体チップの電気接続部である
ビンとインナリード３ａとを接続した後、樹脂封止する
ことにより、例えばＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）を形成することができる。A semiconductor chip is supported on the die pad portion 3 of this lead frame 1, and after connecting the inner leads 3a to the vias which are the electrical connection portions of the semiconductor chip, resin sealing is performed to form, for example, a QFP (Quad Flat
Package) can be formed.
このように構成されたリードフレーム１は、その製造段
階では、アウターリード部２とダイパッド部３とが別体
に形成されているので、アウターリード部２とダイパッ
ド部３との間隔を適宜設定することができる。したがっ
て５．アウターリード部２の接続用リード２ａが形成さ
れる領域を比較In the lead frame 1 configured as described above, the outer lead part 2 and the die pad part 3 are formed separately at the manufacturing stage, so the interval between the outer lead part 2 and the die pad part 3 is set appropriately. be able to. Therefore, 5. Compare the area where the connection lead 2a of the outer lead part 2 is formed
第１図は本発明にかかる半導体素子用リードフレームの
一実施例を示す平面鳳 第２図はそのリードフレームの
断面図、第３図は本発明に用いられるダイパッド部の他
の実施例を示す断面図、第４図はダイパッド部の更に他
の実施例を示す断面又 第５図は従来の半導体素子用リ
ードフレームを示す図である。
１・・・半導体素子用リードフレーム、２・・・アウタ
リード脈 ３・・・ダイパッドｌ［３ａ・・・インナー
リード、３ｂ・・・ポリイミドフィルム
特許出願人 大日本印刷株式会社代理人弁理士
青 木 健 二（外５名）
第３図 第４図
第５図
（Ａ）FIG. 1 is a plan view showing one embodiment of a lead frame for a semiconductor element according to the present invention. FIG. 2 is a sectional view of the lead frame, and FIG. 3 is a plan view showing another embodiment of a die pad portion used in the present invention. FIG. 4 is a cross-sectional view showing still another embodiment of the die pad portion, and FIG. 5 is a view showing a conventional lead frame for a semiconductor element. 1...Lead frame for semiconductor elements, 2...Outer lead vein 3...Die pad l [3a...Inner lead, 3b...Polyimide film Patent applicant Dainippon Printing Co., Ltd. Representative Patent Attorney Aoki Kenji (5 others) Figure 3 Figure 4 Figure 5 (A)
Claims (4)
ーリード部と、半導体チップを支持する、絶縁体から成
るダイパッド部とが別体に形成された半導体素子用リー
ドフレームであつて、 更に前記ダイパッドの絶縁体上にインナリードが形成さ
れているとともに、前記ダイパッド接続用リードと前記
インナリードとが電気的に接続されるようにして、前記
アウターリード部に前記ダイパッド部が接合されている
ことを特徴とする半導体素子用リードフレーム。(1) A lead frame for a semiconductor element in which an outer lead part on which a lead for connecting a die pad is formed and a die pad part made of an insulator that supports a semiconductor chip are formed separately, further comprising: An inner lead is formed on an insulator, and the die pad part is joined to the outer lead part so that the die pad connection lead and the inner lead are electrically connected. Lead frame for semiconductor devices.
されていることを特徴とする請求項１記載の半導体素子
用リードフレーム。(2) The lead frame for a semiconductor element according to claim 1, wherein the die pad portion has a two-layer structure of a conductor and an insulator.
構造とされていることを特徴とする請求項１記載の半導
体素子用リードフレーム。(3) The lead frame for a semiconductor element according to claim 1, wherein the die pad portion has a three-layer structure of a conductor, an insulator, and a conductor.
用樹脂との密着性を向上させるための手段が形成されて
いることを特徴とする請求項３記載の半導体素子用リー
ドフレーム。(4) The lead frame for a semiconductor element according to claim 3, wherein means for improving adhesion with a sealing resin is formed on the conductor disposed on the back surface of the die pad portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11943889A JPH02298059A (en) | 1989-05-12 | 1989-05-12 | Lead frame for semiconductor element use |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11943889A JPH02298059A (en) | 1989-05-12 | 1989-05-12 | Lead frame for semiconductor element use |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02298059A true JPH02298059A (en) | 1990-12-10 |
Family
ID=14761422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11943889A Pending JPH02298059A (en) | 1989-05-12 | 1989-05-12 | Lead frame for semiconductor element use |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02298059A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04352463A (en) * | 1991-05-30 | 1992-12-07 | Mitsui High Tec Inc | Lead frame and semiconductor device using same |
-
1989
- 1989-05-12 JP JP11943889A patent/JPH02298059A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04352463A (en) * | 1991-05-30 | 1992-12-07 | Mitsui High Tec Inc | Lead frame and semiconductor device using same |
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