JPH0229041A - Digital transmission relay system - Google Patents
Digital transmission relay systemInfo
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- JPH0229041A JPH0229041A JP63179799A JP17979988A JPH0229041A JP H0229041 A JPH0229041 A JP H0229041A JP 63179799 A JP63179799 A JP 63179799A JP 17979988 A JP17979988 A JP 17979988A JP H0229041 A JPH0229041 A JP H0229041A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信のディジタル伝送中継方式に利用
する。特に、ＣＭ Ｉ ＣＲＶ （Ｃｏｄｅｄ ｒｒＦ
ａｒｋｉｎｖｅｒｓｉｏｎ ｃｏｄｉｎｇ ｒｕｌｅ
ｖｉｏｌａｔｉｏｎ）多重伝送中継方式に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is applied to a digital transmission relay system for data communication. In particular, CM I CRV (Coded rrF
archinversion coding rule
(violation) This relates to a multiplex transmission relay system.
本発明はディジタル伝送中継方式において、主信号であ
るＣＭＩ符号データを復号化せずに挿入すべき多重デー
タをＣＲＶ多重することにより、
全中継区間の回線の符号誤りを検出できるようにしたも
のである。The present invention is a digital transmission relay system in which code errors in lines in all relay sections can be detected by performing CRV multiplexing of multiplexed data to be inserted without decoding CMI code data, which is the main signal. be.
第２図は従来例のディジタル伝送中継装置のブロック構
成図である。FIG. 2 is a block diagram of a conventional digital transmission repeater.
ＣＭＩ符号は、クロック速度ｆ。の２値符号をマーク時
は「１１」、「００」に交互に変換し、スペース時は「
１０」または「０１」に変換し、クロック速度が２ｆｏ
の符号系列に変換するものである。The CMI code has a clock speed f. When marking the binary code, convert it to "11" and "00" alternately, and when marking a space, convert it to "11" and "00" alternately.
10" or "01" and the clock speed is 2fo
The code sequence is converted to the following code sequence.
ＣＭＩ符号のＣＲＶ多重は、ＣＭＩ符号の変換則違反に
よる多重方式でＣＭＩ符号のスペースは「１０」を「０
１」にまた「０１」の場合は「１０」に変換し出力する
。またマークは「１１」、「００」の交互に出力するか
わりに「１１」または「００」の連続によりＣＲＶ信号
として多重する。ＣＲＶ信号による多重はフレーム構成
をとりＣＭＩ符号のＣＲＶ検出後フレーム同期をとるこ
とによりＣＲＶ多重タイムスロットが判定でき多重デー
タの分離が行え、符号誤りによるものかの区別ができる
。したがってＣＲＶ多重タイムスロット以外のタイムス
ロットにＣＭＩ符号則違反が検出された場合は符号誤り
として回線の品質が監視できる。CRV multiplexing of CMI codes is a multiplexing method that violates the conversion rules of CMI codes, and the space of CMI codes is changed from "10" to "0".
If it is "01", it is converted to "10" and output. Also, instead of outputting marks "11" and "00" alternately, a series of "11" or "00" is multiplexed as a CRV signal. Multiplexing using a CRV signal takes a frame configuration, and by performing frame synchronization after detecting the CRV of the CMI code, the CRV multiplex time slot can be determined, multiplexed data can be separated, and it is possible to distinguish whether the data is due to a code error. Therefore, if a violation of the CMI coding rule is detected in a time slot other than the CRV multiplex time slot, the line quality can be monitored as a code error.
従来、ディジタル伝送中継方式は、中継器の監視制御信
号等を伝送する場合に、ＣＭＩＣＲＶ多重で伝送する方
式が用いられており、ＣＲＶの多重信号はフレーム構成
をとり各中継器ごとにタイムスロットが割り当てられ、
中継器にて該当タイムスロットにて多重分離を行い端局
にてＣＭＩＣＲＶ多重フレームを検出することにより中
継器からの多重データが分離する方式が取られている。Conventionally, in the digital transmission relay method, when transmitting repeater monitoring control signals, etc., a method of transmitting by CMICRV multiplexing has been used, and the CRV multiplexed signal has a frame structure and has a time slot for each repeater. assigned,
A method is adopted in which the multiplexed data from the repeater is separated by demultiplexing in the corresponding time slot at the repeater and detecting the CMICRV multiplexed frame at the terminal station.
また第２図に示すように、中継器はＣＭＩ符号データ１
１を復号しＣＲＶ信号ｌ、を検出し副信号の多重フレー
ム同期をとり分離データ１６を分離している。中継器で
挿入する多重データ１５は多重フレーム上の該当する多
重タイムスロットに多重されＣＭＩ符号化回路１４にて
ＣＲＶ多重され端局側へ伝送される。Also, as shown in FIG. 2, the repeater uses CMI code data 1
1 is decoded, CRV signal 1 is detected, sub-signal multiple frame synchronization is established, and separated data 16 is separated. The multiplexed data 15 inserted by the repeater is multiplexed into the corresponding multiplex time slots on the multiplexed frame, CRV-multiplexed by the CMI encoding circuit 14, and transmitted to the terminal station side.
しかし、このような従来例のディジタル中継伝送方式で
は、中継器にＣＭＩ符号の復号をし、新たにＣＭＩ符号
化を行い、このときにＣＲＶ多重を行っているために、
端局にてＣＭＩ符号則違反による伝送路の符号誤り検出
は端局の前の最後の区間の誤り検出は可能であるが全区
間を通じての符号誤り検出はできない欠点があった。However, in such conventional digital relay transmission systems, the repeater decodes the CMI code, performs new CMI encoding, and performs CRV multiplexing at this time.
Detection of code errors on a transmission line due to violation of the CMI code rule at a terminal station has the disadvantage that although it is possible to detect errors in the last section before the terminal station, it is not possible to detect code errors throughout the entire section.
本発明は上記の欠点を解決するもので、全中継区間の回
線の符号誤りを検出できるディジタル伝送中継方式を提
供することを目的とする。The present invention solves the above-mentioned drawbacks, and aims to provide a digital transmission relay system capable of detecting line code errors in all relay sections.
本発明は、ディジタル伝送中継方式において、入力する
多重データ、ＣＭＩ復号データ、符号則違反検出信号お
よび多重タイムスロット信号に基づいて反転指定信号を
出力する論理回路と、この反転指定信号に基づいて入力
するＣＭＩ符号データを反転または非反転して多重する
反転手段とを備えたことを特徴とする。The present invention provides a logic circuit that outputs an inversion designation signal based on input multiplexed data, CMI decoded data, a coding rule violation detection signal, and a multiplex time slot signal in a digital transmission relay system, and a logic circuit that outputs an inversion designation signal based on the inversion designation signal. and inverting means for inverting or non-inverting and multiplexing CMI code data.
論理回路は入力する多重データ、ＣＭＩ復号データ、符
号則違反検出信号および多重タイムスロット信号に基づ
いて符号則違反させる多重タイムスロットに反転指定信
号を出力する。反転手段はこの反転指定信号に基づいて
ＣＭＩ符号データの多重タイムスロットの信号を反転ま
たは非反転して多重データを多重する。以上の動作によ
り全中継区間の回線の符号誤りを検出できる。The logic circuit outputs an inversion designation signal to the multiple time slot in which the code rule is violated based on the input multiplex data, CMI decoded data, code rule violation detection signal, and multiple time slot signal. The inverting means inverts or non-inverts the signals of multiple time slots of CMI code data based on this inversion designation signal to multiplex multiple data. By the above operation, code errors in lines in all relay sections can be detected.
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例ディジタル伝送中継装置のブロック
構成図である。第１図において、ディジタル伝送中継装
置は、ＣＭＩ符号データを入力する入力端子１と、入力
端子１からＣＭＩ符号データ１、を入力し復号してＣＭ
Ｉ復号データ１３を出力するＣＭＩ復号化手段としてＣ
ＭＩ同期回路３およびＣＭＩ復号化回路２と、このＣＭ
工符号データ１１の符号則違反を検出し符号則違反検出
信号（以下、ＣＲＶ信号という。）１４を出力する検出
手段としてＣＭＩ同期回路３およびＣＲＶ検出回路４と
、このＣＲＶ信号１．に基づいて多重タイムスロット信
号１７および分離タイムスロット信号１８を出力する多
重フレーム同期回路５と、ＣＲＶ信号１４および分離タ
イムスロット信号１８に基づいて分離データｉ６を出力
する分離回路６と、分離データ１６を外部に出力する出
力端子８と、外部から多重データを入力する入力端子９
と、ＣＲＶ多重したＣＭＩ信号データ１２を外部に出力
する出力端子１３とを備える。Embodiments of the present invention will be described with reference to the drawings. 1st
The figure is a block diagram of a digital transmission repeater according to an embodiment of the present invention. In FIG. 1, the digital transmission relay device has an input terminal 1 for inputting CMI code data, and inputs CMI code data 1 from input terminal 1, decodes it, and converts it to CM
C as a CMI decoding means that outputs I decoded data 13.
MI synchronization circuit 3, CMI decoding circuit 2, and this CM
A CMI synchronization circuit 3 and a CRV detection circuit 4 serve as detection means for detecting a violation of the coding rule in the engineering code data 11 and outputting a coding rule violation detection signal (hereinafter referred to as a CRV signal) 14, and the CRV signal 1. a multiplex frame synchronization circuit 5 that outputs a multiplexed time slot signal 17 and a separated time slot signal 18 based on the CRV signal 14 and a separated time slot signal 18; a separation circuit 6 that outputs separated data i6 based on the CRV signal 14 and the separated time slot signal 18; an output terminal 8 that outputs the data to the outside, and an input terminal 9 that inputs multiplexed data from the outside.
and an output terminal 13 for outputting the CRV multiplexed CMI signal data 12 to the outside.
ここで本発明の特徴とするところは、入力端子９から入
力する多重データ１５、ＣＭ■復号データｉ３ 、ＣＲ
Ｖ検出信号１４および多重タイムスロット信号１７に基
づいて反転指定信号１ｇを出力する論理回路１０と、反
転指定信号ｌ、に基づいてＣＭＩ符号データ１１を反転
または非反転して多重してＣＭＩ信号データ１□を出力
端子１３に与える反転手段として遅延回路１１および反
転回路１２とを備えたことにある。Here, the features of the present invention are that the multiplexed data 15 input from the input terminal 9, CM■ decoded data i3, CR
A logic circuit 10 that outputs an inversion designation signal 1g based on the V detection signal 14 and the multiple time slot signal 17, and a logic circuit 10 that outputs an inversion designation signal 1g based on the inversion designation signal l, inverts or non-inverts the CMI code data 11 and multiplexes it to generate CMI signal data. The delay circuit 11 and the inverting circuit 12 are provided as inverting means for applying 1□ to the output terminal 13.
このような構成のディジタル伝送中継装置の動作につい
て説明する。表は本発明のディジタル伝送中継装置の論
理回路の反転または非反転の指定テーブルを示す表であ
る。ＣＭＩ符号ＩＩは、ＣＭＩ同期回路３によりＣＭｒ
同期をとりＣＭＩ復号化回路２で復号される。また、Ｃ
ＲＶ検出回路４によりＣＲＶ信号１４が検出される。Ｃ
ＲＶ信号１４に基づいて多重フレーム同期回路５でフレ
ーム同期をとり分離タイムスロット号１８および多重タ
イムスロット信号１７を区別して、それぞれ出力し、Ｃ
ＲＶ信号ｉ、および分離タイムスロット信号ｉ、に基づ
いて分離回路６は分離データ８を出力する。表に示す動
作をする論理回路１０は、ＣＭＩｔ１号化データｉ３、
ＣＲＶ検出信号ｉ１、多重データｉ５および多重タイム
スロット信号１７を入力し、反転指定信号ｌ、を反転回
路１２に出力する。また、ＣＭＩ符号データ１１は、Ｃ
ＭＩ復号回路２および論理回路１０等での遅延量と同一
になるように遅延回路１１で遅延され、反転回路１２に
て反転指定信号ｉ、に基づいて反転または非反転が行わ
れＣＭＩ符号データ１２として出力端子１３に出力され
る。The operation of the digital transmission relay device having such a configuration will be explained. The table is a table showing a designation table for inverting or non-inverting the logic circuit of the digital transmission relay device of the present invention. The CMI code II is set to CMr by the CMI synchronization circuit 3.
The data is synchronized and decoded by the CMI decoding circuit 2. Also, C
The CRV signal 14 is detected by the RV detection circuit 4. C
Based on the RV signal 14, a multiple frame synchronization circuit 5 performs frame synchronization, distinguishes the separated time slot number 18 and the multiple time slot signal 17, and outputs them respectively.
Separation circuit 6 outputs separation data 8 based on RV signal i and separation time slot signal i. The logic circuit 10 that operates as shown in the table includes CMIt1 encoded data i3,
It inputs the CRV detection signal i1, multiplexed data i5, and multiplexed time slot signal 17, and outputs an inversion designation signal l to the inverting circuit 12. Further, the CMI code data 11 is CMI code data 11
The CMI code data 12 is delayed by the delay circuit 11 so as to have the same amount of delay as the MI decoding circuit 2, the logic circuit 10, etc., and is inverted or non-inverted by the inverting circuit 12 based on the inversion designation signal i. The signal is output to the output terminal 13 as a signal.
また反転指定信号ｌ、の値Ｄｌ、が「１」のときはＣＭ
Ｉ符号データ１１は反転回路１２により反転される。ま
た、「０」のときはＣＭＩ符号データ１、は反転されず
にそのまま送り出される。表に示す「Ｄ、、−Ｉ」は１
タイムスロツト前の反転指定信号の値り、、を示し、’
Ｄ、、−ＩＪは１タイムスロツト前の反転指定信号の値
り。を反転することを示している。Moreover, when the value Dl of the inversion designation signal l is "1", the CM
I code data 11 is inverted by an inverting circuit 12. Further, when it is "0", CMI code data 1 is sent out as is without being inverted. “D,,-I” shown in the table is 1
Indicates the value of the inversion designation signal before the time slot, '
D, , -IJ is the value of the inversion designation signal one time slot before. It shows that it is reversed.
表において、ＣＲＶ信号１４の値が「１コのときはＣＲ
Ｖありを示し、「０」のときはＣＲＶなしを示す。多重
タイムスロット信号ｌ、の値が「１」のときは多重タイ
ムスロットを示し、「０」のときは非多重タイムスロッ
トを示す。In the table, when the value of CRV signal 14 is "1, CR
Indicates that V is present, and when it is "0" it indicates that CRV is not present. When the value of the multiple time slot signal l, is "1", it indicates a multiple time slot, and when the value is "0", it indicates a non-multiplex time slot.
（以下本頁余白）
〔発明の効果〕
本発明は、以上説明したように、主信号であるＣＭＩ符
号データの反転非反転のみにて中継器からの多重データ
を挿入しているため従来技術ではできなかった全中継区
間の回線の符号誤り状態を従来と同様な回路で端局にて
検出することができる優れた効果がある。(Hereinafter, the margin of this page) [Effects of the Invention] As explained above, the present invention inserts multiplexed data from the repeater only by inverting and non-inverting the CMI code data, which is the main signal, which is different from the conventional technology. This has the excellent effect of allowing the terminal station to detect the code error state of the line in all the repeating sections, which could not be detected, using a circuit similar to the conventional one.
・・・多重タイムスロット信号、１８・・・分離タイム
スロット信号、ｉ、・・・反転指定信号、１１０・・・
ＣＲＶ指定信号。...Multiple time slot signal, 18... Separate time slot signal, i, ... Inversion designation signal, 110...
CRV designation signal.
特許出願人 日本電気株式会社、１−１代理人 弁理
士 井 出 直 孝Patent applicant: NEC Corporation, 1-1 attorney: Naotaka Ide
第１図は本発明一実施例ディジタル伝送中継装置のブロ
ック構成図。
第２図は従来例のディジタル伝送中継装置のブロック構
成図。
１．９・・・入力端子、２・・・ＣＭＩ復号化回路、３
・・・ＣＭＩ同期回路、４・・・ＣＲＶ検出回路、５・
・・多重フレーム同期回路、６・・・分離回路、７・・
・多重回路、８．１３・・・出力端子、１０・・・論理
回路、１１・・・遅延回路、１２・・・反転回路、ｉ、
、ｉ□・・・ＣＭｒ符号データ、ｉ３・・・ＣＭＩ復号
データ、ｉ、・・・ＣＲＶ信号、ｉ５・・・多重データ
、ｉ６・・・分離データ、１７出力塙子
夷石例
肩 １ 圓
従来例
尾 ２ 口FIG. 1 is a block diagram of a digital transmission repeater according to an embodiment of the present invention. FIG. 2 is a block diagram of a conventional digital transmission repeater. 1.9...Input terminal, 2...CMI decoding circuit, 3
... CMI synchronization circuit, 4... CRV detection circuit, 5.
...Multiple frame synchronization circuit, 6...Separation circuit, 7...
・Multiple circuit, 8.13... Output terminal, 10... Logic circuit, 11... Delay circuit, 12... Inverting circuit, i,
, i□...CMr encoded data, i3...CMI decoded data, i,...CRV signal, i5...multiplexed data, i6...separated data, 17 outputs Conventional example tail 2 mouths
Claims (1)
ータを出力するＣＭＩ復号化手段（２、３）と、このＣ
ＭＩ符号データの符号則違反を検出し符号則違反検出信
号を出力する検出手段（３、４）と、この符号則違反検
出信号に基づいて多重タイムスロット信号を出力する多
重フレーム同期回路（５）とを備えたディジタル伝送中
継方式において、 入力する多重データ、上記ＣＭＩ復号データ、上記符号
則違反検出信号および上記多重タイムスロット信号に基
づいて反転指定信号を出力する論理回路（１０）と、 この反転指定信号に基づいて上記入力するＣＭＩ符号デ
ータを反転または非反転して多重する反転手段（１１、
１２）と を備えたことを特徴とするディジタル伝送中継方式。[Claims] 1. CMI decoding means (2, 3) that decodes input CMI code data and outputs CMI decoded data;
Detection means (3, 4) that detects a coding rule violation in MI code data and outputs a coding rule violation detection signal; and a multiplex frame synchronization circuit (5) that outputs a multiple time slot signal based on this coding rule violation detection signal. A logic circuit (10) that outputs an inversion designation signal based on input multiplexed data, the CMI decoded data, the coding rule violation detection signal, and the multiplex time slot signal; inverting means (11,
12) A digital transmission relay system comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179799A JPH0756971B2 (en) | 1988-07-18 | 1988-07-18 | Digital transmission relay system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179799A JPH0756971B2 (en) | 1988-07-18 | 1988-07-18 | Digital transmission relay system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229041A true JPH0229041A (en) | 1990-01-31 |
| JPH0756971B2 JPH0756971B2 (en) | 1995-06-14 |
Family
ID=16072097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179799A Expired - Lifetime JPH0756971B2 (en) | 1988-07-18 | 1988-07-18 | Digital transmission relay system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756971B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252633A (en) * | 1991-01-29 | 1992-09-08 | Nec Corp | Digital signal transmission system |
-
1988
- 1988-07-18 JP JP63179799A patent/JPH0756971B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252633A (en) * | 1991-01-29 | 1992-09-08 | Nec Corp | Digital signal transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756971B2 (en) | 1995-06-14 |
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