JPH0228864A - マルチプロセッサ・サブシステム - Google Patents
マルチプロセッサ・サブシステムInfo
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- JPH0228864A JPH0228864A JP1069399A JP6939989A JPH0228864A JP H0228864 A JPH0228864 A JP H0228864A JP 1069399 A JP1069399 A JP 1069399A JP 6939989 A JP6939989 A JP 6939989A JP H0228864 A JPH0228864 A JP H0228864A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
著作権の一部放棄
本特許出願におけるすべての材料は、英国、米国および
その他の国々の著作権法に基く著作権による保護に服す
る。本出願の最初の有効・ン出願日を以て、本出願の材
料は未公開の材料として保護される。
その他の国々の著作権法に基く著作権による保護に服す
る。本出願の最初の有効・ン出願日を以て、本出願の材
料は未公開の材料として保護される。
シカしながら、この材料を複写することは、特許書類あ
るいは特許開示が英国あるいはその他の国の公的な特許
出願書類あるいは記録において現れてくるものとして、
だれもがファクシミリ再生することに著作権者は異議を
唱えないという範囲内において、許可される。しかし、
その地点においては、著作権者はどのようなものである
かすべての著作権を留保する。
るいは特許開示が英国あるいはその他の国の公的な特許
出願書類あるいは記録において現れてくるものとして、
だれもがファクシミリ再生することに著作権者は異議を
唱えないという範囲内において、許可される。しかし、
その地点においては、著作権者はどのようなものである
かすべての著作権を留保する。
［産業上の利用分野］
本発明は、コンピュータ・システムおよびサブシステム
、およびコンピュータを利用したデータ処理方式に関；
ｌし、特にマルチプロセッサ・サブシステムに関し、プ
ログラム・ロート・アーキテクチャの改良に係るもので
ある。
、およびコンピュータを利用したデータ処理方式に関；
ｌし、特にマルチプロセッサ・サブシステムに関し、プ
ログラム・ロート・アーキテクチャの改良に係るもので
ある。
［従来の技術］
高速マルチプロセッサ・アーキテクチャ並列に動作する
複数のプロセッサを使用することは、これまで、非常に
高いスルーブツトを達成するための便利な方法であると
認識されてきた。
複数のプロセッサを使用することは、これまで、非常に
高いスルーブツトを達成するための便利な方法であると
認識されてきた。
このようなアーキテクチャが数多く提案されている。し
かし、このようなアーキテクチャを実際に実現すること
は非常に困難である。特に、広範囲にわたるユーザの要
求を満足し、技術進歩を取り入れることができるような
、非常に多様性のあるこの種のアーキテクチャを設計す
ることは困難である。 マルチプロセッサ・アーキテク
チャに関連する一部の問題点の概要が、雑誌Ｃｏｍｐｕ
ｔｅｒの１９８８年２月号の９ページのＤ ｕｂｏｉｓ
他著、５ｙｎｃｈｒｏｎｉｚａｔｉｏｎ 、 Ｃｏ
ｈｅｒｅｎｃｅ 、 ａｎｄ ＥｖｅｎｔＯｒｄ
ｅｒｉｎｇ ｉｎ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒｓ”
に示されている。この文献は引用することで本明細書の
一部とする。また、ディジタル信号処理のために最近提
案されたマルチプロセッサ・アーキテクチャについて、
雑誌Ｃｏｍｐｕｔｅｒの１９８８年２月号の４７ページ
、Ｌａｎｇｅ他著、′Δｎ Ｏｐｔｉｍｕｍ Ｐａｒａ
ｌｌｅｌＡｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｈｉｇｈ
−５ｐｅｅｄ Ｒｅａｌ ＴｉｍｅＤｉｇｉｔａｌ Ｓ
ｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ”に説明されている
。この文献は引用することで本明細書の一部とする。
かし、このようなアーキテクチャを実際に実現すること
は非常に困難である。特に、広範囲にわたるユーザの要
求を満足し、技術進歩を取り入れることができるような
、非常に多様性のあるこの種のアーキテクチャを設計す
ることは困難である。 マルチプロセッサ・アーキテク
チャに関連する一部の問題点の概要が、雑誌Ｃｏｍｐｕ
ｔｅｒの１９８８年２月号の９ページのＤ ｕｂｏｉｓ
他著、５ｙｎｃｈｒｏｎｉｚａｔｉｏｎ 、 Ｃｏ
ｈｅｒｅｎｃｅ 、 ａｎｄ ＥｖｅｎｔＯｒｄ
ｅｒｉｎｇ ｉｎ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒｓ”
に示されている。この文献は引用することで本明細書の
一部とする。また、ディジタル信号処理のために最近提
案されたマルチプロセッサ・アーキテクチャについて、
雑誌Ｃｏｍｐｕｔｅｒの１９８８年２月号の４７ページ
、Ｌａｎｇｅ他著、′Δｎ Ｏｐｔｉｍｕｍ Ｐａｒａ
ｌｌｅｌＡｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｈｉｇｈ
−５ｐｅｅｄ Ｒｅａｌ ＴｉｍｅＤｉｇｉｔａｌ Ｓ
ｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ”に説明されている
。この文献は引用することで本明細書の一部とする。
マイクロコーディングしたアーキテクチャ高速で柔軟な
コンピュータ・アーキテクチャを開発するための非常に
重要なツールはマイクロコディングである。詳しい説明
は、Ｊ、 ＭｉｃｋおよびＪ、 Ｂｒ１ｃｋ著、Ｂｌｔ
−５ｌｉｃｅ ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＤｅｓｉ
ｇｎ （１９８０）を参照されたい。この文献は引用
することで本明細書の一部とする。マイクロコーディン
グしたアーキテクチャは非常に柔軟であるばかりでなく
、処理速度を非常に向上できる可能性も備えている。
コンピュータ・アーキテクチャを開発するための非常に
重要なツールはマイクロコディングである。詳しい説明
は、Ｊ、 ＭｉｃｋおよびＪ、 Ｂｒ１ｃｋ著、Ｂｌｔ
−５ｌｉｃｅ ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＤｅｓｉ
ｇｎ （１９８０）を参照されたい。この文献は引用
することで本明細書の一部とする。マイクロコーディン
グしたアーキテクチャは非常に柔軟であるばかりでなく
、処理速度を非常に向上できる可能性も備えている。
マイクロコーディングしたアーキテクチャでは、個々の
インストラクションはかなり長い（たとえは、１００ビ
ツトなど）。かなり低レベルのロジックが命令をデコー
トすることにより、適切なフィールドが低レベルのデバ
イス（レジスタ・フィールドやアドレスなど）に送信さ
れるようにしている。
インストラクションはかなり長い（たとえは、１００ビ
ツトなど）。かなり低レベルのロジックが命令をデコー
トすることにより、適切なフィールドが低レベルのデバ
イス（レジスタ・フィールドやアドレスなど）に送信さ
れるようにしている。
つまり、命令フィールドのビットの総数は通常、命令の
総数のＩｏｇ２より非常に大きくなる。このため、デコ
ート操作を非常に単純化できる。マイクロコーディング
したアーキテクチャでは、アドレス演算を実行するため
と最初のレベルのデコードを実行するためにシーケンサ
を使用する。
総数のＩｏｇ２より非常に大きくなる。このため、デコ
ート操作を非常に単純化できる。マイクロコーディング
したアーキテクチャでは、アドレス演算を実行するため
と最初のレベルのデコードを実行するためにシーケンサ
を使用する。
（また、プログラム・シーケンシング（順序付け）機能
を実行するために、低レベルのロジックも使用できる。
を実行するために、低レベルのロジックも使用できる。
）シーケンサはコントロール・ストア（メモリ）から、
マイクロ命令をアクセスし、マイクロ命令のいろいろな
部分が追加デコード・ロジックに提供されたり、直接デ
バイスに渡される。１つの命令には多く、のコマンド・
フィールドが含まれる可能性があるため（フィールドは
すへて同時に実行される）、非常に短いマイクロコート
・プログラムを作成できる。
マイクロ命令をアクセスし、マイクロ命令のいろいろな
部分が追加デコード・ロジックに提供されたり、直接デ
バイスに渡される。１つの命令には多く、のコマンド・
フィールドが含まれる可能性があるため（フィールドは
すへて同時に実行される）、非常に短いマイクロコート
・プログラムを作成できる。
個々の命令は非常に低レベルで、かなり長いため、プロ
グラムを格納するのに必要な記憶空間は非常に重要であ
る。また、マイクロコート・ルーチンをロードするため
に必要なデータ転送も重要となる。
グラムを格納するのに必要な記憶空間は非常に重要であ
る。また、マイクロコート・ルーチンをロードするため
に必要なデータ転送も重要となる。
マイクロコート・オーバーレイ
プロセッサは通常、一定の量の書き込み可能コントロー
ル・ストレージ（“’ｗｃｓ”）だけしか使用できない
。したがって、−度にＷＣ３に格納しなければならない
ルーチンの数が非常に多い場合には、何らかのオーバー
レイが必要である。スタートアップ時にはマイクロコー
ドをロートするためにシリアル・ループを使用できるが
、オーバーレイをロードするためにシリアル・ループを
使用することは実際的ではない。これは、ホストがイン
ストラクションをロードできる速度が非常に遅いためで
ある（たとえば、ディスクのアクセスに応して、１つの
インストラクションをロートするのに１００フィクロ秒
から３ミリ秒がかることがある）。
ル・ストレージ（“’ｗｃｓ”）だけしか使用できない
。したがって、−度にＷＣ３に格納しなければならない
ルーチンの数が非常に多い場合には、何らかのオーバー
レイが必要である。スタートアップ時にはマイクロコー
ドをロートするためにシリアル・ループを使用できるが
、オーバーレイをロードするためにシリアル・ループを
使用することは実際的ではない。これは、ホストがイン
ストラクションをロードできる速度が非常に遅いためで
ある（たとえば、ディスクのアクセスに応して、１つの
インストラクションをロートするのに１００フィクロ秒
から３ミリ秒がかることがある）。
部のアレイ・プロセッサはマイクロコート・オーバーレ
イ機能を備えているか、これらは通常、ホストから駆動
される機能であり（ポーリング人出力やＤＭＡを使用す
る）、一般的なマイクロコート・ロート・メカニズムを
通して実現される。
イ機能を備えているか、これらは通常、ホストから駆動
される機能であり（ポーリング人出力やＤＭＡを使用す
る）、一般的なマイクロコート・ロート・メカニズムを
通して実現される。
マルチプロセッサ・システムでのオーバーレイマルチプ
ロセッサ・システムでのマイクロコードのオーバーレイ
は特に重要である。マイクロ命令・オーバーレイを高速
実行できる機能は、プロセッサ間通信を実現するための
重要な追加ツールとなる。多くのアーキテクチャ（多く
の高度な並列アーキテクチャを含む）は、マスクとスレ
ーブの関係を採用している。このような関係では、１つ
のプロセッサが別のプロセッサのプログラムを頻繁に変
更する可能性がある９オーバーレイが可能な場合には、
この操作は容易になる。
ロセッサ・システムでのマイクロコードのオーバーレイ
は特に重要である。マイクロ命令・オーバーレイを高速
実行できる機能は、プロセッサ間通信を実現するための
重要な追加ツールとなる。多くのアーキテクチャ（多く
の高度な並列アーキテクチャを含む）は、マスクとスレ
ーブの関係を採用している。このような関係では、１つ
のプロセッサが別のプロセッサのプログラムを頻繁に変
更する可能性がある９オーバーレイが可能な場合には、
この操作は容易になる。
［発明の要約］
本出願には、非常に多くの革新的教示か含まれており、
これらを第１図に示すようなシステムをもとに説明する
ものとする。
これらを第１図に示すようなシステムをもとに説明する
ものとする。
これらの革新的教示の中で、ここでは特にマルチプロセ
ッサ・サブシステムについて説明する。
ッサ・サブシステムについて説明する。
このサブシステムでは、各プロセッサは別々にマイクロ
コーディングされるため、プロセッサは同時に、非同期
的に動作できる。サブシステム構成を指定するときに、
ラインを保護し、できるだけ柔軟に指定できるようにす
るために、シリアル・ループ・インタフェースは、上位
レベル・プロセッサからすへてのコントロール・ストア
へのデータ・アクセス機能を提供する。このループの純
粋な帯域幅を最大限にするために、独立した各コントロ
ール・ストアは、シリアル／パラレル・レジスタ・バン
クを使用してこのシリアル・ラインとのインタフェース
をとる。これらのレジスタは、命令をコントロール・ス
トアにロートしたり、命令ストリームのクロックを増分
したり、あるいはできるだけ速く命令ストリームのクロ
ックを設定することができる。したがフて、このライン
の帯域幅は効率良く使用され、特定のプロセッサのコン
トロール・ストレージをアクセスするのに必要な命令の
数は非常に少なくなる。
コーディングされるため、プロセッサは同時に、非同期
的に動作できる。サブシステム構成を指定するときに、
ラインを保護し、できるだけ柔軟に指定できるようにす
るために、シリアル・ループ・インタフェースは、上位
レベル・プロセッサからすへてのコントロール・ストア
へのデータ・アクセス機能を提供する。このループの純
粋な帯域幅を最大限にするために、独立した各コントロ
ール・ストアは、シリアル／パラレル・レジスタ・バン
クを使用してこのシリアル・ラインとのインタフェース
をとる。これらのレジスタは、命令をコントロール・ス
トアにロートしたり、命令ストリームのクロックを増分
したり、あるいはできるだけ速く命令ストリームのクロ
ックを設定することができる。したがフて、このライン
の帯域幅は効率良く使用され、特定のプロセッサのコン
トロール・ストレージをアクセスするのに必要な命令の
数は非常に少なくなる。
多くの革新的教示の中で、ここでは、非常に幅の広いキ
ャッシュ・バスによりてキャッシュ・メモリに接続され
る数値処理モジュールも含めて、マルチプロセッサ・サ
ブシステムについても説明する。このプロセッサは、シ
リアル・ループまたはキャッシュ・バスを通じてプログ
ラムを受は付けることができる。マイクロ命令の並列転
送のために幅の広いキャッシュ・バスを使用すれば、マ
イクロコート・オーバーレイを高速実行できる。
ャッシュ・バスによりてキャッシュ・メモリに接続され
る数値処理モジュールも含めて、マルチプロセッサ・サ
ブシステムについても説明する。このプロセッサは、シ
リアル・ループまたはキャッシュ・バスを通じてプログ
ラムを受は付けることができる。マイクロ命令の並列転
送のために幅の広いキャッシュ・バスを使用すれば、マ
イクロコート・オーバーレイを高速実行できる。
このシステムはさらに、一部のアプリケーションでマイ
クロコードの動的ページングを実用化する。
クロコードの動的ページングを実用化する。
つまり、好適な本実施例には、マイクロコードを浮動小
数点プロセッサにロートするための方法として、２つの
方法がある。それは、ホストの制御のもとでシリアル・
ループを通してロードする方法と、制御プロセッサの制
御のもとで並列にロートする方法である。マイクロコー
トの並列ロドは、浮動小数点プロセッサで使用できる書
き込み可能なコントロール・ストレージ（”ｗｃＳｏｏ
）の量が制限されているため、非常に便利である。非常
に多くの浮動小数点プロセッサ・ルーチンを一度にＷＯ
２に格納しなければならない場合には、何らかのオーバ
ーレイが必要である。オーバーレイをロードするために
シリアル・ループを使用することは現実的でない。これ
は、ホストが命令をロードできる速度が非常に遅いため
である（たとえば、ディスク・アクセスの回数に応して
、１つの命令をロードするのに１００マイクロ秒から３
ミリ秒かかることがある）。 好適な本実施例が提供す
る並列ロード機能は、マイクロコード命令全体（現在は
１０４ビツト）を格納するために非常に幅の広いデータ
・キャッシュ・メモリを使用し、それを１サイクルで浮
動小数点プロセッサの書ぎ込みホールディング・レジス
タに転送する。その後、通常の出力ポートの方式てシリ
アル・ロートのために使用される診断シフト・レジスタ
（たとえは、ＡＭＤ ２９８１８）に転送する。これ
らのデバイスは、マイクロコート・ビットをパイプライ
ン化するために出力ポートに属している（また、出力ポ
ートは必要に応して入力ポートとしても使用できる）。
数点プロセッサにロートするための方法として、２つの
方法がある。それは、ホストの制御のもとでシリアル・
ループを通してロードする方法と、制御プロセッサの制
御のもとで並列にロートする方法である。マイクロコー
トの並列ロドは、浮動小数点プロセッサで使用できる書
き込み可能なコントロール・ストレージ（”ｗｃＳｏｏ
）の量が制限されているため、非常に便利である。非常
に多くの浮動小数点プロセッサ・ルーチンを一度にＷＯ
２に格納しなければならない場合には、何らかのオーバ
ーレイが必要である。オーバーレイをロードするために
シリアル・ループを使用することは現実的でない。これ
は、ホストが命令をロードできる速度が非常に遅いため
である（たとえば、ディスク・アクセスの回数に応して
、１つの命令をロードするのに１００マイクロ秒から３
ミリ秒かかることがある）。 好適な本実施例が提供す
る並列ロード機能は、マイクロコード命令全体（現在は
１０４ビツト）を格納するために非常に幅の広いデータ
・キャッシュ・メモリを使用し、それを１サイクルで浮
動小数点プロセッサの書ぎ込みホールディング・レジス
タに転送する。その後、通常の出力ポートの方式てシリ
アル・ロートのために使用される診断シフト・レジスタ
（たとえは、ＡＭＤ ２９８１８）に転送する。これ
らのデバイスは、マイクロコート・ビットをパイプライ
ン化するために出力ポートに属している（また、出力ポ
ートは必要に応して入力ポートとしても使用できる）。
しかし、好適な本実施例では、この機能は非常に遅いた
めに使用しない。（多くのチップが内部的にマイクロコ
ート・ビットを登録する。）つまり、これまて説明した
並列ロート経路は、シリアル／パラレル・レジスタのこ
の機能を使用することができ、速度や機能を犠牲にする
必要はない。並列ロート時間は各命令光たり約５００ナ
ノ秒であり、これはシリアル・ロート時間より大幅に改
善されている。
めに使用しない。（多くのチップが内部的にマイクロコ
ート・ビットを登録する。）つまり、これまて説明した
並列ロート経路は、シリアル／パラレル・レジスタのこ
の機能を使用することができ、速度や機能を犠牲にする
必要はない。並列ロート時間は各命令光たり約５００ナ
ノ秒であり、これはシリアル・ロート時間より大幅に改
善されている。
もう１つの重要な点は、浮動小数点プロセッサ内でのマ
イクロコートのオーバーレイを、制御プロセッサが完全
に制御することができ、ホストが制御する必要かないと
いうことである。また、マイクロコート・オーバーレイ
がまだデータ・キャッシュ・メモリに存在しない場合に
は、制御プロセッサはデータ転送プロセッサに対して、
ホスト・メモリからオーバーレイをフェッチするように
要求でとる。 好適な本実施例が提供する並列ロート帯
域幅は非常に高いため、これまで現実的でなかったＦＰ
マイクロコートの動的ベージングも、多くのアプリケー
ションで実用化できる。
イクロコートのオーバーレイを、制御プロセッサが完全
に制御することができ、ホストが制御する必要かないと
いうことである。また、マイクロコート・オーバーレイ
がまだデータ・キャッシュ・メモリに存在しない場合に
は、制御プロセッサはデータ転送プロセッサに対して、
ホスト・メモリからオーバーレイをフェッチするように
要求でとる。 好適な本実施例が提供する並列ロート帯
域幅は非常に高いため、これまで現実的でなかったＦＰ
マイクロコートの動的ベージングも、多くのアプリケー
ションで実用化できる。
好適な本実施例では、シリアル・ループを制御し、経路
を決定し、広範囲にわたる構成と拡張オプションを採用
するための追加機能が提供される。この能力を提供する
のに役立つ主な機能は次のとおりである。
を決定し、広範囲にわたる構成と拡張オプションを採用
するための追加機能が提供される。この能力を提供する
のに役立つ主な機能は次のとおりである。
戻りマルチプレクサ これは、２つの内部ソース（制御
プロセッサとデータ転送プロセッサ）、および２つの外
部°°戻りバス′°（制御プロセッサ拡張機能のマイク
ロコードと、複数の浮動小数点プロセッサのマイクロコ
ードのため）からシリアル・ループを収集する。 戻り
シリアル・バスは、制御プロセッサと浮動小数点プロセ
ッサのマイクロコートが格納されている浮動小数点プロ
セッサ・モジュールからシリアル・ループを収集する。
プロセッサとデータ転送プロセッサ）、および２つの外
部°°戻りバス′°（制御プロセッサ拡張機能のマイク
ロコードと、複数の浮動小数点プロセッサのマイクロコ
ードのため）からシリアル・ループを収集する。 戻り
シリアル・バスは、制御プロセッサと浮動小数点プロセ
ッサのマイクロコートが格納されている浮動小数点プロ
セッサ・モジュールからシリアル・ループを収集する。
戻りループ・アドレスは、どのモジュールがシリアル戻
りバスを駆動するのかを選択する。
りバスを駆動するのかを選択する。
各浮動小数点プロセッサ・モジュールには、マイクロコ
ード・ロード許可ビットがあり、どのモジュールの組み
合わせも同時にロートできる。
ード・ロード許可ビットがあり、どのモジュールの組み
合わせも同時にロートできる。
データ転送プロセッサ・シリアル・ループ拡張機能は、
ジャンパとワイヤ・リンクによって制御される。
ジャンパとワイヤ・リンクによって制御される。
この構成では、シリアル・ループとバックロードの回り
でデータをＷＣ３に転送するためのプロトコルは非常に
複雑である。このようなプロトコルは通常、ソフトウェ
アで実行される。本発明では、これらのプロトコルの中
で時間のかかる部分はハードウェアで実現されており、
マイクロコードのダウンロードの速度を非常に向上して
いる。
でデータをＷＣ３に転送するためのプロトコルは非常に
複雑である。このようなプロトコルは通常、ソフトウェ
アで実行される。本発明では、これらのプロトコルの中
で時間のかかる部分はハードウェアで実現されており、
マイクロコードのダウンロードの速度を非常に向上して
いる。
また、そのほかの利点として、ソフトウェア・オーバー
ヘッドも削減できる。
ヘッドも削減できる。
好適な本実施例では、ホストは、マイクロコドを一度に
１ワードずつデータ・レジスタに書き込む（または読み
込む）。（本発明では、データ・レジスタはシリアル・
シャドウ・レジスタまたは診断テスト・レジスタから作
成される。、）すでに選択したシリアル・モードに応し
て、次のいずれかが発生する。
１ワードずつデータ・レジスタに書き込む（または読み
込む）。（本発明では、データ・レジスタはシリアル・
シャドウ・レジスタまたは診断テスト・レジスタから作
成される。、）すでに選択したシリアル・モードに応し
て、次のいずれかが発生する。
°°ホールト°′モードを選択した場合には、ブタ転送
は、メモリへの転送のように動作する。
は、メモリへの転送のように動作する。
°“シフト“モードを選択した場合には、読み込みサイ
クルまたは書き込みサイクルがデータを終了した直後に
、データはシリアル・ループにシフトされる（またはシ
リアル・ループからシフトされる）。この操作を実行し
ている間、ビジー信号は、ホストによるデータ・レジス
タへのアクセスをさらに遅延させる。
クルまたは書き込みサイクルがデータを終了した直後に
、データはシリアル・ループにシフトされる（またはシ
リアル・ループからシフトされる）。この操作を実行し
ている間、ビジー信号は、ホストによるデータ・レジス
タへのアクセスをさらに遅延させる。
“パルス゛モードを選択した場合には、書き込みアクセ
スの後に約５００ナノ秒が経過すると、シリアル・デー
タ・クロックのパルスが発生し、シャドウ・レジスタが
要求されたモードに設定される。
スの後に約５００ナノ秒が経過すると、シリアル・デー
タ・クロックのパルスが発生し、シャドウ・レジスタが
要求されたモードに設定される。
１つの重要なコンポーネントは、戻りシリアル・データ
の同期を再度とるためのフリップ・フロップである。Ｗ
Ｏ２をディストリビューションした後、シフト・レジス
タ・クロックとシャドウ・レジスタのＤクロックの間で
クロック・スキューを制御する操作は、非常に多くの異
なるシリアル・ループ構成があるため、非常に困難にな
る可能性がある。このフリップ・フロップを含む場合に
は、クロック・スキューに十分注意しなければならない
（制御ロジックを駆動する基本クロック間隔をスキュー
が越えない限り）。
の同期を再度とるためのフリップ・フロップである。Ｗ
Ｏ２をディストリビューションした後、シフト・レジス
タ・クロックとシャドウ・レジスタのＤクロックの間で
クロック・スキューを制御する操作は、非常に多くの異
なるシリアル・ループ構成があるため、非常に困難にな
る可能性がある。このフリップ・フロップを含む場合に
は、クロック・スキューに十分注意しなければならない
（制御ロジックを駆動する基本クロック間隔をスキュー
が越えない限り）。
このシリアル・ループの望ましいトポロジには、゛スネ
ーキング°゛はほとんど存在しない。つまり、１つのＷ
Ｏ２のシリアル・シャドウ・レジスタのシリアル出力を
別のＷＯ２のインタフェースへの入力として使用するケ
ースは２つだけしかない。これらの各場合には、シリア
ル・ループの下流にあるＷＯ２は、実際には上流のＷＯ
２を拡張したものである。つまり、シリアル・ループ内
の独立したプロセッサの直列接続は一般に回避される。
ーキング°゛はほとんど存在しない。つまり、１つのＷ
Ｏ２のシリアル・シャドウ・レジスタのシリアル出力を
別のＷＯ２のインタフェースへの入力として使用するケ
ースは２つだけしかない。これらの各場合には、シリア
ル・ループの下流にあるＷＯ２は、実際には上流のＷＯ
２を拡張したものである。つまり、シリアル・ループ内
の独立したプロセッサの直列接続は一般に回避される。
この結果、異なるプロセッサ・モジュールのための独立
したマイクロコート・プログラムを相互にマージする必
要がないという利点が得られる。この利点は、プログラ
マが上記のアルゴリズムの有利なパーティションを完全
に利用するのに役立つ。この機能はまた、高速ロート機
能を提供するのにも役立つ。さらに、書き込み可能なコ
ントロール・ストアを対象としたプログラムを異なる幅
あるいは異なる深さでマージするときに発生する問題も
回避することができる。
したマイクロコート・プログラムを相互にマージする必
要がないという利点が得られる。この利点は、プログラ
マが上記のアルゴリズムの有利なパーティションを完全
に利用するのに役立つ。この機能はまた、高速ロート機
能を提供するのにも役立つ。さらに、書き込み可能なコ
ントロール・ストアを対象としたプログラムを異なる幅
あるいは異なる深さでマージするときに発生する問題も
回避することができる。
ループ・トポロジを並列化した場合の利点は、並列ロー
ドを容易に実現できるということである。たとえば、共
通のマイクロコート・シーケンスを各ＦＰモジュール１
３０にロートする場合には、すべてのＦＰモジュールの
シャドウ・レジスタをすへて同時に有効な状態にし、ラ
イン２２５Ａのシリアル・データと、バス２１１Ｂのマ
イクロアドレスに従って、各モジュールにロードするこ
とができる。 多くのアプリケーションでは、複数の浮
動小数点フロセッサが共通のマイクロコトを使用する。
ドを容易に実現できるということである。たとえば、共
通のマイクロコート・シーケンスを各ＦＰモジュール１
３０にロートする場合には、すべてのＦＰモジュールの
シャドウ・レジスタをすへて同時に有効な状態にし、ラ
イン２２５Ａのシリアル・データと、バス２１１Ｂのマ
イクロアドレスに従って、各モジュールにロードするこ
とができる。 多くのアプリケーションでは、複数の浮
動小数点フロセッサが共通のマイクロコトを使用する。
したがって、好適な本実施例では、マイクロコートを個
々にではなく、同時に浮動小数点プロセッサにロー１−
する方法も提供する。このようにすれば、ダウンロード
に必要な時間を短縮できる。
々にではなく、同時に浮動小数点プロセッサにロー１−
する方法も提供する。このようにすれば、ダウンロード
に必要な時間を短縮できる。
（以下、第１０１頁に続く）
［実施例］
ｖ下、図面を参照して本発明の実施例を詳細に説明する
。
。
（目次）
実施例、、、、、、、、、、、、、、、、、、、、、、
、、、、、、、、、、、、１１２概要説明 、、、、、
、、、、、、、、、、、、、、、、、、、、、、ｌ１２
設計目標 、、、、、、、、、、、、、、、、、、、、
、、、、、、１２１アルゴリズムの分割、、、、、、、
、、、、、、、、、、、１２２アーキテクチヤの説明、
、、、、、、、、、、、、、、、１２５ｃｐモジユール
１１０の概略 （第２Ａ図） 、、、、、、、：、、、。
、、、、、、、、、、、、１１２概要説明 、、、、、
、、、、、、、、、、、、、、、、、、、、、、ｌ１２
設計目標 、、、、、、、、、、、、、、、、、、、、
、、、、、、１２１アルゴリズムの分割、、、、、、、
、、、、、、、、、、、１２２アーキテクチヤの説明、
、、、、、、、、、、、、、、、１２５ｃｐモジユール
１１０の概略 （第２Ａ図） 、、、、、、、：、、、。
ＤＴＰモジュール１２０の概略
（第３Ａ図） 、、、、、、、、、、、、、、、、、
、、、、、、、１２８ＦＰモジユール１３０の概略 （第４＾−４Ｃ図） 、、、、、、、、、、、、、、
、、、、、、１３１ＤＣＭの概略（第５図） 、、、、
、、、、、、、、、、１３４ＣＭ１９０の概略、、、、
、、、、、、、、、、、、、、、、、、１３７外部イン
タフェースの概略、、、、、、、、、１３９制御プロセ
ツサ（ＣＰ） モジュＪｌｚｌｌＯ、、、，１４’２整
数プロセッサ機構（ＩＰＵ）２’４０．、、、、、、、
、．１５０７１−レス生成機構（ＡＧ）２３０ 、、、
、、、、、、、、、Ｉ５２シーケンサ２１０ と関連支
援ロジック 、、１５５割込み 、、、、、、、、、、
、、、、、、、、、、、、、、、、１５８浮動小数点プ
ロセッサ（一般）（１６１）条件コート・ロジック
、、、、、、、、、、、１５３マイクロ・アドレス・バ
ス、、、、、、、、、、１６８定数フイールド、、、、
、、、、、、、、、、、、、、、、１７０書込み可能制
御記憶機構（ＷＣ５）２２０．、、、、．１７１ＷＣＳ
インタフエース・レジスタ ２２２と２２３ 、、、、、、、、、、、、、、、、
、、、、、、、、ｌ７２ＦＰ制御ロジツク、、、、、、
、、、、、、、、、、、、、、、、］７５その他のロジ
ック、、、、、、、、、、、、、、、、、、、、Ｉ７５
モード・レジスタ２０３ （１７５） ＣＤバス・デコード・ロジック（１７６）クロック発生
機構２５０、、、、、、、、、、、、、、、．１７８デ
バツグ・ハードウェア、、、、、、、、、、、、、、１
８４マイクロコ一ト語の形式、、、、、、、、、、、、
、、１８５データ転送プロセツサ・モジュール１２０、
．１９８データ転送の制御、、、、、、、、、、、、、
、、、、、、２０１整数プロセッサ機構３４０、、、、
、、、、、、、、、．２０８シーケンサ３１０と関連支
援ロジック ２０８割込み 、、、、、
、、、、、、、、、２０８条件コート・ロジック 、
、、、、、、、、、、２１１マイクロ・アドレス・バス
３＋１、、、、、．２１６定数／次アドレス・フィール
ド、、、、、、２１６マルチウ工イ分岐 、、、、、
、、、、、、、、、、、、２１６書込み制御記憶機構（
ＷＣ５）３２０．、、、、、、、、．２２００Ｍ八コン
トへ−ラ、、、、、、、、、、、、、、、、、、、、２
２１その他のロジック 、、、、、、、、、、、、、、
、、、、、２２１モード・レジスタ（２２１） ；ＴＤ
ババスコード（２２２）、クロック発生 機構（２２４） デパック・ハードウェア、、、、、、、、、、、、、、
２２４マイクロコ一ド語の形式、、、、、、、、、、、
、、、２２５マイクロコード拡張バス、、、、、、、、
、、、、、、２３３数値プロセツサ・モジュール１３０
、、、、、、、．２３４浮動小数点算術演算機構（ＦＰ
ＩＩ） 、、、、、、、、２３Ｂ算術計算機構４４０と
４５０、、、、、、、、、、、．２３９スクラツチパツ
ド・メモリ１６１０．、、、、．２４４高速レジスタ・
ファイル４３０、、、、、、、．２４６２重バッファリ
ング ・−−２５２非レジスタ・ビットのセラ１−
フ９フ 時間短縮 、、、、、、、、、、、、、、、、、、、、
、、、２５９キヤツシユ・ハス・インタフェース と制御 、、、、、、、、、、、、、、、、、、、、、
、、、、、、２６２保持レジスタ４２０、、、、、、、
、、、、、、、、、、．２６２データ・キャッシュ転送
ロジック、、、、２６３局所転送バス制御ロジック（２
６４） 転送りロック発生機構４１２ （２６４） 。
、、、、、、、１２８ＦＰモジユール１３０の概略 （第４＾−４Ｃ図） 、、、、、、、、、、、、、、
、、、、、、１３１ＤＣＭの概略（第５図） 、、、、
、、、、、、、、、、１３４ＣＭ１９０の概略、、、、
、、、、、、、、、、、、、、、、、、１３７外部イン
タフェースの概略、、、、、、、、、１３９制御プロセ
ツサ（ＣＰ） モジュＪｌｚｌｌＯ、、、，１４’２整
数プロセッサ機構（ＩＰＵ）２’４０．、、、、、、、
、．１５０７１−レス生成機構（ＡＧ）２３０ 、、、
、、、、、、、、、Ｉ５２シーケンサ２１０ と関連支
援ロジック 、、１５５割込み 、、、、、、、、、、
、、、、、、、、、、、、、、、、１５８浮動小数点プ
ロセッサ（一般）（１６１）条件コート・ロジック
、、、、、、、、、、、１５３マイクロ・アドレス・バ
ス、、、、、、、、、、１６８定数フイールド、、、、
、、、、、、、、、、、、、、、、１７０書込み可能制
御記憶機構（ＷＣ５）２２０．、、、、．１７１ＷＣＳ
インタフエース・レジスタ ２２２と２２３ 、、、、、、、、、、、、、、、、
、、、、、、、、ｌ７２ＦＰ制御ロジツク、、、、、、
、、、、、、、、、、、、、、、、］７５その他のロジ
ック、、、、、、、、、、、、、、、、、、、、Ｉ７５
モード・レジスタ２０３ （１７５） ＣＤバス・デコード・ロジック（１７６）クロック発生
機構２５０、、、、、、、、、、、、、、、．１７８デ
バツグ・ハードウェア、、、、、、、、、、、、、、１
８４マイクロコ一ト語の形式、、、、、、、、、、、、
、、１８５データ転送プロセツサ・モジュール１２０、
．１９８データ転送の制御、、、、、、、、、、、、、
、、、、、、２０１整数プロセッサ機構３４０、、、、
、、、、、、、、、．２０８シーケンサ３１０と関連支
援ロジック ２０８割込み 、、、、、
、、、、、、、、、２０８条件コート・ロジック 、
、、、、、、、、、、２１１マイクロ・アドレス・バス
３＋１、、、、、．２１６定数／次アドレス・フィール
ド、、、、、、２１６マルチウ工イ分岐 、、、、、
、、、、、、、、、、、、２１６書込み制御記憶機構（
ＷＣ５）３２０．、、、、、、、、．２２００Ｍ八コン
トへ−ラ、、、、、、、、、、、、、、、、、、、、２
２１その他のロジック 、、、、、、、、、、、、、、
、、、、、２２１モード・レジスタ（２２１） ；ＴＤ
ババスコード（２２２）、クロック発生 機構（２２４） デパック・ハードウェア、、、、、、、、、、、、、、
２２４マイクロコ一ド語の形式、、、、、、、、、、、
、、、２２５マイクロコード拡張バス、、、、、、、、
、、、、、、２３３数値プロセツサ・モジュール１３０
、、、、、、、．２３４浮動小数点算術演算機構（ＦＰ
ＩＩ） 、、、、、、、、２３Ｂ算術計算機構４４０と
４５０、、、、、、、、、、、．２３９スクラツチパツ
ド・メモリ１６１０．、、、、．２４４高速レジスタ・
ファイル４３０、、、、、、、．２４６２重バッファリ
ング ・−−２５２非レジスタ・ビットのセラ１−
フ９フ 時間短縮 、、、、、、、、、、、、、、、、、、、、
、、、２５９キヤツシユ・ハス・インタフェース と制御 、、、、、、、、、、、、、、、、、、、、、
、、、、、、２６２保持レジスタ４２０、、、、、、、
、、、、、、、、、、．２６２データ・キャッシュ転送
ロジック、、、、２６３局所転送バス制御ロジック（２
６４） 転送りロック発生機構４１２ （２６４） 。
制御信号（２６９）
転送の制約条件（缶詰構造） 、、、、、、、、２７３
保持レジスタ／転送りロック動作、、、、２７８ＦＰプ
ログラム制御、、、、、、、、、、、、、、、、、、、
、２７９マイクロ命令順序付け（２７９）。
保持レジスタ／転送りロック動作、、、、２７８ＦＰプ
ログラム制御、、、、、、、、、、、、、、、、、、、
、２７９マイクロ命令順序付け（２７９）。
スタック・レジスタ４７８ （２８１） 。
サブルーチンの動作（２ｆ１３） ；クロック発生機構
４８０ （２８３） ；マイクロコード短縮（２８６）
、マイクロコードノ並列ロード（２８９） 、ＦＰマ
イクロコード・ルーチン実行の始動（２９１）。
４８０ （２８３） ；マイクロコード短縮（２８６）
、マイクロコードノ並列ロード（２８９） 、ＦＰマ
イクロコード・ルーチン実行の始動（２９１）。
「Ｐモジュールの選択（２９２）：制御レジスタ（２９
４） マイクロコート語の形式 プログラムの流れの例。
４） マイクロコート語の形式 プログラムの流れの例。
デバッグ・ハードウェア
アプリケーション向きプロセッサ・
モジュール１３０’、、、、、、、、、、、、。
ＦＦＴ高速化モジュール９４．。
データ・キャッシュ・メモリ・
モジュール＋４０
メモリ構成
データ・ポート
ｃｐ転送ロジック
ＤＴＰ転送ロジック５４０
仲裁ロジック５３５
コマンド・メモリ１９０ 、、、、、、、、、、、、、
、。
、。
ホスト・インタフェース・ロジック１６０物理的バス線
とのインタフェース９、 バス・コントローラ６５０ （３４３） 。
とのインタフェース９、 バス・コントローラ６５０ （３４３） 。
マスク・モードとスレーブ・
、、、、、、、、、、、、、、、．３３３、．３３８
．３４０
、、．３４３
１０Ｃ
、、，３１３
、，３１４
モー１・（３４５） ：データ・バッファ６２０ （３
４７） 、アドレス・バッファＶＭＥイ：／タフ’ｚ−
、ｌ・メモリ６６０、、、、、．３４７メモリ マッフ
１０１１．１９．９０１０、．３４７データＦＩＦＯ
６７０，、、、、、、、、、、、、、，３５０ＶＭＥ割
込みロジック５８０、、、、、、、、、、、、、．３５
１ＤＭＡ コントローラ６４０、、、、、、、、、、、
、、、、．３５１マイクロコート・ロート制御 ロジックｆｉｌＯ、、、、、、、、、、、、、、、、、
、、、、、，１５４レジスタ・ブロック６１２、、、、
、、、、、、、、、．３５５制御レジスタ・ビット（３
５５）。
４７） 、アドレス・バッファＶＭＥイ：／タフ’ｚ−
、ｌ・メモリ６６０、、、、、．３４７メモリ マッフ
１０１１．１９．９０１０、．３４７データＦＩＦＯ
６７０，、、、、、、、、、、、、、，３５０ＶＭＥ割
込みロジック５８０、、、、、、、、、、、、、．３５
１ＤＭＡ コントローラ６４０、、、、、、、、、、、
、、、、．３５１マイクロコート・ロート制御 ロジックｆｉｌＯ、、、、、、、、、、、、、、、、、
、、、、、，１５４レジスタ・ブロック６１２、、、、
、、、、、、、、、．３５５制御レジスタ・ビット（３
５５）。
ストローブ・バッファ（３５８）。
状況レジスタ（３６０） 、ＷＣ５制御レジスタ（３６
１） 、ＷＣＳデータ・レジスタ（３６６） ；ｃｐマ
イクロ アドレス・レジスタ（３６７）； ＤＴＰマイクロアドレス・ レジスタ（３６７１ データ・パイプ・インタフェース ロジック１５０、、、、、、、、、、、、、、、、、、
、、、、、、、．３６９画像フロセッサ・インタフェー
ス１７０、、、．３７３直列ループ・インタフェース
３７６制御記憶機構とのループ・ インタフェース 、、、、、、、、、、、、、、、、、
、、、３７フルーブ制御、、、、、、、、、、、、、、
、、、、、、、、、、、３７８ループ・トポロジ、、、
、、、、、、、、、、、、、、、、、３８１ホストとの
ループ・インタフェース、、、、３８６ＤＴＰマイクロ
コート拡張ループ、、、、、、Ｊ８６並列マイクロコー
ト・ローディング 、、、、３８７モジユール拡張オプ
シヨン、、、、、、、、、、、、、、３９１モジユール
接続 、、、、、、、、、、、、、、、、、、３９２
多重数値処理モジュール、、、、、、、、、、、、、、
３９４キヤツシユ・メモリ拡張、、、、、、、、、、、
、、３９９物理的および電気的実装ボード、、、、、、
、、、、３９９ＰＡＬ実装、、、、、、、、、、、、、
、、、、、、、、、、、、、、、４Ｑ５ＣＰ ＰＡＬ、
、、、、、、、、、、、、、、、、、、、、、、、、、
、、４０６クロツク波形生成ＰＡＬ２５０ （４０６）
ＣＤバス・ソースＰへＬ （４０８） 、ＣＤバス宛先
ＰＡＬ（４０９１、符号／ゼロ拡張ＦＡＩ、：２１６
（４１０） ： マルチウェイ分岐アドレス指定ＰＡＬ
２１７ （４１１）データ入力条件コート選択ＰＡＬ（
４１２）ＤＴＰとｌ／Ｆ ＰΔ１．、、、、、、、、、
、、、、、、、、、、．４１２ＶＭＥ ７トレス・デコ
ートＰＡＬ（４１３）ＤＭＡ ＦＩＦＯ状況とクロック
制御ＰＡＬ（４１３） 、ＶＭＥ読取りと書込みデコー
トＰＡＬ６１１（４１４）、ＶＭＥ スレーブ・アクセ
ス・タイミングＰへＬ（４１４）信号ループ制ｆＩｉＩ
ＰへＬ（４１５）ＤＣＭとＤＣＭ ｒ／ｐ ＰＡＬ 、
、、、、、、、、、、、、、、、４１８ＤＣＭアドレス
・デコードＰＡＬ（４１８）；ＤＣＭ保持レジしタ制御
ＰＡＬ（４１９）ＤＣＭ書込みフラグ・レジスタ ＰＡＬ （４２１） 、 ＦＰ書込みマスクＰＡＬ（４
２３）ＦＰ ＰＡＬ、、、、、、、、、、、、、、、、
、、、、、、、、、、、、４２３ＷＣＳロード・イネー
ブルＰＡＬ（４２３）ホスト−ソース・モジュール 選択ＰＡＬ（４２３） ：ｃｐモジュール選択ＰＡＬ
（４２５） 、ＦＰ−ＷＣ５制御ＰＡＬ（４２６）ハン
トシェーク・ロジックＰＡＬ（４２８）割込み捕捉ＰＡ
Ｌ（４３２） ：マイクロアトレスとクロック制御 ＰＡＬ（４３２）、直列／並列ロート 選択ＰＡＬ（４３３） ；ＣＰ書込みデコートＰＡＬ（
４３４） ；ｃｐ読取りデコートＰＡＬ（４３５） ；
保持レジスタ制御ＰＡＬ４６１ （４３６） 、保留レ
ジスタ開始アドレスＰＡＬ （４３９） 、レジスタ・
ファイルＷＥ制御（４３９）、レジスタ・ファイル・ア
ドレス修飾ＰＡＬ （４４０）レジスタ・ファイル・ア
ドレス 増分機構（４４１）；データ有効性制御ＰＡＬ（４４２
）、マイクロ命令アドレス選択ＰＡＬ （４４２） 、
ＡＬＵ問題状況ＰＡＬ （４４３） ニスタック制御Ｐ
ＡＬ３９１０ （４４４） ；レジスタ・ファイル・ア
ドレス 修飾子Ｐ肌（４４５）、結実用バス制御ＰＡＬ （４４
７） 、ＶＭＥ害１込みＰＡＬ （４４８） 。
１） 、ＷＣＳデータ・レジスタ（３６６） ；ｃｐマ
イクロ アドレス・レジスタ（３６７）； ＤＴＰマイクロアドレス・ レジスタ（３６７１ データ・パイプ・インタフェース ロジック１５０、、、、、、、、、、、、、、、、、、
、、、、、、、．３６９画像フロセッサ・インタフェー
ス１７０、、、．３７３直列ループ・インタフェース
３７６制御記憶機構とのループ・ インタフェース 、、、、、、、、、、、、、、、、、
、、、３７フルーブ制御、、、、、、、、、、、、、、
、、、、、、、、、、、３７８ループ・トポロジ、、、
、、、、、、、、、、、、、、、、、３８１ホストとの
ループ・インタフェース、、、、３８６ＤＴＰマイクロ
コート拡張ループ、、、、、、Ｊ８６並列マイクロコー
ト・ローディング 、、、、３８７モジユール拡張オプ
シヨン、、、、、、、、、、、、、、３９１モジユール
接続 、、、、、、、、、、、、、、、、、、３９２
多重数値処理モジュール、、、、、、、、、、、、、、
３９４キヤツシユ・メモリ拡張、、、、、、、、、、、
、、３９９物理的および電気的実装ボード、、、、、、
、、、、３９９ＰＡＬ実装、、、、、、、、、、、、、
、、、、、、、、、、、、、、、４Ｑ５ＣＰ ＰＡＬ、
、、、、、、、、、、、、、、、、、、、、、、、、、
、、４０６クロツク波形生成ＰＡＬ２５０ （４０６）
ＣＤバス・ソースＰへＬ （４０８） 、ＣＤバス宛先
ＰＡＬ（４０９１、符号／ゼロ拡張ＦＡＩ、：２１６
（４１０） ： マルチウェイ分岐アドレス指定ＰＡＬ
２１７ （４１１）データ入力条件コート選択ＰＡＬ（
４１２）ＤＴＰとｌ／Ｆ ＰΔ１．、、、、、、、、、
、、、、、、、、、、．４１２ＶＭＥ ７トレス・デコ
ートＰＡＬ（４１３）ＤＭＡ ＦＩＦＯ状況とクロック
制御ＰＡＬ（４１３） 、ＶＭＥ読取りと書込みデコー
トＰＡＬ６１１（４１４）、ＶＭＥ スレーブ・アクセ
ス・タイミングＰへＬ（４１４）信号ループ制ｆＩｉＩ
ＰへＬ（４１５）ＤＣＭとＤＣＭ ｒ／ｐ ＰＡＬ 、
、、、、、、、、、、、、、、、４１８ＤＣＭアドレス
・デコードＰＡＬ（４１８）；ＤＣＭ保持レジしタ制御
ＰＡＬ（４１９）ＤＣＭ書込みフラグ・レジスタ ＰＡＬ （４２１） 、 ＦＰ書込みマスクＰＡＬ（４
２３）ＦＰ ＰＡＬ、、、、、、、、、、、、、、、、
、、、、、、、、、、、、４２３ＷＣＳロード・イネー
ブルＰＡＬ（４２３）ホスト−ソース・モジュール 選択ＰＡＬ（４２３） ：ｃｐモジュール選択ＰＡＬ
（４２５） 、ＦＰ−ＷＣ５制御ＰＡＬ（４２６）ハン
トシェーク・ロジックＰＡＬ（４２８）割込み捕捉ＰＡ
Ｌ（４３２） ：マイクロアトレスとクロック制御 ＰＡＬ（４３２）、直列／並列ロート 選択ＰＡＬ（４３３） ；ＣＰ書込みデコートＰＡＬ（
４３４） ；ｃｐ読取りデコートＰＡＬ（４３５） ；
保持レジスタ制御ＰＡＬ４６１ （４３６） 、保留レ
ジスタ開始アドレスＰＡＬ （４３９） 、レジスタ・
ファイルＷＥ制御（４３９）、レジスタ・ファイル・ア
ドレス修飾ＰＡＬ （４４０）レジスタ・ファイル・ア
ドレス 増分機構（４４１）；データ有効性制御ＰＡＬ（４４２
）、マイクロ命令アドレス選択ＰＡＬ （４４２） 、
ＡＬＵ問題状況ＰＡＬ （４４３） ニスタック制御Ｐ
ＡＬ３９１０ （４４４） ；レジスタ・ファイル・ア
ドレス 修飾子Ｐ肌（４４５）、結実用バス制御ＰＡＬ （４４
７） 、ＶＭＥ害１込みＰＡＬ （４４８） 。
ＤＭＡ／ＶＭＥ ｙ、−ｙ−一ト・７ シン（４４９）
ＤＭＡアドレス制御（４５２）：割込み縁捕捉（４５２
） ＧＩＰマイクロコート・デコート （４５３Ａ） 、ＧＩＰ割込みマスク（４５３Ｂ）：Ｇ
ＴＰ割込みステート・マシン（４５４）ポスト・コンピ
ュータ、、、、、、、、、、、、、、、、、、４５４ホ
ストとのバス・インタフェース 、、、４５６画像プ
ロセッサ・サブシステム 、、、、、、４５７システム
の動作 、、、、、、、、、、、、、、、、、、、
４５９サンプル動作の実現、、、、、、、、、、、、、
、、、、、４５９物理メモリ・モデル （ＣＰ／ＤＴＰ間のやりとり）１８．。、、、、、、、
、４６１仮想メモリ・モデル、、、、、、、、、、、、
、、、、、、４７０ｃｐとＦＰ間のやりとり、、、、、
、、、、、、、、、、、、、４７８ソフトウ工ア階層、
、、、、、、、、、、、、、、、、、、、４８４アプリ
ケーシヨンとライブラリ・ ソフトウェア、、、、、、、、、、、、、’、、、、、
、、、、４８１ｉ装置トライバ、、、、、、、、、、、
、、、、、、、、、、、４８７マイクロコード監視ルー
チン、、、、、、、、４８９マイクロコード転送ルーチ
ン（ＤＴＰ） 、、４９１マイクロコート転送ルーチン
（ＣＰ）、、、、４９２マイクロコート計算ルーチン（
ＦＰ）、、、、４９３短縮マイクロコード、、、、、、
、、、、、、、、、、、、１１９５マルチウ工イ分岐、
、、、、、、、、、、、、、、、、、、、ｌＩ９［ｉ離
散フーリエ変換実装 、、、、、、、、、４９７
多重ＦＰモジュール付きＦＦＴ 、、、、、、、、、、
、、５０３バタフライ計算スループツト（５０４）転送
バンド幅（５０５） ヒストグラム・アルゴリズム実装、、、、、、、５０９
プレビユー・モードのバイブライン方式％式％ 本出願の斂多くの新規な開示技術について、本発明の好
適実施例に特に関連つけて説明するが、これらの新規開
示技術は、ホスト・コンピュータの指示を受けて稼動し
て高速数値計算を処理するサブシステムの特有の問題に
応用できる利点がある。（この種のサブシステムは一般
に「高速化ホード」と呼ばれている。）しかし、本実施
例は、本明細書に記載されている新規開示技術の多数の
有利な用途の１つの例にすぎないことは勿論である。例
えば、本明細書に開示されている各種アーキテクチャ上
の新規技術は、広範囲にわたるコンピュータ・システム
に任意選択的に応用が可能である。一般的に、本明細書
に記載されている内容は特許請求の範囲に記載の様々な
発明の範囲を必ずしも限定するものではない。さらに、
記載内容によっては、本発明の特徴事項に適用されるも
のと適用されないものとがある。
ＤＭＡアドレス制御（４５２）：割込み縁捕捉（４５２
） ＧＩＰマイクロコート・デコート （４５３Ａ） 、ＧＩＰ割込みマスク（４５３Ｂ）：Ｇ
ＴＰ割込みステート・マシン（４５４）ポスト・コンピ
ュータ、、、、、、、、、、、、、、、、、、４５４ホ
ストとのバス・インタフェース 、、、４５６画像プ
ロセッサ・サブシステム 、、、、、、４５７システム
の動作 、、、、、、、、、、、、、、、、、、、
４５９サンプル動作の実現、、、、、、、、、、、、、
、、、、、４５９物理メモリ・モデル （ＣＰ／ＤＴＰ間のやりとり）１８．。、、、、、、、
、４６１仮想メモリ・モデル、、、、、、、、、、、、
、、、、、、４７０ｃｐとＦＰ間のやりとり、、、、、
、、、、、、、、、、、、、４７８ソフトウ工ア階層、
、、、、、、、、、、、、、、、、、、、４８４アプリ
ケーシヨンとライブラリ・ ソフトウェア、、、、、、、、、、、、、’、、、、、
、、、、４８１ｉ装置トライバ、、、、、、、、、、、
、、、、、、、、、、、４８７マイクロコード監視ルー
チン、、、、、、、、４８９マイクロコード転送ルーチ
ン（ＤＴＰ） 、、４９１マイクロコート転送ルーチン
（ＣＰ）、、、、４９２マイクロコート計算ルーチン（
ＦＰ）、、、、４９３短縮マイクロコード、、、、、、
、、、、、、、、、、、、１１９５マルチウ工イ分岐、
、、、、、、、、、、、、、、、、、、、ｌＩ９［ｉ離
散フーリエ変換実装 、、、、、、、、、４９７
多重ＦＰモジュール付きＦＦＴ 、、、、、、、、、、
、、５０３バタフライ計算スループツト（５０４）転送
バンド幅（５０５） ヒストグラム・アルゴリズム実装、、、、、、、５０９
プレビユー・モードのバイブライン方式％式％ 本出願の斂多くの新規な開示技術について、本発明の好
適実施例に特に関連つけて説明するが、これらの新規開
示技術は、ホスト・コンピュータの指示を受けて稼動し
て高速数値計算を処理するサブシステムの特有の問題に
応用できる利点がある。（この種のサブシステムは一般
に「高速化ホード」と呼ばれている。）しかし、本実施
例は、本明細書に記載されている新規開示技術の多数の
有利な用途の１つの例にすぎないことは勿論である。例
えば、本明細書に開示されている各種アーキテクチャ上
の新規技術は、広範囲にわたるコンピュータ・システム
に任意選択的に応用が可能である。一般的に、本明細書
に記載されている内容は特許請求の範囲に記載の様々な
発明の範囲を必ずしも限定するものではない。さらに、
記載内容によっては、本発明の特徴事項に適用されるも
のと適用されないものとがある。
蔓！塁屋
以下では、第１図に示すものと同じシステムの実施例（
または第９八、１Ｏ１４１、または４３図に示ず代々実
施例）に特に関連づりて本発明を説明することにする。
または第９八、１Ｏ１４１、または４３図に示ず代々実
施例）に特に関連づりて本発明を説明することにする。
これらの実施例の特徴事項は本発明の必須事項のすへて
であるとは限らす、好適実施例を説明するために便宜的
に示したものである。
であるとは限らす、好適実施例を説明するために便宜的
に示したものである。
第１図は、数値処理システムのアーキテクチャを示した
概念図てあり、通常大型コンピュータ・システムのサブ
システムとして使用されるものである。第１図に示すよ
うなシステムは一般に「高速化ボード」と呼ばれている
。これらは通常サブシステムとして使用されている。つ
まり、監視プロセッサから高水準コマンドがこの高速化
サブシステムに与えられる。例えば、監視プロセッサは
高速化サブシステムにベクトル加算、行列反転、高速フ
ーリエ変換（ＦＦＴ）の実行を命令することができる。
概念図てあり、通常大型コンピュータ・システムのサブ
システムとして使用されるものである。第１図に示すよ
うなシステムは一般に「高速化ボード」と呼ばれている
。これらは通常サブシステムとして使用されている。つ
まり、監視プロセッサから高水準コマンドがこの高速化
サブシステムに与えられる。例えば、監視プロセッサは
高速化サブシステムにベクトル加算、行列反転、高速フ
ーリエ変換（ＦＦＴ）の実行を命令することができる。
高速化サブシステムはこの命令を受けて監視プロセッサ
が指定した記憶位置からデータを取り出し、数値処理操
作を実行し、その結果を監視プロセッサに返却する。
が指定した記憶位置からデータを取り出し、数値処理操
作を実行し、その結果を監視プロセッサに返却する。
第１図は、３つの異なるプロセッサ・モジュルからなり
、そのすへてか異なるタスクを同時並行に実行できるア
ーキテクチャを示している。これらの３モジユールとは
、制御プロセッサ（ｃｐ）干ジュール１１０、データ転
送プロセッサ（ＤＴＰ）モジュール１２０、数値処理モ
ジュール１３０である。
、そのすへてか異なるタスクを同時並行に実行できるア
ーキテクチャを示している。これらの３モジユールとは
、制御プロセッサ（ｃｐ）干ジュール１１０、データ転
送プロセッサ（ＤＴＰ）モジュール１２０、数値処理モ
ジュール１３０である。
（この数値処理モジュールは浮動小数点処理モジュール
であることが好ましく、従ってこのモジュールは°’Ｆ
Ｐ”モジュールと呼ばれることが多い。数値処理モジュ
ールは、以下で説明するように、他にも各種タイプのも
のが使用可能である。）数値処理モジュール１３０は他
の２つのプロセッサと非同期に、つまり、完全に独立し
たクロックで稼動する。さらに、外部インタフェース１
５０．１６０，１７０，１８０にも相当量のロジックが
備わっている。
であることが好ましく、従ってこのモジュールは°’Ｆ
Ｐ”モジュールと呼ばれることが多い。数値処理モジュ
ールは、以下で説明するように、他にも各種タイプのも
のが使用可能である。）数値処理モジュール１３０は他
の２つのプロセッサと非同期に、つまり、完全に独立し
たクロックで稼動する。さらに、外部インタフェース１
５０．１６０，１７０，１８０にも相当量のロジックが
備わっている。
データ・キャッシュ・メモリ１４０の構造と、システム
内の他のブロックとの関係は非常に重要である。データ
・キャッシュ・メモリ１４０は広幅キャッシュ−バス＋
４４を経由して浮動小数点プロセッサ１３０に結ばれて
いる。好適実施例では、キャッジＪ・ハス１４１１は、
データ用に予約された２５［ｉ木の物理線から構成され
ている。
内の他のブロックとの関係は非常に重要である。データ
・キャッシュ・メモリ１４０は広幅キャッシュ−バス＋
４４を経由して浮動小数点プロセッサ１３０に結ばれて
いる。好適実施例では、キャッジＪ・ハス１４１１は、
データ用に予約された２５［ｉ木の物理線から構成され
ている。
これらの３種類のプロセッサ・千ジュールはタスク割振
りを容易にする。タスク割振りは基本的には次のように
行なわれる。
りを容易にする。タスク割振りは基本的には次のように
行なわれる。
データ転送プロセッサは、外部インタフェースを通して
外部世界とのインターフェースを管理すると共に、キャ
ッシュ・メモリと外部世界との間のデータ転送を取り扱
う。
外部世界とのインターフェースを管理すると共に、キャ
ッシュ・メモリと外部世界との間のデータ転送を取り扱
う。
制御プロセッサ１１０はアドレス計算を行ない、数値処
理モジュール１３０との間で送受されるすべてのデータ
転送を制御する。
理モジュール１３０との間で送受されるすべてのデータ
転送を制御する。
数値処理モジュール１３０はデータ計算を行なう。
このタスク割振りを効率よく、高速にサポートするシス
テムを設計するためには、いくつかの重要なアーキテク
チャ上の問題を解決する必要がある。しかし、本発明に
よれば、これらの問題が解決され、驚異的な成果が得ら
れる。
テムを設計するためには、いくつかの重要なアーキテク
チャ上の問題を解決する必要がある。しかし、本発明に
よれば、これらの問題が解決され、驚異的な成果が得ら
れる。
かかるアーキテクチャの実現を容易にするために、第１
図の実施例では、注目ずへきハードウェア機構がいくつ
か設りられている。第１は、制御プロセッサ１１０に、
アドレス８］算操作のための強力な機能をもたせたこと
である。好適実施例では、第２図に概要を示すように、
このプロセッサはシーケンサだけでなく、アドレス生成
ロジックと算術論理演算機構（ユニット） （ＡＬＵ）
も備えている。
図の実施例では、注目ずへきハードウェア機構がいくつ
か設りられている。第１は、制御プロセッサ１１０に、
アドレス８］算操作のための強力な機能をもたせたこと
である。好適実施例では、第２図に概要を示すように、
このプロセッサはシーケンサだけでなく、アドレス生成
ロジックと算術論理演算機構（ユニット） （ＡＬＵ）
も備えている。
データ転送プロセッサ１２０は外部インタフェース・コ
ントローラの動作を監視する。好適実施例では、外部イ
ンタフェース・コントローラは実際には３つ設けられて
いる。つまり、ＶＭＥバス・インタフェース１１ｉ０と
、２個のバックブレーン・バスに対する制御装置である
６ （一方のバックプレーン・バスは「データ・バイブ
」であり、高速化ボード間を高バンド幅リンクで結ぶも
のである。もう一方はｒＧＩＰバス」であり、画像や図
形データの伝送を最適化するものである。）これらの３
つのバス・インタフェースの各々は、独自の制御ロジッ
クと好ましくはコントローラを備えている。例えば、Ｖ
ＭＥバス・インタフェースはブロック・データ転送を高
速化するために、直接メモリ・アクセス（ＤＭＡ）コン
トローラをイ４１えている。
ントローラの動作を監視する。好適実施例では、外部イ
ンタフェース・コントローラは実際には３つ設けられて
いる。つまり、ＶＭＥバス・インタフェース１１ｉ０と
、２個のバックブレーン・バスに対する制御装置である
６ （一方のバックプレーン・バスは「データ・バイブ
」であり、高速化ボード間を高バンド幅リンクで結ぶも
のである。もう一方はｒＧＩＰバス」であり、画像や図
形データの伝送を最適化するものである。）これらの３
つのバス・インタフェースの各々は、独自の制御ロジッ
クと好ましくはコントローラを備えている。例えば、Ｖ
ＭＥバス・インタフェースはブロック・データ転送を高
速化するために、直接メモリ・アクセス（ＤＭＡ）コン
トローラをイ４１えている。
しかし、データ転送プロセッサ１２０はこれらのインタ
フェースを高度に監視する機能を備えている。上記アー
キテクチャの最も重要な部分はキャッシュ・メモリ１４
０である。このキャッシュ・メモリは幅か広（（２５６
ビツト幅）、大容量であり（少なくとも２メガバイト）
、高速であるが（現構成ではアクセス時間が１００ナノ
秒であり、より高速化することが好ましい）、それだけ
でなく３つのポートを備えて効率化を図っている。この
メモリは物理的には２ポートだけにするのが好ましく、
制御プロセッサ１１０とデータ転送プロセッサ１２０間
の仲裁はそれぞれのマイクロコード命令方式で行なわれ
る。
フェースを高度に監視する機能を備えている。上記アー
キテクチャの最も重要な部分はキャッシュ・メモリ１４
０である。このキャッシュ・メモリは幅か広（（２５６
ビツト幅）、大容量であり（少なくとも２メガバイト）
、高速であるが（現構成ではアクセス時間が１００ナノ
秒であり、より高速化することが好ましい）、それだけ
でなく３つのポートを備えて効率化を図っている。この
メモリは物理的には２ポートだけにするのが好ましく、
制御プロセッサ１１０とデータ転送プロセッサ１２０間
の仲裁はそれぞれのマイクロコード命令方式で行なわれ
る。
さらに注目すべきことは、キ・ヤッシュ・メモリ１４０
の３ポートが全く異なることである。一般的に、大部分
の数値処理サブシステムでは、キャッシュ・メモリと数
値処理構成機構（ユニット）間のハント幅が非常に重要
になっている。従って、好適実施例では、数値プロセッ
サにつながるホトは制御プロセッサとデータ転送プロセ
ッサにつながるポー１−よりも幅か広くなっている（従
って、バンド幅が広くなっている）。好適実施例では、
後者のポートはわずか３２ビツト幅である。さらに、完
全並列レジタ群が３２ビツト・ポートで使用されている
ので、これらのポートに対するすへてのアクセスはキャ
ッシュ・メモリ１４０からは完全に並列、つまり、２５
６ビツト並列読取りまたは書込みとして見えるようにな
っている。
の３ポートが全く異なることである。一般的に、大部分
の数値処理サブシステムでは、キャッシュ・メモリと数
値処理構成機構（ユニット）間のハント幅が非常に重要
になっている。従って、好適実施例では、数値プロセッ
サにつながるホトは制御プロセッサとデータ転送プロセ
ッサにつながるポー１−よりも幅か広くなっている（従
って、バンド幅が広くなっている）。好適実施例では、
後者のポートはわずか３２ビツト幅である。さらに、完
全並列レジタ群が３２ビツト・ポートで使用されている
ので、これらのポートに対するすへてのアクセスはキャ
ッシュ・メモリ１４０からは完全に並列、つまり、２５
６ビツト並列読取りまたは書込みとして見えるようにな
っている。
数値処理モジュール１３０とのインタフェースは、複数
のモジュール１３０がすべて１つの制御プロセッサの制
御を受けて並列に使用でき、すべてが（好ましくは）１
つのデータ・キャッシュ・メモリ１４０をアクセスでき
るように定義されている。キャッシュ・バスの幅を極端
に広くすることは、この複数モジュール機能を実現する
上で重要な要因となる。
のモジュール１３０がすべて１つの制御プロセッサの制
御を受けて並列に使用でき、すべてが（好ましくは）１
つのデータ・キャッシュ・メモリ１４０をアクセスでき
るように定義されている。キャッシュ・バスの幅を極端
に広くすることは、この複数モジュール機能を実現する
上で重要な要因となる。
制御プロセッサ１１０とデータ転送プロセッサ・モジュ
ール１２０間のインタフェースにも、キャッシュを効率
よく利用できる重要な機能を備えている。好適実施例で
は、重要な機能のいくつかは、このやりとりの利点を向
上するために使用されている。第１は、多重プログラミ
ング・プロセッサては普通に行なわれていることである
が、制御プロセッサ１１０とデータ転送プロセッサ１２
０が共に可変継続時間命令を使用していることである。
ール１２０間のインタフェースにも、キャッシュを効率
よく利用できる重要な機能を備えている。好適実施例で
は、重要な機能のいくつかは、このやりとりの利点を向
上するために使用されている。第１は、多重プログラミ
ング・プロセッサては普通に行なわれていることである
が、制御プロセッサ１１０とデータ転送プロセッサ１２
０が共に可変継続時間命令を使用していることである。
つまり、ある種の命令タイプは、他の命令タイプよりも
サイクル時間を大幅に長くする必要がある。
サイクル時間を大幅に長くする必要がある。
例えば、極端な例として、ノー・オペレーション命令や
無条件ブランチは、乗算命令よりもｃｐｕ時間を大幅に
少なくする必要がある。従って、可変継続時間クロック
を使用してプロセッサの制御を行ない、実行中の命令を
クロック発生装置にチエツクさせて、クロック時間間隔
の継続時間をそのチエツク結果に応して高速に調整する
ことが一般化されている。
無条件ブランチは、乗算命令よりもｃｐｕ時間を大幅に
少なくする必要がある。従って、可変継続時間クロック
を使用してプロセッサの制御を行ない、実行中の命令を
クロック発生装置にチエツクさせて、クロック時間間隔
の継続時間をそのチエツク結果に応して高速に調整する
ことが一般化されている。
本好適実施例では、制御プロセッサ１１０とデータ転送
プロセッサ１２０は共に共用可変継続時間り四ツクによ
りクロックがとられる。従って、制御プロセッサ＋１０
とデータ転送プロセッサは、たとえ別々の命令ストリー
ムを同時に実行中であっても、同期して稼動するように
イネーブルされる。
プロセッサ１２０は共に共用可変継続時間り四ツクによ
りクロックがとられる。従って、制御プロセッサ＋１０
とデータ転送プロセッサは、たとえ別々の命令ストリー
ムを同時に実行中であっても、同期して稼動するように
イネーブルされる。
制御プロセッサ１１０にキャッシュ・メモリ１４０への
アクセス優先権か与えられている。つまり、データ転送
プロセッサ１２０は、制御プロセッサ１１０が先にキャ
ッシュをアクセスしていないことを確かめてからキャッ
シュをアクセスする必要がある。しかし、ロックアウト
を防止するために、データ転送プロセッサＩ２０は割込
み信号を出して、制御プロセッサ１１０が少なくとも１
サイクルの間キャッシュ・ポートの制御権を解放するよ
うに指示することができる。
アクセス優先権か与えられている。つまり、データ転送
プロセッサ１２０は、制御プロセッサ１１０が先にキャ
ッシュをアクセスしていないことを確かめてからキャッ
シュをアクセスする必要がある。しかし、ロックアウト
を防止するために、データ転送プロセッサＩ２０は割込
み信号を出して、制御プロセッサ１１０が少なくとも１
サイクルの間キャッシュ・ポートの制御権を解放するよ
うに指示することができる。
これらの３種類のプロセッサ・モジュールは、以下の説
明で略語を用いて引用することがある。
明で略語を用いて引用することがある。
例えば、データ転送プロセッサ・モジュール１２０で実
行されるマイクロコードはＤＴＰマイクロコードと呼ぶ
場合がある。同様に、制御プロセッサ１１０で実行され
るマイクロコードはＣＰマイクロコー１−と、数値処理
モジュール１３０て実行されるマイクロコー１−は「Ｐ
マイクロコートと呼ぶ場合かある。これらの略語は他の
機能についても用いられている。
行されるマイクロコードはＤＴＰマイクロコードと呼ぶ
場合がある。同様に、制御プロセッサ１１０で実行され
るマイクロコードはＣＰマイクロコー１−と、数値処理
モジュール１３０て実行されるマイクロコー１−は「Ｐ
マイクロコートと呼ぶ場合かある。これらの略語は他の
機能についても用いられている。
設言４目を票
本好適実施例のサブシステムは、小型化され、低コスト
であるか、高度の浮動小数点数値処理性能をもつ設計に
なっている。
であるか、高度の浮動小数点数値処理性能をもつ設計に
なっている。
このサブシステムを使用するために２つのシステムが目
標となっている。このサブシステムは、広範囲にわたる
汎用ホスト・コンピュータで浮動小数点高速化機構（ユ
ニット）として使用するのに適している（特に、ＵＮＩ
Ｘエンジンと互換性をもたせることが望ましい）。
標となっている。このサブシステムは、広範囲にわたる
汎用ホスト・コンピュータで浮動小数点高速化機構（ユ
ニット）として使用するのに適している（特に、ＵＮＩ
Ｘエンジンと互換性をもたせることが望ましい）。
また、第１図の高速化システムは、特殊画像処理システ
ムで利用すると大きな利点が得られるように意図されて
いる。この種のシステムの例としては、ベンチマーク・
チクノロシーズ社から提供され、ｒ ＧＩＰシステム」
と呼ばれる図形画像処理システムがある。（ＧＩＰシス
テムは広範囲にわたる図形画像アプリケーションで高ス
ルーブツトか得られるようにするいくつかの機能を備え
ている。）第１．９Ａ、１０．４３図なとに示されてい
るような高速化サブシステムを備えたこの種のシステム
は、３次元図形アルゴリズムを実行させる上で特に利点
がある。
ムで利用すると大きな利点が得られるように意図されて
いる。この種のシステムの例としては、ベンチマーク・
チクノロシーズ社から提供され、ｒ ＧＩＰシステム」
と呼ばれる図形画像処理システムがある。（ＧＩＰシス
テムは広範囲にわたる図形画像アプリケーションで高ス
ルーブツトか得られるようにするいくつかの機能を備え
ている。）第１．９Ａ、１０．４３図なとに示されてい
るような高速化サブシステムを備えたこの種のシステム
は、３次元図形アルゴリズムを実行させる上で特に利点
がある。
アルゴリズムの分割
以下では、第１図のアーキテクチャについてさらに詳し
く説明するが、その前に、この多重プロセッサ構成がど
のように使用されるかについて説明することにする。
く説明するが、その前に、この多重プロセッサ構成がど
のように使用されるかについて説明することにする。
上述したように、大部分のアルゴリズムは４つの独立部
分、つまり、制御、データ入力、アドレス計算、および
データ計算に分けることができる。
分、つまり、制御、データ入力、アドレス計算、および
データ計算に分けることができる。
これらを個別タスクとして扱い、３つのプロセッサにマ
ツピングするようなアーキテクチャにすることが好まし
い。制御とアドレス計算は制御プロセッサ（ｃｐ）モジ
ュール１１０が取り扱い、データ入出力タスクはデータ
転送プロセッサ（ＤＴＰ）モジュール１２０か取り扱い
、データ割算は７♀動小５；９ ｒｌＪプロセンサ（Ｆ
Ｐ）モジュール１３０か取り扱う。
ツピングするようなアーキテクチャにすることが好まし
い。制御とアドレス計算は制御プロセッサ（ｃｐ）モジ
ュール１１０が取り扱い、データ入出力タスクはデータ
転送プロセッサ（ＤＴＰ）モジュール１２０か取り扱い
、データ割算は７♀動小５；９ ｒｌＪプロセンサ（Ｆ
Ｐ）モジュール１３０か取り扱う。
アルコリズムを制御プロセッサ・モジコール１１０ と
ＦＰ間でとのように分割されるかは、いくつかの特定ア
ルコリズム実装例を示して、ＬＩ丁に詳しく説明する。
ＦＰ間でとのように分割されるかは、いくつかの特定ア
ルコリズム実装例を示して、ＬＩ丁に詳しく説明する。
１つの好例は、第３１図を参照して下達する高速フーリ
エ変ｊＡ（ＦＦＴ）実装によるものであるか、このＦＦ
Ｔアルゴリズムはプログラミング効率か悪いことてよく
知られている。
エ変ｊＡ（ＦＦＴ）実装によるものであるか、このＦＦ
Ｔアルゴリズムはプログラミング効率か悪いことてよく
知られている。
この例では、 ＦＦＴアルゴリズムは、データ・サンプ
ルとフェーズ係数のアドレス計算を制御プロセッサ・モ
ジュール１１０に割り当て、バタフライ計算を浮動小数
点プロセッサ・モジュール１３０に割り当てることによ
って、制御プロセッサ・モジュール１１０と浮動小数点
プロセッサ・モジュール１３０間で分割されている。
ルとフェーズ係数のアドレス計算を制御プロセッサ・モ
ジュール１１０に割り当て、バタフライ計算を浮動小数
点プロセッサ・モジュール１３０に割り当てることによ
って、制御プロセッサ・モジュール１１０と浮動小数点
プロセッサ・モジュール１３０間で分割されている。
ＦＦＴソフトウェアのうちＣＰモジュール１１０で実行
される部分は、複素数データのアドレスをステージとバ
タフライ数の関数として計算する。複素数フェーズ係数
はテーブルに保持されているので、そのソフトウェア部
分はテーブル内の必要とする位置も、ステージとバタフ
ライ数の関数としてＭＯＷする。アドレスが計算で求ま
ると、データと係数が取り出されて、浮動小数カプロセ
ッサモジュール１３０に渡される。浮動小数点プロセッ
サ モジュール１３０がバタフライ計算を完了すると、
制御プロセッサ・モジュール＋１０はその結果を読み取
り、格納してから次のバタフライのアドレス計算を繰り
返すことになる。注目すべきことは、制御プロセッサ・
モジュール１１０は、実際に行なわれているバタフライ
計算を追跡する必要がなく、データを同期点で浮動小数
点プロセッサ・モジュール１３０とやりとりするだけで
よいことである。また、このソフトウェアは、アドレス
を計算するだけでなく、キャッシュ・メモリと数値プロ
セッサ間の実際のデータ転送を制御することも注目すべ
きである。
される部分は、複素数データのアドレスをステージとバ
タフライ数の関数として計算する。複素数フェーズ係数
はテーブルに保持されているので、そのソフトウェア部
分はテーブル内の必要とする位置も、ステージとバタフ
ライ数の関数としてＭＯＷする。アドレスが計算で求ま
ると、データと係数が取り出されて、浮動小数カプロセ
ッサモジュール１３０に渡される。浮動小数点プロセッ
サ モジュール１３０がバタフライ計算を完了すると、
制御プロセッサ・モジュール＋１０はその結果を読み取
り、格納してから次のバタフライのアドレス計算を繰り
返すことになる。注目すべきことは、制御プロセッサ・
モジュール１１０は、実際に行なわれているバタフライ
計算を追跡する必要がなく、データを同期点で浮動小数
点プロセッサ・モジュール１３０とやりとりするだけで
よいことである。また、このソフトウェアは、アドレス
を計算するだけでなく、キャッシュ・メモリと数値プロ
セッサ間の実際のデータ転送を制御することも注目すべ
きである。
ＦＦＴソフトウェアのうち浮動小数点プロセッサ・モジ
ュール１３０で実行される部分は、各連続ステージでデ
ータ・セットのバタフライ計算を行な＋２３ うように直線的にコーディングされた垂線命令列によっ
てバタフライ割算を行なう。各ステージでの正確なデー
タと係数を得るために必要な複雑なアドレス計算は関知
しない。従って、データ計算のためのコートは、データ
転送操作と無関係に書くことができる。事実、浮動小数
点プロセッサ・モージュール１３０に別の設計を採用し
たい場合（例えば、異なる浮動小数点チップ・セラ１−
を使用したり、ＦＦＴにより適した低レベル・データ通
路アーキテクチャを使用したりする目的で）は、このソ
フトウェア部分（比較的単純化されている）を変更する
だけでよい。
ュール１３０で実行される部分は、各連続ステージでデ
ータ・セットのバタフライ計算を行な＋２３ うように直線的にコーディングされた垂線命令列によっ
てバタフライ割算を行なう。各ステージでの正確なデー
タと係数を得るために必要な複雑なアドレス計算は関知
しない。従って、データ計算のためのコートは、データ
転送操作と無関係に書くことができる。事実、浮動小数
点プロセッサ・モージュール１３０に別の設計を採用し
たい場合（例えば、異なる浮動小数点チップ・セラ１−
を使用したり、ＦＦＴにより適した低レベル・データ通
路アーキテクチャを使用したりする目的で）は、このソ
フトウェア部分（比較的単純化されている）を変更する
だけでよい。
ＣＰとＦＰソフトウェアの実行は並列に行なわれ、アル
ゴリズム実行速度が低速部分によフて決まるようにバイ
ブライン化されている。
ゴリズム実行速度が低速部分によフて決まるようにバイ
ブライン化されている。
アーキテクチャの説明
第１図のサブシステムの主要部分のいくつかについて、
以下詳しく説明する。なお、ここでは、要約だけを説明
していることに注意されたい。もっと詳しい説明はその
あとで行なう。
以下詳しく説明する。なお、ここでは、要約だけを説明
していることに注意されたい。もっと詳しい説明はその
あとで行なう。
ｃｐモジ−仁−ル１１０の概略（第２Ａ図）制御フロセ
ノｇＩＣＩ’）モジュール１１０は、３２ビツト整数フ
ロセンサ機構（ユニット） （ＩＰＵ）２４０、マイク
ロコート シーケンサ２１０、 アドレス生成機構（エ
ニンｌｉ（八Ｇ）２３０、その化マイクロプログラム
メモリ、クロック発生装置、バス制御といった機構（ユ
ニット）から構成されている。
ノｇＩＣＩ’）モジュール１１０は、３２ビツト整数フ
ロセンサ機構（ユニット） （ＩＰＵ）２４０、マイク
ロコート シーケンサ２１０、 アドレス生成機構（エ
ニンｌｉ（八Ｇ）２３０、その化マイクロプログラム
メモリ、クロック発生装置、バス制御といった機構（ユ
ニット）から構成されている。
好適実施例では、整数プロセッサ機構２４０はＷｅｉｔ
ｅｋ ＸＬ８１３７を使用し、シーケンサ２１０はＡｎ
ａｌｏｇ Ｄｅｖｉｃｅｓ社製ＡＤＳＰ−１４０１を使
用し、アドレス生成機構２３０はＡｎａｌｏｇ Ｄｅｖ
ｉｃｅｓ社製ＡＤＳＰ−１４０１を使用している。当業
者ならば容易に理解されるように、これらに代えてその
他の各種構成要素を使用することも、他のブロックに同
等の機能をこれらに代えて組み入れることも可能である
。
ｅｋ ＸＬ８１３７を使用し、シーケンサ２１０はＡｎ
ａｌｏｇ Ｄｅｖｉｃｅｓ社製ＡＤＳＰ−１４０１を使
用し、アドレス生成機構２３０はＡｎａｌｏｇ Ｄｅｖ
ｉｃｅｓ社製ＡＤＳＰ−１４０１を使用している。当業
者ならば容易に理解されるように、これらに代えてその
他の各種構成要素を使用することも、他のブロックに同
等の機能をこれらに代えて組み入れることも可能である
。
制御プロセッサ・モジュール＋１０は次の２つの主要タ
スクを受は持つ。
スクを受は持つ。
まず、ホストからのコマンドを解釈し、ＤＴＰモジュー
ル１２０に転送を要求し、データ計算を開始する前に浮
動小数点プロセッサ・モジュール１３０を初期化するこ
とによって、ホードの動作を制御することである（高位
レベル）。
ル１２０に転送を要求し、データ計算を開始する前に浮
動小数点プロセッサ・モジュール１３０を初期化するこ
とによって、ホードの動作を制御することである（高位
レベル）。
次に、データ・キャッシュ−メモリの７トレスを生成し
、データ・キャッシュ・メモリとＦＰモジュール１３０
間のデータ転送と経路を制御することである。この活動
は通常高位レベル制御操作か完了したあと、実際の数値
処理過程で反復的に行なわれる。ループ制御はシーケン
サか取り扱い、アドレス生成機構とＩＰＵかアドレス生
成のために排他的に使用できるようになっている。
、データ・キャッシュ・メモリとＦＰモジュール１３０
間のデータ転送と経路を制御することである。この活動
は通常高位レベル制御操作か完了したあと、実際の数値
処理過程で反復的に行なわれる。ループ制御はシーケン
サか取り扱い、アドレス生成機構とＩＰＵかアドレス生
成のために排他的に使用できるようになっている。
他のブロックとの連節は３２ビツト幅データ・バス（Ｃ
Ｄバス１１２）を通して行なわれ、制御プロセッサ・モ
ジュール１１０はこのバスを通して、データ・キャッシ
ュ・メモリ１４０、コマンド・メモリ１９０、およびＦ
Ｐモジュール１３０の制御レジスタに対する読み書ぎを
行なう。制御プロセッサ・モジュール１１０はホストに
よって（ＶＭＥインタフェース１６０を通して）、浮動
小数点プロセッサ・モジュール１３０によって、あるい
はデータ転送プロセッサ・モジュール１２０によって割
込みを＋２６ かりることか可能である。正常動作では（つまり、プロ
グラム開発やデバッグと切り陣されり）、データφ云送
フ゛ロセッサ・モジュール＋２［１だけか割込み発生源
となる。
Ｄバス１１２）を通して行なわれ、制御プロセッサ・モ
ジュール１１０はこのバスを通して、データ・キャッシ
ュ・メモリ１４０、コマンド・メモリ１９０、およびＦ
Ｐモジュール１３０の制御レジスタに対する読み書ぎを
行なう。制御プロセッサ・モジュール１１０はホストに
よって（ＶＭＥインタフェース１６０を通して）、浮動
小数点プロセッサ・モジュール１３０によって、あるい
はデータ転送プロセッサ・モジュール１２０によって割
込みを＋２６ かりることか可能である。正常動作では（つまり、プロ
グラム開発やデバッグと切り陣されり）、データφ云送
フ゛ロセッサ・モジュール＋２［１だけか割込み発生源
となる。
ＤＴＰモジュール１２０の概略（第３八図）データ転送
プロセッサ（ＤＴＰ）モジュール１２０は同し３２ビツ
ト・プロセッサとシーケンサを使用しているので、プロ
グラマから見たとき同しように見える。顕著に異なるの
はバス制御とインタフェース制御である。制御プロセッ
サ・モシュル＋１０と異なる特徴がもう１つある。それ
は、データ転送プロセッサ・モジュール１２０には、マ
イククロコード拡う長ポートがあり、アットオン・ボー
ド（大容量メモリ・カードやネットワーク・カードなど
）の制御が可能になっていることである。
プロセッサ（ＤＴＰ）モジュール１２０は同し３２ビツ
ト・プロセッサとシーケンサを使用しているので、プロ
グラマから見たとき同しように見える。顕著に異なるの
はバス制御とインタフェース制御である。制御プロセッ
サ・モシュル＋１０と異なる特徴がもう１つある。それ
は、データ転送プロセッサ・モジュール１２０には、マ
イククロコード拡う長ポートがあり、アットオン・ボー
ド（大容量メモリ・カードやネットワーク・カードなど
）の制御が可能になっていることである。
データ転送プロセッサ・モジュール１２０は次の２つの
タスクを受は持つ。
タスクを受は持つ。
まず、データ・キャッシュ・メモリと外部インタフェー
ス間のデータ転送を制御することである。（これは、制
御プロセッサ・モジュール＋１０（またはホス１−）か
らコマン１−を受けて行なわれる。） 次は、外部インタフェースからのコマンドをコマンド・
メモリ１９０に保管されているコマンド待ち行列に転送
し、あとで制御プロセッサ・モシュルか処理できるよう
にすることである。外部インタフェースはいずれもコマ
ンドを出すことかてぎるか、初期状態では、ＶＭＥイン
タフェースか主要コマンド発生源であるものと予想され
る。適当なソフトウェアでコマンド・リストをデータ・
キャッシュ・メモリ（またはコマンド・メモリ）に入れ
ておき、あとでマクロとして呼び出される（この手法は
「ベクトル連鎖」とも呼ばれている）。デバッグ環境で
は、データ転送プロセッサ・モジュール１２０はデバッ
グ・モニタ（ホスト側で稼動）とデータ転送プロセッサ
・モジュール１２Ｇや制御プロセッサ・モジュール１１
０や浮動小数点プロセッサ・モジュール１３０でデバッ
グ中のマイクロコート間の主要インタフェースとなる。
ス間のデータ転送を制御することである。（これは、制
御プロセッサ・モジュール＋１０（またはホス１−）か
らコマン１−を受けて行なわれる。） 次は、外部インタフェースからのコマンドをコマンド・
メモリ１９０に保管されているコマンド待ち行列に転送
し、あとで制御プロセッサ・モシュルか処理できるよう
にすることである。外部インタフェースはいずれもコマ
ンドを出すことかてぎるか、初期状態では、ＶＭＥイン
タフェースか主要コマンド発生源であるものと予想され
る。適当なソフトウェアでコマンド・リストをデータ・
キャッシュ・メモリ（またはコマンド・メモリ）に入れ
ておき、あとでマクロとして呼び出される（この手法は
「ベクトル連鎖」とも呼ばれている）。デバッグ環境で
は、データ転送プロセッサ・モジュール１２０はデバッ
グ・モニタ（ホスト側で稼動）とデータ転送プロセッサ
・モジュール１２Ｇや制御プロセッサ・モジュール１１
０や浮動小数点プロセッサ・モジュール１３０でデバッ
グ中のマイクロコート間の主要インタフェースとなる。
また、このデータ中云送フロセ・ンサ・ヤシ；−−ルを
通してデハンク・モニタはＶＭＥアドレス空間にマツピ
ングされていない各種メモリをアクセスすることができ
る。
通してデハンク・モニタはＶＭＥアドレス空間にマツピ
ングされていない各種メモリをアクセスすることができ
る。
外部インタフェース、データ・キャッシュ・メモリ、コ
マンド・メモリ、 ＶＭＥインタフェース・メモリ、お
よびデータ転送プロセッサ・モジュール１２０間のデー
タとコマンドの転送は３２ビット幅ＴＤバス１２２を経
由して行なわれる。外部インタフェース１５０．１６０
．１７０はＦＩＦＯ（先入れ先出し）でバッファに入れ
られ、アテンションが必要になフたとき、つまりある種
のデータを受は取ったり、なにもなくなりつつあるとき
、データ転送プロセッサ・モジュール１２０に割込みを
かける。別の割込み発生源としては、ホスト（ＶＭＥイ
ンタフェース経由）と、制御プロセッサ・モジュール１
１０がある。
マンド・メモリ、 ＶＭＥインタフェース・メモリ、お
よびデータ転送プロセッサ・モジュール１２０間のデー
タとコマンドの転送は３２ビット幅ＴＤバス１２２を経
由して行なわれる。外部インタフェース１５０．１６０
．１７０はＦＩＦＯ（先入れ先出し）でバッファに入れ
られ、アテンションが必要になフたとき、つまりある種
のデータを受は取ったり、なにもなくなりつつあるとき
、データ転送プロセッサ・モジュール１２０に割込みを
かける。別の割込み発生源としては、ホスト（ＶＭＥイ
ンタフェース経由）と、制御プロセッサ・モジュール１
１０がある。
データ転送プロセッサ・モジュール１２０によるデータ
・キャッシュ・メモリへのアクセスは、制御プロセッサ
・モジュール１１０が使用していないサイクルに制限さ
れる。（ＣＰモジュール１１０は浮動小数壱プロセッサ
モジュール１３０への転送時や自身のためにメモリを
使用していることかある。）データ転送プロセッサ・モ
ジュール１２０か長時間アクセス待ちに置かれた場合は
、制御プロセッサ・モジュールに割込みをかけて、サイ
クルをスチールすることかできる。
・キャッシュ・メモリへのアクセスは、制御プロセッサ
・モジュール１１０が使用していないサイクルに制限さ
れる。（ＣＰモジュール１１０は浮動小数壱プロセッサ
モジュール１３０への転送時や自身のためにメモリを
使用していることかある。）データ転送プロセッサ・モ
ジュール１２０か長時間アクセス待ちに置かれた場合は
、制御プロセッサ・モジュールに割込みをかけて、サイ
クルをスチールすることかできる。
ＦＰモジュール１３０の概略（第４Ａ−４Ｃ図）浮動小
数点プロセッサ・モジュール１３０は別ボードに置かれ
ており、このポートは主ベース・ポートに差し込むこと
によって使用される。浮動小数点プロセッサーモジュー
ル１３０の動作は次の２つの部分に分かれて行なわれる
。
数点プロセッサ・モジュール１３０は別ボードに置かれ
ており、このポートは主ベース・ポートに差し込むこと
によって使用される。浮動小数点プロセッサーモジュー
ル１３０の動作は次の２つの部分に分かれて行なわれる
。
（ａ）マイクロコード浮動小数点機構（ユニット）。こ
の部分は浮動小数点計算を受は持つ。この機構は１つの
目標、つまり、可能な限り高速に動作して、浮動小数点
ハードウェア機構の性能を引ぎ出す設計になっている。
の部分は浮動小数点計算を受は持つ。この機構は１つの
目標、つまり、可能な限り高速に動作して、浮動小数点
ハードウェア機構の性能を引ぎ出す設計になっている。
これらの設計目標を達成するために、非常に単純化され
たアーキテクチ・１・が採用されている。つまり、浮動
小数点乗算機構、浮動小数声ＡＬＵ （算術論理演算
機構）、高速多重ボー１・・レジスタ・ファイル、単純
化された高速シーケンサから構成されている。ざらに、
スクラッチバット・メモリか内部データ通路と密結合さ
れ、参照テーブルを保管し、ヒストグラム記憶域を提供
する。浮動小数点算術７寅算機構は２つの読取りポート
と１つの書込みポートを通してレジスタ・ファイルとの
インタフェースとなる。
たアーキテクチ・１・が採用されている。つまり、浮動
小数点乗算機構、浮動小数声ＡＬＵ （算術論理演算
機構）、高速多重ボー１・・レジスタ・ファイル、単純
化された高速シーケンサから構成されている。ざらに、
スクラッチバット・メモリか内部データ通路と密結合さ
れ、参照テーブルを保管し、ヒストグラム記憶域を提供
する。浮動小数点算術７寅算機構は２つの読取りポート
と１つの書込みポートを通してレジスタ・ファイルとの
インタフェースとなる。
もう１つの書込みポートは読取りポートの一方と結ばれ
て、データ・シャツフルと複写機能を提供する。最終ポ
ートは両方向であり、データをレジスタ・ファイルとや
りとりするために使用される。
て、データ・シャツフルと複写機能を提供する。最終ポ
ートは両方向であり、データをレジスタ・ファイルとや
りとりするために使用される。
（ｂ）データ・キャッシュ・メモリ・インタフェース。
ＦＰモジュールのこの部分は、データ・キャッシュ・メ
モリとレジスタ・ファイルの両方向ポート間のインタフ
ェースとなる。レジスタ・ファイルとデータ・キャッシ
ュ・メモリ間には両方向レジスタ群かあり、データ転送
のパイプラインとなり、データ多重化と経路指定を取り
扱う。
モリとレジスタ・ファイルの両方向ポート間のインタフ
ェースとなる。レジスタ・ファイルとデータ・キャッシ
ュ・メモリ間には両方向レジスタ群かあり、データ転送
のパイプラインとなり、データ多重化と経路指定を取り
扱う。
転送制御は転送ロジックで生成される。このインタフェ
ースの多くの部分は、物理的には「Ｐモジュール１３０
と同し場所に置かれているか、ＣＰモジュール１１０
と共にクロックかとられるので、「Ｐモジュール１３
０の一部というよりも、拡張ＣＰ干ジュール１１０ と
一般に呼ばれている。
ースの多くの部分は、物理的には「Ｐモジュール１３０
と同し場所に置かれているか、ＣＰモジュール１１０
と共にクロックかとられるので、「Ｐモジュール１３
０の一部というよりも、拡張ＣＰ干ジュール１１０ と
一般に呼ばれている。
高度多重ポート高速レジスタ・ファイルは、制御プロセ
ッサ・モジュール１１０と浮動小数点プロセッサ・モジ
ュール間のクリーンなインタフニスとなる点て重要な要
素である。このレジスタ・ファイルの一方の側は制御プ
ロセッサ・モジュール１１０ と同期して動作し、他方
の側は浮動小数点プロセッサ・モジュール１３０と同期
して動作する。このようにクロック境界を設けたので、
境界の一方の側に変更を加えても他側が影響されること
がない。この結果、より高速の、あるいはもりと多くの
統合浮動小数点チップ・セットへの移行が容易になり、
従って、浮動小数点機構の独立性を保つことができる。
ッサ・モジュール１１０と浮動小数点プロセッサ・モジ
ュール間のクリーンなインタフニスとなる点て重要な要
素である。このレジスタ・ファイルの一方の側は制御プ
ロセッサ・モジュール１１０ と同期して動作し、他方
の側は浮動小数点プロセッサ・モジュール１３０と同期
して動作する。このようにクロック境界を設けたので、
境界の一方の側に変更を加えても他側が影響されること
がない。この結果、より高速の、あるいはもりと多くの
統合浮動小数点チップ・セットへの移行が容易になり、
従って、浮動小数点機構の独立性を保つことができる。
浮動小数点プロセッサ・モジュール１３０（またはアル
コリズムに合わせて変更されたそジュール＋３０’）は
、最高４つまでこの種のサブシステムに組み入れること
が可能である。第９八図と第１０図にそのいくつかの例
か示されている。
コリズムに合わせて変更されたそジュール＋３０’）は
、最高４つまでこの種のサブシステムに組み入れること
が可能である。第９八図と第１０図にそのいくつかの例
か示されている。
ＤＣＭの概略（第５図）
データ・キャッシュ・メモリ１４０は高バント幅多重ポ
ート・メモリである。このメモリとそのインタフェース
のアーキテクチャは、本好適実施例のシステム全体の性
能を大幅に向上させる利点をもっている。高バント幅が
必要とされるのは、浮動小数点プロセッサ・モジュール
１３０か単純なベクトル計算を実行中のとき、浮動小数
点プロセッサ・モジュール１３０にデータを常時提供す
るためである（そして、その結果を除去するためである
）。例えば、ベクトル「加算」操作には、計算毎に数字
を３回転送する必要がある。浮動小数点プロセッサ・モ
ジュール１３０が２０Ｍｆｌｏｐｓの計算速度に耐えら
れる場合は、それに歩調を合わせるために要求されるメ
モリのバンド幅は毎秒２４０Ｍバイトとなる。
ート・メモリである。このメモリとそのインタフェース
のアーキテクチャは、本好適実施例のシステム全体の性
能を大幅に向上させる利点をもっている。高バント幅が
必要とされるのは、浮動小数点プロセッサ・モジュール
１３０か単純なベクトル計算を実行中のとき、浮動小数
点プロセッサ・モジュール１３０にデータを常時提供す
るためである（そして、その結果を除去するためである
）。例えば、ベクトル「加算」操作には、計算毎に数字
を３回転送する必要がある。浮動小数点プロセッサ・モ
ジュール１３０が２０Ｍｆｌｏｐｓの計算速度に耐えら
れる場合は、それに歩調を合わせるために要求されるメ
モリのバンド幅は毎秒２４０Ｍバイトとなる。
デ〜り・キ蟲、・ソシュ・メ千りはＦｉ４Ｋ ｘ ３２
ビツト・メモリからなるメモリ・バンクを備え、２Ｍバ
イトのオンホード記憶機構を搭載している。これは遠隔
メモリ拡張ポート４３１０をキャッシュ・バス１４４
にイ」加することにより拡張可能である。（物理的には
、このメモリ拡張モジュールは浮動小数点プロセッサ・
モジュール１３０の各種モジュールと同しコネクタに差
し込まれる。）このメモリ拡張モジュールは、オンボー
ド・データ・キャッシュ・メモリと同じハント幅になっ
ているので、追加の１２Ｍバイト・メモリを２Ｍバイト
単位で拡張するように構成することが可能である。２重
容量メモリ・モジュールを使用すると、オンボード記憶
機構を４Ｍバイトまで、オフポート記憶機構を２４Ｍバ
イトまで増加できる。
ビツト・メモリからなるメモリ・バンクを備え、２Ｍバ
イトのオンホード記憶機構を搭載している。これは遠隔
メモリ拡張ポート４３１０をキャッシュ・バス１４４
にイ」加することにより拡張可能である。（物理的には
、このメモリ拡張モジュールは浮動小数点プロセッサ・
モジュール１３０の各種モジュールと同しコネクタに差
し込まれる。）このメモリ拡張モジュールは、オンボー
ド・データ・キャッシュ・メモリと同じハント幅になっ
ているので、追加の１２Ｍバイト・メモリを２Ｍバイト
単位で拡張するように構成することが可能である。２重
容量メモリ・モジュールを使用すると、オンボード記憶
機構を４Ｍバイトまで、オフポート記憶機構を２４Ｍバ
イトまで増加できる。
データ・キャッシュ・メモリには３つのポートがあり、
各々はプロセッサの各々につながっている。しかし、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０へのデータ転送はすべてＣＰマイ
クロコードによって制御されるので、多くの、占で、メ
モリを２重ポートだけをもつものとして扱うことか可能
とされていた。
各々はプロセッサの各々につながっている。しかし、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０へのデータ転送はすべてＣＰマイ
クロコードによって制御されるので、多くの、占で、メ
モリを２重ポートだけをもつものとして扱うことか可能
とされていた。
浮動小数点プロセッサ・モジュール１３０と制御プロセ
ッサ・モジュール１１０に対するデータ転送は入出力転
送より優先されているので、データ転送プロセッサ・干
ジュール１２０はメモリ・サイクルに空きが出るまで待
たされることになる。データ転送プロセッサ・モジュー
ル１２０の待ち時間が長い場合は、制御プロセッサ・モ
ジュール１１０に割込みをかけて、メ干りへのアクセス
権を獲得することができる。このことは、制御プロセッ
サ・モジュール１１０がランダム・アクセスを行なって
いない限り、問題となることはない。その場合でも、ブ
ロック入出力転送では、データ転送プロセサ・モジュー
ル１２０は別のデータ・ブロックを要求する必要が起こ
る前に、メモリ・アクセスご、とにデータを転送するた
めに８サイクルが必要になる。
ッサ・モジュール１１０に対するデータ転送は入出力転
送より優先されているので、データ転送プロセッサ・干
ジュール１２０はメモリ・サイクルに空きが出るまで待
たされることになる。データ転送プロセッサ・モジュー
ル１２０の待ち時間が長い場合は、制御プロセッサ・モ
ジュール１１０に割込みをかけて、メ干りへのアクセス
権を獲得することができる。このことは、制御プロセッ
サ・モジュール１１０がランダム・アクセスを行なって
いない限り、問題となることはない。その場合でも、ブ
ロック入出力転送では、データ転送プロセサ・モジュー
ル１２０は別のデータ・ブロックを要求する必要が起こ
る前に、メモリ・アクセスご、とにデータを転送するた
めに８サイクルが必要になる。
妥当なサイクル時間メモリ装置で高メモリ・バンド幅を
得るために、広幅メモリ・アーキテクチ＋３５ ャが採用された。メモリは２４ビツト幅であるのて、１
回のアクセス・サイクルで、３２ハイ１−（８Ｋ語）か
転送される。メモリのサイクル期間が１０Ｏｎｓてあれ
ば、メモリ・ハント幅はブロック転送ては毎秒３２０Ｍ
バイト、ランダムＦ語のアクセスでは毎秒４０Ｍハイド
である。
得るために、広幅メモリ・アーキテクチ＋３５ ャが採用された。メモリは２４ビツト幅であるのて、１
回のアクセス・サイクルで、３２ハイ１−（８Ｋ語）か
転送される。メモリのサイクル期間が１０Ｏｎｓてあれ
ば、メモリ・ハント幅はブロック転送ては毎秒３２０Ｍ
バイト、ランダムＦ語のアクセスでは毎秒４０Ｍハイド
である。
データ・キャッシュ・メモリは、ＦＰモジュール１３０
用のマイクロコート・オーバーレイを保管しておくため
にも使用できる。これらは、浮動小数点プロセッサ・モ
ジュール１３０のマイクロコードがＷＣＳサイズを越え
たとき、ＦＰモジュールの書込み可能制御記Ｆ！機構と
の間で受は渡しされる。この並行ロード機能によるｖｌ
Ｃ５の再ロートは、ホスト制御による通常のシリアル・
ロードよりもはるかに高速に行なわれる。事実、この機
能はマイクロコードを動的にベージングができるだけの
高速になっている。
用のマイクロコート・オーバーレイを保管しておくため
にも使用できる。これらは、浮動小数点プロセッサ・モ
ジュール１３０のマイクロコードがＷＣＳサイズを越え
たとき、ＦＰモジュールの書込み可能制御記Ｆ！機構と
の間で受は渡しされる。この並行ロード機能によるｖｌ
Ｃ５の再ロートは、ホスト制御による通常のシリアル・
ロードよりもはるかに高速に行なわれる。事実、この機
能はマイクロコードを動的にベージングができるだけの
高速になっている。
鼎−４セリ」略
コマンド・メモリは小容量（２Ｋ）の３２ビツト幅メモ
リでり、制御プロセッサ・モジュール１１０とデータ転
送プロセッサ・干ジュール１２０間の２つのホー１−を
もっている。コマンド、制御および状況データはこのメ
モリに保管されているソフトウェア待ち行列またはＦＩ
ＦＯスタックを通して、制御プロセンサ・モジュール＋
１０とＤＴＰの間て受は渡しされる。
リでり、制御プロセッサ・モジュール１１０とデータ転
送プロセッサ・干ジュール１２０間の２つのホー１−を
もっている。コマンド、制御および状況データはこのメ
モリに保管されているソフトウェア待ち行列またはＦＩ
ＦＯスタックを通して、制御プロセンサ・モジュール＋
１０とＤＴＰの間て受は渡しされる。
このメモリの半分は制御プロセッサ・モシュル１１０と
浮動小数点プロセッサ・モジュール１３０の状態情報（
一部のコマンド構造と共に）を保存しておくために、マ
イクロコート・デバッグ・モニタ用として予約されてい
る。
浮動小数点プロセッサ・モジュール１３０の状態情報（
一部のコマンド構造と共に）を保存しておくために、マ
イクロコート・デバッグ・モニタ用として予約されてい
る。
（以下余白）
外部インタフェースの概略
好適実施例では、効率のよいインタフェースをいくつか
備えている。その中で最も重要なのかポスト・インタフ
ェース（ＶＭＥインタフェースとも呼はれる）である。
備えている。その中で最も重要なのかポスト・インタフ
ェース（ＶＭＥインタフェースとも呼はれる）である。
ＶＭＥインタフェースは好適実施例によるサブシステム
とＶＭＥハスとを結ぶインタフェースであり、ＶＭＥハ
ス規格改訂版Ｃ１に規定されている電気的仕様とプロト
コル仕様に準拠している。
とＶＭＥハスとを結ぶインタフェースであり、ＶＭＥハ
ス規格改訂版Ｃ１に規定されている電気的仕様とプロト
コル仕様に準拠している。
ＶＭＥインタフェースは、ＶＭＥホストがマイクロコー
ドをアップロートしているとき、制御または状況レジス
タをアクセスしているとき、ＶＭＥインタフェース・メ
モリ（ＶＩＭ）をアクセスしているとき、あるいはデー
タＦＩＦＯをアクセスしているときはスレーブ・モート
で動作する。スレーブ・モトのインタフェースはハイド
または語アクセスをサポートせず、３２ビット並列アク
セスだけをサポートする。しかし、制御および状況レジ
スタは１６ビツト幅であるので、１６ビツトのホストは
本好適実施例のサブシステムを制御できる。
ドをアップロートしているとき、制御または状況レジス
タをアクセスしているとき、ＶＭＥインタフェース・メ
モリ（ＶＩＭ）をアクセスしているとき、あるいはデー
タＦＩＦＯをアクセスしているときはスレーブ・モート
で動作する。スレーブ・モトのインタフェースはハイド
または語アクセスをサポートせず、３２ビット並列アク
セスだけをサポートする。しかし、制御および状況レジ
スタは１６ビツト幅であるので、１６ビツトのホストは
本好適実施例のサブシステムを制御できる。
い１［インタフェースは、局所ＤＭＡの制御を受Ｃ」て
データ「Ｉト０とＶＭＥメモリ間てデータを転ススする
ときは、マスク・モートて動作する。ＤＩＩＡの活動は
、データ転送プロセッサ・モジュール１２０か制込みサ
イクルをＶＭＥハス上で開始することによりこのモジュ
ールによって制御され、モニタされる。
データ「Ｉト０とＶＭＥメモリ間てデータを転ススする
ときは、マスク・モートて動作する。ＤＩＩＡの活動は
、データ転送プロセッサ・モジュール１２０か制込みサ
イクルをＶＭＥハス上で開始することによりこのモジュ
ールによって制御され、モニタされる。
データ・パイプ・インタフェースは、高ハント幅バック
ブレーン・ハスと結ばれる設計になっている。（物理的
には、これはりホン ケーブルを使用するだけで構成に
含めることができる。）このバスを使用すると、私用サ
ブシステム間の通信が行なえるので便利である。つまり
、インタフェース・ロジックは２つの受信ポートと１つ
の送信ポートを備えているので、この種のバスを複数短
距離局所バスとして使用して、幅広いデータ流れアーキ
テクチャを実現することができる。このバス上のデータ
転送はＦＩＦＯでバッファリングされるので（受信端側
）、データ転送を高速にかつ低オーバヘットで行なうこ
とができる。複数のサブシステムを並列にも直列にも（
例えは、パイプラインで）接続できるのて、高性能のシ
ステムを１ｊ１」単に実現することかできる。
ブレーン・ハスと結ばれる設計になっている。（物理的
には、これはりホン ケーブルを使用するだけで構成に
含めることができる。）このバスを使用すると、私用サ
ブシステム間の通信が行なえるので便利である。つまり
、インタフェース・ロジックは２つの受信ポートと１つ
の送信ポートを備えているので、この種のバスを複数短
距離局所バスとして使用して、幅広いデータ流れアーキ
テクチャを実現することができる。このバス上のデータ
転送はＦＩＦＯでバッファリングされるので（受信端側
）、データ転送を高速にかつ低オーバヘットで行なうこ
とができる。複数のサブシステムを並列にも直列にも（
例えは、パイプラインで）接続できるのて、高性能のシ
ステムを１ｊ１」単に実現することかできる。
１つの例として、高性能の実時間３次元図形システムを
、２つの高速化サブシステムと画像プロセッサをパイプ
ライン構成にすることによって構築することかてきる。
、２つの高速化サブシステムと画像プロセッサをパイプ
ライン構成にすることによって構築することかてきる。
最初の高速化サブシステムはフレームｎて多角形を変形
してクリッピングし、２番目の高速化サブシステムはフ
レームｎ−１で多角形を描画順に分類しく隠蔽表面除去
のため）、画像プロセッサはフレームｎ−２で多角形を
描画する。
してクリッピングし、２番目の高速化サブシステムはフ
レームｎ−１で多角形を描画順に分類しく隠蔽表面除去
のため）、画像プロセッサはフレームｎ−２で多角形を
描画する。
ＤＴＰマイクロコート拡張インタフェースは仮想的にＤ
ＴＰモジュール１２０のマイクロアドレスとデータ・バ
スを拡張したものである。これはＧＩＰマイクロコート
拡張バスと完′全に互換性（物理的および電気的に）が
あるので、ＧＩＰ用に設計され、この種のインタフェー
スを使用するどの拡張カートでも使用できる。外部大容
量メモリ・システムとネットワーク・カートはこのイン
タフェス ボー１・経由で本実施例のサブシステムと結
はれる。
ＴＰモジュール１２０のマイクロアドレスとデータ・バ
スを拡張したものである。これはＧＩＰマイクロコート
拡張バスと完′全に互換性（物理的および電気的に）が
あるので、ＧＩＰ用に設計され、この種のインタフェー
スを使用するどの拡張カートでも使用できる。外部大容
量メモリ・システムとネットワーク・カートはこのイン
タフェス ボー１・経由で本実施例のサブシステムと結
はれる。
画像データ・ハス・インタフェース１７０（またはｒＧ
１１’インタフェース」）は、特に図形と画像ブタ用に
最適化された別のハスに結ばれる。このインタフェース
は、ＧＩＰマイクロコート拡弓長バスとも接続できるの
で、本実施例のサブシステム上のいくつかのインタフェ
ース ロジックを１．ＩＰマイクロコートで制御するこ
とかできる。これにより、ＧＩＰと本実施例のサブシス
テム間は両方向１６ビツト幅のＦＩＦＯて結ばれるので
、コマンドとブタをＦＩＦＯ経由で送ることができる。
１１’インタフェース」）は、特に図形と画像ブタ用に
最適化された別のハスに結ばれる。このインタフェース
は、ＧＩＰマイクロコート拡弓長バスとも接続できるの
で、本実施例のサブシステム上のいくつかのインタフェ
ース ロジックを１．ＩＰマイクロコートで制御するこ
とかできる。これにより、ＧＩＰと本実施例のサブシス
テム間は両方向１６ビツト幅のＦＩＦＯて結ばれるので
、コマンドとブタをＦＩＦＯ経由で送ることができる。
このインタフェースの各側は他方の側に割込みをかける
ことができる。
ことができる。
制御プロセッサ（ｃｐ）モジュール１１０制御プロセツ
サは、３２ビット整数プロセッサ機構（ユニット）（Ｉ
ＰＵ）２４０に搭載された３２ビツト・マイクロコード
・プロセッサであり、本好適実施例では、Ｗｅｉｔｅｋ
ＸＬ８１３７が使用されている。ｌＰｔ１２４０は１
６ビツト・アドレス生成機構（ＡＧ）２３０ （本実
施例ではＡｎａｌｏｇ Ｄｅｖｉｃｅｓ社ＡＤＳＰ １
４１０を使用）および１６ヒソトーシーケンサ２１Ｏ（
本実施例ではＡｎａ ｌｏｇＤｅｖ １ｃｅｓ社ＡＤＳ
Ｐ １１１０１を使用）によってサボー１−される。制
御プロセッサ内の主データ通路はＣＤバスｌ’１２であ
る。
サは、３２ビット整数プロセッサ機構（ユニット）（Ｉ
ＰＵ）２４０に搭載された３２ビツト・マイクロコード
・プロセッサであり、本好適実施例では、Ｗｅｉｔｅｋ
ＸＬ８１３７が使用されている。ｌＰｔ１２４０は１
６ビツト・アドレス生成機構（ＡＧ）２３０ （本実
施例ではＡｎａｌｏｇ Ｄｅｖｉｃｅｓ社ＡＤＳＰ １
４１０を使用）および１６ヒソトーシーケンサ２１Ｏ（
本実施例ではＡｎａ ｌｏｇＤｅｖ １ｃｅｓ社ＡＤＳ
Ｐ １１１０１を使用）によってサボー１−される。制
御プロセッサ内の主データ通路はＣＤバスｌ’１２であ
る。
第２Ａ図は本好適実施例における制御プロセッサ＋１０
の構造を概要図で示したものである。書込み可能制御記
憶機構（ＷＣ５）２２０は、マイクロ命令列を納めてい
るメモリである。シーケンサ２１０からマイクロ命令ア
ドレス・コマンドが出されて、制御記憶機構２２０から
マイクロ命令が取り出される。
の構造を概要図で示したものである。書込み可能制御記
憶機構（ＷＣ５）２２０は、マイクロ命令列を納めてい
るメモリである。シーケンサ２１０からマイクロ命令ア
ドレス・コマンドが出されて、制御記憶機構２２０から
マイクロ命令が取り出される。
この方法で制御記憶機構から取り出される命令の流れを
示したのが２２１である。レジスタに格納されない出力
とレジスタ２２２に格納される出力の両方を設けること
が好ましい。レジスタ２２２に格納された出力はデコー
ダ２６０に入力される。レジスタ２２２ と２２３は共
に直列シャＦつ・レジスタとして構成され、直列ループ
２２５ とのインタフェースとなる。マイクロアドレス
の流れの一部をライン２１１Ａから得て、浮動小数点モ
ジュール１３０に通知するようにするのかり了ましい。
示したのが２２１である。レジスタに格納されない出力
とレジスタ２２２に格納される出力の両方を設けること
が好ましい。レジスタ２２２に格納された出力はデコー
ダ２６０に入力される。レジスタ２２２ と２２３は共
に直列シャＦつ・レジスタとして構成され、直列ループ
２２５ とのインタフェースとなる。マイクロアドレス
の流れの一部をライン２１１Ａから得て、浮動小数点モ
ジュール１３０に通知するようにするのかり了ましい。
この方イ゛去をとると、以下に述へるような利点か得ら
れる。
れる。
また、ライン２２１上の流れを両方向にするのか好まし
い。つまり、このラインは書込み可能制御記憶機構から
マイクロ命令を読み出すために使用できるたけてなく、
ある種、の場合には、命令を逆に制御記憶機構に書ぎ込
むためにも使用できる。
い。つまり、このラインは書込み可能制御記憶機構から
マイクロ命令を読み出すために使用できるたけてなく、
ある種、の場合には、命令を逆に制御記憶機構に書ぎ込
むためにも使用できる。
その利点については下達するか、これは重要な機能であ
る。
る。
マイクロコート出力２２１は大力としてデコーダ２６０
に送られる。従来の方法では、このデコーダは最小限の
低レベル・デコード・ロジックを使用して、マイク命令
のフィールドを分割して、必要時にそれらをデコート化
している。本実施例のマイクロ命令形式は第２Ｂ図に示
されているが、これについては以下で詳しく説明する予
定である。デコーダ２６０の出力２６１はアドレス生成
機構２３０、整数処理機構２４０、シーケンサ２１０と
いった主要機能ブロックのすへでに送られる。これらの
ラインはいろいろな個所につながっているので、個別的
に１１′１ボしていない。
に送られる。従来の方法では、このデコーダは最小限の
低レベル・デコード・ロジックを使用して、マイク命令
のフィールドを分割して、必要時にそれらをデコート化
している。本実施例のマイクロ命令形式は第２Ｂ図に示
されているが、これについては以下で詳しく説明する予
定である。デコーダ２６０の出力２６１はアドレス生成
機構２３０、整数処理機構２４０、シーケンサ２１０と
いった主要機能ブロックのすへでに送られる。これらの
ラインはいろいろな個所につながっているので、個別的
に１１′１ボしていない。
シーケンサ２１０は、リンク レジスタ（１−ランシー
バ）２１４を経由してＩＰＵ ２４０から送られてくる
入力とシーケンサ局所ハス２１５を経由してアドレス生
成機構２３０から送られてくる入力たけてなく、他のい
くつかの入力も受は取る。
バ）２１４を経由してＩＰＵ ２４０から送られてくる
入力とシーケンサ局所ハス２１５を経由してアドレス生
成機構２３０から送られてくる入力たけてなく、他のい
くつかの入力も受は取る。
さまざまな割込み線はマルチプレクサ２１３を通して多
重化され、これらの割込みにより、シーケンサ２１０の
プログラム・カウンタ動作がさまざまに変更される。割
込みをそれぞれに応して処理するシーケンサ・ハードウ
ェアはよく知られている。
重化され、これらの割込みにより、シーケンサ２１０の
プログラム・カウンタ動作がさまざまに変更される。割
込みをそれぞれに応して処理するシーケンサ・ハードウ
ェアはよく知られている。
別のマルチプレクサ（２１２で示されている）は各種条
件コード信号から１つを選択して、シーケンサ２４０に
入力するために使用される。これらの条件コート信号は
、詳細は後述するように、シーケンサ２１００ロジツク
の中でいろいろな使い方をされている。
件コード信号から１つを選択して、シーケンサ２４０に
入力するために使用される。これらの条件コート信号は
、詳細は後述するように、シーケンサ２１００ロジツク
の中でいろいろな使い方をされている。
バッファ２１７は、マイクロ命令のフィールドで指定さ
れている定数を送るために使用される。
れている定数を送るために使用される。
ざらに、別の人出力かいくつか書込み制御記憶機構２２
０とマイクロ命令バス２２１ にボされている。書込み
イネーブル線は、例えはホストからといったように、外
部から制御される。さらに、２ウエイ・インタフェース
２１１Ｂを通して、ホストはマイクロアドレス・バス２
１１に対して読み書きを行なう。この機能は診断に利用
できるたけてなく、マイクロ命令を制御記憶機構に書き
込むときにも利用できる（後述する）。
０とマイクロ命令バス２２１ にボされている。書込み
イネーブル線は、例えはホストからといったように、外
部から制御される。さらに、２ウエイ・インタフェース
２１１Ｂを通して、ホストはマイクロアドレス・バス２
１１に対して読み書きを行なう。この機能は診断に利用
できるたけてなく、マイクロ命令を制御記憶機構に書き
込むときにも利用できる（後述する）。
クロック発生装置２５０は制御プロセッサ１１０とデー
タ転送プロセッサ１２０の両方からサイクル継続時間入
力を受は取る。現クロック・サイクルの継続時間は、Ｃ
ＰとＤＴＰモジュールから受は取った最も継続時間の長
い指定子から即時に選択される。これは、プログラマブ
ル・ロジック・アレイ（ＰＡＬ）を用いて実装するのが
好ましい。デコーダ２６０の場合と同様に、クロック発
生装置２５０の出力はいろいろな個所に送られるので、
個々には示していない。
タ転送プロセッサ１２０の両方からサイクル継続時間入
力を受は取る。現クロック・サイクルの継続時間は、Ｃ
ＰとＤＴＰモジュールから受は取った最も継続時間の長
い指定子から即時に選択される。これは、プログラマブ
ル・ロジック・アレイ（ＰＡＬ）を用いて実装するのが
好ましい。デコーダ２６０の場合と同様に、クロック発
生装置２５０の出力はいろいろな個所に送られるので、
個々には示していない。
第２Ｂ図は本好適実施例におけるマイクロ命令フィール
ｌ〜の？、ｌ］当てを示１ノだものである。ＣＰ拡張ロ
ジックにおＣツるフィール１〜の制当でも不されてしＡ
る。この拡張ロジックの動作については以下て詳しく説
明する。なお、ここで注意しておきたし八ことは、この
拡張フィールド内のマイクロ命令の追加ビットと、基本
ＷＣ５２２０内の各命令のこれらの追加フィールドをＷ
Ｃ５拡張機構およびこれらのマイクロ命令フィールドを
デコートして実行するロジックはすへてサブシステム内
の各数値処理モジュール１３０またはアルゴリズム高速
化機構にも同しものがあることである。従って、第１Ｏ
図の実施例には、３つのＷＣ５拡張機構が設けられるの
で、ＣＰマイクロコード・フィールド全体は１９２ビツ
トになる。
ｌ〜の？、ｌ］当てを示１ノだものである。ＣＰ拡張ロ
ジックにおＣツるフィール１〜の制当でも不されてしＡ
る。この拡張ロジックの動作については以下て詳しく説
明する。なお、ここで注意しておきたし八ことは、この
拡張フィールド内のマイクロ命令の追加ビットと、基本
ＷＣ５２２０内の各命令のこれらの追加フィールドをＷ
Ｃ５拡張機構およびこれらのマイクロ命令フィールドを
デコートして実行するロジックはすへてサブシステム内
の各数値処理モジュール１３０またはアルゴリズム高速
化機構にも同しものがあることである。従って、第１Ｏ
図の実施例には、３つのＷＣ５拡張機構が設けられるの
で、ＣＰマイクロコード・フィールド全体は１９２ビツ
トになる。
基本命令内の個々の命令フィールドは整数処理機構２４
０（３２ビツト）、アドレス生成機構２３０（１０ビツ
ト）、およびシーケンサ２１０（７ビツト）用に割り振
られている。拡張フィールド（これは各ＷＣ５拡張機構
に保管される）では、フィールドはレジスタ選択、条件
選択、および転送制御用に割り振＋４６ られている。これらのビットの用７去については、あと
て詳しく説明する。
０（３２ビツト）、アドレス生成機構２３０（１０ビツ
ト）、およびシーケンサ２１０（７ビツト）用に割り振
られている。拡張フィールド（これは各ＷＣ５拡張機構
に保管される）では、フィールドはレジスタ選択、条件
選択、および転送制御用に割り振＋４６ られている。これらのビットの用７去については、あと
て詳しく説明する。
他の命令フィールドは従来のマイクロコート・アーキテ
クチャで採用されている方法で割り振られる。例えは、
あるビットは中断点まできたことを示すために使用され
、いくつかのビットは命令タイプを簡単に記述するため
に使用され、２ビツトはクロック制御をコード化するた
めに（上述したように、可変継続時間クロックを可能に
する目的で）使用される。
クチャで採用されている方法で割り振られる。例えは、
あるビットは中断点まできたことを示すために使用され
、いくつかのビットは命令タイプを簡単に記述するため
に使用され、２ビツトはクロック制御をコード化するた
めに（上述したように、可変継続時間クロックを可能に
する目的で）使用される。
アドレス・レジスタ２３０はオフ・ザ・シェルフ・アド
レス生成機構である。計算をこの機構で行なえるので、
制御プロセッサ１１０の高速アドレス計算能力が向上す
る。
レス生成機構である。計算をこの機構で行なえるので、
制御プロセッサ１１０の高速アドレス計算能力が向上す
る。
さらに、整数処理機構（ＩＰＵ） ２４０は算術演算機
能を更に向上させる。ＴＰＯはＣＤバス１１２から読み
書きができると共に、アドレスをＣＡババス出力するこ
ともできる（レジスタ２４１を通して）。これらのアド
レスは、第１図に示すように、キャッシュ・メモリ１４
０とコマンド・メモリ１２０に対するアトレス情報とな
るものである。
能を更に向上させる。ＴＰＯはＣＤバス１１２から読み
書きができると共に、アドレスをＣＡババス出力するこ
ともできる（レジスタ２４１を通して）。これらのアド
レスは、第１図に示すように、キャッシュ・メモリ１４
０とコマンド・メモリ１２０に対するアトレス情報とな
るものである。
本好適実施例において整数処理機構２４０で使用される
実際の構成要素は高度の算術演算機能を備えており、こ
の中には、乗算をハードウェアで行なう機能も含まれて
いる。従って、機構２３０と２４０を一緒に使用すると
、算術演算機構の多くをアドレス生成のために利用する
ことができる。更に、シーケンサ２１０がマイクロ命令
アドレス生成機能も実行するロジックをいくつか備えて
いることは勿論である。
実際の構成要素は高度の算術演算機能を備えており、こ
の中には、乗算をハードウェアで行なう機能も含まれて
いる。従って、機構２３０と２４０を一緒に使用すると
、算術演算機構の多くをアドレス生成のために利用する
ことができる。更に、シーケンサ２１０がマイクロ命令
アドレス生成機能も実行するロジックをいくつか備えて
いることは勿論である。
アドレス生成機構２３０からの出力２３１はバッファに
入れられ、ＣＤバス１１２に送り返される。シーケンサ
２１０は整数処理機構２４０の出力を読み取ることがで
きるが（リンク・レジスタ２１４を通して） 、ＩＰＵ
２４０にコマンドでＣＤバス１１２を駆動させること
もできる。キャッシュ・メモリ１４０、ＦＰモジュール
１３０、またはコマンド・メモリ１９０もこれらの結果
がこのバスに送り出された時点で、その結果をアクセス
することができる。
入れられ、ＣＤバス１１２に送り返される。シーケンサ
２１０は整数処理機構２４０の出力を読み取ることがで
きるが（リンク・レジスタ２１４を通して） 、ＩＰＵ
２４０にコマンドでＣＤバス１１２を駆動させること
もできる。キャッシュ・メモリ１４０、ＦＰモジュール
１３０、またはコマンド・メモリ１９０もこれらの結果
がこのバスに送り出された時点で、その結果をアクセス
することができる。
レジスタ２０３（第２八図の左上に図示）は使用頻度の
低いいくつかの制御信号を格納１°る。これらの制御信
号には、診断用信号、ＬＥＤ制御イ８号なとかある。
低いいくつかの制御信号を格納１°る。これらの制御信
号には、診断用信号、ＬＥＤ制御イ８号なとかある。
整数プロセンサ機構（ＩＰＵ） ２４０１Ｐυ２４０は
、４ポート・レジスタ・ファイル１１１Ｏ１八１．Ｕ
１１２０、フィールド・マージ機構工１３０および乗算
／除算機構１１４０から構成されている。これらの構成
機構を簡略図で示したのか第１１図である。２つの外部
データ通路は同図にＤおよびＡＤババス１０１．１１０
２で示されている。制御プロセッサ・モジュール１１０
では、へ〇バス１１０２はしノジスタ２４１を通して接
続され、各種メモリへのアドレス・バスとして使用され
る。、Ｄバス１１０１はＣＤバス１１２ に直結されて
いる。
、４ポート・レジスタ・ファイル１１１Ｏ１八１．Ｕ
１１２０、フィールド・マージ機構工１３０および乗算
／除算機構１１４０から構成されている。これらの構成
機構を簡略図で示したのか第１１図である。２つの外部
データ通路は同図にＤおよびＡＤババス１０１．１１０
２で示されている。制御プロセッサ・モジュール１１０
では、へ〇バス１１０２はしノジスタ２４１を通して接
続され、各種メモリへのアドレス・バスとして使用され
る。、Ｄバス１１０１はＣＤバス１１２ に直結されて
いる。
ＴＰＵ ２４０の４つのポート・レジスタ・ファイル１
１１０により、４番目のポート経由によるレジスタへの
書込みに加えて、ｒｌ −ｒ２ ＋ ｒ３といった演算
が１サイクルで行なえる。ＡＬＵ １１２０は通常の算
術および論理演算機能のほかに、優先コート化とビット
またはバイト反転命令を備えている。フィルト−マージ
機構１１３０は多重ピント シフトと回転、可変ビット
・フィールド抽出、保管とマージ機能を備えている。乗
算／除算機構口４０はｌｐＨ２４０の他の部分から独立
して稼動する。この機構かいったん乗算または除算操作
を開始したあとは、他の乗算／除算以外の命令はいずれ
もＡＬＬＩ １１２０またはフィールド・マージ機構１
１３０に実行させることができる。乗算は３２ ｘ ３
２符号付き（８サイクル）で行なわれ、除算は６４ ｘ
３２ビット符号なしく２０サイクル）で行なわれる。
１１０により、４番目のポート経由によるレジスタへの
書込みに加えて、ｒｌ −ｒ２ ＋ ｒ３といった演算
が１サイクルで行なえる。ＡＬＵ １１２０は通常の算
術および論理演算機能のほかに、優先コート化とビット
またはバイト反転命令を備えている。フィルト−マージ
機構１１３０は多重ピント シフトと回転、可変ビット
・フィールド抽出、保管とマージ機能を備えている。乗
算／除算機構口４０はｌｐＨ２４０の他の部分から独立
して稼動する。この機構かいったん乗算または除算操作
を開始したあとは、他の乗算／除算以外の命令はいずれ
もＡＬＬＩ １１２０またはフィールド・マージ機構１
１３０に実行させることができる。乗算は３２ ｘ ３
２符号付き（８サイクル）で行なわれ、除算は６４ ｘ
３２ビット符号なしく２０サイクル）で行なわれる。
レジスタ２４１はｌＰｔ１２４０の外部にあり、ＣＡバ
バス１１ とのインタフェースで使用される。これによ
り、メモリをアクセスするときパイプライン遅延が生じ
る６ （このレジスタが必要なのは、ここで使用されて
いる特定部分では、ＡＤババスサイクルが開始してから
７５−９０ｎｓ経通するまでは有効にならないためであ
る。） ＩＰ口２４０（”じバス１１０３上の）に対するマイク
ロコード命令入力は内部的に格納されるので（レジスタ
１ｔ５１） 、マイクロコード命令は直接に誉込み＋５
０ 制御記憶機構（ＷＣＳ）から取り出される。
バス１１ とのインタフェースで使用される。これによ
り、メモリをアクセスするときパイプライン遅延が生じ
る６ （このレジスタが必要なのは、ここで使用されて
いる特定部分では、ＡＤババスサイクルが開始してから
７５−９０ｎｓ経通するまでは有効にならないためであ
る。） ＩＰ口２４０（”じバス１１０３上の）に対するマイク
ロコード命令入力は内部的に格納されるので（レジスタ
１ｔ５１） 、マイクロコード命令は直接に誉込み＋５
０ 制御記憶機構（ＷＣＳ）から取り出される。
アドレス生成機構（ＡＧ） ２３０
本好適実施例で使用されるアドレス生成機構２３０の構
成は第１２図にその概要が示されている。
成は第１２図にその概要が示されている。
主要要素としては、１６ビツト幅のＡＬｌｌ １２１０
．３０個の内部レジスタ（これらのレジスタを機能別に
分けると、１６個のアドレス・レジスタ１２２２．４個
のオフセット・レジスタ１２２４．４個の比較レジスタ
１２２６、および４個の初期設定レジスタ１２２８に分
類される）がある。他にも、アドレス比較機構１２３０
とビット反転機構１２４０がある。内部バス１２５０は
データの経路指定を行ない、”Ｙ”バス１２７０はアド
レス出力２３１を行ない、この出力はＣＤバス１１２に
フィードバックされる（出力バッファ−２３２がイネー
ブルされたとき）ｅ″Ｄ”バス１２６０はシーケンサ・
データ・バス２１５に人出力を行なうように結ばれてお
り、バス２１５はリンク・レジスタ／トランシーバ２１
４によってＣＤバスから分離されテイル。
．３０個の内部レジスタ（これらのレジスタを機能別に
分けると、１６個のアドレス・レジスタ１２２２．４個
のオフセット・レジスタ１２２４．４個の比較レジスタ
１２２６、および４個の初期設定レジスタ１２２８に分
類される）がある。他にも、アドレス比較機構１２３０
とビット反転機構１２４０がある。内部バス１２５０は
データの経路指定を行ない、”Ｙ”バス１２７０はアド
レス出力２３１を行ない、この出力はＣＤバス１１２に
フィードバックされる（出力バッファ−２３２がイネー
ブルされたとき）ｅ″Ｄ”バス１２６０はシーケンサ・
データ・バス２１５に人出力を行なうように結ばれてお
り、バス２１５はリンク・レジスタ／トランシーバ２１
４によってＣＤバスから分離されテイル。
実際の装置は命令デコーダとその他のタイミングおよび
接合ロジック（図示せず）も備えている。
接合ロジック（図示せず）も備えている。
これらの機能により、アドレス生成機構２３０は１サイ
クルで次のことが行なえる。
クルで次のことが行なえる。
１６ビノト・ア１〜レスを出力すること。
メモリ・アドレスにオフセットを加えることによりメモ
リ・アドレスを修飾すること。
リ・アドレスを修飾すること。
アドレス値がいつ事前設定境界に移動または境界を越え
たかを検出し、条件付きでアドレス値を再初期設定する
こと。
たかを検出し、条件付きでアドレス値を再初期設定する
こと。
この最後のステップは循環バッファやモジュル・アドレ
ス指定を取り入れる上で特に有用である。
ス指定を取り入れる上で特に有用である。
アドレス生成機構２３０はＩＰＵ ２４０がもつアドレ
ス生成機能を補強するものである。しかし、アドレス生
成機構２３０で使用される特定チップは直接に動作する
場合、１６ビツト・アドレスしか生成できない。（倍精
度アドレスは２サイクルを必要とするが、２個のチップ
をカスケード接続することも可能である。）本好適実施
例では、アドレス生成機構２３０の１６ビツド・アドレ
ス出力はＩＰＵ ２４０に渡され、そこでそのアドレス
出力がベース・アドレスに加えられ、３２ヒツトまで拡
張される。
ス生成機能を補強するものである。しかし、アドレス生
成機構２３０で使用される特定チップは直接に動作する
場合、１６ビツト・アドレスしか生成できない。（倍精
度アドレスは２サイクルを必要とするが、２個のチップ
をカスケード接続することも可能である。）本好適実施
例では、アドレス生成機構２３０の１６ビツド・アドレ
ス出力はＩＰＵ ２４０に渡され、そこでそのアドレス
出力がベース・アドレスに加えられ、３２ヒツトまで拡
張される。
アドレス生成機構のレジスタは１６ビツト幅Ｄボトを通
してアクセスされる。このポートはシケンサと同し局所
部分２１５ とリンク・レジスタ２１４ に接続されて
いる。
してアクセスされる。このポートはシケンサと同し局所
部分２１５ とリンク・レジスタ２１４ に接続されて
いる。
アドレスはＹポート１２７０ （第２八図にライン２３
１で示されている）から送出される。アドレスはＣＤハ
スと結ばれる前に、３状態バツフア２３２に渡される。
１で示されている）から送出される。アドレスはＣＤハ
スと結ばれる前に、３状態バツフア２３２に渡される。
アドレス生成機構のＤかＹのどちらかが読み取られると
き（つまり、ＣＤバスを駆動するように要求されるとき
）、１６ビツト値はバス幅（３２ビツト）までセロで拡
張または符号で拡張することができる。これを実行する
ロジックは、あとで詳しく説明する符号／ゼロ拡張ＰＡ
Ｌ ２１６内に置かれている。ゼロ拡張または符号拡張
はＣＰマイクロコートから直接に制御される。（この機
能は、１６ビツト幅ポートのいずれかがＣＤバスを駆動
するために選択されたとき使用可能になる。） アドレス生成機構２３０の命令セットは次のように分類
されている。
き（つまり、ＣＤバスを駆動するように要求されるとき
）、１６ビツト値はバス幅（３２ビツト）までセロで拡
張または符号で拡張することができる。これを実行する
ロジックは、あとで詳しく説明する符号／ゼロ拡張ＰＡ
Ｌ ２１６内に置かれている。ゼロ拡張または符号拡張
はＣＰマイクロコートから直接に制御される。（この機
能は、１６ビツト幅ポートのいずれかがＣＤバスを駆動
するために選択されたとき使用可能になる。） アドレス生成機構２３０の命令セットは次のように分類
されている。
ルーヒング
レジスタ転送
論理およびシフｌ−（桁送り）１桑作
制御操作
その他の操作
アドレス生成機構の入力となるマイクロコート命令は内
部レジスタに格納され、ＷＣ５２２０から直接に取り出
されるようになっている。
部レジスタに格納され、ＷＣ５２２０から直接に取り出
されるようになっている。
シーケンサ２２０と関連 援ロジック
本好適実施例では、シーケンサ２１０は八ＤＳＰ１４０
１を採用している。この特定のＡＤＳＰを実装したシー
ケンサの主要要素は第１３図に示されている。
１を採用している。この特定のＡＤＳＰを実装したシー
ケンサの主要要素は第１３図に示されている。
これは、１６ビツト加算機構１３１Ｏ１６４ｘ ６４ビ
ットＲＡＭ １３２０、割込みロジック１３３０、割込
みベクトル記憶機構１３４０、および４個のループ・カ
ウンタが含まれる。
ットＲＡＭ １３２０、割込みロジック１３３０、割込
みベクトル記憶機構１３４０、および４個のループ・カ
ウンタが含まれる。
内部ＲＡＭ］３２０は次の３通りの使い方が可能である
。
。
１つはレジスタ・スタックとしてである。スタックとし
て使用すると、サブルーチンに入ったとき最高４個まで
のアドレスをスタックに入れておくことができる。これ
らの７１−レスは関係命令内の２ビツト・フィールドに
よってアクセス可能である。
て使用すると、サブルーチンに入ったとき最高４個まで
のアドレスをスタックに入れておくことができる。これ
らの７１−レスは関係命令内の２ビツト・フィールドに
よってアクセス可能である。
次はサブルーチン・スタックとしてである。このスタッ
クはサブルーチンのリンケージと割込みのための通常戻
りアドレスの記憶域となるものである。これは、状況レ
ジスタやカウンタなどの他のパラメータを格納するため
にも使用できる。
クはサブルーチンのリンケージと割込みのための通常戻
りアドレスの記憶域となるものである。これは、状況レ
ジスタやカウンタなどの他のパラメータを格納するため
にも使用できる。
最後は間接アドレス記憶域としてである。これは使用頻
度の高いアドレスの格納用に予約しておくことができる
。これらはＤポートの下位６ビツトを用いてアクセスさ
れる。
度の高いアドレスの格納用に予約しておくことができる
。これらはＤポートの下位６ビツトを用いてアクセスさ
れる。
スタック制限レジスタ１３２１はスタック域が他のスタ
ック域を壊したり、スタック・オーバフロやアンダフロ
ーが起こるのを防止するものである。これらのどれかが
起こると、内部割込みが起こり、エラー状態にフラッグ
が付けられたり、スタックはオフチップに拡張される（
スタック・ベジング）。
ック域を壊したり、スタック・オーバフロやアンダフロ
ーが起こるのを防止するものである。これらのどれかが
起こると、内部割込みが起こり、エラー状態にフラッグ
が付けられたり、スタックはオフチップに拡張される（
スタック・ベジング）。
１Ｏ個の優先割込みか用意されている。そのうちの２個
は装置内部のもので、スタック エラーとカウンタ・ア
ンダフローに対するものである。８個は外部である。割
込み検出、レジスタリングおよびマスキングはずへてロ
ジック１３３０によりオンチップで処理され、対応する
ベクトルが割込みベクトル・ファイル１３４０から取り
出される。
は装置内部のもので、スタック エラーとカウンタ・ア
ンダフローに対するものである。８個は外部である。割
込み検出、レジスタリングおよびマスキングはずへてロ
ジック１３３０によりオンチップで処理され、対応する
ベクトルが割込みベクトル・ファイル１３４０から取り
出される。
命令セットは非常に豊富であり、ジャンプ、サブル−チ
ン呼出し、戻りなど幅広く揃っている。これらの命令の
大部分は絶対アドレス、相対アドレス、またけ間接アド
レスを使用して目標アドレスを指定できる。これらは選
択した条件の１つによって修飾可能である。
ン呼出し、戻りなど幅広く揃っている。これらの命令の
大部分は絶対アドレス、相対アドレス、またけ間接アド
レスを使用して目標アドレスを指定できる。これらは選
択した条件の１つによって修飾可能である。
無条件。命令を常に実行する。
フラグなし。条件コード入力（ＦＬＡＧと呼ぶ）が偽で
あれば、命令を実行し、そうでなければ続行する（通常
失敗命令） フラグ。条件コート入力が真であれば、命令を実行し、
そうでなければ続行する（通常失敗命令）。
あれば、命令を実行し、そうでなければ続行する（通常
失敗命令） フラグ。条件コート入力が真であれば、命令を実行し、
そうでなければ続行する（通常失敗命令）。
９）号。命令の実行は状況レジスタ内の７−′１号ヒノ
ｉ・によって左右される。
ｉ・によって左右される。
スタック管理、状況レジスタ操作、カウンタ操作、およ
び刊込み制御を行なう命令も用意されている。
び刊込み制御を行なう命令も用意されている。
マイクロコート命令入力は内部レジスタに格納され、マ
イクロコート命令はＷＣＳ （レジスタ格納なし）か
ら直接に取り出される。
イクロコート命令はＷＣＳ （レジスタ格納なし）か
ら直接に取り出される。
シーケンサ支援ロジックには、割込み、条件つぎコート
選択、マイクロアドレス・バス、定数／次アドレス・フ
ィールドの４種類がある。
選択、マイクロアドレス・バス、定数／次アドレス・フ
ィールドの４種類がある。
討込及
本好適実ｈ＆例でシーケンサ２１０用に使用されている
チップは４個の割込み入力ピンがあるだけである。従っ
て、使用可能な割込み数を８個に拡張するために外部マ
ルチプレクサ２１３が使用されている。割込みは主に連
絡用とデバッグ・ツールをサポートするために使用され
る。
チップは４個の割込み入力ピンがあるだけである。従っ
て、使用可能な割込み数を８個に拡張するために外部マ
ルチプレクサ２１３が使用されている。割込みは主に連
絡用とデバッグ・ツールをサポートするために使用され
る。
割込み発生源（最も優先度の高い順）は次の通りである
。
。
クロー ロシソク
デハノグ環境内では、名目的には、モニタ・タスクとユ
ーザ・タスクの２タスクか稼動している。クロー・ロシ
ンク（ｃｌａｗ ｌｏｇｉｃ）は、モニタ・タスクを１
ステソフ進めることなく、ユーザ・タスクだりを１ステ
ツプ進めるものである。クロロシックはユーザ タスク
の中のある命令か実行されると、モニタ・タスクに「制
御を返却させる」。ユーザ・タスクに制御を返却させる
命令はクロー割込みを要求する。これはｌサイクルたけ
遅れているので、ユーザ・タスクの最初の命令が実行さ
れると割込みか引き起される。従フて、ユーザ・タスク
の次の（つまり、２番目の）命令が実行されるまえに、
制御がモニタ・タスクに返却される。
ーザ・タスクの２タスクか稼動している。クロー・ロシ
ンク（ｃｌａｗ ｌｏｇｉｃ）は、モニタ・タスクを１
ステソフ進めることなく、ユーザ・タスクだりを１ステ
ツプ進めるものである。クロロシックはユーザ タスク
の中のある命令か実行されると、モニタ・タスクに「制
御を返却させる」。ユーザ・タスクに制御を返却させる
命令はクロー割込みを要求する。これはｌサイクルたけ
遅れているので、ユーザ・タスクの最初の命令が実行さ
れると割込みか引き起される。従フて、ユーザ・タスク
の次の（つまり、２番目の）命令が実行されるまえに、
制御がモニタ・タスクに返却される。
史ＪＬ点
この割込みレベルはマイクロコート・ビットと直接関係
があるので、割込みが起こるとこのビットがセットされ
る。この仕組を利用すると、中断点を設ける上で便利で
ある。中断点ビットがセラ＋５８ １〜された命令が実行されると、制御は中断点処理ルー
チンに渡される。中断、占はいくっても設定か可能であ
る。
があるので、割込みが起こるとこのビットがセットされ
る。この仕組を利用すると、中断点を設ける上で便利で
ある。中断点ビットがセラ＋５８ １〜された命令が実行されると、制御は中断点処理ルー
チンに渡される。中断、占はいくっても設定か可能であ
る。
ＶＭＥバス
ＶＭＥハス割込みは通常デバッグ・モニタをサポートす
る目的だけに使用されるので、正常動作時には使用され
ない。
る目的だけに使用されるので、正常動作時には使用され
ない。
浮動小数点プロセッサ（中断点）
浮動小数点プロセッサ・モジュール１３０がそのＷＣＳ
にセットされている中断点の１つを見つけると、ＦＰク
ロックは停止される。ＦＰモジュールはこのことをこの
割込みを通して、制御プロセッサ・モジュールｌｌＯに
通知する。
にセットされている中断点の１つを見つけると、ＦＰク
ロックは停止される。ＦＰモジュールはこのことをこの
割込みを通して、制御プロセッサ・モジュールｌｌＯに
通知する。
ＤＴＰメモリ・アクセス
この割込みは、制御プロセッサ・モジュールにデータ・
キャッシュ・メモリへのアクセスを時的に中止させるた
めに使用される。これによりデータ転送プロセッサ・モ
ジュール＋２０はキャッシュ１４０にアクセスができる
ようになる。
キャッシュ・メモリへのアクセスを時的に中止させるた
めに使用される。これによりデータ転送プロセッサ・モ
ジュール＋２０はキャッシュ１４０にアクセスができる
ようになる。
ＤＴＩ’ （コマンド）
このＭ 込みは、ＣＰコマンドＦＩＦＯ（コマンド・メ
モリ１９０内の）にコマンドがあることをデータ転送プ
ロセッサが制御プロセッサ・モジュール＋１０に知らせ
るために使用される。Φ表 ＤＴＰ （データ転送完了） この割込みはデータ転送要求が完了したことを制御プロ
セッサ・モジュールに知らせるためにブタ転送プロセッ
サ・モジュール１２０によって使用される。、り 浮動小数点プロセッサ（一般） この割込みは、ＣＰＷＡＩＴ、ＦＰＷＡＩＴが状態を変
えたり、エラーか起こったり（エラー・タイプはソフト
ウェアで定義できる）、浮動小数点プロセッサ・モジュ
ール１３０に中断点が現れると、引き起される。活動事
象は、ＦＰモジュール１３０上にあって、制御プロセッ
サ・モジュール１１０がロードできるマスク・レジスタ
によって選択される。この割込みは今は使用されず、将
来の使用に備えて予約されている。複数のＦＰモジュー
ル１３０を使用するシステムでは、４個のＦＴ’がこの
荊込みを共用する予定である。従って、割込みサービス
・ルーチンは、これらのＦＰに正しくサービスするため
にはとのＦＰが割込みを引き起したかを知っている必要
かある。を 注意−＊印の付いた割込みは通常の条件コート・ロジッ
クでもテストてきるので、これらをボリングした方が好
都合の場合には、そうすることが可能である。
モリ１９０内の）にコマンドがあることをデータ転送プ
ロセッサが制御プロセッサ・モジュール＋１０に知らせ
るために使用される。Φ表 ＤＴＰ （データ転送完了） この割込みはデータ転送要求が完了したことを制御プロ
セッサ・モジュールに知らせるためにブタ転送プロセッ
サ・モジュール１２０によって使用される。、り 浮動小数点プロセッサ（一般） この割込みは、ＣＰＷＡＩＴ、ＦＰＷＡＩＴが状態を変
えたり、エラーか起こったり（エラー・タイプはソフト
ウェアで定義できる）、浮動小数点プロセッサ・モジュ
ール１３０に中断点が現れると、引き起される。活動事
象は、ＦＰモジュール１３０上にあって、制御プロセッ
サ・モジュール１１０がロードできるマスク・レジスタ
によって選択される。この割込みは今は使用されず、将
来の使用に備えて予約されている。複数のＦＰモジュー
ル１３０を使用するシステムでは、４個のＦＴ’がこの
荊込みを共用する予定である。従って、割込みサービス
・ルーチンは、これらのＦＰに正しくサービスするため
にはとのＦＰが割込みを引き起したかを知っている必要
かある。を 注意−＊印の付いた割込みは通常の条件コート・ロジッ
クでもテストてきるので、これらをボリングした方が好
都合の場合には、そうすることが可能である。
＊中印の付いた割込みの場合は、割込み状態を弓き起し
たことは、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調べることで検出することができる。これは割込み
が使用されない場合には、ポリングすることが可能であ
る。
たことは、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調べることで検出することができる。これは割込み
が使用されない場合には、ポリングすることが可能であ
る。
マルチプレクサ２１３を使用して割込み数を拡張するた
めには、４個の高優先度割込みレベルと４個の低優先度
割込みとの間のタイミング条件を変える必要がある。４
個の高優先度割込みであることを認識するためには、マ
イクロコード・クロックの立上がり縁より２５ｎｓ前に
割込みを引き起す必要がある。低優先度割込みの場合は
、この時間制限は立下がり縁より１５ｎｓ前にする必要
かある。
めには、４個の高優先度割込みレベルと４個の低優先度
割込みとの間のタイミング条件を変える必要がある。４
個の高優先度割込みであることを認識するためには、マ
イクロコード・クロックの立上がり縁より２５ｎｓ前に
割込みを引き起す必要がある。低優先度割込みの場合は
、この時間制限は立下がり縁より１５ｎｓ前にする必要
かある。
割込みを引き起すには、対応する割込み入力は１クロツ
タ期間の問直レベルに保持される。ノートウェアによる
割込み認知サイクルは必要ないので、割込み生成ハード
ウェア機構は非常に単純化される。
タ期間の問直レベルに保持される。ノートウェアによる
割込み認知サイクルは必要ないので、割込み生成ハード
ウェア機構は非常に単純化される。
条件コート・ロジック
シーケンサはＦＬＡＧと呼ばれる１つの条件コード入力
端をもっており、テスト可能な状況信号はすべて多重化
されてこのビンに入力される。これは内部レジスタに格
納され、通常のセットアツプ時間はＩＲＱにマスク（カ
ウンタ・アンダフロー割込み）がかけられているときは
１０ｎｓであり、イネーブルされたときは２６ｎｓであ
る。ＦＬＡＧ入力端の極性はシーケンサ内部で変えるこ
とができる。
端をもっており、テスト可能な状況信号はすべて多重化
されてこのビンに入力される。これは内部レジスタに格
納され、通常のセットアツプ時間はＩＲＱにマスク（カ
ウンタ・アンダフロー割込み）がかけられているときは
１０ｎｓであり、イネーブルされたときは２６ｎｓであ
る。ＦＬＡＧ入力端の極性はシーケンサ内部で変えるこ
とができる。
第４０Ａ図に示すように、ＦＬＡＧ入力端の状態をシー
ケンサ２１０の外部で保存しておくためにいくつかの追
加ロジックを使用することが好ましい。そうすれば、シ
ーケンサ２１０の内部状態を割込みが起ぎたあとて完全
に復元することかてきる。
ケンサ２１０の外部で保存しておくためにいくつかの追
加ロジックを使用することが好ましい。そうすれば、シ
ーケンサ２１０の内部状態を割込みが起ぎたあとて完全
に復元することかてきる。
１’Ａｔ ４０２１はシーケンサ２１Ｏ（または３１０
）の内部で内部フリップフロップ４０２０をエミュレー
トするために使用される。このＰＡＬは従って、「疑似
レジスタ」として動作するだけである。この必要が起こ
るのは、％ ４０ Ｂ図に示すような条件のときである
。
）の内部で内部フリップフロップ４０２０をエミュレー
トするために使用される。このＰＡＬは従って、「疑似
レジスタ」として動作するだけである。この必要が起こ
るのは、％ ４０ Ｂ図に示すような条件のときである
。
割込みか発生すると、シーケンサは割込み処理ルーチン
に制御を渡す。このルーチンが実行されている間、疑似
レジスタＰＡＬは割込み発生前に存在していた状況フラ
グ条件のコピーを保持しているだけである。割込み処理
ルーチンの実行が終ると、マルチプレクサ２１２はこの
ルーチンの指示を受けて、ＰＡＬ４０２１の出力をシー
ケンサ２１０へのＦＬＡＧ入力としてシーケンサに渡す
。これにより、フリップフロップ４０２０の内部状態が
復元される。
に制御を渡す。このルーチンが実行されている間、疑似
レジスタＰＡＬは割込み発生前に存在していた状況フラ
グ条件のコピーを保持しているだけである。割込み処理
ルーチンの実行が終ると、マルチプレクサ２１２はこの
ルーチンの指示を受けて、ＰＡＬ４０２１の出力をシー
ケンサ２１０へのＦＬＡＧ入力としてシーケンサに渡す
。これにより、フリップフロップ４０２０の内部状態が
復元される。
この結果、命令の流れは割込みが起こらなかフた場合と
同じ順序で継続する。これは、割込みに続く命令が条件
付きブランチである場合は特に重要である。内部状態を
正しく復元すれば、この条件イ」とブランチは正しく実
行されることになる。
同じ順序で継続する。これは、割込みに続く命令が条件
付きブランチである場合は特に重要である。内部状態を
正しく復元すれば、この条件イ」とブランチは正しく実
行されることになる。
勿論、４二の〔Ｊシンクは、シーケンサによつ−Ｃは必
要でない場合かあるか、本好適実施例で使用されている
ような特定シーケンサでは使用した方が好都合である。
要でない場合かあるか、本好適実施例で使用されている
ような特定シーケンサでは使用した方が好都合である。
テスト可能状況信号には、次のものがある。
ＩＰＩＩ ２４０条件コート出力 これは、現命令の状
況を中継するものである。どの条件がこのビン上でＩＰ
ＬＩ出力によって指示されるかは、マイクロコート令に
よって定義されている。
況を中継するものである。どの条件がこのビン上でＩＰ
ＬＩ出力によって指示されるかは、マイクロコート令に
よって定義されている。
マイクロコート・ループ これはＶＭＥインタフェース
制御レジスタの中の状況ビットであり、診断ソフトウェ
アて使用すると便利である。
制御レジスタの中の状況ビットであり、診断ソフトウェ
アて使用すると便利である。
書込みフラッグＯと１：この２個号はデータ・キャッシ
ュ・メモリ書込みロジックの内部状態をアクセスしやす
くするもので、デバッグ・モニタ内の状態格納と復元マ
イクロコードによりてのみ使用される。
ュ・メモリ書込みロジックの内部状態をアクセスしやす
くするもので、デバッグ・モニタ内の状態格納と復元マ
イクロコードによりてのみ使用される。
保留状態・これは、割込みから戻るとぎテストされ、ジ
ャンプによって割込み処理ルーチンに移った場合てもと
の条件イ」きジャンプその他か正しく実行さ打るように
する。
ャンプによって割込み処理ルーチンに移った場合てもと
の条件イ」きジャンプその他か正しく実行さ打るように
する。
ＦＰ状況信号ＣＰＷＡＩＴ ： 、ｍれは、ＦＰがそノ
３１算を終えて、追加データを待っているときクリアさ
れる。
３１算を終えて、追加データを待っているときクリアさ
れる。
ＦＰ状況信号Ｆｔ”１ｌＡＩＴ ：これは、制御プロセ
ッサ。
ッサ。
モジュール１１０かその計算を終えて、追加データを待
っているときクリアされる。
っているときクリアされる。
ＦＰ状況信号バンク選択 これは、レジスタ・ファイル
が２重バッファ（論理）モードで使用されているとき、
ＦＰレジスタ・ファイルのどちらの半分が制御プロセッ
サ・モジュール１１０に割り振られているかを知らせる
。
が２重バッファ（論理）モードで使用されているとき、
ＦＰレジスタ・ファイルのどちらの半分が制御プロセッ
サ・モジュール１１０に割り振られているかを知らせる
。
ＦＰ状況信号 直列ループ。これはＦＰ上の浮動小数点
チップを通して実行される直列ループの終りから抽出さ
れる。この直列ループとのインタフェースを通して、制
御プロセッサ・モジュール１１０はこれらの装置の内部
状況を抽出する（挿入）ことができる。
チップを通して実行される直列ループの終りから抽出さ
れる。この直列ループとのインタフェースを通して、制
御プロセッサ・モジュール１１０はこれらの装置の内部
状況を抽出する（挿入）ことができる。
ＦＰ状況信号：ＣＰ待ち割込みとＦＰ待ち割込み。これ
らの２つの１人７兄ビツトはそれぞれのイ＝号か高から
低に移るとセントされる（マスキングが可能な場合）。
らの２つの１人７兄ビツトはそれぞれのイ＝号か高から
低に移るとセントされる（マスキングが可能な場合）。
信号１’Ｔ’ＷＡＩＴとＣＰＷＡＩＴは、ｃｐが割込み
発生源を突き止める前に再び高に戻ることがあるので、
直接にテストされる。
発生源を突き止める前に再び高に戻ることがあるので、
直接にテストされる。
ＦＰ状況信号・＋＋ｐ中断点。これは、デバッグ目的だ
けに使用され、ＦＰが中断点までくるとセットされる。
けに使用され、ＦＰが中断点までくるとセットされる。
Ｆｌ’状況信号、ＦＰエラー。これは、エラーが浮動小
巷点プロセッサ・モジュール１３０で起こると、セット
される。これは将来の使用に備えて設けられたものであ
る。
巷点プロセッサ・モジュール１３０で起こると、セット
される。これは将来の使用に備えて設けられたものであ
る。
ＦＰ状況信号はシーケンサに向う共通線を共用し、実際
にテストされる状況信号はＣＰ拡張マイクロコード部分
によって選択される。
にテストされる状況信号はＣＰ拡張マイクロコード部分
によって選択される。
ＩＰ［Ｉ ２４０からの条件出力は１００ｎＳでサイク
ルするときは、遅れて有効になるのでシーケンサのセッ
トアツプ時間に間に合わない（特にマルチプレクサによ
って遅延されるので）。この条件をテストするときは、
クロックを１２５ｎｓに延長する必要かある。
ルするときは、遅れて有効になるのでシーケンサのセッ
トアツプ時間に間に合わない（特にマルチプレクサによ
って遅延されるので）。この条件をテストするときは、
クロックを１２５ｎｓに延長する必要かある。
ゴｏｒ １ｏｏｐ’”はシーケンサ内部のカウンタの１
つを使用すると、コーディングしやくなり、ＩＰＩＩ２
４０はアドレス割算から解放される。Ｆｏｒ−１ｏｏｐ
ｓはＩＰ口２４０を用いて行なうこともできるが、そう
すると、サイクル時間が長くなるので余分なオーバヘッ
ドが生じることになる。
つを使用すると、コーディングしやくなり、ＩＰＩＩ２
４０はアドレス割算から解放される。Ｆｏｒ−１ｏｏｐ
ｓはＩＰ口２４０を用いて行なうこともできるが、そう
すると、サイクル時間が長くなるので余分なオーバヘッ
ドが生じることになる。
条件コートは８１マルチプレクサ２１２を通して多重化
されてシーケンサの”ＦＬＡＧ”入力端に入力される。
されてシーケンサの”ＦＬＡＧ”入力端に入力される。
シーケンサは選択した条件コード信号の極性を内部レジ
スタに格納して、その選択を行なう。
スタに格納して、その選択を行なう。
マイクロアドレス・バス
マイクロアドレス・バス２１１ と２１１Ａは、通常プ
ログラム実行時にはシーケンサ２１０から、マイクロコ
ードのロード時にはＶＭＥバスから駆動させることがで
きる。ＶＭＥバスはマイクロアドレス・バスの内容を読
み取って、シーケンサがどのアドレスにあるかを確かめ
ることもできる。これは、シーケンサ動作と非同期に行
なわれ、主に詮断で使＋６７ 用される。
ログラム実行時にはシーケンサ２１０から、マイクロコ
ードのロード時にはＶＭＥバスから駆動させることがで
きる。ＶＭＥバスはマイクロアドレス・バスの内容を読
み取って、シーケンサがどのアドレスにあるかを確かめ
ることもできる。これは、シーケンサ動作と非同期に行
なわれ、主に詮断で使＋６７ 用される。
マイクロアドレス２１１は、制御プロセッサ・モジュー
ル１１０のＷＯ２の３２ビツトが各ＦＰモモジュール上
置かれているので、ＦＰモジュール（拡張部分２１１＾
で示されている）上にも結ばれている。マイクロアドレ
ス・バス拡張部分はＦＰ ＷＯ２を駆動するためにも使
用てきる。この機能は次の２つの理由で便利である。
ル１１０のＷＯ２の３２ビツトが各ＦＰモモジュール上
置かれているので、ＦＰモジュール（拡張部分２１１＾
で示されている）上にも結ばれている。マイクロアドレ
ス・バス拡張部分はＦＰ ＷＯ２を駆動するためにも使
用てきる。この機能は次の２つの理由で便利である。
１ ） ＦＰマイクロコードがダウン・ロードされると
きホストからアドレスを与えることができる。
きホストからアドレスを与えることができる。
２）ＦＰマイクロコードを制御プロセッサ・モジュール
と同期させて実行させるときに使用できるので、制御プ
ロセッサ・モジュール内のシーケンサ２１０のアドレス
が内部生成アドレスの代わりに使用できる。（この機能
は本好適実施例では採用されていないが、いつでも利用
できる方法である。） （以下余白） 定数フィールド マイクロ命令の１６ビツト幅定数フィールドは主にシー
ケンサにアドレスを与えるために使用されるが、アドレ
ス生成機構の定数を保持するために使用することもてき
る。
と同期させて実行させるときに使用できるので、制御プ
ロセッサ・モジュール内のシーケンサ２１０のアドレス
が内部生成アドレスの代わりに使用できる。（この機能
は本好適実施例では採用されていないが、いつでも利用
できる方法である。） （以下余白） 定数フィールド マイクロ命令の１６ビツト幅定数フィールドは主にシー
ケンサにアドレスを与えるために使用されるが、アドレ
ス生成機構の定数を保持するために使用することもてき
る。
シーケンサ２１０は両方向で私用局所ハス（シケンサ・
データ・ハス２１５）と結ばれている。これにより、ジ
ャンプなどをＣＤバス１１２を使用する処置と並行に行
なうことができる。シーケンサ・データ・バスは両方向
リンク・レジスタ／トランシーバ２１４ を経由してＣ
Ｄバス１１２ とリンクされている。クロックのタイミ
ングとリンク・レジスタ２１４に対する「フィードスル
ー」制御は、送り冗と宛先はすべて要求条件が異なるの
で、転送経路と方向に応じて変化する。アドレス生成機
構のデータ入力端は、アドレス生成機構２３０がシーケ
ンサと同しタイミング条件でこのバスで転送を行なう必
要があるので、このインタフェースのシーケンサ側に接
続されていることに注目ずへきである。
データ・ハス２１５）と結ばれている。これにより、ジ
ャンプなどをＣＤバス１１２を使用する処置と並行に行
なうことができる。シーケンサ・データ・バスは両方向
リンク・レジスタ／トランシーバ２１４ を経由してＣ
Ｄバス１１２ とリンクされている。クロックのタイミ
ングとリンク・レジスタ２１４に対する「フィードスル
ー」制御は、送り冗と宛先はすべて要求条件が異なるの
で、転送経路と方向に応じて変化する。アドレス生成機
構のデータ入力端は、アドレス生成機構２３０がシーケ
ンサと同しタイミング条件でこのバスで転送を行なう必
要があるので、このインタフェースのシーケンサ側に接
続されていることに注目ずへきである。
この構成により、次のようなπγ路指定か可能′Ｃある
。
。
定数フィール（〜 〉シーケンサ（ジャンプ）定数フィ
ールド−＞ＣＤハス（レジスタ・ロート）シーケンサ−
＞ＣＤハス（診断） ＣＤハス−〉シーケンサ（計算によるジャンプ）定数フ
ィールド−〉アドレス生成機構 アドレス生成機構−＞ＣＤハス（診断）ＣＤバス−〉ア
ドレス生成機構（計算によるアドレス） 書込み可能制御記憶機構（ＷＣ５’）２２０本好適実施
例ては、ＷＣＳメモリ・バンクはマイクロコートＳＪＬ
モジュールを使用している。これらは８Ｋ ｘ ３２ビ
ツト・メモリを備えており、これと共に、マイクロコー
トのロートと診断のための直列シャドウ・レジスタ２２
２ と２２３を備えている。（これらのシャドウ・レジ
スタの動作は以下で詳しく説明する予定である。）この
モジュールは２つの種類、つまり、出力がレジスタに格
納されるものと、レジスタに格納されないものとかある
。ｌＴ’１１２４０ アドレス生成機構２３０、およ乙
トシーケンサ２１０＋ｊそれぞれ独自に内部ハイブライ
ン レジスタを持っているので、ＷＣＳからの非レジス
タ格納出力を使用する。
ールド−＞ＣＤハス（レジスタ・ロート）シーケンサ−
＞ＣＤハス（診断） ＣＤハス−〉シーケンサ（計算によるジャンプ）定数フ
ィールド−〉アドレス生成機構 アドレス生成機構−＞ＣＤハス（診断）ＣＤバス−〉ア
ドレス生成機構（計算によるアドレス） 書込み可能制御記憶機構（ＷＣ５’）２２０本好適実施
例ては、ＷＣＳメモリ・バンクはマイクロコートＳＪＬ
モジュールを使用している。これらは８Ｋ ｘ ３２ビ
ツト・メモリを備えており、これと共に、マイクロコー
トのロートと診断のための直列シャドウ・レジスタ２２
２ と２２３を備えている。（これらのシャドウ・レジ
スタの動作は以下で詳しく説明する予定である。）この
モジュールは２つの種類、つまり、出力がレジスタに格
納されるものと、レジスタに格納されないものとかある
。ｌＴ’１１２４０ アドレス生成機構２３０、およ乙
トシーケンサ２１０＋ｊそれぞれ独自に内部ハイブライ
ン レジスタを持っているので、ＷＣＳからの非レジス
タ格納出力を使用する。
Ｙ１目すへぎことは、制御フ゛ロセッサ・モシュルのＷ
ＣＳは実際には分散されていることである。
ＣＳは実際には分散されていることである。
図示の基本ＷＣＳ部分２２０（これは物理的にベース・
ポート上に置かれている）のほかに、さらにＷＣ５２２
０の拡張部分が１つまたは２つ以上ある。これらの拡張
部分はマイクロアドレス・ストリーム２１１Ａを受は入
れ、物理的に各ＦＰモモジュール上置かれている。基本
ＷＣ５２２０に格納されている命令セットは各アドレス
に９６ビツトの命令を収容している。ＷＣＳ拡張部分４
９０は各々基本ＷＣ５２２０と同しアドレス範囲にまた
がフでいるが、ＷＣ５拡張部分の各々（数値プロセッサ
・モジュールの各々にある）は各アドレスに追加の３２
ビツト命令を収容している。
ポート上に置かれている）のほかに、さらにＷＣ５２２
０の拡張部分が１つまたは２つ以上ある。これらの拡張
部分はマイクロアドレス・ストリーム２１１Ａを受は入
れ、物理的に各ＦＰモモジュール上置かれている。基本
ＷＣ５２２０に格納されている命令セットは各アドレス
に９６ビツトの命令を収容している。ＷＣＳ拡張部分４
９０は各々基本ＷＣ５２２０と同しアドレス範囲にまた
がフでいるが、ＷＣ５拡張部分の各々（数値プロセッサ
・モジュールの各々にある）は各アドレスに追加の３２
ビツト命令を収容している。
ＷＣＳインタフェース・レジスタ２２２と２２３ホスト
（ＶＭＥインタフェース１６０を通して稼動する）か制
御記憶機構のすへでに夕４して忌みＮきを行なうとき使
用する直列ループの動作について以下詳しく説明する。
（ＶＭＥインタフェース１６０を通して稼動する）か制
御記憶機構のすへでに夕４して忌みＮきを行なうとき使
用する直列ループの動作について以下詳しく説明する。
ここでは、ハードウェア構成と接続関係について説明す
る。
る。
上述したように、レジスタ２２２はレジスタ格納マイク
ロ命令出力をデコーダ２６０に対して、および他の多く
のロジックとメモリ構成要素に提供する。内部レジスタ
に出力を格納する構成要素の場合には、非レジスタ格納
出力も提供される。（例えば、ＩＰＬＩ ２４０は内部
命令パイプライン・レジスタをもっている。また、高度
の内部デコート・ロジックも備えている。ＩＰＵ ２４
０はデコーダ２６０からある種のレジスタ格納制御ビッ
ト、例えは、出力イネーブル信号も受は取ることに注目
すべきである。） レジスタ２２２は実際は直列シャドウ・レジスタである
。これはレジスタ可能による並列スルーフットが得られ
るたけでなく、直列アクセス・モトももっている。直列
アクセス・モートは下達する直列ループとのインタフェ
ースのために使用される。
ロ命令出力をデコーダ２６０に対して、および他の多く
のロジックとメモリ構成要素に提供する。内部レジスタ
に出力を格納する構成要素の場合には、非レジスタ格納
出力も提供される。（例えば、ＩＰＬＩ ２４０は内部
命令パイプライン・レジスタをもっている。また、高度
の内部デコート・ロジックも備えている。ＩＰＵ ２４
０はデコーダ２６０からある種のレジスタ格納制御ビッ
ト、例えは、出力イネーブル信号も受は取ることに注目
すべきである。） レジスタ２２２は実際は直列シャドウ・レジスタである
。これはレジスタ可能による並列スルーフットが得られ
るたけでなく、直列アクセス・モトももっている。直列
アクセス・モートは下達する直列ループとのインタフェ
ースのために使用される。
他方の直列シャ］−ウ レジスタ２２３は非レジスタ格
納出力のシャトつとなるものである。完全１．ｆ命令に
対応する直列出力を得るためには（要求時に）（または
、逆に命令２２１の全幅を制御記憶機構２２０に書き戻
すためには）、すべてのビットフィールドをアクセスす
る必要がある。
納出力のシャトつとなるものである。完全１．ｆ命令に
対応する直列出力を得るためには（要求時に）（または
、逆に命令２２１の全幅を制御記憶機構２２０に書き戻
すためには）、すべてのビットフィールドをアクセスす
る必要がある。
勿論、上述したように接続すると、データ・インタフェ
ースたけてＷＯ５２２０と結ふことかできる。つまり、
レジスタ２２２ と２２３ にはＷＯ２２２０内の記憶
位置の内容が見えるが、データと明示的に結び付いたア
ドレスは見えない。アドレス・インタフェースは両方向
接続２１１Ｂで示されているように、別個の２方向イン
タフエースである。これはＣＰマイクロアドレス・バス
であり、ＶＭＥインタフェース内のマイクロコート・ロ
ード制御ロジックと結ばれている。これと同じバスは、
ＤＴＰ制御記憶機構を除くシステム内のすへての制御記
憶機構とのマイクロアドレス・インタフェースとなって
いる。ＤＴＰ制御記憶機構内のマイクロアドレス線はＶ
ＭＥインタフｊ−−ス内の別のレジスタ／バッファ対に
結はれている。
ースたけてＷＯ５２２０と結ふことかできる。つまり、
レジスタ２２２ と２２３ にはＷＯ２２２０内の記憶
位置の内容が見えるが、データと明示的に結び付いたア
ドレスは見えない。アドレス・インタフェースは両方向
接続２１１Ｂで示されているように、別個の２方向イン
タフエースである。これはＣＰマイクロアドレス・バス
であり、ＶＭＥインタフェース内のマイクロコート・ロ
ード制御ロジックと結ばれている。これと同じバスは、
ＤＴＰ制御記憶機構を除くシステム内のすへての制御記
憶機構とのマイクロアドレス・インタフェースとなって
いる。ＤＴＰ制御記憶機構内のマイクロアドレス線はＶ
ＭＥインタフｊ−−ス内の別のレジスタ／バッファ対に
結はれている。
Ｆ Ｐ ＩＩ御ロジック
アーキテクチャのもう１つの特徴は、制御プロセッサ・
モジュールが単に監視プロセッサであるだけてなく、浮
動小数点プロセッサ・モジュールとの間で受は渡しされ
るすべてのデータ転送を直接に制御することである。こ
のロジックの大部分はＦＰモモジュール上置かれている
が、その制御は制御プロセッサ・モジュール＋１０のマ
イクロコトによって行なわれ、ＣＤバスとのインタフェ
ースとなっている。このロジックはあとで詳しく説明す
るが、そこではＦＰモジュールのデータ操作について検
討する予定である。
モジュールが単に監視プロセッサであるだけてなく、浮
動小数点プロセッサ・モジュールとの間で受は渡しされ
るすべてのデータ転送を直接に制御することである。こ
のロジックの大部分はＦＰモモジュール上置かれている
が、その制御は制御プロセッサ・モジュール＋１０のマ
イクロコトによって行なわれ、ＣＤバスとのインタフェ
ースとなっている。このロジックはあとで詳しく説明す
るが、そこではＦＰモジュールのデータ操作について検
討する予定である。
モード・レジスタ２０３はマイクロコート・ビットを専
用するほど重要でない使用頻度の低い制御信号の値を保
持する。モート・ビットには次のものがある。
用するほど重要でない使用頻度の低い制御信号の値を保
持する。モート・ビットには次のものがある。
読取り保持レジスタ５６１を通る流れまたはレジスタ＄
１」御。
１」御。
書込み保持レジスタ５６１を通る流れまたはレジスタ制
御（第５図に５６１ として示されているレジスタは実
際には２重になっており、１個の読取りレジスタと１個
の書込みレジスタからなっている）。
御（第５図に５６１ として示されているレジスタは実
際には２重になっており、１個の読取りレジスタと１個
の書込みレジスタからなっている）。
保持レジスタ５６０に対するループバック・モト。
２個のＬＥＤ制御信号。
モジュール選択（３ビツト） このアトスレは複数個の
ＦＰモジュール１３０やアルゴリズム高速化機構１３０
゛の間で選択される。
ＦＰモジュール１３０やアルゴリズム高速化機構１３０
゛の間で選択される。
ＣＤバス・デコート・ロジック
テ：７−タ２６ｏの機能の１つは、マイクロコートＣＤ
ソース・フィールドをデコードして、ＣＤバスを駆動で
きる装置の出力イネーブルを制御することである。また
、ＣＤ宛先フィールドをデコードして、クロック・スト
ローブと書込みイネーブル信号（これらはクロック発生
機構からの書込みゲ１− Ｇ−ｉｊにＪ：つて修１５ｉ
１ｉされる）を発生ずることも機能の１つである。ＣＤ
ハス上のボー１−の大部分は読み書きかできるので、Ｉ
Ｐｌｌ ２１１０にある疑似レジスタは必要ない。（Ｃ
［＋ソースと宛先の一部はデコツ２６０にあるデコート
・ロジックによっててなく、ＣＰ拡張ロジック４１０
にあるデコート・ロジックによって制御されることにｌ
１目すべきである。） ＣＤバス・ソースと宛先として可能なものとして、ＩＰ
Ｕ ２４０、コマンド・メモリ、データ・キャッシュ・
メモリ保持レジスタ５６０Ａ、モート・レジスタ（８ビ
ツト）、転送制御レジスター〜＊、ＦＰ制御レしスタ＊
１１−開始アトレス・レジスタ＊す、命令レジスタ（８
ビツト）、状況レジスタ（ソースのみ）−アドレス生成
機構アドレス・ポート＊＊、アドレス生成機構データ・
ポートＩ！、シーケンサ・データ・ポート＊＊、定数／
次アドレス・フィールド（ソースのみ）都匂りある。Φ
印の付いたレジスタはＦＰモモジュール上置かれている
ＣＰ拡張ロジックの一部である。これらのレジスタは、
Ｗｃｓ拡張部分４９０に格納されでいる拡張ＣＰマイク
ロコート内のフィールドによって選択される。選択され
たモジュールだりかデータ転送に応答して、データを送
受する。午＾印の付いたソースは下位１６ビツトを駆動
させるたけである。これらのビットの１つが選択される
と、符号／ゼロ拡張ＰＡＬ ２１６も活動化されるので
、データは３２ビツトのバス幅まで符号またはゼロで拡
張される。
ソース・フィールドをデコードして、ＣＤバスを駆動で
きる装置の出力イネーブルを制御することである。また
、ＣＤ宛先フィールドをデコードして、クロック・スト
ローブと書込みイネーブル信号（これらはクロック発生
機構からの書込みゲ１− Ｇ−ｉｊにＪ：つて修１５ｉ
１ｉされる）を発生ずることも機能の１つである。ＣＤ
ハス上のボー１−の大部分は読み書きかできるので、Ｉ
Ｐｌｌ ２１１０にある疑似レジスタは必要ない。（Ｃ
［＋ソースと宛先の一部はデコツ２６０にあるデコート
・ロジックによっててなく、ＣＰ拡張ロジック４１０
にあるデコート・ロジックによって制御されることにｌ
１目すべきである。） ＣＤバス・ソースと宛先として可能なものとして、ＩＰ
Ｕ ２４０、コマンド・メモリ、データ・キャッシュ・
メモリ保持レジスタ５６０Ａ、モート・レジスタ（８ビ
ツト）、転送制御レジスター〜＊、ＦＰ制御レしスタ＊
１１−開始アトレス・レジスタ＊す、命令レジスタ（８
ビツト）、状況レジスタ（ソースのみ）−アドレス生成
機構アドレス・ポート＊＊、アドレス生成機構データ・
ポートＩ！、シーケンサ・データ・ポート＊＊、定数／
次アドレス・フィールド（ソースのみ）都匂りある。Φ
印の付いたレジスタはＦＰモモジュール上置かれている
ＣＰ拡張ロジックの一部である。これらのレジスタは、
Ｗｃｓ拡張部分４９０に格納されでいる拡張ＣＰマイク
ロコート内のフィールドによって選択される。選択され
たモジュールだりかデータ転送に応答して、データを送
受する。午＾印の付いたソースは下位１６ビツトを駆動
させるたけである。これらのビットの１つが選択される
と、符号／ゼロ拡張ＰＡＬ ２１６も活動化されるので
、データは３２ビツトのバス幅まで符号またはゼロで拡
張される。
ソースと宛先はそれぞれ１つだけが選択可能であり、こ
れらは異なっていなければならない。
れらは異なっていなければならない。
ＩＰＵ ２４０ ヘ（Ｄデータ転送はＩＰＵ ２４０１
７）命令フィールドの制御の下で行なわれるので、ＣＤ
データはそれが別の宛先にロードされているときと同時
にＣＤバスから取り出すことができる。
７）命令フィールドの制御の下で行なわれるので、ＣＤ
データはそれが別の宛先にロードされているときと同時
にＣＤバスから取り出すことができる。
クロック 生 構２５０
クロック発生機構２５０は制御プロセッサ・モジュール
１１０ （ｋ主μデータ転送プロセッサ・モジュール
１２０）を通して使用される基本クロック信号を発生す
る。この機構は、制御プロセッサ１１０とデータ転送プ
ロセッサ１２０の両方からサイクルＨｋ Ｈａ １ｌ−
ＩＩ間入力を受り取る。現クロック ÷Ｆイクルの継続
時間は、ＣＩ”と１１’Ｐモジユールから受（プ取った
２つの入力のうち長い方の継続時間に従って、即時に選
択される。
１１０ （ｋ主μデータ転送プロセッサ・モジュール
１２０）を通して使用される基本クロック信号を発生す
る。この機構は、制御プロセッサ１１０とデータ転送プ
ロセッサ１２０の両方からサイクルＨｋ Ｈａ １ｌ−
ＩＩ間入力を受り取る。現クロック ÷Ｆイクルの継続
時間は、ＣＩ”と１１’Ｐモジユールから受（プ取った
２つの入力のうち長い方の継続時間に従って、即時に選
択される。
この発生機構はプログラマブル・ロジック・アレイ（Ｐ
ＡＬ） に実装することが好ましい。このＰＡＬはあ
らかしめ定義された４つの波形列の１つを生成する。こ
れらの４つの波形列は期間が異なっている。つまり、入
力クロック期間の４．５．６．７倍になっている。これ
は、本実施例のように、４０ＭＨｚオシレータが使用さ
れるとぎは、１００，１２５゜１５０、および＋７５ｎ
ｓに変換される。
ＡＬ） に実装することが好ましい。このＰＡＬはあ
らかしめ定義された４つの波形列の１つを生成する。こ
れらの４つの波形列は期間が異なっている。つまり、入
力クロック期間の４．５．６．７倍になっている。これ
は、本実施例のように、４０ＭＨｚオシレータが使用さ
れるとぎは、１００，１２５゜１５０、および＋７５ｎ
ｓに変換される。
４つのクロック出力が生成される。これらのクロックは
、タイム２クロツクを除き、すべてサイクル継続入力に
応して同じ継続時間をもつ。これらには、マイクロコー
ド・クロック、パイプライン・クロック、書込みイネー
ブル・ゲート信号、タイム２クロツクがある。
、タイム２クロツクを除き、すべてサイクル継続入力に
応して同じ継続時間をもつ。これらには、マイクロコー
ド・クロック、パイプライン・クロック、書込みイネー
ブル・ゲート信号、タイム２クロツクがある。
マイクロコード・クロックは２サイクル（オシレータの
）の間常に高レベルにあり、そのあと２．３．４または
５サイクルの間（これはヅイクル長入力によって選択さ
れる）低レベルになる。
）の間常に高レベルにあり、そのあと２．３．４または
５サイクルの間（これはヅイクル長入力によって選択さ
れる）低レベルになる。
マイクロコード・クロックはシーケンサ、整数処理機構
、アドレス生成機構、レジスタなどを同期させて稼動さ
せるものである。
、アドレス生成機構、レジスタなどを同期させて稼動さ
せるものである。
パイプライン・クロックはマイクロコート・クロックと
波形が同じであるが、マイクロコート・クロックはパイ
プライン・クロックを動作させたままにして、マイクロ
コードのロード時にディスエーブルさせることが可能で
ある。
波形が同じであるが、マイクロコート・クロックはパイ
プライン・クロックを動作させたままにして、マイクロ
コードのロード時にディスエーブルさせることが可能で
ある。
書込みイネーブル・ゲート信号はマイクロコード・クロ
ックが高になった１サイクルのあと低になるが、マイク
ロコード・クロックが低に戻る１サイクル前に高に戻る
。
ックが高になった１サイクルのあと低になるが、マイク
ロコード・クロックが低に戻る１サイクル前に高に戻る
。
この信号はメモリのすべてとレジスタの一部に対する書
込みイネーブルのタイミングをとるものである。
込みイネーブルのタイミングをとるものである。
タイプ２クロツクは、マイクロコード・クロックの動作
周波数の２倍の周波数で動作し、その立上がり縁はマイ
クロコード・クロックの縁と同じタイミンクで現れる。
周波数の２倍の周波数で動作し、その立上がり縁はマイ
クロコード・クロックの縁と同じタイミンクで現れる。
これは４ｈ殊クロツクであり整数プロセッサ機構２１０
と３４０たりて使用される。ｌＩ’Ｕはそれぞれの（
内部）乗算／餘於ロジックのクロックをとるためにこの
クロックを使用して、これらの多重サイクル機能で要す
る時間を短縮する。
と３４０たりて使用される。ｌＩ’Ｕはそれぞれの（
内部）乗算／餘於ロジックのクロックをとるためにこの
クロックを使用して、これらの多重サイクル機能で要す
る時間を短縮する。
クロックのサイクル期間の長さは命令毎に調節され、各
命令に割り当てられる時間がその命令で指定されたデー
タ通路の経路指定で必要になる最小時間になるようにし
ている。各命令のサイクル継続時間はマイクロコード・
アセンブラに計算させて、命令の一部に含めることが好
ましい。こうすると、サイクル期間の長さが固定してい
る場合よりも性能が向上する。サイクル期間の長さが固
定している場合は、すべての命令が最も遅い命令と同じ
時間かかってしまうからである。本好適実施例では、サ
イクル期間の長さは１（１０，１２５，１５０および１
７５ｎｓがサポートされているが、殆どの命令は最短の
サイクル期間の長さを使用するようになっている。
命令に割り当てられる時間がその命令で指定されたデー
タ通路の経路指定で必要になる最小時間になるようにし
ている。各命令のサイクル継続時間はマイクロコード・
アセンブラに計算させて、命令の一部に含めることが好
ましい。こうすると、サイクル期間の長さが固定してい
る場合よりも性能が向上する。サイクル期間の長さが固
定している場合は、すべての命令が最も遅い命令と同じ
時間かかってしまうからである。本好適実施例では、サ
イクル期間の長さは１（１０，１２５，１５０および１
７５ｎｓがサポートされているが、殆どの命令は最短の
サイクル期間の長さを使用するようになっている。
クロック・サイクルは「待ち信号」によフて延長するこ
とも可能である。この待ち１２号は、例えば、メモリが
使用中であったり、オフホードにあってそれらのアクセ
ス時間を追加のバッファリングのために延長する必要か
あるために、メモリが通常のアクセス時間に応しられな
いとぎ使用される。例えば、２ポートを備えたＶＭＥイ
ンタフェスーメモリはアドレスの衝突が起こると、一方
のポートが待たされることになる。データ・キャッシュ
・メモリ１４０はＦＰモジュールと同じコネクタを使用
するメモリ・ポートに搭載されたキャッシュ・メモリ拡
張モジュールで拡張可能である（第４３図に図示）。し
かし、使用するメモリのタイプによっては、キャッシュ
拡張モジュールへのアクセスが基本キャッシュ１４０へ
のアクセスより遅くなる場合がある。かかる場合には、
待ち状態をクロック発生機構に入力すれば、サイクル期
間の長さは自動的に延長される。この機能を使用すれば
、はるかに低速で安価なメモリを拡張モジュール４３１
θで使用でき、しかも性能の低下をわずかにｌｆｉえる
ことがてきる。
とも可能である。この待ち１２号は、例えば、メモリが
使用中であったり、オフホードにあってそれらのアクセ
ス時間を追加のバッファリングのために延長する必要か
あるために、メモリが通常のアクセス時間に応しられな
いとぎ使用される。例えば、２ポートを備えたＶＭＥイ
ンタフェスーメモリはアドレスの衝突が起こると、一方
のポートが待たされることになる。データ・キャッシュ
・メモリ１４０はＦＰモジュールと同じコネクタを使用
するメモリ・ポートに搭載されたキャッシュ・メモリ拡
張モジュールで拡張可能である（第４３図に図示）。し
かし、使用するメモリのタイプによっては、キャッシュ
拡張モジュールへのアクセスが基本キャッシュ１４０へ
のアクセスより遅くなる場合がある。かかる場合には、
待ち状態をクロック発生機構に入力すれば、サイクル期
間の長さは自動的に延長される。この機能を使用すれば
、はるかに低速で安価なメモリを拡張モジュール４３１
θで使用でき、しかも性能の低下をわずかにｌｆｉえる
ことがてきる。
ホスＩ−はＶＭＥバス・インタフェースを通してクロッ
ク発生機構を制御できる。この制御により、ポス１−は
クロック発生機構２５０を自走させるか、停止させるか
を選択できる。停止状態にあるときは、ホストはクロッ
クを１ステツプだけ進めることができる。制御プロセッ
サ・モジュール１１０とデータ転送ブロツセッサ・モジ
ュール１２０は共に１ステツプだけ一緒に進められる。
ク発生機構を制御できる。この制御により、ポス１−は
クロック発生機構２５０を自走させるか、停止させるか
を選択できる。停止状態にあるときは、ホストはクロッ
クを１ステツプだけ進めることができる。制御プロセッ
サ・モジュール１１０とデータ転送ブロツセッサ・モジ
ュール１２０は共に１ステツプだけ一緒に進められる。
クロック発生機構に最後に入力される制御は、バイブラ
イン・クロック（これは正帛動作する）を除くすべての
クロックを禁止する制御である。
イン・クロック（これは正帛動作する）を除くすべての
クロックを禁止する制御である。
これは、ＷＯ２のロート（または読取り）時に使用され
るが、これらの処置をとっても、制御プロセッサ・モジ
ュール１１０やデータ転送プロセッサ・モジュール１２
０の内部状態が壊されることがない。これの使用例とし
ては、マイクロコード・デバッグ・セツションで中断点
がＷＯ２に設定された場合がある。
るが、これらの処置をとっても、制御プロセッサ・モジ
ュール１１０やデータ転送プロセッサ・モジュール１２
０の内部状態が壊されることがない。これの使用例とし
ては、マイクロコード・デバッグ・セツションで中断点
がＷＯ２に設定された場合がある。
デバッグ・バー１−ウェア
制御ブロセノセ・モジュール１１０に含まれるデバッグ
・ハードウェアの殆どはすでに本明細書の各所で触れた
通りである。以下では、主要機能を要約する。
・ハードウェアの殆どはすでに本明細書の各所で触れた
通りである。以下では、主要機能を要約する。
ホストは、読取り時と書込み時にマイクロアドレス・バ
ス２１１の制御権を受は取ることができる。
ス２１１の制御権を受は取ることができる。
ホストはＷＯ２２２０をロードし、再びそれを読み戻す
ことができる。
ことができる。
制御プロセッサ・モジュール１１０はＶＭＥ発生割込み
（つまり、ホストからの割込み）を高優先度割込みとし
て受は取る。
（つまり、ホストからの割込み）を高優先度割込みとし
て受は取る。
ハードウェアによる中断点がサポートされており、中断
点は無制限にいつでも設定できる。
点は無制限にいつでも設定できる。
クロー・ロジックにより、ユーザのタスクはモニタ・タ
スクを１ステップ進めないで１ステップ進むことができ
る。
スクを１ステップ進めないで１ステップ進むことができ
る。
すべてのレジスタは読み書きであるので、多くの通常デ
ータ流れを診断時に反転させることができる。
ータ流れを診断時に反転させることができる。
クロック制御入力によりマイクロコートを１ステップ進
めることができる。
めることができる。
すべての割込みは選択的にイネーブル（割込み可能）ま
たはディスエーブル（割込み禁止）させることができる
。
たはディスエーブル（割込み禁止）させることができる
。
重要なロジック群の内部状態がアクセスできるので、制
御プロセッサ・モジュール１１０ハードウエアの状態を
完全な形で格納し復元することができる。
御プロセッサ・モジュール１１０ハードウエアの状態を
完全な形で格納し復元することができる。
マイクロコード語の形式
第２Ｂ図は、ＦＰモモジュール上置かれているＷＣ５２
２０とＷＣ５拡張部分に格納されているマイクロ命令の
構造を示した概略図である。傘印のついた項目はＷＯ２
から直接に取り出され、これらが制御する装置内部にパ
イプライン化されている。他の項目はＷＣ５２２０の出
力側のレジスタに格納される。
２０とＷＣ５拡張部分に格納されているマイクロ命令の
構造を示した概略図である。傘印のついた項目はＷＯ２
から直接に取り出され、これらが制御する装置内部にパ
イプライン化されている。他の項目はＷＣ５２２０の出
力側のレジスタに格納される。
＊＊印の付いたフィールドは物理的にはＦＰモモジュー
ル上ＷＣ５拡張部分に保管されているが、ＣＰマイクロ
コード語の一部になフている。これらのマイクロコート
による処置の大部分は七シ；１−ルＪ襄択ロジックによ
って修篩されるので、ＦＰセシュルか選択されなかった
場合はなにも作用しない。
ル上ＷＣ５拡張部分に保管されているが、ＣＰマイクロ
コード語の一部になフている。これらのマイクロコート
による処置の大部分は七シ；１−ルＪ襄択ロジックによ
って修篩されるので、ＦＰセシュルか選択されなかった
場合はなにも作用しない。
利用できるマイクロコート・ビットの総数は導入された
ＦＰモジュール当たり９６ビツトに追加の３２ビツトを
加えたビット数である。これらのビットは大部分か使用
されるか、いくつかのビットは予備ビットとして用意さ
れている。
ＦＰモジュール当たり９６ビツトに追加の３２ビツトを
加えたビット数である。これらのビットは大部分か使用
されるか、いくつかのビットは予備ビットとして用意さ
れている。
ＩＰＵ ？ｒ４算：］−ト（３２）＊ 、：（７）フィ
ー１１ｚＦｉ；ｔｌＰＩＩ２４０整数プロセッサのデー
タ経路指定と算術または論理演算を制御する。フィール
ド内のビット割振りはコーディングされる。すへての命
令は下位２４ビツトがコーディングされる。上位８ビツ
トはブタをＩＰＵ ２４０のレジスタ・ファイルに転送
するときだけ使用される。（このフィールドの詳細はＩ
ＰＵに関するメーカのデータ資料に記載されている。） シーケンサ演算コート（７）＾このフィールドはＡＤＳ
Ｐ １４０１ による次のアドレス生成を制御する。
ー１１ｚＦｉ；ｔｌＰＩＩ２４０整数プロセッサのデー
タ経路指定と算術または論理演算を制御する。フィール
ド内のビット割振りはコーディングされる。すへての命
令は下位２４ビツトがコーディングされる。上位８ビツ
トはブタをＩＰＵ ２４０のレジスタ・ファイルに転送
するときだけ使用される。（このフィールドの詳細はＩ
ＰＵに関するメーカのデータ資料に記載されている。） シーケンサ演算コート（７）＾このフィールドはＡＤＳ
Ｐ １４０１ による次のアドレス生成を制御する。
（このフィールドの詳細はその部分のメーカのブタ資才
４に記載されている。） 定数／次ア［・レス・フィールド（１６） ＊ このフ
ィールドは主にシーケンスにアドレス情報を与えるため
に使用されるか、１６ビツト定数値をデータ・バス上に
送り出すためにも使用できる。そのあと、これはこのバ
ス上の任意のレジスタにロートできる。
４に記載されている。） 定数／次ア［・レス・フィールド（１６） ＊ このフ
ィールドは主にシーケンスにアドレス情報を与えるため
に使用されるか、１６ビツト定数値をデータ・バス上に
送り出すためにも使用できる。そのあと、これはこのバ
ス上の任意のレジスタにロートできる。
アドレス生成機構演算コート（１０）＊このフィルトは
ＡＤＳＰ １４１０アドレス生成機構を制御する。
ＡＤＳＰ １４１０アドレス生成機構を制御する。
（このフィールドの詳細はこの部分のメーカのデータ資
料に記載されている。） サイクル長さ（２）このビットは選択された命令とデー
タの経路指定に合ったサイクル長さを選択する。
料に記載されている。） サイクル長さ（２）このビットは選択された命令とデー
タの経路指定に合ったサイクル長さを選択する。
データ・キャッシュ・アクセス（１）＊このビットはデ
ータ・キャッシュ・メモリへのアクセスが自身で使用す
るために、あるいはＦＰどの間でデータをやりとりする
ために、制御プロセッサ・モジュルから要求されると、
活動化する。アクセス・フラグはバイブライン化されて
いないので、デーりφ云送フ゛ロセソサ モジュール１
２０からのデータ・キャッシュ要求との仲裁は要求が出
されたサイクルの開始前に解決される。
ータ・キャッシュ・メモリへのアクセスが自身で使用す
るために、あるいはＦＰどの間でデータをやりとりする
ために、制御プロセッサ・モジュルから要求されると、
活動化する。アクセス・フラグはバイブライン化されて
いないので、デーりφ云送フ゛ロセソサ モジュール１
２０からのデータ・キャッシュ要求との仲裁は要求が出
されたサイクルの開始前に解決される。
データ・キャッシュ書込みイネーブル（１）このビット
はデータ・キャッシュ・メモリての書込みサイクルを発
生させる。
はデータ・キャッシュ・メモリての書込みサイクルを発
生させる。
データ・キャッシュ書込みオール（１）このビットは通
常の書込みイネーブル・ゲート操作を無視して、データ
・キャッシュ・メモリ内の語の選択的更新を可能にし、
それらをすへて強制的に書き出させる。
常の書込みイネーブル・ゲート操作を無視して、データ
・キャッシュ・メモリ内の語の選択的更新を可能にし、
それらをすへて強制的に書き出させる。
データ・キャッシュ・ポート選択（１）このビットはＦ
Ｐモジュールの保持レジスタまたは制御プロセッサ・モ
ジュール１１０の保持レジスタのどちらかを、データ・
キャッシュ転送のソースまたは宛先として選択する。
Ｐモジュールの保持レジスタまたは制御プロセッサ・モ
ジュール１１０の保持レジスタのどちらかを、データ・
キャッシュ転送のソースまたは宛先として選択する。
データ・キャッシュ・メモリ長さ（３）これらのビット
はＦＰ保持レジスタから取り出して、データ・キャッシ
ュ・メモリに書き込まれる語の個数を指定する。保持レ
ジスタ内の最初の語はデータ・キャッシュ・メーｅリ
アドレスの最下位３ヒソＩ・て指定される。
はＦＰ保持レジスタから取り出して、データ・キャッシ
ュ・メモリに書き込まれる語の個数を指定する。保持レ
ジスタ内の最初の語はデータ・キャッシュ・メーｅリ
アドレスの最下位３ヒソＩ・て指定される。
条件コー）−選択（３）このフィールドは条件付き命令
の実行時にシーケンサによってテストされる次に示した
条件コートの１つを選択する。条件コトとは、ＩＰｏ
２４０条件コート出力、ＦＰ状況（別のフィールドによ
って選択された実際の状況）、ＦＰ中断点、マイクロコ
ート・ループ、フラグ（２項目）、保留状況である。
の実行時にシーケンサによってテストされる次に示した
条件コートの１つを選択する。条件コトとは、ＩＰｏ
２４０条件コート出力、ＦＰ状況（別のフィールドによ
って選択された実際の状況）、ＦＰ中断点、マイクロコ
ート・ループ、フラグ（２項目）、保留状況である。
ＣＤバス・ソース（３）このフィールドは以下に挙げた
レジスタ、バッファまたは装置の１つを選択して、ＣＤ
バスを駆動する。つまり、ＴＰＩＩ ２４０、コマンド
・メモリ１９０、データ・キャッシュ・メモリの保持レ
ジスタ５６１の１つ＊、モード・レジスタ、ＦＰモモジ
ュール、アドレス生成機構アドレス・ポート、アドレス
生成機構データ・ポート、シーケンサ・データ・ポート
、定救／次アドレス・フィールドである。（＊ソースと
して使用する特定レジスタまたはバッファが別のフィー
ルドで指定されることを意味する。） ＣＤハス宛先（３）このフィールドはり下に挙げたレジ
スタ、ハソファまＩこは装置の１つをＣＤハス上のデー
タの宛先として選択する。つまり、コマンド・メモリ、
データ・キャッシュ メモリ保持レジスタ、モート・レ
ジスタ、ＦＰモジュール（ソスとして使用する特定モジ
ュールは別のフィールドで指定される）、アドレス“生
成機構アドレス・ポート、アドレス生成機構データ・ポ
ート、シケンサ・データ・ポートである。
レジスタ、バッファまたは装置の１つを選択して、ＣＤ
バスを駆動する。つまり、ＴＰＩＩ ２４０、コマンド
・メモリ１９０、データ・キャッシュ・メモリの保持レ
ジスタ５６１の１つ＊、モード・レジスタ、ＦＰモモジ
ュール、アドレス生成機構アドレス・ポート、アドレス
生成機構データ・ポート、シーケンサ・データ・ポート
、定救／次アドレス・フィールドである。（＊ソースと
して使用する特定レジスタまたはバッファが別のフィー
ルドで指定されることを意味する。） ＣＤハス宛先（３）このフィールドはり下に挙げたレジ
スタ、ハソファまＩこは装置の１つをＣＤハス上のデー
タの宛先として選択する。つまり、コマンド・メモリ、
データ・キャッシュ メモリ保持レジスタ、モート・レ
ジスタ、ＦＰモジュール（ソスとして使用する特定モジ
ュールは別のフィールドで指定される）、アドレス“生
成機構アドレス・ポート、アドレス生成機構データ・ポ
ート、シケンサ・データ・ポートである。
ＩＰＩＩ ２４０が含まれていないのは、これはＣＤハ
ス上のデータをいつでも「取得」できるからである（こ
の機能はＩＰＵ命令フィールドによって制御される）。
ス上のデータをいつでも「取得」できるからである（こ
の機能はＩＰＵ命令フィールドによって制御される）。
アドレス・レジスタ制御（２）これらの制御ビットの一
方はアドレス・レジスタのローディングをイネーブルし
、他方のビットは診断とデバッグ・モニタが使用できる
ようにレジスタの読み戻しをイネーブルする。
方はアドレス・レジスタのローディングをイネーブルし
、他方のビットは診断とデバッグ・モニタが使用できる
ようにレジスタの読み戻しをイネーブルする。
モジュール選択（３）最上位ビット（同報選択）は残り
の２ヒツト（モジュールＩＤ）をどのように解釈するか
を制御する。同報選択か０のときは、モジュール（１０
）はデータ キャッシュ・メモリかＣＤハスのとちらか
とのデータ転送に応答させる単干ジュールを選択する。
の２ヒツト（モジュールＩＤ）をどのように解釈するか
を制御する。同報選択か０のときは、モジュール（１０
）はデータ キャッシュ・メモリかＣＤハスのとちらか
とのデータ転送に応答させる単干ジュールを選択する。
同報選択が１のときは、モジュールＩＤはどちらのグル
ープのＦＰ（またはアルゴリズム高速化機構）をデータ
転送に応答させるかを選択する。これにより、同しデー
タを複数の宛先に同時に転送できるので、個々の書ぎ込
みよりも高速化される。これはモジュールへ転送すると
きだけ有効であることに注意されたい。
ープのＦＰ（またはアルゴリズム高速化機構）をデータ
転送に応答させるかを選択する。これにより、同しデー
タを複数の宛先に同時に転送できるので、個々の書ぎ込
みよりも高速化される。これはモジュールへ転送すると
きだけ有効であることに注意されたい。
というのは、複数の転送をモジュールから行なうと、デ
ータ・バスで競合が起こるからである。
ータ・バスで競合が起こるからである。
モジュール選択モート（１）選択するモジュールがマイ
クロコート・モジュール・フィールドによって定義され
ているか、モート・レジスタにょフて定義されているか
を指定する。これにより、モジュールをサイクル単位で
も、あるいはグローバルにも選択できる。グローバル法
は存在するＦＰモジュールのいずれかで作業が行なえる
とぎ使用され、制御プロセッサ・モジュール１１０は転
送／計算サイクルを開始する前に使用すべき「１′を選
択する。グローバル機能か使用可能でない場合は、個々
のＦＰ干ジュールに対応して異なる制御プロセンサ・モ
ジュール１１０のルーチンか存在することになる。
クロコート・モジュール・フィールドによって定義され
ているか、モート・レジスタにょフて定義されているか
を指定する。これにより、モジュールをサイクル単位で
も、あるいはグローバルにも選択できる。グローバル法
は存在するＦＰモジュールのいずれかで作業が行なえる
とぎ使用され、制御プロセッサ・モジュール１１０は転
送／計算サイクルを開始する前に使用すべき「１′を選
択する。グローバル機能か使用可能でない場合は、個々
のＦＰ干ジュールに対応して異なる制御プロセンサ・モ
ジュール１１０のルーチンか存在することになる。
中断点（１） （Ｉ＋デバッグ専専用−）命令に中断
、壱を設けるためにデバッグ・モニタによって設定され
る。命令の実行中に割込みが起こると、その命令の実行
が終ったあと、制御権かデバッグ・モニタ・マイクロコ
ードに渡される。
、壱を設けるためにデバッグ・モニタによって設定され
る。命令の実行中に割込みが起こると、その命令の実行
が終ったあと、制御権かデバッグ・モニタ・マイクロコ
ードに渡される。
クロー（１１（＊＊デバッグ専用＊つユーザ・タスクを
１ステツプ進めるとき、クロー・ロジックを始動するよ
うに設定される。次の命令の実行中に割込みが起こると
、あるユーザ・タスクの命令か実行されたあと、制御権
がデバッグ・モニタ・マイクロコートに渡される。これ
により、ユーザ・タスクはクロックを物理的にオン、オ
フに切り替えなくても、］ステップ進めることができる
。
１ステツプ進めるとき、クロー・ロジックを始動するよ
うに設定される。次の命令の実行中に割込みが起こると
、あるユーザ・タスクの命令か実行されたあと、制御権
がデバッグ・モニタ・マイクロコートに渡される。これ
により、ユーザ・タスクはクロックを物理的にオン、オ
フに切り替えなくても、］ステップ進めることができる
。
割込みＤＴＰ （１）これは、１６ビツト幅レジスタま
たは装置が読み取られるときのみ効力をもつ。この＋９
１ イ３号はデータかセロ拡弓長されているか（ヒツト１６
−３１か七〇にセット）、符号拡張されているか（ビッ
トｌ６−３１がビット１５と同しにセット）を選択する
。
たは装置が読み取られるときのみ効力をもつ。この＋９
１ イ３号はデータかセロ拡弓長されているか（ヒツト１６
−３１か七〇にセット）、符号拡張されているか（ビッ
トｌ６−３１がビット１５と同しにセット）を選択する
。
保留状況（１）このビットは、通常はシーケンサ２１０
内部のＦＬＡＧレジスタの状態に従って更新される疑似
状況レジスタの更新を禁止する。通常、この疑似ビット
は内部レジスタの状態に従うか、割込みサービス中は、
この疑似ビットは更新されることから禁止される。これ
により、ＦＬ八へし、タスクは割込みルーチンから出た
とき、正しく復元されることになる。
内部のＦＬＡＧレジスタの状態に従って更新される疑似
状況レジスタの更新を禁止する。通常、この疑似ビット
は内部レジスタの状態に従うか、割込みサービス中は、
この疑似ビットは更新されることから禁止される。これ
により、ＦＬ八へし、タスクは割込みルーチンから出た
とき、正しく復元されることになる。
ＦＰ条件コート選択（３）＊＊これらのビットは制御プ
ロセッサ・モジュール１１０のシーケンサにつながる共
通条件コート線を内部ＦＰモジュール信号のうちのどれ
で駆動させるかを選択する。選択できるものには、ＣＰ
ＷＡＩＴ、 ＦＰＷＡＩＴ、バンク選択、直列ループ、
ｃｐ待ち割込み、ＦＰ待ち割込み、ＦＰ中断点、ＦＰエ
ラーかある。
ロセッサ・モジュール１１０のシーケンサにつながる共
通条件コート線を内部ＦＰモジュール信号のうちのどれ
で駆動させるかを選択する。選択できるものには、ＣＰ
ＷＡＩＴ、 ＦＰＷＡＩＴ、バンク選択、直列ループ、
ｃｐ待ち割込み、ＦＰ待ち割込み、ＦＰ中断点、ＦＰエ
ラーかある。
−ル上の内部レジスタ／１４４のどれをＣＤハス経由で
読み書きするかを選択する（下位１６ビツトのみ）。レ
ジスタとバッファには、転送制御レジスタ、ＦＰ制御レ
ジスタ、開始アドレス・レジスタ、命令レジスタ（８ビ
ツト）、状況レジスタ（ソースのみ）がある。
読み書きするかを選択する（下位１６ビツトのみ）。レ
ジスタとバッファには、転送制御レジスタ、ＦＰ制御レ
ジスタ、開始アドレス・レジスタ、命令レジスタ（８ビ
ツト）、状況レジスタ（ソースのみ）がある。
レジスタ方向（１）＊＊このビットはレジスタを読取る
か、書ぎ込むかを選択する。
か、書ぎ込むかを選択する。
ＦＰ中断点クリア（１）１このビットはＦＰ中断点をク
リアして、ＦＰクロックが動作するようにする。
リアして、ＦＰクロックが動作するようにする。
開始アドレス・ジャンプ（ｌｌ幸＊このビットはＦＰシ
ーケンサに開始アドレス・レジスタ（制御プロセッサ・
モジュール１１０によ〕てロードされた）を次に実行す
る命令のアドレスとして使用させる。これは「ワンショ
ット」動作で行なわれるので、ＦＰが開始アドレスにあ
る命令の実行を終えると、ＦＰシーケンサはその通常動
作モードに戻る。
ーケンサに開始アドレス・レジスタ（制御プロセッサ・
モジュール１１０によ〕てロードされた）を次に実行す
る命令のアドレスとして使用させる。これは「ワンショ
ット」動作で行なわれるので、ＦＰが開始アドレスにあ
る命令の実行を終えると、ＦＰシーケンサはその通常動
作モードに戻る。
転送制御（２Ｑ）峙このフィールドは保持レジスタ４２
０（ＦＰモモジュール上）とＦＰモジュールの高速レジ
スタ・ファイル４３０間のデータ転送を制御する。ここ
では各サブフィールドが簡単に説明されているか、これ
は転送メカニズム全体か明らかになれば、それらの使い
方か分かるはすであるからである。
０（ＦＰモモジュール上）とＦＰモジュールの高速レジ
スタ・ファイル４３０間のデータ転送を制御する。ここ
では各サブフィールドが簡単に説明されているか、これ
は転送メカニズム全体か明らかになれば、それらの使い
方か分かるはすであるからである。
方向（１）このビットは保持レジスタ４２０とレジスタ
・ファイル４３０間の転送方向を判定する。方向は保持
レジスタからレジスタ・ファイルへと、レジスタ・ファ
イルから保持レジスタへのどちらかである。
・ファイル４３０間の転送方向を判定する。方向は保持
レジスタからレジスタ・ファイルへと、レジスタ・ファ
イルから保持レジスタへのどちらかである。
転送イネーブル（１）このビットは他のマイクロコード
・ビットとレジスタ格納制御ビット（転送制御レジスタ
内の）で定義されている通りに、転送サイクルを開始す
る。
・ビットとレジスタ格納制御ビット（転送制御レジスタ
内の）で定義されている通りに、転送サイクルを開始す
る。
レジスタ・ファイル・アドレス（６）ここで指定される
アドレスはデータがそこから読み書きされるレジスタ・
ファイル内の最初の語のアドレスである。
アドレスはデータがそこから読み書きされるレジスタ・
ファイル内の最初の語のアドレスである。
レジスタ・ファイル・アドレス修飾子（２）これらはレ
ジスタ・ファイル・アドレスをどのように修飾して、物
理的、論理的またはプレビュー・アトレス指定モート（
これらはずへて、レジスタ・ファイルを制御プロセンサ
・モジコール１１０とＦＰ間でどのように共用させるか
と係わりがある）をとり入れるかを指定する。
ジスタ・ファイル・アドレスをどのように修飾して、物
理的、論理的またはプレビュー・アトレス指定モート（
これらはずへて、レジスタ・ファイルを制御プロセンサ
・モジコール１１０とＦＰ間でどのように共用させるか
と係わりがある）をとり入れるかを指定する。
保持レジスタ開始アドレス（３）これは転送で最初に使
用する保持レジスタを指定する。
用する保持レジスタを指定する。
保持レジスタ開始アドレス・モード（２）保持レジスタ
開始アドレスは次の３ソースのいずれかから取り出され
るように指定できる。
開始アドレスは次の３ソースのいずれかから取り出され
るように指定できる。
１、前述したＣＰマイクロコード・フィールドから。
２、ＦＰモジュールの転送レジスタに保持されているフ
ィールドから。
ィールドから。
３、キャッシュへの最後のアクセスで使用されたアドレ
スの最下位３ビツトから。
スの最下位３ビツトから。
ハンドシェイク・モード（３）ハンドシェイク・モード
は制御プロセッサ・モジュール１１０とＦＰとのハンド
シェイクをＦＰＷＡＩＴとＣＰＷＡＩＴの仕組とバンク
選択を通して制御する。これらのモードのいくつかは通
常のハントシェイキング・プロシージャを無効にするの
で、主要信号をデバッグ目的に初棚設定したり、セント
したりてきる。モートにはＣＰＤＯＮＥセット、レジス
タ・ファイル スワップ要求、ＣＰＤＯＮＥセットとス
ワップ要求、ＣＰＤＯＮＥクリア、テスト・モード（診
断だけに使用）、ノーオペレーションがある。
は制御プロセッサ・モジュール１１０とＦＰとのハンド
シェイクをＦＰＷＡＩＴとＣＰＷＡＩＴの仕組とバンク
選択を通して制御する。これらのモードのいくつかは通
常のハントシェイキング・プロシージャを無効にするの
で、主要信号をデバッグ目的に初棚設定したり、セント
したりてきる。モートにはＣＰＤＯＮＥセット、レジス
タ・ファイル スワップ要求、ＣＰＤＯＮＥセットとス
ワップ要求、ＣＰＤＯＮＥクリア、テスト・モード（診
断だけに使用）、ノーオペレーションがある。
２重書き込みイネーブル（１）２重書き込みイネプルは
、長さや開始パラメータで要求するものを転送する代わ
りに、２語をレジスタ・ファイルに転送させる。これに
より、有効なデータにはブタ有効主張フラグが付けられ
、無効データにはデータ有効拒否フラグが付けられる。
、長さや開始パラメータで要求するものを転送する代わ
りに、２語をレジスタ・ファイルに転送させる。これに
より、有効なデータにはブタ有効主張フラグが付けられ
、無効データにはデータ有効拒否フラグが付けられる。
これらのフラグはどのデータ項目が有効であるかを確か
めるために、ＦＰによってテストされる。
めるために、ＦＰによってテストされる。
全保持レジスタ・クロックこのビットは、ブタをレジス
タ・ファイルから保持レジスタに転送するとき、通常の
保持レジスタのクロック順序付けを無視する。このビッ
トが活動しているときは、すへてのレジスタは順次にで
はなく、−緒にクロックがとられて、レジスタ・ファイ
ル・データが４コピーされてすべての保持レジスタに格
納される。
タ・ファイルから保持レジスタに転送するとき、通常の
保持レジスタのクロック順序付けを無視する。このビッ
トが活動しているときは、すへてのレジスタは順次にで
はなく、−緒にクロックがとられて、レジスタ・ファイ
ル・データが４コピーされてすべての保持レジスタに格
納される。
データ転送プロセンサ・モジュール１２０第３図はデー
タ転送フロセッサ・モジュール１２０のブロック図であ
る。同図に示すように、ＤＴＰモジュール１２０にアド
レス生成機構２３０のような独立のアドレス生成機構１
１０が含まれていない点を除けば、制御プロセッサ・モ
ジュール＋１０と非児によく似ている。各プロセッサ内
の特殊目的機能が使用されない場合は、原理的には、同
しマイクロコート（ソース・レベルの）を両プロセッサ
で実行させることが可能である。
タ転送フロセッサ・モジュール１２０のブロック図であ
る。同図に示すように、ＤＴＰモジュール１２０にアド
レス生成機構２３０のような独立のアドレス生成機構１
１０が含まれていない点を除けば、制御プロセッサ・モ
ジュール＋１０と非児によく似ている。各プロセッサ内
の特殊目的機能が使用されない場合は、原理的には、同
しマイクロコート（ソース・レベルの）を両プロセッサ
で実行させることが可能である。
データ転送プロセッサ・モジュール１２０は１６ビツト
・シーケンサ３１０で制御される３２ビット整数プロセ
ッサ機構（ＩＰ口）３４０をベースとした３２ビツト・
マイクロコート・プロセッサである。データ転送プロセ
ッサ・モジュール１２０内の主データ通路は転送データ
・バス（ＴＤババス１２２である。
・シーケンサ３１０で制御される３２ビット整数プロセ
ッサ機構（ＩＰ口）３４０をベースとした３２ビツト・
マイクロコート・プロセッサである。データ転送プロセ
ッサ・モジュール１２０内の主データ通路は転送データ
・バス（ＴＤババス１２２である。
本実施例によるＤＴＰモジュール１２０構成部分の多く
は制御プロセッサ・モジュール１１０構成部分と非常に
よく似ている。これら類似部分は同じ参照符号で示し−
Ｃある。従って、シーケンサ３１０は書込み可能制御機
構３２０に対してマイクロ命令アドレス３１１の列を提
供する。シーケンサ３１０はレジスタ３１４を経由して
ＴＤババス２２ とのインタフニスになるだけでなく、
マルチプレクサ３１２を通して条件コートを受は取り、
マルチプレクサ３１３を通して割込みを受は取る。制御
記憶機構３２０からアクセスされたマイクロ命令は出力
３２１ として得られ、レジスタ格納出力もレジスタ３
３２を通して得られる。線３１１Ｂと２２５はホストか
らこの書込み可能制御記憶機構３２０へのアドレスとデ
ータのインタフェースとなる（これは下達する）。（線
３２４は直列アクセスで使用される書込みイネーブル線
である。）直列／並列シフト・レジスタは非レジスタ格
納入力を受は取る装置の内部状態を格納するシャドウ・
レジスタである。１６ビツト・シーケンサ・バス３５か
らも、１６ビツト入力がシーケンサ３１０に送られる。
は制御プロセッサ・モジュール１１０構成部分と非常に
よく似ている。これら類似部分は同じ参照符号で示し−
Ｃある。従って、シーケンサ３１０は書込み可能制御機
構３２０に対してマイクロ命令アドレス３１１の列を提
供する。シーケンサ３１０はレジスタ３１４を経由して
ＴＤババス２２ とのインタフニスになるだけでなく、
マルチプレクサ３１２を通して条件コートを受は取り、
マルチプレクサ３１３を通して割込みを受は取る。制御
記憶機構３２０からアクセスされたマイクロ命令は出力
３２１ として得られ、レジスタ格納出力もレジスタ３
３２を通して得られる。線３１１Ｂと２２５はホストか
らこの書込み可能制御記憶機構３２０へのアドレスとデ
ータのインタフェースとなる（これは下達する）。（線
３２４は直列アクセスで使用される書込みイネーブル線
である。）直列／並列シフト・レジスタは非レジスタ格
納入力を受は取る装置の内部状態を格納するシャドウ・
レジスタである。１６ビツト・シーケンサ・バス３５か
らも、１６ビツト入力がシーケンサ３１０に送られる。
この入力はバッファされた入力であり、これは例えば、
リテラル値を入力するために使用できる。
リテラル値を入力するために使用できる。
マイクロ命令３２１ はレジスタ格納入力としてデコー
ト・ロジック３δ０に送られる（シャドウ・レジスタ３
２２経由で）。このデコート・ロジックの出力３６１は
制御入力して整数処理機構３４０、シーケンサ３１０、
各種インタフェース１５０．１６０．１７０に入力され
る。特に、デコーダ３６０の出力はＴＤババス２２への
アクセスを制御する。ＴＤババス２２は外部インタフェ
ースと、キャッシュ・メモリ１４０とのデータ・インタ
フェースとなっている。デコーダ２６０の場合と同様に
、デコーダ３６０の出力が別に示されていないのは、こ
れらの出力が広範にわたるからである。
ト・ロジック３δ０に送られる（シャドウ・レジスタ３
２２経由で）。このデコート・ロジックの出力３６１は
制御入力して整数処理機構３４０、シーケンサ３１０、
各種インタフェース１５０．１６０．１７０に入力され
る。特に、デコーダ３６０の出力はＴＤババス２２への
アクセスを制御する。ＴＤババス２２は外部インタフェ
ースと、キャッシュ・メモリ１４０とのデータ・インタ
フェースとなっている。デコーダ２６０の場合と同様に
、デコーダ３６０の出力が別に示されていないのは、こ
れらの出力が広範にわたるからである。
整数処理機構３４０は制御プロセッサの場合と同様に、
Ｗｅｉｔｅｋ ＸＬ８１３７を使用するのが好ましい。
Ｗｅｉｔｅｋ ＸＬ８１３７を使用するのが好ましい。
（ただし、データ転送プロセッサでは、アドレス生成は
それ程重要でないので、アドレス生成機構を別に設ける
必要がない。）整数処理機構３４０はＴＤババス２２と
の２ウエイ・インタフェースをもっており、レジスタ３
４１を通してＴＡババス２１ にアドレス出力を送り出
すこともできる。
それ程重要でないので、アドレス生成機構を別に設ける
必要がない。）整数処理機構３４０はＴＤババス２２と
の２ウエイ・インタフェースをもっており、レジスタ３
４１を通してＴＡババス２１ にアドレス出力を送り出
すこともできる。
データ転送の制御
ソース・ポートと宛先ポートとの間でサイクルごとに１
転送ができるようにするためには、いくつかの要因を考
慮する必要がある。
転送ができるようにするためには、いくつかの要因を考
慮する必要がある。
１、転送のソースまたは宛先はＦＩＦＯでバッファリン
グされることがあるので、転送制御はＦＩＦＯ上の満杯
と空のフラグに応答する必要がある。これらの信号のタ
イミングをシーケンサへの条件コード入力のバイブライ
ン化と併用すると、転送が１つだけオーバランすること
がある。ＦＩＦＯへの転送の場合は、半満杯フラグが使
用されるので、これは問題でない。半満杯フラグを使用
すると、ＦＩＦ６に予備容量が十分にあるので、オーバ
ランした１ｉ！または２語を受は入れることができる。
グされることがあるので、転送制御はＦＩＦＯ上の満杯
と空のフラグに応答する必要がある。これらの信号のタ
イミングをシーケンサへの条件コード入力のバイブライ
ン化と併用すると、転送が１つだけオーバランすること
がある。ＦＩＦＯへの転送の場合は、半満杯フラグが使
用されるので、これは問題でない。半満杯フラグを使用
すると、ＦＩＦ６に予備容量が十分にあるので、オーバ
ランした１ｉ！または２語を受は入れることができる。
ＦＩＦＯから読み取るときは、他の方式を使用する必要
がある。”ｅｍｐｔｙ＋１“フラグをもつＦＩＦＯを使
用したり、ＦＩＦＯデータをパイプライン段で遅らせる
オプションは本好適実施例では使用されていないが、こ
れはコスト上の理由とスペース要求量の理由によるもの
である。
がある。”ｅｍｐｔｙ＋１“フラグをもつＦＩＦＯを使
用したり、ＦＩＦＯデータをパイプライン段で遅らせる
オプションは本好適実施例では使用されていないが、こ
れはコスト上の理由とスペース要求量の理由によるもの
である。
この起こり得る問題を解決するために、２つの方法か用
意されている。これらの２方法のどちらを使用するかは
、宛先がメモリであるか、ＦＩＦＯであるかによって決
まる。違いは、書込み操作がメモリでは元に戻せるが、
ＦＩＦＯではできないことである。つまり、ＦＩＦＯか
らメモリへのデータ転送がＦＩＦＯか空になったあとで
１語または２語に対して続けられると、エラー・データ
がメモリに書き込まれることになる。しかし、このデー
タは正しいデータが使用可能になった時点で直ちに重ね
書きすることができる。
意されている。これらの２方法のどちらを使用するかは
、宛先がメモリであるか、ＦＩＦＯであるかによって決
まる。違いは、書込み操作がメモリでは元に戻せるが、
ＦＩＦＯではできないことである。つまり、ＦＩＦＯか
らメモリへのデータ転送がＦＩＦＯか空になったあとで
１語または２語に対して続けられると、エラー・データ
がメモリに書き込まれることになる。しかし、このデー
タは正しいデータが使用可能になった時点で直ちに重ね
書きすることができる。
ａ、ＦＩＦｏを読み取るときは、読取り信号は論理的に
ＦＩＦＯ空信号によって修飾される。この結果、空のＦ
ＩＦＯを読み取ろうとしても、実際には読取り操作は行
なわれない。これにより、ＦＩＦＯ読取りがオバランし
ても問題は起こらない。ＦＩＦＯは空のときは自身を読
取りから保護するが、この余分の制御が必要なのは、オ
ーバラン読取り時にＦＩＦＯの他側に書込みが行なわれ
るおそれがあり、そのためにデータが壊されるからであ
る。従って、データ中云送フロセッサ モジュール１２
０かデータをメモリに転送するときは、ＦＩＦＯが空に
なると停止する。この時点てオーバランがすでに起こっ
ている。この場合は、ＤＴＰモジュール＋２０がアドレ
スを追跡できるので、データがＦＩＦＯで使用可能にな
ったとき、なにもなかったかのように転送が再開される
。
ＦＩＦＯ空信号によって修飾される。この結果、空のＦ
ＩＦＯを読み取ろうとしても、実際には読取り操作は行
なわれない。これにより、ＦＩＦＯ読取りがオバランし
ても問題は起こらない。ＦＩＦＯは空のときは自身を読
取りから保護するが、この余分の制御が必要なのは、オ
ーバラン読取り時にＦＩＦＯの他側に書込みが行なわれ
るおそれがあり、そのためにデータが壊されるからであ
る。従って、データ中云送フロセッサ モジュール１２
０かデータをメモリに転送するときは、ＦＩＦＯが空に
なると停止する。この時点てオーバランがすでに起こっ
ている。この場合は、ＤＴＰモジュール＋２０がアドレ
スを追跡できるので、データがＦＩＦＯで使用可能にな
ったとき、なにもなかったかのように転送が再開される
。
ｂ、ＦＩＦＯに書き込むときは、書込み操作は元に戻す
ことかできない。従って、異なる方法が用いられている
。マイクロコートは、転送を始める前にソースＦＴＦｊ
ｌ （と宛先ＦＩＦＯ）からの状況をテストする。この
モートでは、転送速度は低下する。しかし、ソースＦＩ
ＦＯが半満杯以上になった場合は、マイクロコードは高
速転送モートに切り替わる。この状態が起こったときは
、ソースＦＩＦＯの深さの半分までが空マークを通り過
ぎないで読み出すことができる。従って、このモードで
は、 ＤＴＰモジュル１２０は状況検査のために停止し
なくても、このサイズのブロックを転送することができ
る。受入れ側ＦＩＦＯの状況は、それが半満杯以下でな
けれは、なお検査か必要である。低速転送子−１−と高
速転送モート間を切り替えるこれと同し手法をメモリに
も使用することができることは勿論である。
ことかできない。従って、異なる方法が用いられている
。マイクロコートは、転送を始める前にソースＦＴＦｊ
ｌ （と宛先ＦＩＦＯ）からの状況をテストする。この
モートでは、転送速度は低下する。しかし、ソースＦＩ
ＦＯが半満杯以上になった場合は、マイクロコードは高
速転送モートに切り替わる。この状態が起こったときは
、ソースＦＩＦＯの深さの半分までが空マークを通り過
ぎないで読み出すことができる。従って、このモードで
は、 ＤＴＰモジュル１２０は状況検査のために停止し
なくても、このサイズのブロックを転送することができ
る。受入れ側ＦＩＦＯの状況は、それが半満杯以下でな
けれは、なお検査か必要である。低速転送子−１−と高
速転送モート間を切り替えるこれと同し手法をメモリに
も使用することができることは勿論である。
２、シーケンサ３１０内の３ウ工イ分岐命令（ＢＲＡＮ
ＣＨと呼ばれる）を使用すると、転送された語数を記録
しておき、ＦＩＦＯ状況信号をテストすることができる
。この方法によると、条件付き経路でＩＰＵ３４０を使
用しないで済むので、サイクル長さを短縮することがで
きる。
ＣＨと呼ばれる）を使用すると、転送された語数を記録
しておき、ＦＩＦＯ状況信号をテストすることができる
。この方法によると、条件付き経路でＩＰＵ３４０を使
用しないで済むので、サイクル長さを短縮することがで
きる。
３、データ・キャッシュ・メモリとの間のデータ転送を
最適化するために、ＴＤババス２２ とのデータ・イン
タフェースは、３２ビツト・レジスタが８個用意されて
いるレジスタ・バンク５６０Ｂ （第５図参照）にバッ
ファされる。これにより、ＤＣＭから見たとき、読取り
と書込みを完全に並列に行なうことができる。この経路
には２重バッファリングがないので、長い転送（〉８浮
動小数点語）は自動釣に中断されることになる。データ
転送プロセッサ・モジュール１２０は従って、メモリ・
サイクルが現れるまで転送を一時中止することになる。
最適化するために、ＴＤババス２２ とのデータ・イン
タフェースは、３２ビツト・レジスタが８個用意されて
いるレジスタ・バンク５６０Ｂ （第５図参照）にバッ
ファされる。これにより、ＤＣＭから見たとき、読取り
と書込みを完全に並列に行なうことができる。この経路
には２重バッファリングがないので、長い転送（〉８浮
動小数点語）は自動釣に中断されることになる。データ
転送プロセッサ・モジュール１２０は従って、メモリ・
サイクルが現れるまで転送を一時中止することになる。
この中断は連続転送か使用されないで、より多くのメモ
リ・アクセス・サイクルか必要であるとき、頻繁に行な
われることになる。
リ・アクセス・サイクルか必要であるとき、頻繁に行な
われることになる。
４データーキヤツシユ・メモリの仲裁はＣＰモジュール
のサイクルの始まりで決定される。データ転送プロセッ
サ モジュール１２０が制御プロセッサ・モジュール＋
１０と非同期に稼動していた場合（命令依存サイクル時
間を可能にするために）は、データ転送プロセッサ・モ
ジュール１２０は同期時間が１ｏａｎｓまで、さらにア
クセス時間が１００ｎｓまで待たされる場合がある（ア
クセス時間は、制御プロセッサ・モジュール１１０に優
先権があるので、さらに長くなる可能性があり、ＤＴＰ
モジュル１２０は空きメモリ・サイクルを待たなければ
ならない。）さらに、シーケンサに対するマイクロコー
ド命令とＦＬＡＧ入力をバイブライン化すると、さらに
別の遅延が起こり、その間ＤＴＰモジュルは転送が終っ
たかを確かめるためにループすることになる。
のサイクルの始まりで決定される。データ転送プロセッ
サ モジュール１２０が制御プロセッサ・モジュール＋
１０と非同期に稼動していた場合（命令依存サイクル時
間を可能にするために）は、データ転送プロセッサ・モ
ジュール１２０は同期時間が１ｏａｎｓまで、さらにア
クセス時間が１００ｎｓまで待たされる場合がある（ア
クセス時間は、制御プロセッサ・モジュール１１０に優
先権があるので、さらに長くなる可能性があり、ＤＴＰ
モジュル１２０は空きメモリ・サイクルを待たなければ
ならない。）さらに、シーケンサに対するマイクロコー
ド命令とＦＬＡＧ入力をバイブライン化すると、さらに
別の遅延が起こり、その間ＤＴＰモジュルは転送が終っ
たかを確かめるためにループすることになる。
これらの遅延を最小にするために、制御プロセッサ・モ
ジコール１１０とデータ転送プロセッサ・モジュール１
２０は同しマイクロコート・クロック発生機構を共用し
ている。両プロセッサはそれぞれの最適サイクル時間を
要求し、クロック発生機構は最も長いサイクル時間を選
択する。これによってどちらかのプロセッサの平均速度
が大幅に低下しないのは、命令の大部分が最短サイクル
時間で実行されるからである。ループ時の遅延を克服す
るために、仲裁は非レジスタ格納マイクロコード要求ビ
ットを用いて行なわれる。
ジコール１１０とデータ転送プロセッサ・モジュール１
２０は同しマイクロコート・クロック発生機構を共用し
ている。両プロセッサはそれぞれの最適サイクル時間を
要求し、クロック発生機構は最も長いサイクル時間を選
択する。これによってどちらかのプロセッサの平均速度
が大幅に低下しないのは、命令の大部分が最短サイクル
時間で実行されるからである。ループ時の遅延を克服す
るために、仲裁は非レジスタ格納マイクロコード要求ビ
ットを用いて行なわれる。
この解決手法の唯一の欠点は、ハードウェアによる単一
ステップを用いるときは、両プロセッサに影響を与える
ことである。
ステップを用いるときは、両プロセッサに影響を与える
ことである。
５、従って、ＦＩＦＯがソースまたは宛先であるときは
、ＦＩＦＯ状況信号（場合によっては、データ・キャッ
シュ・メモリ仲裁信号）を転送時にモニタする必要があ
る。これらの４個の状況信号（ＦＩＦＯ満杯、ＦＩＦＯ
半満杯、ＦＩＦＯ空、キャッシュ・アクセス許可）が−
回のサイクル内でモニタできるようにするためシこ、デ
ータ中云送フ゛ロセソサ モニタ−−）し１２０は多重
ウェイ分岐機能をもっている。こ、ｔｌにより、テスト
すべき状況がジャンプ・アドレスに挿入されるので、ジ
ャンプする先のアドレスはそのサイクル時の状況によっ
て決まる。３つのＦＩＦＯ状況状態は２ビツトにコート
化され、仲裁信号は３番目のビットを構成する。これに
より、８ウ工イ分岐が得られる。ＦＩＦＯ状況だけに関
心があるときは、仲裁信号はディスエーブルできるので
、多重ウェイ分岐は４ウエイに減らされる。
、ＦＩＦＯ状況信号（場合によっては、データ・キャッ
シュ・メモリ仲裁信号）を転送時にモニタする必要があ
る。これらの４個の状況信号（ＦＩＦＯ満杯、ＦＩＦＯ
半満杯、ＦＩＦＯ空、キャッシュ・アクセス許可）が−
回のサイクル内でモニタできるようにするためシこ、デ
ータ中云送フ゛ロセソサ モニタ−−）し１２０は多重
ウェイ分岐機能をもっている。こ、ｔｌにより、テスト
すべき状況がジャンプ・アドレスに挿入されるので、ジ
ャンプする先のアドレスはそのサイクル時の状況によっ
て決まる。３つのＦＩＦＯ状況状態は２ビツトにコート
化され、仲裁信号は３番目のビットを構成する。これに
より、８ウ工イ分岐が得られる。ＦＩＦＯ状況だけに関
心があるときは、仲裁信号はディスエーブルできるので
、多重ウェイ分岐は４ウエイに減らされる。
６制御プロセツサ・モジュール１１０（またはＦＰモジ
ュール１３０）が各サイクルでデータ・キャッシュ・メ
モリ１４０を使用中のときデータ転送プロセッサ・モジ
ュール１２０がキャッシュ・メモリからロックアウトさ
れるのを防止するために、割込みが用意されている。デ
ータ転送プロセッサ・モジュールがアクセスを拒否され
ると、転送承認信号でループを開始する。この状態にお
けるタイムアウトは簡単にテストして調へることかでき
る。タイムアウトが起こると、データ転送プロセッサ・
モジュール１２０は制御プロセンサーモジュール１１０
に制込みをかけることができる。これによりデータ転送
プロセッサ・千ジュール１２０はメモリ・アクセス・モ
ートから出て、再びデータ転送プロセッサ・千ジュール
１２０はこのモートに入る。
ュール１３０）が各サイクルでデータ・キャッシュ・メ
モリ１４０を使用中のときデータ転送プロセッサ・モジ
ュール１２０がキャッシュ・メモリからロックアウトさ
れるのを防止するために、割込みが用意されている。デ
ータ転送プロセッサ・モジュールがアクセスを拒否され
ると、転送承認信号でループを開始する。この状態にお
けるタイムアウトは簡単にテストして調へることかでき
る。タイムアウトが起こると、データ転送プロセッサ・
モジュール１２０は制御プロセンサーモジュール１１０
に制込みをかけることができる。これによりデータ転送
プロセッサ・千ジュール１２０はメモリ・アクセス・モ
ートから出て、再びデータ転送プロセッサ・千ジュール
１２０はこのモートに入る。
整数プロセッサ機構３４０
ＩＰυ３４０は、本好適実施例では、すでに述べた制御
プロセッサ・モジュール１１０のＩＰＩＩ ２４０とほ
ぼ同しである。
プロセッサ・モジュール１１０のＩＰＩＩ ２４０とほ
ぼ同しである。
シーケンサ３１０と関連支援ロジック
シーケンサ３１０は、本好適実施例では、すでに述べた
制御プロセッサ・モジュール＋１０のシーケンサ２１０
とほぼ同じである。
制御プロセッサ・モジュール＋１０のシーケンサ２１０
とほぼ同じである。
シーケンサ支援ロジックには、割込み、条件コード選択
、マイクロアドレス・バス、定数／次アドレス−フィー
ルドの４種類がある。
、マイクロアドレス・バス、定数／次アドレス−フィー
ルドの４種類がある。
筬込及
シーケンサは４つの割込み入力ビンをもっているだけで
ある。従って、この数を８に拡張するために、外部マル
チプレクサ３１３か使用される。割込みは主に連絡とデ
バッグ・ツールのサポートのために使用される。
ある。従って、この数を８に拡張するために、外部マル
チプレクサ３１３か使用される。割込みは主に連絡とデ
バッグ・ツールのサポートのために使用される。
割込み発生源（優先度類）は次の通りである。
クロー・ロジックと中断点、この劃込みレベルはクロー
・ロジックと中断点ロジックの間で共用される。これら
の２割込みタイプの機能は、制御プロセッサ・モジュー
ル１１０内のシーケンサ２１０の機能と関連づけて上述
した通りである。
・ロジックと中断点ロジックの間で共用される。これら
の２割込みタイプの機能は、制御プロセッサ・モジュー
ル１１０内のシーケンサ２１０の機能と関連づけて上述
した通りである。
ＶＭＥバス（デバッグ）、：ＶＭＥバス割込みは通常デ
バッグ・モニタをサポートする目的だけに使用されるの
で、正常動作時には使用されない。
バッグ・モニタをサポートする目的だけに使用されるの
で、正常動作時には使用されない。
ＶＭＥバス（コマンド）：
この割込みレベルは、コマンドがコマンド・レジスタに
保管されるとセットされる。
保管されるとセットされる。
制御プロセッサ（コマンド）、この割込みが起こると、
制御プロセッサ・モジュール１１０はコマンドがＤＴＰ
コマンドＦＩＦＯにあることをデータ転送プロセッサ・
モジュール１２０に通知することができる６＊傘 ＶＭＥデータＦＩＦＯこの割込みレベルは、ある種のデ
ータを受は取ったか（入力ＦＩＦＯＩ 、データがなく
なったので（出力ＦＩＦＯ） 、 ＶＭＥインタフェー
ス内のデータＦＩＦＤにアテンションか必要であること
をデータ転送プロセッサ・モジュール１２０に通知する
ために使用される。
制御プロセッサ・モジュール１１０はコマンドがＤＴＰ
コマンドＦＩＦＯにあることをデータ転送プロセッサ・
モジュール１２０に通知することができる６＊傘 ＶＭＥデータＦＩＦＯこの割込みレベルは、ある種のデ
ータを受は取ったか（入力ＦＩＦＯＩ 、データがなく
なったので（出力ＦＩＦＯ） 、 ＶＭＥインタフェー
ス内のデータＦＩＦＤにアテンションか必要であること
をデータ転送プロセッサ・モジュール１２０に通知する
ために使用される。
ＧＩＰ−（ンタ’：ｌｘ−、１．：ＧＩＰ割込みはＧＪ
Ｐ ＦＪＦＯ状況信号によって引き起される。＊ データ・バイブ・インタフェース・この割込みレベルは
、ある種のデータを受は取ったのでデータ・バイブ・イ
ンタフェース内のＦＩＦＯの１つにアテンションが必要
になったとき、データ転送プロセッサ・モジュール１２
０に通知するために使用される。中 マイクロコード拡張インタフェース この割込みは拡張
カード（例えば、大容量メモリ・カートやネットワーク
・カード）のいずれかで使用するために予約されている
。
Ｐ ＦＪＦＯ状況信号によって引き起される。＊ データ・バイブ・インタフェース・この割込みレベルは
、ある種のデータを受は取ったのでデータ・バイブ・イ
ンタフェース内のＦＩＦＯの１つにアテンションが必要
になったとき、データ転送プロセッサ・モジュール１２
０に通知するために使用される。中 マイクロコード拡張インタフェース この割込みは拡張
カード（例えば、大容量メモリ・カートやネットワーク
・カード）のいずれかで使用するために予約されている
。
注意：＊印の付いた割込みは通常の条件コード・ロジッ
クでテストできるので、それが望ましい場合はポーリン
グが可能である。
クでテストできるので、それが望ましい場合はポーリン
グが可能である。
・−印の付いた割込みの場合は、割込み状態を弓き起し
た事象は、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調へることで検出することができる。割込みを使用
しない場合は、これをポーリングすることが可能である
。
た事象は、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調へることで検出することができる。割込みを使用
しない場合は、これをポーリングすることが可能である
。
一割込み数を拡張するためにマルチプレクサ３１３を使
用する場合は、４つの高優先度割込みレベルと４つの低
優先度割込みとの間でタイミング条件が異なることにな
る。高優先度割込みであることを認識するためには、割
込みをマイクロフード・クロックの立上がり縁の２５ｎ
ｓ前に引き起す必要がある。低優先度割込みの場合は、
その期限は立下がり縁の１５ｎｓ前である。
用する場合は、４つの高優先度割込みレベルと４つの低
優先度割込みとの間でタイミング条件が異なることにな
る。高優先度割込みであることを認識するためには、割
込みをマイクロフード・クロックの立上がり縁の２５ｎ
ｓ前に引き起す必要がある。低優先度割込みの場合は、
その期限は立下がり縁の１５ｎｓ前である。
割込みを引き起すために、対応する割込み入力は１クロ
ック期間高に保持される。ハードウェアによる割込み承
認サイクルは必要ないので、割込みを引き起すハードウ
ェアは非常に単純である。
ック期間高に保持される。ハードウェアによる割込み承
認サイクルは必要ないので、割込みを引き起すハードウ
ェアは非常に単純である。
条件コード・ロジック
シーケンサはＦＬＡＧと名付けた条件コード入力端を１
つもっているので、すべてのテスト可能状況信号は多重
化されてこのビンに入力される。これは内部レジスタに
格納され、通常セットアツプ時間はＩＲＱにマスクがか
けられているときは（カウンタ・アンダフロー割込み）
ｌ０ｎｓであり、イネーブルされたときは２６ｎｓで
ある。ＦＬＡＧ入力端の極性はシーケンサ内部で変更す
ることが可能である。
つもっているので、すべてのテスト可能状況信号は多重
化されてこのビンに入力される。これは内部レジスタに
格納され、通常セットアツプ時間はＩＲＱにマスクがか
けられているときは（カウンタ・アンダフロー割込み）
ｌ０ｎｓであり、イネーブルされたときは２６ｎｓで
ある。ＦＬＡＧ入力端の極性はシーケンサ内部で変更す
ることが可能である。
（以下余白）
ＤＴＰモジュールはＣＰモジュールと同様に、第４０Ａ
図に示すような疑似レジスタ・ロジックを備えている。
図に示すような疑似レジスタ・ロジックを備えている。
（これは割込み処理から戻るときの問題を避けるための
ものである。） テスト可能な状況信号には、次のものがある。
ものである。） テスト可能な状況信号には、次のものがある。
ＩＰｏ ３１１０条件コード出力（ＣＯＮＤ） ：この
信号は現命令の状況を中継する。ＩＰＵ ３４０がこの
ビンから出力する特定条件はマイクロ命令でコーディン
グされる。
信号は現命令の状況を中継する。ＩＰＵ ３４０がこの
ビンから出力する特定条件はマイクロ命令でコーディン
グされる。
マイクロコード・ループ、これはＶＭＥインタフェース
制御レジしタスの状況ビットであり、診断ソフトウェア
で使用されるものである。
制御レジしタスの状況ビットであり、診断ソフトウェア
で使用されるものである。
以下に挙げたＦＩＦＯに対するＦＩＦＯ状況信号：デー
タ・パイプ入力＃】Ｃ半満杯と空）、データ・パイプ入
力＃２（半満杯と空）、データ・パイプ出力＃ｌ（満杯
）＊、データ・パイプ出力＃２（満杯）＊、ＶＭＥデー
タ入力（半満杯と空） 、 ＶＭＥデータ出力（半満杯
と空）、ＧＩＰインタフェース（入力）（半満杯と空）
、 ＧＩＰインタフェース（出力）（満杯、半満杯と
空）。＊印の付いた信号は別サブシステム上の受人れ「
ＩＦＯから出されるものである。
タ・パイプ入力＃】Ｃ半満杯と空）、データ・パイプ入
力＃２（半満杯と空）、データ・パイプ出力＃ｌ（満杯
）＊、データ・パイプ出力＃２（満杯）＊、ＶＭＥデー
タ入力（半満杯と空） 、 ＶＭＥデータ出力（半満杯
と空）、ＧＩＰインタフェース（入力）（半満杯と空）
、 ＧＩＰインタフェース（出力）（満杯、半満杯と
空）。＊印の付いた信号は別サブシステム上の受人れ「
ＩＦＯから出されるものである。
データ キャッシュ・メモリ・サイクル承認これはデー
タ・キャッシュ・メモリへのアクセスが許可されたこと
を示す。
タ・キャッシュ・メモリへのアクセスが許可されたこと
を示す。
マイクロコート拡張インタフェース条件コート信号、こ
れは状況をデータ転送プロセッサ・モジュールのシーケ
ンサ３１０に返却するためにいずれかの拡張インタフェ
ース１８０によって使用される。
れは状況をデータ転送プロセッサ・モジュールのシーケ
ンサ３１０に返却するためにいずれかの拡張インタフェ
ース１８０によって使用される。
ＤＭＡバス・エラー：この状況ビットは、 ＶＭＥバス
上のＤＭＡ転送がバス・エラー発生が原因で途中で打ち
切られたとき活動化する。このエラーが最も起こり得る
原因としては、存在しないメモリがアドレス指定された
場合がある。
上のＤＭＡ転送がバス・エラー発生が原因で途中で打ち
切られたとき活動化する。このエラーが最も起こり得る
原因としては、存在しないメモリがアドレス指定された
場合がある。
書込みフラグＯと１：これらの２信号はデータ・キャッ
シュ・メモリ書込みロジックの内部状態をアクセスしや
すくする。これらは、デバッグ・モニタにある状態スレ
ーブと復元マイクロコードだけによって使用される。
シュ・メモリ書込みロジックの内部状態をアクセスしや
すくする。これらは、デバッグ・モニタにある状態スレ
ーブと復元マイクロコードだけによって使用される。
保留状況・これは、割込みから戻るときテストされ、そ
の結果、条件付きジャンプなどが制込みサービス・ルー
チンへのジャンプによフてディスエーブルされていても
、正しく実行される。
の結果、条件付きジャンプなどが制込みサービス・ルー
チンへのジャンプによフてディスエーブルされていても
、正しく実行される。
ＩＰＵ ３４０からのＣ０ＮＤ出力は、１００ｎｓでサ
イクルするときは、シーケンサのセットアツプ時間に間
に合わない程遅れて有効化される（特に、マルチプレク
サによって遅延されたとき）。この条件をテストすると
きは、クロックを１２５ｎｓまで延長する必要がある。
イクルするときは、シーケンサのセットアツプ時間に間
に合わない程遅れて有効化される（特に、マルチプレク
サによって遅延されたとき）。この条件をテストすると
きは、クロックを１２５ｎｓまで延長する必要がある。
”ｆｏｒ １ｏｏｐｓ”は、シーケンサ内部のカウンタ
の１つを使用すると、とり入れやすくなり、ＩＰＵ３４
０をアドレス計算から解放することができる。勿論ＩＰ
Ｕ ３４０を使用しても可能であるが、サイクル時間が
長くなり、それだけ余分のオーバヘッドが生じることに
なる。
の１つを使用すると、とり入れやすくなり、ＩＰＵ３４
０をアドレス計算から解放することができる。勿論ＩＰ
Ｕ ３４０を使用しても可能であるが、サイクル時間が
長くなり、それだけ余分のオーバヘッドが生じることに
なる。
条件コードは２４・ｌマルチプレクサ３１２を通して多
重化されて、シーケンサ３１０のＦＬＡＧ入力端に入力
される。シーケンサは選択した条件コード信号の極性を
内部レジスタに格納して、それを選択する。
重化されて、シーケンサ３１０のＦＬＡＧ入力端に入力
される。シーケンサは選択した条件コード信号の極性を
内部レジスタに格納して、それを選択する。
マイクロアドレス バス３＋１
マイクロアドレス・バス３１１は、２つのソースつまり
、正常プログラム実行時にはシーケンサ３１０から、マ
イクロコードのロート時にはＶＭＥバスから駆動させる
ことができる。ＶＭＥバスはマイクロアドレス・バス３
１１の内容を読み取って、シケンサ３１０がどのアドレ
スにあるかを確かめることもできる。これはシーケンサ
動作と非同期に行なわれ、主に診断で使用される。この
バスの拡張部分は３１１Ｂ線で示されているように、ホ
スト・インタフェース・ロジック１６０に結ばれている
。
、正常プログラム実行時にはシーケンサ３１０から、マ
イクロコードのロート時にはＶＭＥバスから駆動させる
ことができる。ＶＭＥバスはマイクロアドレス・バス３
１１の内容を読み取って、シケンサ３１０がどのアドレ
スにあるかを確かめることもできる。これはシーケンサ
動作と非同期に行なわれ、主に診断で使用される。この
バスの拡張部分は３１１Ｂ線で示されているように、ホ
スト・インタフェース・ロジック１６０に結ばれている
。
定数／次アドレス・フィールド
これは、シーケンサ２１０に関連して上述したもとのは
全く異なる方法で使用される。ＤＴＰモジュール１２０
では、マルチウェイ分岐機能を向上するためにいくつか
の新規なロジックが使用されている。このロジック（お
よびマルチウェイ分岐でのその用法）について、以下説
明する。
全く異なる方法で使用される。ＤＴＰモジュール１２０
では、マルチウェイ分岐機能を向上するためにいくつか
の新規なロジックが使用されている。このロジック（お
よびマルチウェイ分岐でのその用法）について、以下説
明する。
マルチウェイ分岐
第３Ａ図と第３Ｂ図に示す実施例では、マイクロコ１・
・システムにおけるマルチウェイ分岐に新規な機能かい
くつか追加されている。第３０図は、アドレス境界の制
約を受けることなくマルチウェイ分岐を行なうために本
好適実施例で採用されているマイクロコード動作を概略
図で示したものである。
・システムにおけるマルチウェイ分岐に新規な機能かい
くつか追加されている。第３０図は、アドレス境界の制
約を受けることなくマルチウェイ分岐を行なうために本
好適実施例で採用されているマイクロコード動作を概略
図で示したものである。
第３Ａ図から明らかなように、定数／次アドレス・フィ
ールド（マイクロ命令フィールドからのもの）はバッフ
ァ３１７に対して設けられただけでなく、マルチウェイ
分岐ロジック３１８に対する入力ともなる。マルチウェ
イ分岐ロジックはマイクロコード・アーキテクチャに新
規な機能をもたせる仕方でこの信号を処理することがで
きる。このマルチウェイ分岐ロジックに対する他の入力
としては、ＰＩＦ状況信号、およびシフト・コマンド（
これはシーケンサ３１０によって実行されるマルチウェ
イ分岐ステップにおいて、代替宛先間の増分を変えるた
めに使用される）がある。
ールド（マイクロ命令フィールドからのもの）はバッフ
ァ３１７に対して設けられただけでなく、マルチウェイ
分岐ロジック３１８に対する入力ともなる。マルチウェ
イ分岐ロジックはマイクロコード・アーキテクチャに新
規な機能をもたせる仕方でこの信号を処理することがで
きる。このマルチウェイ分岐ロジックに対する他の入力
としては、ＰＩＦ状況信号、およびシフト・コマンド（
これはシーケンサ３１０によって実行されるマルチウェ
イ分岐ステップにおいて、代替宛先間の増分を変えるた
めに使用される）がある。
第３Ｂ図は詳細図である。マイクロ命令バス３１１から
の定数フィールド（１６ビット）は分割されてＰＡＬ３
１８ とハソファ３１７ に対する入力か得られる。共
通イネーブル信号は、マルチウェイ分岐操作が望ましい
とき、これらの両方を活動化するために使用される。（
勿論、シーケンサ・ハス３１５は他にも用途が多数ある
のて、マルチウェイ分岐操作が必要になるのはまれであ
る。）さらに、定数／次アドレス・フィールドは、単純
なジャンプ操作でもよく使用され、そのような場合には
、マルチウェイ分岐操作が必要になる。
の定数フィールド（１６ビット）は分割されてＰＡＬ３
１８ とハソファ３１７ に対する入力か得られる。共
通イネーブル信号は、マルチウェイ分岐操作が望ましい
とき、これらの両方を活動化するために使用される。（
勿論、シーケンサ・ハス３１５は他にも用途が多数ある
のて、マルチウェイ分岐操作が必要になるのはまれであ
る。）さらに、定数／次アドレス・フィールドは、単純
なジャンプ操作でもよく使用され、そのような場合には
、マルチウェイ分岐操作が必要になる。
第３０図は、マルチウェイ分岐ロジックの内部操作をさ
らに詳しく示している。条件選択／コート化ロジックに
は、各種条件および状況信号が用意されている。これは
これらの条件を選択し、コード化して、分岐で使用でき
る３ビット信号を得るものである。
らに詳しく示している。条件選択／コート化ロジックに
は、各種条件および状況信号が用意されている。これは
これらの条件を選択し、コード化して、分岐で使用でき
る３ビット信号を得るものである。
マルチウェイ分岐ロジックは以下で詳しく説明するよう
に、いくつかのマイクロ命令ビットで制御される。
に、いくつかのマイクロ命令ビットで制御される。
この種のマルチウェイ分岐ロジックをモジュル１２０の
ようなデータ転送プロセッサて使用すると、特に利占か
得られる。その場合には、装置条件信号を選択／コート
化ロジック３０１Ｏに対する冬作入力として使用できる
。そうすれは、データ転送プロセッサはかなり複雑なイ
ンタフェースに対して高度の制御を行なうことができる
。関心のある状況信号が現れると、マルチウェイ分岐ロ
ジックはその条件を処理するのに相応しいルーチンに直
ちに移ることができる。マルチウェイ分岐機能により、
シーケンサは複数の装置の条件を１回のサイクルでテス
トすることかできる。つまり、ＤＴＰモジュール１２０
は各サイクルごとにデータ転送を行なうことができる。
ようなデータ転送プロセッサて使用すると、特に利占か
得られる。その場合には、装置条件信号を選択／コート
化ロジック３０１Ｏに対する冬作入力として使用できる
。そうすれは、データ転送プロセッサはかなり複雑なイ
ンタフェースに対して高度の制御を行なうことができる
。関心のある状況信号が現れると、マルチウェイ分岐ロ
ジックはその条件を処理するのに相応しいルーチンに直
ちに移ることができる。マルチウェイ分岐機能により、
シーケンサは複数の装置の条件を１回のサイクルでテス
トすることかできる。つまり、ＤＴＰモジュール１２０
は各サイクルごとにデータ転送を行なうことができる。
この結果、１つだけの条件コート（ＦＬＡＧ）入力端を
もつシーケンサは複雑な制御を行なうこともできる。
もつシーケンサは複雑な制御を行なうこともできる。
本好適実施例では、選択／コート化ロシンク３０１０に
対する入力には、下達するように４個のＦＩＦＯからの
状況ビットがある。しかし、他の様々な入力構成を使用
できることも勿論である。
対する入力には、下達するように４個のＦＩＦＯからの
状況ビットがある。しかし、他の様々な入力構成を使用
できることも勿論である。
シフト入力はシフトとマージ・ロジックに対するもので
ある。これは、マルチウェイ分岐の宛先間の増分を変え
ることを可能にする。
ある。これは、マルチウェイ分岐の宛先間の増分を変え
ることを可能にする。
第３０図の右側はシーケンサ３１０か相対アト、レス指
定機能をもつことを概略図て示したものである。この機
能をマルチウェイ分岐機能と併用すると、アドレス境界
の制約を無視できる。これはデータ転送プロセッサでは
特に利点がある。この種のプロセッサはデータ転送を小
刻みに行なえる能力が要求されるので、マルチウェイ分
岐命令を多数含めておくことが望ましい場合がある。ア
ドレス境界の制約がなくなったので、この種の命令を大
量に使用できる。
定機能をもつことを概略図て示したものである。この機
能をマルチウェイ分岐機能と併用すると、アドレス境界
の制約を無視できる。これはデータ転送プロセッサでは
特に利点がある。この種のプロセッサはデータ転送を小
刻みに行なえる能力が要求されるので、マルチウェイ分
岐命令を多数含めておくことが望ましい場合がある。ア
ドレス境界の制約がなくなったので、この種の命令を大
量に使用できる。
本好適実施例では、プログラム・カウンタがジャンプ宛
先に対する入力として使用されている。
先に対する入力として使用されている。
これは、従来の多数のマルチウェイ分岐では、宛先ベー
ス・アドレスを別のソースから得ていたものと異なるも
のである。
ス・アドレスを別のソースから得ていたものと異なるも
のである。
書込み制御記憶機構（ＷＣ５） ３２０ＷＣ５はマイク
ロコートＳＩＬモジュールを用いて構成されている。こ
れらは８Ｋ ｘ ３２ビツト・メモリであり、マイクロ
コードと診断機能をロートするだめの随列走査パイプラ
イン・レジスタをイＩｉＩえている。このそジュールは
２種類のものが使用される。レジスタ格納出力と非レジ
スタ格納出力である。ＩＰＵ ３４０とシーケンサ３１
０は独自の内部バイブライン・レジスタをもっているの
で、非しタスタ格納版を使用する。
ロコートＳＩＬモジュールを用いて構成されている。こ
れらは８Ｋ ｘ ３２ビツト・メモリであり、マイクロ
コードと診断機能をロートするだめの随列走査パイプラ
イン・レジスタをイＩｉＩえている。このそジュールは
２種類のものが使用される。レジスタ格納出力と非レジ
スタ格納出力である。ＩＰＵ ３４０とシーケンサ３１
０は独自の内部バイブライン・レジスタをもっているの
で、非しタスタ格納版を使用する。
ＷＣＳインタフェース・レジスタ３２２と３２３は制御
プロセッサ・モジュールの個所で上述したＷＣＳインタ
フェース・レジスタ２２３ と２２２ と同し働きをす
る。
プロセッサ・モジュールの個所で上述したＷＣＳインタ
フェース・レジスタ２２３ と２２２ と同し働きをす
る。
ＤＭＡコントローラ
ＤＴＰモジュール１２０の重要な機能は、ＶＭＥインタ
フェース１８０と、場合によっては、１つまたは２つ以
上の他のインタフェースにある１つまたは２つ以上のＤ
ＭＡコントローラを制御することである。この機能は、
それぞれのインタフェースと共に、以下で詳しく説明す
る予定である。
フェース１８０と、場合によっては、１つまたは２つ以
上の他のインタフェースにある１つまたは２つ以上のＤ
ＭＡコントローラを制御することである。この機能は、
それぞれのインタフェースと共に、以下で詳しく説明す
る予定である。
モート・レジスタ３０３は、使用頻度が低く、マイクロ
コ−１−ヒツトを専用させるたけのＪＭｊ由かない第２
１］御イハ号の値を保持するものである。（ニー１〜ヒ
ントには、読取り保持レジスタを通る流れとレジスタ制
御、書込み保持レジスタを通る流れとレジスタ制御、マ
イクロコート拡張インタフニスにおいて割込み承認信号
を駆動する外部割込み承認信号、ＧＩＰ割込み要求、保
持レジスタに対するループバック モー１−１２個のＬ
ＥＤ制御信号かある。
コ−１−ヒツトを専用させるたけのＪＭｊ由かない第２
１］御イハ号の値を保持するものである。（ニー１〜ヒ
ントには、読取り保持レジスタを通る流れとレジスタ制
御、書込み保持レジスタを通る流れとレジスタ制御、マ
イクロコート拡張インタフニスにおいて割込み承認信号
を駆動する外部割込み承認信号、ＧＩＰ割込み要求、保
持レジスタに対するループバック モー１−１２個のＬ
ＥＤ制御信号かある。
ＴＤババスデコート
このロジック（これはデコーダ３６０の最も重要な機能
の１つである）は、マイクロコード丁りソスをデコート
化し、ＴＤババス２２を駆動できる装置の出力イネーブ
ルをその結果に応して制御する。
の１つである）は、マイクロコード丁りソスをデコート
化し、ＴＤババス２２を駆動できる装置の出力イネーブ
ルをその結果に応して制御する。
また、このロジックはＴＤ宛先フィールド（クロック発
生機構２５０からの書込みゲート信号で修飾されている
）もデコート化して、スロープと書込みイネーブル信号
を発生する。ＴＤハス１２２上のホトの大部分は読み書
きができるので、ＩＰＵ上の疑似レジスタは不要である
。
生機構２５０からの書込みゲート信号で修飾されている
）もデコート化して、スロープと書込みイネーブル信号
を発生する。ＴＤハス１２２上のホトの大部分は読み書
きができるので、ＩＰＵ上の疑似レジスタは不要である
。
ＴＤハス−ソースおよび宛先になり得るものとしては、
Ｉｔ’ｌｌ ３＝ｌ［） ＼’ １．Ｉ Ｅインタフ
ェース−メモリ、コマンド・メモリ、データ キャッシ
ュ−メモリ保持レジスタ５６［）Ｂ、モート・レジスタ
（８ビツト）、シーケンサ・データ・ポート＊中、定数
／次アドレス・フィールド（ソースのみ）１、ＶＭＥデ
タＦＩＦＯ、データ・パイプ１、データ・パイプ２、Ｇ
ＩＰ ＦＩＦＯ＊＊、割込みベクトル・レジスタ（８ビ
ツト） 、ＤＭＡ制御レジスタ、ＤＭＡコントローラア
ドレス・カウンタ＊、ＤＭＡコントローラー語カウンタ
＊がある。＊印の付いたソースはＤＭＡコントローラ命
令によってデコートされる。通常のＴＤババス御フィー
ルドの一部としてはデコートされない。＊中印の付いた
ソースは、下位１６ビツトだけを駆動する。これらの１
つが選択されると、符号／ゼロ拡張ＰＡＬ ２１６も活
動化されるので、データは３２ビツトのバス幅まで符号
またはゼロで拡張される。
Ｉｔ’ｌｌ ３＝ｌ［） ＼’ １．Ｉ Ｅインタフ
ェース−メモリ、コマンド・メモリ、データ キャッシ
ュ−メモリ保持レジスタ５６［）Ｂ、モート・レジスタ
（８ビツト）、シーケンサ・データ・ポート＊中、定数
／次アドレス・フィールド（ソースのみ）１、ＶＭＥデ
タＦＩＦＯ、データ・パイプ１、データ・パイプ２、Ｇ
ＩＰ ＦＩＦＯ＊＊、割込みベクトル・レジスタ（８ビ
ツト） 、ＤＭＡ制御レジスタ、ＤＭＡコントローラア
ドレス・カウンタ＊、ＤＭＡコントローラー語カウンタ
＊がある。＊印の付いたソースはＤＭＡコントローラ命
令によってデコートされる。通常のＴＤババス御フィー
ルドの一部としてはデコートされない。＊中印の付いた
ソースは、下位１６ビツトだけを駆動する。これらの１
つが選択されると、符号／ゼロ拡張ＰＡＬ ２１６も活
動化されるので、データは３２ビツトのバス幅まで符号
またはゼロで拡張される。
１つのソースと１つの宛先だけが選択可能であるので、
これらは異なっていなければならない。
これらは異なっていなければならない。
Ｈ’ＬＩ ３４０ ヘノデータ転送はＩＰＬＩ ：１４
０の命令フィルトの制御を受けて行なわれるのて、デー
タか別の宛先にロートされているのと並行してデータを
ＴＯババス２２から取り出すことかできる。
０の命令フィルトの制御を受けて行なわれるのて、デー
タか別の宛先にロートされているのと並行してデータを
ＴＯババス２２から取り出すことかできる。
クロック発生機構
上述したように、クロック発生機構２５０は、ブタ転送
プロセッサ・モジュール１２０全体を通して使用される
基本クロック信号を発生する。
プロセッサ・モジュール１２０全体を通して使用される
基本クロック信号を発生する。
デバッグ・ハードウェア
データ転送プロセッサ・モジュール＋２０に含まれるデ
バッグ・ハードウェアの大部分はいくつかの個所で前述
した。これらをここで要約して示すと、次の通りである
。マイクロアドレス・バス３１１ （Ｔｈみ取つと書
込みの両方）のホスト制御、ホストによるＷＯ２のロー
ディングと８売み戻し、ＤＰＴのアテンションを得るた
めのＶＭＥ生成割込み、ハードウェアによる中断点サポ
ート（中断点は数に制限されずに、いつでも設定可能）
、クロー・ロジック（これにより、ユーザ・タスクはモ
ニ・タスクを１ステップ進めないで１ステップ進むこと
かできる）、すへてのレジスタか読み書きであること、
マイクロコートを１ステップ進めるためのハードウェア
によるクロック制御、すべての割込みが選択的に割込み
可能または割込み禁止できること、重要なロジック群の
内部状態に対するアクセス（これにより、 ＤＴＩ’モ
ジュールのハードウェア状態を完全に格納し、復元する
ことができる）などである。
バッグ・ハードウェアの大部分はいくつかの個所で前述
した。これらをここで要約して示すと、次の通りである
。マイクロアドレス・バス３１１ （Ｔｈみ取つと書
込みの両方）のホスト制御、ホストによるＷＯ２のロー
ディングと８売み戻し、ＤＰＴのアテンションを得るた
めのＶＭＥ生成割込み、ハードウェアによる中断点サポ
ート（中断点は数に制限されずに、いつでも設定可能）
、クロー・ロジック（これにより、ユーザ・タスクはモ
ニ・タスクを１ステップ進めないで１ステップ進むこと
かできる）、すへてのレジスタか読み書きであること、
マイクロコートを１ステップ進めるためのハードウェア
によるクロック制御、すべての割込みが選択的に割込み
可能または割込み禁止できること、重要なロジック群の
内部状態に対するアクセス（これにより、 ＤＴＩ’モ
ジュールのハードウェア状態を完全に格納し、復元する
ことができる）などである。
マイクロコート語の形式
マイクロコート語の形式の概要を示したのが第３Ｃ図で
あり、次のように定義されている。
あり、次のように定義されている。
＊印の付いた項目は直接にＷＯ２から取り出されて、こ
わらか制御する装置内部でパイプライン化される。
わらか制御する装置内部でパイプライン化される。
使用可能なマイクロコート・ビットの総数は９６ビツト
である。これらのビットは大部分が使用されるが、その
いくつかは予備として以下のフィルトから除かれている
。
である。これらのビットは大部分が使用されるが、その
いくつかは予備として以下のフィルトから除かれている
。
ｒｐｕ演算コート（３２）＊ ： コノ７ イールド
はＩＰＩＩ３４０整数プロセッサのデータ経路と算術ま
たは論理演算を制御する。フィールド内のビットのＨ振
りはコート化されているが、詳細はＷｅｉｔ、ｅｋデー
タ資料に記載されている。すべての命令は下位２４ビツ
トがコート化されており、上位８ビツトはデータをｌＰ
ｔ１３４０のレジスタ・ファイルに転送するときだけ使
用される。
はＩＰＩＩ３４０整数プロセッサのデータ経路と算術ま
たは論理演算を制御する。フィールド内のビットのＨ振
りはコート化されているが、詳細はＷｅｉｔ、ｅｋデー
タ資料に記載されている。すべての命令は下位２４ビツ
トがコート化されており、上位８ビツトはデータをｌＰ
ｔ１３４０のレジスタ・ファイルに転送するときだけ使
用される。
シーケンサ演算コード（７戸 このフィールドはＡＤＳ
Ｐ １４０１ による次のアドレス生成を制御する。
Ｐ １４０１ による次のアドレス生成を制御する。
命令セットはデータ資料に記載されている。
定数７次フィールド（１Ｂ）＊ ：このフィールドは
主にアドレス情報をシーケンサに与えるために使用され
るが、１６ビツト定数値をデータ・バス上に送出するた
めにも使用できる。その場合は、これはこのバス上のレ
ジスタのいずれかにロードすることが可能である。
主にアドレス情報をシーケンサに与えるために使用され
るが、１６ビツト定数値をデータ・バス上に送出するた
めにも使用できる。その場合は、これはこのバス上のレ
ジスタのいずれかにロードすることが可能である。
マルチウェイ分岐選択（２戸：このフィールドはマルチ
ウェイ分岐操作時にＦＩＦＯ状況信号のどちらのセット
を使用するかを選択する。選択できるもノニは、ＶＭＥ
入力ＦＩＦＯ１ＧＩＰ入力ＦＩＦＯ、データ・バイブ１
入力ＦＩＦＯ、データ・バイブ２入力ＦＩＦＯ１がある
。
ウェイ分岐操作時にＦＩＦＯ状況信号のどちらのセット
を使用するかを選択する。選択できるもノニは、ＶＭＥ
入力ＦＩＦＯ１ＧＩＰ入力ＦＩＦＯ、データ・バイブ１
入力ＦＩＦＯ、データ・バイブ２入力ＦＩＦＯ１がある
。
マルチウェイ−シフト制御（２） これはマルチウ
ェイ分岐状況情報がビット位置０、ビット位置１、ビッ
ト位置２から挿入されること、あるいは全く挿入されな
いことを選択する。シフト要因は多様化されているので
、マルチウェイ分岐内の各入口点をそれぞれ、１．２ま
たは４命令の長さにすることができる。
ェイ分岐状況情報がビット位置０、ビット位置１、ビッ
ト位置２から挿入されること、あるいは全く挿入されな
いことを選択する。シフト要因は多様化されているので
、マルチウェイ分岐内の各入口点をそれぞれ、１．２ま
たは４命令の長さにすることができる。
マルチウェイ分岐転送イネーブル（１）・このビットは
キャッシュ・メモリ・アクセス許可信号をＦＩＦＯ状況
と結合するのを可能にしたり、禁止したりするものであ
る。このビットが使用されないときは、マルチウェイ分
岐は４ウエイであり、使用されるときは、８ウエイであ
る。
キャッシュ・メモリ・アクセス許可信号をＦＩＦＯ状況
と結合するのを可能にしたり、禁止したりするものであ
る。このビットが使用されないときは、マルチウェイ分
岐は４ウエイであり、使用されるときは、８ウエイであ
る。
サイクル長さ（２）：このフィールドは選択された命令
とデータ経路に合ったサイクル長さを選択する。
とデータ経路に合ったサイクル長さを選択する。
データ・キャッシュ・アクセス（１）＊ このビット
は、データ・キャッシュ・メモリへのアクセスがデータ
転送プロセッセ・モジュール１２０によっで要求される
と活動化する。
は、データ・キャッシュ・メモリへのアクセスがデータ
転送プロセッセ・モジュール１２０によっで要求される
と活動化する。
データ・キャッシュ書込みイネーブル（１） この
ビットはデータ・キャッシュ・メモリへのアクセスが許
可されると、データ・キャッシュ・メモリで書込みサイ
クルを発生させる。
ビットはデータ・キャッシュ・メモリへのアクセスが許
可されると、データ・キャッシュ・メモリで書込みサイ
クルを発生させる。
データ・キャッシュ書込みオール（１） このビット
は通常の書込みイネーブル・ゲート操作を無効にして、
データ・キャッシュ・メモリ内の語の選択的更新を可能
にし、すべての語が書き込まれるようにする。これは、
アクセスが許可されたときだけ、データ・キャッシュ・
メモリ書込みサイクルを発生させる。これはメモリ・ブ
ロックを定数値にセットするときに便利である。
は通常の書込みイネーブル・ゲート操作を無効にして、
データ・キャッシュ・メモリ内の語の選択的更新を可能
にし、すべての語が書き込まれるようにする。これは、
アクセスが許可されたときだけ、データ・キャッシュ・
メモリ書込みサイクルを発生させる。これはメモリ・ブ
ロックを定数値にセットするときに便利である。
条件コード選択（５） このフィールドは条件付き
命令の実行時にシーケンサにテストさせる以下に挙げた
条件コードの１つを選択する。つまり、ＩＰｏ ３４０
条件コート出力、マイクロコード・ループ、書込みフラ
グ（２項目）、データ・バイブ入力ＦＩＦＯ＃１ （半
満杯と空）、データ・バイブ入力ＦＩＦＯ＃２ （半満
杯と空）、データ・バイブ出力ＰＩＦＯ＃１（満杯）、
データ・バイブ出カドＩＦＯ＃２ （満杯）ＶＭεデー
タ入力ＦＩＦＯ（半満杯と空） 、ＶＭＥデータ出力Ｆ
ＩＦＯ（半満杯と空）、ＧＩＰインタフェース（入力）
（半満杯と空）、ＧＩＰインタフェース（出力）（半満
杯と空）、データ・キャッシュ・メモリ・サイクル承認
、マイクロコード拡張インタフェース条件コード・イン
タフェース、 ＤＭＡバス・エラー、保留状況である。
命令の実行時にシーケンサにテストさせる以下に挙げた
条件コードの１つを選択する。つまり、ＩＰｏ ３４０
条件コート出力、マイクロコード・ループ、書込みフラ
グ（２項目）、データ・バイブ入力ＦＩＦＯ＃１ （半
満杯と空）、データ・バイブ入力ＦＩＦＯ＃２ （半満
杯と空）、データ・バイブ出力ＰＩＦＯ＃１（満杯）、
データ・バイブ出カドＩＦＯ＃２ （満杯）ＶＭεデー
タ入力ＦＩＦＯ（半満杯と空） 、ＶＭＥデータ出力Ｆ
ＩＦＯ（半満杯と空）、ＧＩＰインタフェース（入力）
（半満杯と空）、ＧＩＰインタフェース（出力）（半満
杯と空）、データ・キャッシュ・メモリ・サイクル承認
、マイクロコード拡張インタフェース条件コード・イン
タフェース、 ＤＭＡバス・エラー、保留状況である。
保留状況（１） ・このビットは通常はシーケンサ２
１０内のＦＬＡＧレジスタの状態に従う疑似状況レジス
タの更新を禁止する。通常、この疑似ビットは内部レジ
スタの状態に従うが、割込みサービスの実行中は、更新
されるのを禁止される。これにより、ＦＬＡＧレジスタ
は割込みルーチンから出たとき正しく復元される。
１０内のＦＬＡＧレジスタの状態に従う疑似状況レジス
タの更新を禁止する。通常、この疑似ビットは内部レジ
スタの状態に従うが、割込みサービスの実行中は、更新
されるのを禁止される。これにより、ＦＬＡＧレジスタ
は割込みルーチンから出たとき正しく復元される。
ＴＤババスソース（４）：このフィールドはＴＤババス
駆動させる以下に挙げたレジスタ、バッファ、または装
置の中から１つを選択する。つまり、ＩＰＵ ３４０、
コマンド・メモリ、 ＶＭＥインタフェース・メモリ、
データ・キャッシュ・メモリ保持レジスタ、モー１〜・
レジスタ、シーケンサ データポート、定数／次アドレ
ス・フィールド、シーケンサ・データ・ポート、定数／
次アドレス・フィールド、すＭＥデータＦＩＦＯデータ
・ポート、データ・バイブ２、ＧＩＰ ＦＩＦＯ１割込
みベクトル・レジスタ（８ビツト）、ＤＭＡ制御レジス
タ、ＤＭＡコントローラーアドレス・カウンタまたはＤ
ＭＡコントロラー語カウンタである。
駆動させる以下に挙げたレジスタ、バッファ、または装
置の中から１つを選択する。つまり、ＩＰＵ ３４０、
コマンド・メモリ、 ＶＭＥインタフェース・メモリ、
データ・キャッシュ・メモリ保持レジスタ、モー１〜・
レジスタ、シーケンサ データポート、定数／次アドレ
ス・フィールド、シーケンサ・データ・ポート、定数／
次アドレス・フィールド、すＭＥデータＦＩＦＯデータ
・ポート、データ・バイブ２、ＧＩＰ ＦＩＦＯ１割込
みベクトル・レジスタ（８ビツト）、ＤＭＡ制御レジス
タ、ＤＭＡコントローラーアドレス・カウンタまたはＤ
ＭＡコントロラー語カウンタである。
■Ｄハス宛先（４）・このフィールドは以下に挙げたレ
ジスタ、バッファまたは装置の１つをＴＯババス上デー
タの宛先として選択する。つまり、コマンド・メモリ、
ＶＭＥインタフェース・メモリ、ブタ・キャッシュ・メ
モリ保持レジスタ、モート・レジスタ、シーケンサ・デ
ータ・ポート、定数／次アドレス・フィールド、シーケ
ンサ・データ・ポート、ＶＭＥデータＦＩＦＯデータ・
バイブ１、ブタ・バイブ２、ＧＩＰ ＦＩＦＯ１割込み
ベクトル・レジスタ（８ビツト）、ＤＭＡ制御レジスタ
、ＤＭＡコントローラーアドレス・カウンタ、ＤＭＡコ
ントローラー語カウンタである。
ジスタ、バッファまたは装置の１つをＴＯババス上デー
タの宛先として選択する。つまり、コマンド・メモリ、
ＶＭＥインタフェース・メモリ、ブタ・キャッシュ・メ
モリ保持レジスタ、モート・レジスタ、シーケンサ・デ
ータ・ポート、定数／次アドレス・フィールド、シーケ
ンサ・データ・ポート、ＶＭＥデータＦＩＦＯデータ・
バイブ１、ブタ・バイブ２、ＧＩＰ ＦＩＦＯ１割込み
ベクトル・レジスタ（８ビツト）、ＤＭＡ制御レジスタ
、ＤＭＡコントローラーアドレス・カウンタ、ＤＭＡコ
ントローラー語カウンタである。
ＩＰＩＩ ：ＭＯか上に挙げたものの中に含まれていな
いのは、これはＴＤハス上のデータをいつでも［取得Ｊ
できるからである。この機能はＩＰＬＩ命令フィルドに
よ）て制御される。
いのは、これはＴＤハス上のデータをいつでも［取得Ｊ
できるからである。この機能はＩＰＬＩ命令フィルドに
よ）て制御される。
アドレス・レジスタ制御（２）・これらの制御ビットの
一方はアドレス・レジスタのローディングを可能にし、
他方のビットはレジスタの読み戻しを可能にして、診断
とデバッグ・モニタで使用できるようにする。
一方はアドレス・レジスタのローディングを可能にし、
他方のビットはレジスタの読み戻しを可能にして、診断
とデバッグ・モニタで使用できるようにする。
中断点（１） （”牟デバッグ専用＊＊）、命令に中
断点を設けるためにデバッグ・モニタによって設定され
る。この結果、命令の実行中に割込みが起こると、その
命令の実行を終えたあと制御権がデバッグ・モニタ・マ
イクロコードに渡される。
断点を設けるためにデバッグ・モニタによって設定され
る。この結果、命令の実行中に割込みが起こると、その
命令の実行を終えたあと制御権がデバッグ・モニタ・マ
イクロコードに渡される。
クロー（１） Ｉ＊”デバッグ専用＊＊）：ユーザ・タ
スクを１ステップ進めるときクロー・ロジックを始動す
るために設定される。この結果、次の命令の実行中に割
込みが起こると、ユーザ・タスクのある命令が実行され
たあとで制御権がデバッグ・モニタ・マイクロコードに
移される。これにより、ユーサータスクはクロックを物
理的にオン、オフに切りシ・−やλなくても１ステップ
進むことかできる。
スクを１ステップ進めるときクロー・ロジックを始動す
るために設定される。この結果、次の命令の実行中に割
込みが起こると、ユーザ・タスクのある命令が実行され
たあとで制御権がデバッグ・モニタ・マイクロコードに
移される。これにより、ユーサータスクはクロックを物
理的にオン、オフに切りシ・−やλなくても１ステップ
進むことかできる。
割込みＣＰ （２） これは制御プロセッサ・モジュ
ルに３レベルのうちのルベルで割込みを引き起すもので
ある。これらのレベルは次のように割り振られている。
ルに３レベルのうちのルベルで割込みを引き起すもので
ある。これらのレベルは次のように割り振られている。
つまり、ホストから新しいコマンド受信、データ転送終
了、データ・キャッシュ・メモリへのアクセス権解放で
ある。
了、データ・キャッシュ・メモリへのアクセス権解放で
ある。
ゼロまたは符号拡張（１）、このビットは１６ビツト幅
レジスタまたは装置が読み取られるときだけ効力をもつ
。その場合には、データをゼロで拡張するか（ビット１
６−３１がゼロにセット）、符号で拡張するか（ビット
１６−３１がビット１５と同じにセット）が選択される
。
レジスタまたは装置が読み取られるときだけ効力をもつ
。その場合には、データをゼロで拡張するか（ビット１
６−３１がゼロにセット）、符号で拡張するか（ビット
１６−３１がビット１５と同じにセット）が選択される
。
ＤＭＡコントローラ命令（３）、このフィールドはＤＭ
Ａコントローラに対する命令を制御する。命令には、内
部レジスタの読み書き、レジスタの再初期設定、アドレ
スを増分（減分）または語カウンタを減分する通常のＤ
ＭＡ動作を扱うものがある。
Ａコントローラに対する命令を制御する。命令には、内
部レジスタの読み書き、レジスタの再初期設定、アドレ
スを増分（減分）または語カウンタを減分する通常のＤ
ＭＡ動作を扱うものがある。
マイクロコート拡弓長バス
マクロコート拡張バスは基本マイクロコー１〜・サービ
スをオフポートで拡張するものである。これは、拡張周
辺ボード上のある種のインタフェースを制御したり、周
辺ボード全体を制御したりするために使用できる。これ
らの使い方の代表例として、大容量メモリ・カードやネ
ットワーク・インタフェース・カードとのインタフェー
スとなることである。
スをオフポートで拡張するものである。これは、拡張周
辺ボード上のある種のインタフェースを制御したり、周
辺ボード全体を制御したりするために使用できる。これ
らの使い方の代表例として、大容量メモリ・カードやネ
ットワーク・インタフェース・カードとのインタフェー
スとなることである。
拡張バス・インタフェースは電気的および機械的にＧＩ
Ｐ上の拡張インタフェースと同じであるので、これらは
どの共通拡張カードでも共用することができる。
Ｐ上の拡張インタフェースと同じであるので、これらは
どの共通拡張カードでも共用することができる。
拡張コネクタは９６ウエイＤＩＮコネクタであり、そこ
に現れる信号には、次のものがある。３ビツト・スライ
ス・クロック［注１］、バイブライン・レジスタ・クロ
ック［１］、マイクロアドレス・バス３１１Ｂ（１５ビ
ット）［２］、ＴＤババス２２（３２ビツト）［３］、
リセット、ＷＣ５出力制御、パイプライン・レジスタ出
力制御イネーブル、ｗＣ５書込みイネーブル３２・１、
ハイブラーｆン レジスタ モト制御、直列クロック、
直列データ イン、直列データ・アウト（マイクロコー
トのローディングで使用）、外部側辺み［４コ、割込み
承認、条件コード［４］。信号は上で注記したものを除
ぎすへてＴＴＬレヘレベある。つまり、［１］これらの
信号は差分ＥＣＬ レベルにある。［２］これらの信号
は信号コート化ＥＣＬレベルにある。［３］このバスは
３２ビツト幅であるか、目的によっては、２個の１６ビ
ツト・バス、つまり、−次データ・バスと二次データ・
バスとみなすことかできる。
に現れる信号には、次のものがある。３ビツト・スライ
ス・クロック［注１］、バイブライン・レジスタ・クロ
ック［１］、マイクロアドレス・バス３１１Ｂ（１５ビ
ット）［２］、ＴＤババス２２（３２ビツト）［３］、
リセット、ＷＣ５出力制御、パイプライン・レジスタ出
力制御イネーブル、ｗＣ５書込みイネーブル３２・１、
ハイブラーｆン レジスタ モト制御、直列クロック、
直列データ イン、直列データ・アウト（マイクロコー
トのローディングで使用）、外部側辺み［４コ、割込み
承認、条件コード［４］。信号は上で注記したものを除
ぎすへてＴＴＬレヘレベある。つまり、［１］これらの
信号は差分ＥＣＬ レベルにある。［２］これらの信号
は信号コート化ＥＣＬレベルにある。［３］このバスは
３２ビツト幅であるか、目的によっては、２個の１６ビ
ツト・バス、つまり、−次データ・バスと二次データ・
バスとみなすことかできる。
［４コこれらの信号はオープンしているコレクタ・バッ
ファによって駆動される。
ファによって駆動される。
ある種のＥＣＬ信号をこのインタフェースで使用すると
、ポート間のクロック・スキュー効果を最小にするので
好都合である。
、ポート間のクロック・スキュー効果を最小にするので
好都合である。
数値プロセッサ・モジュール１３０
本好適実施例では、数値プロセッサ・モジュール１３０
は浮動小数点プロセッサである。従って、このモジュー
ル＋３０は浮動小数点プロセッサ・モジュール（または
’ＦＰモジュール」）とも呼ばれることかある。しり）
シ、この七ジュールは他のデータ型（データ・タイプ）
用に、例えは、複素斂算術演算モジュールとして、ある
いは広幅整数演算用モジュールとして構成することも可
能である。このモジュールが広い意味で数値プロセッサ
モジュール＋３０とも呼ばれるのはこのためである。
は浮動小数点プロセッサである。従って、このモジュー
ル＋３０は浮動小数点プロセッサ・モジュール（または
’ＦＰモジュール」）とも呼ばれることかある。しり）
シ、この七ジュールは他のデータ型（データ・タイプ）
用に、例えは、複素斂算術演算モジュールとして、ある
いは広幅整数演算用モジュールとして構成することも可
能である。このモジュールが広い意味で数値プロセッサ
モジュール＋３０とも呼ばれるのはこのためである。
本好適実施例では、浮動小数点プロセッサ・モジュール
１３０は浮動小数点プロセッサとキャッシュ・メモリ間
のデータ転送を統御する制御／インタフェース・ロジッ
クと非常に密に結合されている。この制御／インタフェ
ース・ロジックは制御プロセッサのマイクロコート・ク
ロックによってクロックがとられるので、制御プロセッ
サのマイクロ命令の拡張部分で制御するのが好ましい。
１３０は浮動小数点プロセッサとキャッシュ・メモリ間
のデータ転送を統御する制御／インタフェース・ロジッ
クと非常に密に結合されている。この制御／インタフェ
ース・ロジックは制御プロセッサのマイクロコート・ク
ロックによってクロックがとられるので、制御プロセッ
サのマイクロ命令の拡張部分で制御するのが好ましい。
本好適実施例では、浮動小数点プロセッサ・モジュル１
３０と制御／インタフェース・ロジック（ＣＰ拡張ロジ
ック）は主基本ポート（ここには、キャッシュ・メモリ
＋４０と制御プロセッサ・モシュル１１０の主要部分か
置かれている）に差し込まねる別個のりブホート上に一
緒に搭載されている。
３０と制御／インタフェース・ロジック（ＣＰ拡張ロジ
ック）は主基本ポート（ここには、キャッシュ・メモリ
＋４０と制御プロセッサ・モシュル１１０の主要部分か
置かれている）に差し込まねる別個のりブホート上に一
緒に搭載されている。
追加モジュール１３０か使用される場合は、その各々に
は制御／インタフェース・ロジックの一部か置かれるこ
とになる。
は制御／インタフェース・ロジックの一部か置かれるこ
とになる。
木実流側のアプリケーションでは、この制御／インタフ
ェース・ロジックは制御プロセッサ・モジュール１１０
の拡張と見られているが、この制御／インタフェース・
ロジックがモジュール１１０の部であるか否かに関係な
く、本アプリケーションでは、このロジックのタイミン
グと制御特性に関して重要な新規事項がいくつかとり入
れられている。
ェース・ロジックは制御プロセッサ・モジュール１１０
の拡張と見られているが、この制御／インタフェース・
ロジックがモジュール１１０の部であるか否かに関係な
く、本アプリケーションでは、このロジックのタイミン
グと制御特性に関して重要な新規事項がいくつかとり入
れられている。
本好適実施例では、３２ビツト・データ構造が使用され
ている。各浮動小数点数は３２ビツトで表されるので、
３２ビツト車位は浮動小数点数（または「Ｆ語」）とも
呼ばれる。本好適実施例では、数の形式は小数部が２４
ビツト、指数部が８ビツトになっている。これは選択的
にＩＥＥＥ形式にすることも、 ＤＥＣ形式にすること
も可能である。
ている。各浮動小数点数は３２ビツトで表されるので、
３２ビツト車位は浮動小数点数（または「Ｆ語」）とも
呼ばれる。本好適実施例では、数の形式は小数部が２４
ビツト、指数部が８ビツトになっている。これは選択的
にＩＥＥＥ形式にすることも、 ＤＥＣ形式にすること
も可能である。
？７ト勅小数占プロセンサーモジュール１３０の内と１
］９動作について、まず説明する。そのあとて、制御プ
ロセッサ・モジュール１１０およびキャッシュ・メモリ
１４０とのインタフェースの機能について詳しく説明す
る。
］９動作について、まず説明する。そのあとて、制御プ
ロセッサ・モジュール１１０およびキャッシュ・メモリ
１４０とのインタフェースの機能について詳しく説明す
る。
第４Ａ図から第４Ｄ図までは、数値処理子ジュール１３
０の主要部分を示したものである。本好適実施例では、
第４Ａ図は制御プロセッサ・モジュール１３０とのイン
タフェースとなるために使用されるインタフェース・ロ
ジック４１０の概略図である。
０の主要部分を示したものである。本好適実施例では、
第４Ａ図は制御プロセッサ・モジュール１３０とのイン
タフェースとなるために使用されるインタフェース・ロ
ジック４１０の概略図である。
第４Ｂ図はモジュール１３０内のデータ通路の主要部分
の一部を示している。第４Ｃ図はマイクロコードのアク
セスとデコード化のとき本好適実施例で使用されるロジ
ックを示している。第４Ｄ図は本好適実施例で浮動小数
点モジュールに使用されるマイクロ命令形式を示してい
る。
の一部を示している。第４Ｃ図はマイクロコードのアク
セスとデコード化のとき本好適実施例で使用されるロジ
ックを示している。第４Ｄ図は本好適実施例で浮動小数
点モジュールに使用されるマイクロ命令形式を示してい
る。
実際の数値計算が高速で行なわれる浮動小数点算術演算
機構について最□初に説明する。そのあと、ＦＰモジュ
ール１３０ と低速モジュール間のクロック境界をまた
いでデータ転送が行なわれる２重バッファリング操作に
ついて説明する。次に、データ転送の追加段（その大部
分はＣＰモジュール１１０の拡張部分によって制御され
る）について説明する。最後に、算術演算機構を統御す
るプログラムについて説明する。
機構について最□初に説明する。そのあと、ＦＰモジュ
ール１３０ と低速モジュール間のクロック境界をまた
いでデータ転送が行なわれる２重バッファリング操作に
ついて説明する。次に、データ転送の追加段（その大部
分はＣＰモジュール１１０の拡張部分によって制御され
る）について説明する。最後に、算術演算機構を統御す
るプログラムについて説明する。
浮動小数点算術演算機構（ＦＰｔｌ）
本好適実施例の浮動小数点算術演算機構は非常に単純化
されており、高速で動作する。この通路には、浮動小数
点計算機構、浮動小数点ＡＬＵ （算術および論理演
算機構）、高速多重ポート・レジスタ・ファイルが含ま
れ、これらはすべて高速で単純化されたシーケンサによ
って制御される。さらに、スクラッチバット・メモリが
内部データ通路と密結合されて、参照テーブルを保存し
、ヒストグラム記憶またはデータ・スタックとして動作
する。
されており、高速で動作する。この通路には、浮動小数
点計算機構、浮動小数点ＡＬＵ （算術および論理演
算機構）、高速多重ポート・レジスタ・ファイルが含ま
れ、これらはすべて高速で単純化されたシーケンサによ
って制御される。さらに、スクラッチバット・メモリが
内部データ通路と密結合されて、参照テーブルを保存し
、ヒストグラム記憶またはデータ・スタックとして動作
する。
２レヘル データ通路のトポロジは第１６図に分かりや
すいように示されている。低レベル・データ通路とその
構成要素は浮動小数点算術演算機構（ＦＬＵ） と呼ば
れるものである。ＦＰＵは、高速レジスタ・ファイル４
４０．八１．１１４５０、スクラ・ンチバ・ン）・メモ
リ１６１０、局所ハス４３１．４３２．４３３．４３４
から構成されている。
すいように示されている。低レベル・データ通路とその
構成要素は浮動小数点算術演算機構（ＦＬＵ） と呼ば
れるものである。ＦＰＵは、高速レジスタ・ファイル４
４０．八１．１１４５０、スクラ・ンチバ・ン）・メモ
リ１６１０、局所ハス４３１．４３２．４３３．４３４
から構成されている。
算術計算機構４４０と４５０
浮動小数点プロセッサ・モジュール１３０で使用される
浮動小数点計算機構には浮動ノ」１数点乗算機構ＦＭＰ
Ｙ） ４４０と浮動小数点算術論理演算機構（ＦＡＬＵ
） ４５０がある。両方とも、内部アーキテクチャは非
常によく似ている。唯一の違いはデータの扱い方であり
（演算操作が異なることを別として） 、ＦＡＬＩＩに
累積演算のための余分のフィードバック通路が設けられ
ていることである。
浮動小数点計算機構には浮動ノ」１数点乗算機構ＦＭＰ
Ｙ） ４４０と浮動小数点算術論理演算機構（ＦＡＬＵ
） ４５０がある。両方とも、内部アーキテクチャは非
常によく似ている。唯一の違いはデータの扱い方であり
（演算操作が異なることを別として） 、ＦＡＬＩＩに
累積演算のための余分のフィードバック通路が設けられ
ていることである。
本好適実施例では、Ｂｉｐｏｌａｒ Ｉｎｔｅｇｒａｔ
ｅｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ （ＢＩＴ１社提供の
集積回路（浮動小数点チップ・セットとレジスタ・ファ
イル）が次のように使用されている。ＢＩＴの部品番号
とこれらに準じるアナログ装置番号は、乗算機構４４０
：Ｂ２１１０またはＡＤＳＰ７１１０． ＡＬｌｌ ４
５０：８２１２０または八〇５Ｐ７１２０、レジスタ・
ファイル４３０：８２２１０またはＡＤＳＰ７２１０で
ある。乗算機構４４０とＡＬυ４５０および高速レシス
タ ファイルは、実際には、ＥＣＬケートを内部に使用
している。しかし、これらのインタフェースと電源はＴ
Ｔしてある。これらの算術演算チップは完全な６４ビツ
ト・データ通路を内部にもち、外部に３２ビツト・イン
タフェースをもっている。従って、これらのチンブは高
速６４ビツト演算を行なう能力をもち、必要に応して多
重化データ転送を利用する。
ｅｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ （ＢＩＴ１社提供の
集積回路（浮動小数点チップ・セットとレジスタ・ファ
イル）が次のように使用されている。ＢＩＴの部品番号
とこれらに準じるアナログ装置番号は、乗算機構４４０
：Ｂ２１１０またはＡＤＳＰ７１１０． ＡＬｌｌ ４
５０：８２１２０または八〇５Ｐ７１２０、レジスタ・
ファイル４３０：８２２１０またはＡＤＳＰ７２１０で
ある。乗算機構４４０とＡＬυ４５０および高速レシス
タ ファイルは、実際には、ＥＣＬケートを内部に使用
している。しかし、これらのインタフェースと電源はＴ
Ｔしてある。これらの算術演算チップは完全な６４ビツ
ト・データ通路を内部にもち、外部に３２ビツト・イン
タフェースをもっている。従って、これらのチンブは高
速６４ビツト演算を行なう能力をもち、必要に応して多
重化データ転送を利用する。
ＦＭＰＹ ４４０とＦＡＬＵ ４５０はそれぞれ、オペ
ランド用の２・個の３２ビツト幅入カポートＸとＹ（そ
れぞれ局所オペランド・バス４３１ と４３２に結ばれ
ている）と、結実用の３２ビツト幅両方向ポートＴ（局
所結果ハス４３３に結ばれている）を備えている。
ランド用の２・個の３２ビツト幅入カポートＸとＹ（そ
れぞれ局所オペランド・バス４３１ と４３２に結ばれ
ている）と、結実用の３２ビツト幅両方向ポートＴ（局
所結果ハス４３３に結ばれている）を備えている。
計算機構の入力ポートの各々はラッチとマルチプレクサ
を備え、出力ポートはマルチプレクサを備えているので
、６４ビツト幅の数を出し入れして転送できるようにな
っている。
を備え、出力ポートはマルチプレクサを備えているので
、６４ビツト幅の数を出し入れして転送できるようにな
っている。
２計算機構の結実用ポートは並列に接続されている（結
実用バス４３３ に、従って、レジスタ・ファイルの書
込みポート４３０Ｄに）。これにより、計算機構は外部
マルチプレクサを使用したり、ブタをレジスタ・ファイ
ルあてに送ったりしなくても、データを交換し合うこと
かてぎる。これは、例えば、積の和を求める計算を行な
うとき便利である。また、この機能を利用すると、スク
ラッチパット−メモリ１６１０との間で高速にデータを
やりとりすることができる。しかし、この構成には、Ｆ
ＭＰＹ ４４０とＦＡＬＵ １１５０の両方を同時に活
動化できないという制約がある（ただし、積の和を求め
る演算は除く）。これは出力ポートが一緒に結合されて
いるからである。これらのポートを別々にしたとしても
、両方の装装置はレジスタ・ファイル４３０からの同じ
データ通路を共用するので、入力端に問題が起こること
になる。
実用バス４３３ に、従って、レジスタ・ファイルの書
込みポート４３０Ｄに）。これにより、計算機構は外部
マルチプレクサを使用したり、ブタをレジスタ・ファイ
ルあてに送ったりしなくても、データを交換し合うこと
かてぎる。これは、例えば、積の和を求める計算を行な
うとき便利である。また、この機能を利用すると、スク
ラッチパット−メモリ１６１０との間で高速にデータを
やりとりすることができる。しかし、この構成には、Ｆ
ＭＰＹ ４４０とＦＡＬＵ １１５０の両方を同時に活
動化できないという制約がある（ただし、積の和を求め
る演算は除く）。これは出力ポートが一緒に結合されて
いるからである。これらのポートを別々にしたとしても
、両方の装装置はレジスタ・ファイル４３０からの同じ
データ通路を共用するので、入力端に問題が起こること
になる。
実際に使用される算術演算機構は人出力ポートを柔軟に
構成できるので、これらのポートをレジスタしたり、透
過にしたりてきる。しかし、本好適実施例では、この機
能は使用されていない。ホトはすへてレジスタされる。
構成できるので、これらのポートをレジスタしたり、透
過にしたりてきる。しかし、本好適実施例では、この機
能は使用されていない。ホトはすへてレジスタされる。
両計算機構の内部データ通路と機能単位はすへて６４ビ
ツト幅であリ、単精度（ｓｐ）と倍精度（ＤＰ）のとら
らの演算も行なうことかできる。
ツト幅であリ、単精度（ｓｐ）と倍精度（ＤＰ）のとら
らの演算も行なうことかできる。
ＦＭＰＹ ４４０での機能単位は４個の算術演算命令を
サポートしている。最小サイクル時間（ナノ秒単位）は
どちらの精度の場合も、次の通りである。
サポートしている。最小サイクル時間（ナノ秒単位）は
どちらの精度の場合も、次の通りである。
見■１ 俺抗里
乗算 ４０５９
除算 ２００ ３００平方根
３００ ＢＯＤパス
４０５０ 整数乗算 ４５ ＦＡＬＬＩ ４５０での機能単位は浮動小数点命令、整
数命令、変換命令といったように幅広くサポートしてい
る。詳細については、メーカのデータ資料に記載されて
いる。すべての浮動小数点命令（単精度と倍精度）は最
・小実行サイクル時間は２５ｎｓであり、整数演算はす
べて１２ｎｓ、変換はすべて２５ｎｓで行なわれる。
３００ ＢＯＤパス
４０５０ 整数乗算 ４５ ＦＡＬＬＩ ４５０での機能単位は浮動小数点命令、整
数命令、変換命令といったように幅広くサポートしてい
る。詳細については、メーカのデータ資料に記載されて
いる。すべての浮動小数点命令（単精度と倍精度）は最
・小実行サイクル時間は２５ｎｓであり、整数演算はす
べて１２ｎｓ、変換はすべて２５ｎｓで行なわれる。
最もよく使用される命令には、次のものがある。
浮動小数点、加算と減算（符号付きまたは絶対値）、絶
対値、否定、スケール、マージ、正規化、比較。
対値、否定、スケール、マージ、正規化、比較。
変換： ｓｐ−＞ビット整数、符号付きまたは符号ナシ
。ＳＰ−＞６４ビツト整数、符号付きまたは符号なし。
。ＳＰ−＞６４ビツト整数、符号付きまたは符号なし。
ＳＰ ＜−３２ビツト整数、符号付きまたは符号なし。
ＳＰ ＜−６４ビツト整数、符号付きまたは符号ｔｔ
Ｌ／。ＤＰ−＞３２ビツト整数、符号付きまたは符号な
し。ＯＰ−＞６４ビツト整数、符号付きまたは符号ｔｔ
Ｌ／。ＤＰ ＜−３２ビツト整数、符号付きまたは符
号なし。ＤＰ ＜−８４ビツト整数、符号付きまたは符
号なし。ＳＰ −＞ＤＰ、 ＤＰ −＞ｓｐ。
Ｌ／。ＤＰ−＞３２ビツト整数、符号付きまたは符号な
し。ＯＰ−＞６４ビツト整数、符号付きまたは符号ｔｔ
Ｌ／。ＤＰ ＜−３２ビツト整数、符号付きまたは符
号なし。ＤＰ ＜−８４ビツト整数、符号付きまたは符
号なし。ＳＰ −＞ＤＰ、 ＤＰ −＞ｓｐ。
整数：加算（０，ｌ、桁上げ）、減算（０，１，桁下げ
）、 最大値（符号付きまたは符号なし）、 最小ｆａ
Ｉ符号付きまたは符号なし）、論理、シフト（論理ま
たは算術）、回転、ビット反転。
）、 最大値（符号付きまたは符号なし）、 最小ｆａ
Ｉ符号付きまたは符号なし）、論理、シフト（論理ま
たは算術）、回転、ビット反転。
（以下余白）
スクラッチバット・メモリ１６１０
第１６図に示すように、スクラッチバット・メモリ１６
１０はそのアドレス・カウンタ１６１１と共に、結実用
バス４３３につなかっている。計算機構４４０と４５０
は両方向ポルトでこのバスにつながっているので、マル
チプレクサ スタ・ファイル４３０によってデータを直接にこのメモ
リから読み取ることができる。
１０はそのアドレス・カウンタ１６１１と共に、結実用
バス４３３につなかっている。計算機構４４０と４５０
は両方向ポルトでこのバスにつながっているので、マル
チプレクサ スタ・ファイル４３０によってデータを直接にこのメモ
リから読み取ることができる。
アドレス・カウンタ１６１１を通して、いくつかのアク
セス・モートでこのメモリがアクセスできるようになっ
ている、２個のモード・ビットに応じて、アドレス・カ
ウンタは（読取りまたは書込みアクセスが行なわれるつ
と）アドレスを増分し、アドレスを減分し、アドレスを
保持し、あるいはアドレスを指定できるようにする。（
例えば、アドレス増分と減分をいく通りかに組み合わせ
て、スタックとして動作させることも可能である。）カ
ウンタ１６】１のアドレス生成機能を利用すると、ある
条件のときに、メモリ１６１０を１サイクル１回の書込
みの割合で機能させることができる。
セス・モートでこのメモリがアクセスできるようになっ
ている、２個のモード・ビットに応じて、アドレス・カ
ウンタは（読取りまたは書込みアクセスが行なわれるつ
と）アドレスを増分し、アドレスを減分し、アドレスを
保持し、あるいはアドレスを指定できるようにする。（
例えば、アドレス増分と減分をいく通りかに組み合わせ
て、スタックとして動作させることも可能である。）カ
ウンタ１６】１のアドレス生成機能を利用すると、ある
条件のときに、メモリ１６１０を１サイクル１回の書込
みの割合で機能させることができる。
このメ干りをスタックとして動作させると、上述したよ
うに、コンパイラでスカシ・プログラミングするとき特
に好都合である。
うに、コンパイラでスカシ・プログラミングするとき特
に好都合である。
ヒストグラム・アルゴリズムを実行させるときは、以前
のサブトータル（追跡中のパラメータの）を結実用バス
４３３上に読み出すことができる。この種の操作の１つ
の簡単な例では、メモリ１６１０は結実用バス４３３の
データ・ソースとして指定され、マルチプレクサ４４０
が稼動中に、ＡＬｔ１４５０はコマンドを受けてオペラ
ンド値を結実用バスから読み取るようになっている。マ
ルチプレクサ４４０が終了すると、その結果を結実用バ
ス４３３上に送り出し、ＡＬＵはその値を２番目のオペ
ランドとして読み込む。そのあと、ＡＬＵはその和を結
実用バス４３３に送り出し、その間にメモリ１δ】０は
コマンドを受けてその結果を書き出す。（その間に、追
加のオペランドをマルチプレクサ４４０にロートするこ
とが可能である。） このテーブルがあると、データ依存パラメータをそこに
置いておくことができるので非常に便利である。これは
超関数を５１算するときに特に便利である。
のサブトータル（追跡中のパラメータの）を結実用バス
４３３上に読み出すことができる。この種の操作の１つ
の簡単な例では、メモリ１６１０は結実用バス４３３の
データ・ソースとして指定され、マルチプレクサ４４０
が稼動中に、ＡＬｔ１４５０はコマンドを受けてオペラ
ンド値を結実用バスから読み取るようになっている。マ
ルチプレクサ４４０が終了すると、その結果を結実用バ
ス４３３上に送り出し、ＡＬＵはその値を２番目のオペ
ランドとして読み込む。そのあと、ＡＬＵはその和を結
実用バス４３３に送り出し、その間にメモリ１δ】０は
コマンドを受けてその結果を書き出す。（その間に、追
加のオペランドをマルチプレクサ４４０にロートするこ
とが可能である。） このテーブルがあると、データ依存パラメータをそこに
置いておくことができるので非常に便利である。これは
超関数を５１算するときに特に便利である。
高速レジスタ ファイル４３０
レジスタ・ファイル４３０はデータ・キャッシュ・メモ
リ１４０との主インタフェースとなるものである。レジ
スタ・ファイルの一方のバンクはＣＰモジュール１１０
と部分的に同期して稼動して、局所転送バス４２２（両
方向ポート４３０＾に結ばれている（第１６図））を通
してＦＰ保持レジスタ４２０ とのインタフェースとな
る。他方のバンクはＦＰモジュールと完全に同期して稼
動し、オペランド用バス４３１．４３２（読取りポート
４３０Ｂと４３０Ｃ） 、結実用バス４３３（読取りポ
ート４３０Ｄ）、およびループバック接続４３４（書込
みポート４３０Ｅ） とのインタフェースとなる。
リ１４０との主インタフェースとなるものである。レジ
スタ・ファイルの一方のバンクはＣＰモジュール１１０
と部分的に同期して稼動して、局所転送バス４２２（両
方向ポート４３０＾に結ばれている（第１６図））を通
してＦＰ保持レジスタ４２０ とのインタフェースとな
る。他方のバンクはＦＰモジュールと完全に同期して稼
動し、オペランド用バス４３１．４３２（読取りポート
４３０Ｂと４３０Ｃ） 、結実用バス４３３（読取りポ
ート４３０Ｄ）、およびループバック接続４３４（書込
みポート４３０Ｅ） とのインタフェースとなる。
第４Ｂ図はモジュール１３０内のデータ通路の主要部分
を示している。主キャッシュ・バス１４４（これは２５
６ビツト幅である）は直列の４個のＦＰ保持レジスタ４
２０ と結ばれている。（これらの保持レジスタは実際
には対になっており、読取りレジスタは書込みレジスタ
と並列になっている。従って、保持レジスタ４２０は８
個あり、各々が６４ビツト幅であるので、両方向２５６
ビツト・インタフニスになっている。）これらの８保持
レジスタ４２０には別々のイネーブル信号が入力される
。従って、このバンク側のレジスタにより、２５６ビ・
ント幅のキャッシュ・バス１４４を多重化して６４ビツ
ト幅の高速レジスタ・ファイル４３０に送り込むことが
できる。
を示している。主キャッシュ・バス１４４（これは２５
６ビツト幅である）は直列の４個のＦＰ保持レジスタ４
２０ と結ばれている。（これらの保持レジスタは実際
には対になっており、読取りレジスタは書込みレジスタ
と並列になっている。従って、保持レジスタ４２０は８
個あり、各々が６４ビツト幅であるので、両方向２５６
ビツト・インタフニスになっている。）これらの８保持
レジスタ４２０には別々のイネーブル信号が入力される
。従って、このバンク側のレジスタにより、２５６ビ・
ント幅のキャッシュ・バス１４４を多重化して６４ビツ
ト幅の高速レジスタ・ファイル４３０に送り込むことが
できる。
この多重化が行なわれるのは、主にコストが理由である
。高速レジスタ・ファイル４３０は非常に高価なチップ
である。これらの個数が４倍になると、システムのコス
トが大幅に高くなることになる。さらに、第３８８図か
ら明らかなように、これらの機構の検証は非常に重要で
あり（ビン数が非常に多いので）これらのパッケージを
４個でなく１６個使用すると、必要とするボード面積が
著しく増大することになる。
。高速レジスタ・ファイル４３０は非常に高価なチップ
である。これらの個数が４倍になると、システムのコス
トが大幅に高くなることになる。さらに、第３８８図か
ら明らかなように、これらの機構の検証は非常に重要で
あり（ビン数が非常に多いので）これらのパッケージを
４個でなく１６個使用すると、必要とするボード面積が
著しく増大することになる。
実際にはレジスタ４３０は１贋であり、２個だけではな
い。物理的に分離したチップの各々は１６ビノト幅であ
るのて、これらを４個並列で使用すると、６４ビツト・
インタフェースて局所転送バス４２２と結ぶことができ
る（このインタフェースは２Ｆ語幅であることに性悪さ
れたい）。
い。物理的に分離したチップの各々は１６ビノト幅であ
るのて、これらを４個並列で使用すると、６４ビツト・
インタフェースて局所転送バス４２２と結ぶことができ
る（このインタフェースは２Ｆ語幅であることに性悪さ
れたい）。
本好適実施例では、レジスタ・ファイル４３０は１８ビ
ツト幅ｘ６４記憶位置奥行の５ポート装置から作られて
いる。従って、６４ビツト側インタフニスで局所転送バ
ス４２２と結ぶためには、４個の装置を並列で使用する
必要がある。（説明を分かりやすくするために、第４Ｂ
図には、３２ビツト幅ファイルが２個あるものとしてレ
ジスタ・ファイルが示されている。これにより、下述す
る語アドレス奇数／偶数の状況構造が分かりやすくなる
。また同様に、第１６図には、レジスタ・ファイル４３
０が１個のファイルとして示されている。）本好適実施
例では、これらの装置は実際には８１７社提供の８２２
１０から作られている。
ツト幅ｘ６４記憶位置奥行の５ポート装置から作られて
いる。従って、６４ビツト側インタフニスで局所転送バ
ス４２２と結ぶためには、４個の装置を並列で使用する
必要がある。（説明を分かりやすくするために、第４Ｂ
図には、３２ビツト幅ファイルが２個あるものとしてレ
ジスタ・ファイルが示されている。これにより、下述す
る語アドレス奇数／偶数の状況構造が分かりやすくなる
。また同様に、第１６図には、レジスタ・ファイル４３
０が１個のファイルとして示されている。）本好適実施
例では、これらの装置は実際には８１７社提供の８２２
１０から作られている。
レジスタ・ファイルは２５６ビツト幅にして、キャッシ
ュ・バスと直接にインタフェースで結ぶのが理想的であ
るが、そうすると、付加ハードウニア右・用か大幅に増
加することになる。本実施例で採用した代替方法では、
ＦＰ保持レジスタ４２０（関連制御ロジックと共に）を
使用して、キャッシュ・バス１４４ との２５６ビツト
・インタフェースを多重化して６４ビツト幅ポート４３
０Ａに結んでいる。多重化とデータ経路指定は、第４Ａ
図と第４Ｂ図にその概要が示されている転送ロジックに
よって制御される。これについては、詳しく下述する。
ュ・バスと直接にインタフェースで結ぶのが理想的であ
るが、そうすると、付加ハードウニア右・用か大幅に増
加することになる。本実施例で採用した代替方法では、
ＦＰ保持レジスタ４２０（関連制御ロジックと共に）を
使用して、キャッシュ・バス１４４ との２５６ビツト
・インタフェースを多重化して６４ビツト幅ポート４３
０Ａに結んでいる。多重化とデータ経路指定は、第４Ａ
図と第４Ｂ図にその概要が示されている転送ロジックに
よって制御される。これについては、詳しく下述する。
これらのファイル間の接続は次のようにするのが好まし
い。（ポートは第１６図に個々に名前が付けられている
。） これらのファイル４３０の各々は両方向インタフェース
４３０Ａをもっており、これは線４２２を通してレジス
タ４２０に結ばれている。
い。（ポートは第１６図に個々に名前が付けられている
。） これらのファイル４３０の各々は両方向インタフェース
４３０Ａをもっており、これは線４２２を通してレジス
タ４２０に結ばれている。
レジスタ・ファイル４３０の各々は２つの透過ブタ出力
端をもっている。これらの出力端は個別的にイネーブル
させることかてぎるので、レジスタ・ファイル４３０内
からの異なる語を表すことができる。これらの出力４３
０Ｂと４３００は局所オペランド・バス４３１ と４３
２を駆動させる。
端をもっている。これらの出力端は個別的にイネーブル
させることかてぎるので、レジスタ・ファイル４３０内
からの異なる語を表すことができる。これらの出力４３
０Ｂと４３００は局所オペランド・バス４３１ と４３
２を駆動させる。
レジスターファイル４３０の各々は第３局所ブタ・ハス
４３３に結ばれた入力ポート４３００をもっており、こ
れは結実用バスと呼ぶことにする。この結実用バスは計
算機構４４０と４５０の出力側に結ばれている。
４３３に結ばれた入力ポート４３００をもっており、こ
れは結実用バスと呼ぶことにする。この結実用バスは計
算機構４４０と４５０の出力側に結ばれている。
レジスタ・ファイル４３０の各々はもう１つ入力ポート
４３０Ｅをもっているか、これは第１オペランド・ハス
４３１ につながるループバック接続によって読取りポ
ート４３０Ｂと結ばれている。この書込みポートはその
アドレスを「結果」書込みポート４３０Ｄから受は取る
。これにより、ＡＬ口４５０またはマルチプレクサ４４
０を通らなくてもデータをあるレジスタ・ファイルのア
ドレスから別のアドレスにコピーできるので、２サイク
ルの遅れが節約されることになる。このことは、計算機
構４４０と４５０を使用しなくても、従ってこれらの機
構で起こる遅れなしで、データを望み通りに並へ替えて
やりとりてきることを意味する。この機能はサブルーチ
ンを扱うとき使用すると、特に利点が得られる。
４３０Ｅをもっているか、これは第１オペランド・ハス
４３１ につながるループバック接続によって読取りポ
ート４３０Ｂと結ばれている。この書込みポートはその
アドレスを「結果」書込みポート４３０Ｄから受は取る
。これにより、ＡＬ口４５０またはマルチプレクサ４４
０を通らなくてもデータをあるレジスタ・ファイルのア
ドレスから別のアドレスにコピーできるので、２サイク
ルの遅れが節約されることになる。このことは、計算機
構４４０と４５０を使用しなくても、従ってこれらの機
構で起こる遅れなしで、データを望み通りに並へ替えて
やりとりてきることを意味する。この機能はサブルーチ
ンを扱うとき使用すると、特に利点が得られる。
従って、５ポート レジスタ・ファイル４３０は２つの
読取りポートＤとＥ、２つの書込みホードＢとＣ，およ
び１つの両方向ポートＡをもっている。読取りポートか
らはオペランドがＦＭＰＹ ４４０とＦＡＬＵ ４５０
に送られ、その結果が書込みホード４３００ （必要な
らば、書込みポート４３０Ｅ）を用いて書き戻される。
読取りポートＤとＥ、２つの書込みホードＢとＣ，およ
び１つの両方向ポートＡをもっている。読取りポートか
らはオペランドがＦＭＰＹ ４４０とＦＡＬＵ ４５０
に送られ、その結果が書込みホード４３００ （必要な
らば、書込みポート４３０Ｅ）を用いて書き戻される。
レジスタ・ファイルはＦ語を１２８語まで保管できる。
書込みポート４３０Ｄと４３０Ｅ （および両方向ポー
ト４３０Ｅｃ）書込み部分）に対するデータ、アドレス
および書込みイネーブルはレジスタ・ファイル４３０の
内部に記録される。内部書込みパルスは自動的に発生す
る。
ト４３０Ｅｃ）書込み部分）に対するデータ、アドレス
および書込みイネーブルはレジスタ・ファイル４３０の
内部に記録される。内部書込みパルスは自動的に発生す
る。
２つの読取りポートはそれぞれのデータ通路をレジスタ
またはラッチすることができ（共に同しであることが必
要）、それぞれのアドレスをレジスタまたはラッチする
ことができる。浮動小数点プロセッサ・モジュール１３
０で使用されている構成では、アドレスがマイクロコー
トから直接に駆動されたときアドレスをレジスタし、デ
ータ・うッヂを透過に保持するようになっている。デー
タはＦＭＴＹ ４４０とＦＡＬＵ ４５０ノ内部Ｌレジ
スタサレル。
またはラッチすることができ（共に同しであることが必
要）、それぞれのアドレスをレジスタまたはラッチする
ことができる。浮動小数点プロセッサ・モジュール１３
０で使用されている構成では、アドレスがマイクロコー
トから直接に駆動されたときアドレスをレジスタし、デ
ータ・うッヂを透過に保持するようになっている。デー
タはＦＭＴＹ ４４０とＦＡＬＵ ４５０ノ内部Ｌレジ
スタサレル。
レジスタ・ファイルは、読取りと書込みアドレスが同し
であるときは、「ライト・スルー」モトで動作させるこ
とができる。このモートにあるときは、書込まれたデー
タは同じサイクルで読取りポートに現れるが、通常読取
り操作より約Ｉｏｎｓ遅れて現れる。これは、再帰たは
スカラ計算で使用すると便利であり、その場合には、パ
イプライン段数が減少するという利点が得られる。
であるときは、「ライト・スルー」モトで動作させるこ
とができる。このモートにあるときは、書込まれたデー
タは同じサイクルで読取りポートに現れるが、通常読取
り操作より約Ｉｏｎｓ遅れて現れる。これは、再帰たは
スカラ計算で使用すると便利であり、その場合には、パ
イプライン段数が減少するという利点が得られる。
読取りポート４３０Ｂ、読取りポート４３０Ｃ１および
書込みポート４３０Ｄに対する個々のアドレスはＦＰマ
イクロコートのフィールドから与えられる。これにより
、パイプライン処理の制約の枠内でｒｌ −ｒ２０Ｐ
ｒ３型の計算を行なうことができる。
書込みポート４３０Ｄに対する個々のアドレスはＦＰマ
イクロコートのフィールドから与えられる。これにより
、パイプライン処理の制約の枠内でｒｌ −ｒ２０Ｐ
ｒ３型の計算を行なうことができる。
２重バッファリング
高度の多重ポート高速レジスタ・ファイル４３０は、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サーモジュール１３０とをクリーンなインタフェースで
結ぶ上で不可欠な要素である。このレジスタ ファイル
のアドレス空間は２重バッファとして働くように区画化
されている。どの時点においても、このレジスタ・ファ
イルの一方のバンクは制御プロセッサ・モジュールとほ
ぼ同期して稼動し、他方のバンクは浮動小数点プロセッ
サ・モジュールと完全に同期して稼動する。（ＣＰモジ
ュールとほぼ同期して行なわれる操作については、下達
する。この準同期操作は過渡的クロック領域を提供する
ものと考えることができるが、高バンド幅インタフェー
スを得るときに役に立つものである。） ２バンクの割当てはハンドシェイキング・ロジックの制
御を受けて、同期点で入れ替えられる。
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サーモジュール１３０とをクリーンなインタフェースで
結ぶ上で不可欠な要素である。このレジスタ ファイル
のアドレス空間は２重バッファとして働くように区画化
されている。どの時点においても、このレジスタ・ファ
イルの一方のバンクは制御プロセッサ・モジュールとほ
ぼ同期して稼動し、他方のバンクは浮動小数点プロセッ
サ・モジュールと完全に同期して稼動する。（ＣＰモジ
ュールとほぼ同期して行なわれる操作については、下達
する。この準同期操作は過渡的クロック領域を提供する
ものと考えることができるが、高バンド幅インタフェー
スを得るときに役に立つものである。） ２バンクの割当てはハンドシェイキング・ロジックの制
御を受けて、同期点で入れ替えられる。
従って、このクロック境界の配置により、境界の一方の
側を他方の側に影響しないで変更することが可能である
。
側を他方の側に影響しないで変更することが可能である
。
このクリーンなインタフェースを通して、より高速でよ
り集積化された浮動小数点チップ・セットに８行できる
ので、浮動小数点機構に独立性をもたせることができる
。（ハントシェイキング・ロジックの機能と使い力につ
いては、ＣＰモシュルとＦＰそジュールとのやりとりか
説明されている個所で第２２図を参照して、さらに詳し
く説明する予定である。） 従って、レジスタ・ファイル４３０は通常にブタと結果
をやりとりするときは、２重にバッファリングされる。
り集積化された浮動小数点チップ・セットに８行できる
ので、浮動小数点機構に独立性をもたせることができる
。（ハントシェイキング・ロジックの機能と使い力につ
いては、ＣＰモシュルとＦＰそジュールとのやりとりか
説明されている個所で第２２図を参照して、さらに詳し
く説明する予定である。） 従って、レジスタ・ファイル４３０は通常にブタと結果
をやりとりするときは、２重にバッファリングされる。
しかし、第１８図と第１９図に示すような従来システム
ては、この２重バッファリングに柔軟性かない。従って
、制御プロセッサ・モジュール１１０と浮動小数点プロ
セッサ・モジュール＋３０は共に、レジスタ・ファイル
４３０のどちらかのバンクにあるアドレスのどれてもア
クセスかできる。アドレスか反対側のバンクからロック
アウトされないということは、以下の説明で明らかにさ
れるように、非常に利点がある。
ては、この２重バッファリングに柔軟性かない。従って
、制御プロセッサ・モジュール１１０と浮動小数点プロ
セッサ・モジュール＋３０は共に、レジスタ・ファイル
４３０のどちらかのバンクにあるアドレスのどれてもア
クセスかできる。アドレスか反対側のバンクからロック
アウトされないということは、以下の説明で明らかにさ
れるように、非常に利点がある。
ハードウェアへのアクセスはカットオフされないので、
レジスタ・ファイルにアクセスするためには（あるレベ
ルで）アドレスの全７ビツト（ＡＯ：八６）を指定しな
かればならない。２重バッファリング操作が使用されて
いる場合は、実際にはアドレスの６ビノトか必要である
（現在使用可能なバンク内のアドレスを指定するために
）。２重バッファリング操作は実際には、最上位アドレ
ス・ビットを動的に修飾することによって達成される。
レジスタ・ファイルにアクセスするためには（あるレベ
ルで）アドレスの全７ビツト（ＡＯ：八６）を指定しな
かればならない。２重バッファリング操作が使用されて
いる場合は、実際にはアドレスの６ビノトか必要である
（現在使用可能なバンク内のアドレスを指定するために
）。２重バッファリング操作は実際には、最上位アドレ
ス・ビットを動的に修飾することによって達成される。
モート信号は最上位アドレス・ビットかどのように修飾
されるかを示している。
されるかを示している。
従って、マイクロコートで指定されたレジスタ・ファイ
ル・アドレスはハードウェアによって自動的に修飾され
る。２重バッファリングは、浮動小数点プロセッサ・モ
ジュール１３０がレジスタ・ファイルのどちらの半分に
アクセスできるか、制御プロセッサ・モジュール１１０
がどちらの半分にアクセスできるかを判断する「バンク
選択」信号によって制御される。このバンク選択信号は
マイクロコート・フィールドによって直接制御されない
が、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０がスワップ（交換）を要求
したときだけ切り替えられる（別のロジックによって）
。
ル・アドレスはハードウェアによって自動的に修飾され
る。２重バッファリングは、浮動小数点プロセッサ・モ
ジュール１３０がレジスタ・ファイルのどちらの半分に
アクセスできるか、制御プロセッサ・モジュール１１０
がどちらの半分にアクセスできるかを判断する「バンク
選択」信号によって制御される。このバンク選択信号は
マイクロコート・フィールドによって直接制御されない
が、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０がスワップ（交換）を要求
したときだけ切り替えられる（別のロジックによって）
。
２重バッファリングは、最上位アドレス・ピット（Δ５
）の区画化を使用している。（これと対！］８的に、第
４Ｂ図には、ファイルの倍話構造を示すために２フアイ
ルか並んで示されている。これは最下位アドレス・ビッ
ト（八〇）に対応している。）各レジスタ・ファイル・
アドレス（７ビツト）には２ビツト修飾子か付いており
、これにより次のアドレス・モートの１つが選択される
。
）の区画化を使用している。（これと対！］８的に、第
４Ｂ図には、ファイルの倍話構造を示すために２フアイ
ルか並んで示されている。これは最下位アドレス・ビッ
ト（八〇）に対応している。）各レジスタ・ファイル・
アドレス（７ビツト）には２ビツト修飾子か付いており
、これにより次のアドレス・モートの１つが選択される
。
物理アドレス これは修飾なしで指定されたアドレスを
使用する。
使用する。
論理アドレス これは自動ソフト２重ハッファリウグが
使用されているとき選択され、アドレスの最上位ビット
はバンク選択ビットによって置き換えられる。制御プロ
セッサ・モジュール１１０のレジスタ・ファイル・アド
レスでは、このビットが反転したものか使用されること
になる。
使用されているとき選択され、アドレスの最上位ビット
はバンク選択ビットによって置き換えられる。制御プロ
セッサ・モジュール１１０のレジスタ・ファイル・アド
レスでは、このビットが反転したものか使用されること
になる。
プレビュー・これにより、浮動小数点プロセッサ・モジ
ュール１３０は、バンクを交換し合ったり物理アドレス
指定を使用しなくても、バンクの他方の側にあるデータ
を調べることができる。同期点を横切るとぎ計算バイブ
ラインを一杯に保つためには、Ｉｎ Ｌいデータへのア
クセスか必要になる（データか移入済みの場合）。しか
し、通常はハイブライン化による遅延か起こるので、現
在のバンクに対するすべての結果が書き出されるまでは
バンクを交換し合うことはできない。このアクセス・モ
ートでは、読取りアクセスがレジスタ・ファイルの反対
側のバンクから行なわれてからバンクの交換が実際に行
なわれるのて、この遅延は起こらない。これは、アドレ
スの最上位ビットをバンク選択ビットを反転したもので
置き換えることによって行なわれる。
ュール１３０は、バンクを交換し合ったり物理アドレス
指定を使用しなくても、バンクの他方の側にあるデータ
を調べることができる。同期点を横切るとぎ計算バイブ
ラインを一杯に保つためには、Ｉｎ Ｌいデータへのア
クセスか必要になる（データか移入済みの場合）。しか
し、通常はハイブライン化による遅延か起こるので、現
在のバンクに対するすべての結果が書き出されるまでは
バンクを交換し合うことはできない。このアクセス・モ
ートでは、読取りアクセスがレジスタ・ファイルの反対
側のバンクから行なわれてからバンクの交換が実際に行
なわれるのて、この遅延は起こらない。これは、アドレ
スの最上位ビットをバンク選択ビットを反転したもので
置き換えることによって行なわれる。
第２０図は２重バッファリングでアドレス修飾を行なう
ために使用されるロジックの概要図である。この図の右
側はレジスタ・ファイル４３０とＣＰモジュール１１０
とのインタフェースを示しており、左側はＦＰモジュー
ル１１０の残り部分とのインタフェースを示している。
ために使用されるロジックの概要図である。この図の右
側はレジスタ・ファイル４３０とＣＰモジュール１１０
とのインタフェースを示しており、左側はＦＰモジュー
ル１１０の残り部分とのインタフェースを示している。
従って、右側のデータ接続個所はポート４３０八（第１
６図に図示）に、従って、ＦＰ保持レジスタ４２０とキ
ャッシュ・バス１４４に対応している。左側のデータ接
続個所はポート４３０Ｂ、Ｃ，ｏ、Ｆ（第１６図に図示
）に、従って、マルチプレクサ４４０、ＦＡＬＬｉ ４
５０なとに対応している。
６図に図示）に、従って、ＦＰ保持レジスタ４２０とキ
ャッシュ・バス１４４に対応している。左側のデータ接
続個所はポート４３０Ｂ、Ｃ，ｏ、Ｆ（第１６図に図示
）に、従って、マルチプレクサ４４０、ＦＡＬＬｉ ４
５０なとに対応している。
右側のアドレス入力は、ＣＰマイクロアドレス・バス２
１１ＡによってＷＣ５拡張部分４９０から呼び出された
マイクロ命令から抽出されたデータ・フィールドに対応
している。左側のアドレス・フィールドはＦＰマイクロ
アドレス・バス４７３によってＦＰＷＣ５４７０から呼
び出されたマイクロ命令から抽出されたデータ・フィー
ルドに対応している。（レジスタ・ファイル４３０はア
ドレス入力に対する内部パイプライン・レジスタをもっ
ているので、マイクロ命令ビットはレジスタされないで
入力される。） ２つのアドレス修飾論理装置２０１Ｏが示されている。
１１ＡによってＷＣ５拡張部分４９０から呼び出された
マイクロ命令から抽出されたデータ・フィールドに対応
している。左側のアドレス・フィールドはＦＰマイクロ
アドレス・バス４７３によってＦＰＷＣ５４７０から呼
び出されたマイクロ命令から抽出されたデータ・フィー
ルドに対応している。（レジスタ・ファイル４３０はア
ドレス入力に対する内部パイプライン・レジスタをもっ
ているので、マイクロ命令ビットはレジスタされないで
入力される。） ２つのアドレス修飾論理装置２０１Ｏが示されている。
これらは、ＳＥＬおよび５ＥＬ−ｂａｒ との接続が反
対になっていることを除けば、はとんど同しである。従
って、ＣＰとＦＰが同しアドレスを論理モードでアクセ
スしようとすると、それぞれの論理装置２０１Ｏのアド
レス修飾操作が行なわれた結果として、反対のＡ６ビツ
ト出力アトレスが得られるのて、２重バッファリング機
能か実現される。ア］・レス論理装置はＣＰまたはＦＰ
マイクロコート・フィルトの１つから取り出した７ビツ
ト・アドレスの上位ビット（八６）も受は取る。また、
２ビツト・モード信号も受は取る。
対になっていることを除けば、はとんど同しである。従
って、ＣＰとＦＰが同しアドレスを論理モードでアクセ
スしようとすると、それぞれの論理装置２０１Ｏのアド
レス修飾操作が行なわれた結果として、反対のＡ６ビツ
ト出力アトレスが得られるのて、２重バッファリング機
能か実現される。ア］・レス論理装置はＣＰまたはＦＰ
マイクロコート・フィルトの１つから取り出した７ビツ
ト・アドレスの上位ビット（八６）も受は取る。また、
２ビツト・モード信号も受は取る。
本好適実施例によれば、実際には、１盟Ωアドレス修飾
論理装置２０１０がＦＰ側に実装されている（ポート４
３０Ｂ、４３０Ｃ１４３０Ｄに１つずつ）。
論理装置２０１０がＦＰ側に実装されている（ポート４
３０Ｂ、４３０Ｃ１４３０Ｄに１つずつ）。
相補バンク選択信号ＳＥＬと５ＥＬ−ｂａｒはポート選
択ロジック２０２０から得られる。これらの２信号は、
ＦＰとＣＰモジュールが北玉バンク交換を要求すると反
対になる。（これを行なうロジックは以下で詳しく説明
する。） 非レジスタ・ビットのセットアツプ時間短縮アドレス修
飾ロジック２０２０を実装する際に、第１７図に示すよ
うに、ある種の追加ロジックが追加されている。この追
加ロジックは一般的問題を解決するもので、多くの分野
で使用するのに適したものになフている。
択ロジック２０２０から得られる。これらの２信号は、
ＦＰとＣＰモジュールが北玉バンク交換を要求すると反
対になる。（これを行なうロジックは以下で詳しく説明
する。） 非レジスタ・ビットのセットアツプ時間短縮アドレス修
飾ロジック２０２０を実装する際に、第１７図に示すよ
うに、ある種の追加ロジックが追加されている。この追
加ロジックは一般的問題を解決するもので、多くの分野
で使用するのに適したものになフている。
ｒビット・スライス」の多くのメーカはそれぞれのＩＣ
にパイプライン・レジスタを組み入れている。しかし、
デツプに到達する前；ζマイクロ命令・ビットに対して
行なわれる処理をチップのセットアツプ時間に加える必
要がある。このような事態は、上述したラフ８２重バフ
ァリング・システムを構築する際に起こっていた。その
問題とはアドレス修飾ロジック２０１０がレジスタ・フ
ァイル・アドレスの最上位ビット（”Ａ６”ビット）を
処理して論理的、物理的、およびプレビュー・モートで
アドレス指定を行なうと、サイクル時間に余分のＩｏｎ
ｓが付加されることである。（本好適実施例におけるよ
うに）す１′タル時間を３０ｎｓ以下にできるときは、
これは非常に大きなオーバヘッドとなる。
にパイプライン・レジスタを組み入れている。しかし、
デツプに到達する前；ζマイクロ命令・ビットに対して
行なわれる処理をチップのセットアツプ時間に加える必
要がある。このような事態は、上述したラフ８２重バフ
ァリング・システムを構築する際に起こっていた。その
問題とはアドレス修飾ロジック２０１０がレジスタ・フ
ァイル・アドレスの最上位ビット（”Ａ６”ビット）を
処理して論理的、物理的、およびプレビュー・モートで
アドレス指定を行なうと、サイクル時間に余分のＩｏｎ
ｓが付加されることである。（本好適実施例におけるよ
うに）す１′タル時間を３０ｎｓ以下にできるときは、
これは非常に大きなオーバヘッドとなる。
従って、第１７図に示すようなある種の追加ロジックが
余分の１ｎｎｓをサイクル時間（多くのサイクルで）か
ら除くために採用された。これを行なうことができるの
は、アドレス指定モードがあるサイクルから次のサイク
ルまで同じままであるときである。その場合には、セッ
トアツプ時間はすでに前のサイクルで代価が支払われて
いる。しかし、マイクロコート・アドレスが変って、新
しいデータが書込み可能制御記憶機構（ＷＣＳ）でアク
セスされると、非レジスタ・マイクロコート・ビットは
不安定になる。従って、セットアツプ時間が必要以上に
再び発生することになる。
余分の１ｎｎｓをサイクル時間（多くのサイクルで）か
ら除くために採用された。これを行なうことができるの
は、アドレス指定モードがあるサイクルから次のサイク
ルまで同じままであるときである。その場合には、セッ
トアツプ時間はすでに前のサイクルで代価が支払われて
いる。しかし、マイクロコート・アドレスが変って、新
しいデータが書込み可能制御記憶機構（ＷＣＳ）でアク
セスされると、非レジスタ・マイクロコート・ビットは
不安定になる。従って、セットアツプ時間が必要以上に
再び発生することになる。
第１７図に示すロジックは修飾アドレス・ビット定数を
別のレジスタ１７４０に格納している。マイクロコート
から得たものではなく、古いへδ値（レジスタ１７４０
からフィードバックされたもの）を使用することを選択
するために（マルチプレクサ１７３９を制御するために
フリップフロップ１７２０を使用して）、特殊なマイク
ロコード・ビット（”ｕｓｅｏｌｄＡ６”と呼ぶ）が使
用されている。（マイクロ命令・アセンブラを使用する
ときは、”ｕｓｅｏｌｄ Ａｌｉ”マイクロコード・ビ
ットはマイクロコート・アセンブラが自動的にセットす
−るので、プログラマはその最適化について気にする必
要はない。）マルチプレクサ１７３０はアドレス修飾ロ
ジックと同しＰへＬ １．ｌ：搭載されているので、マ
ルチブレクサは余分のν延を引き起すことがない。
別のレジスタ１７４０に格納している。マイクロコート
から得たものではなく、古いへδ値（レジスタ１７４０
からフィードバックされたもの）を使用することを選択
するために（マルチプレクサ１７３９を制御するために
フリップフロップ１７２０を使用して）、特殊なマイク
ロコード・ビット（”ｕｓｅｏｌｄＡ６”と呼ぶ）が使
用されている。（マイクロ命令・アセンブラを使用する
ときは、”ｕｓｅｏｌｄ Ａｌｉ”マイクロコード・ビ
ットはマイクロコート・アセンブラが自動的にセットす
−るので、プログラマはその最適化について気にする必
要はない。）マルチプレクサ１７３０はアドレス修飾ロ
ジックと同しＰへＬ １．ｌ：搭載されているので、マ
ルチブレクサは余分のν延を引き起すことがない。
キャッシュ・ハス・インクフェースと制御上述したよう
に、数値プロセッサ・モジュールの動作は多くの面で制
御プロセッサ・モジュール１１０の拡張部分によって制
御される。このロジックの大部分は物理的にＦＰモモジ
ュール上置かれているが、その制御は制御プロセッサ・
モジュール＋１０ とＣＤバスとのインタフェースによ
フて行なわれる。キャッシュ・バス・インタフェースは
、ブタ・キャッシュ・メモリ＋４０ 、 ＦＰ保持レジ
スタ４２０、およびレジスタ・ファイル４３０間のデー
タ転送を管理するためにいくつかの部分に分かれている
。このインタフェースの主要部分は保持レジスタ４２０
、データ・キャッシュ転送ロジック、および局所転送バ
ス・ロジック２１１０である。
に、数値プロセッサ・モジュールの動作は多くの面で制
御プロセッサ・モジュール１１０の拡張部分によって制
御される。このロジックの大部分は物理的にＦＰモモジ
ュール上置かれているが、その制御は制御プロセッサ・
モジュール＋１０ とＣＤバスとのインタフェースによ
フて行なわれる。キャッシュ・バス・インタフェースは
、ブタ・キャッシュ・メモリ＋４０ 、 ＦＰ保持レジ
スタ４２０、およびレジスタ・ファイル４３０間のデー
タ転送を管理するためにいくつかの部分に分かれている
。このインタフェースの主要部分は保持レジスタ４２０
、データ・キャッシュ転送ロジック、および局所転送バ
ス・ロジック２１１０である。
保持レジスタ４２０
保持レジスタ４２０は８個の３２ビツト・レジスタから
構成されている。（これらのレジスタは両方向であり、
各レジスタは読取り側と書込み側を備え、内部で並列に
なっている。）これらのレジスタは２５６ ヒソ１−か
データ・ギヤッシューメモリ側に、６４ビツトだりかレ
ジスタ・ファイル側になるように配置されている。レジ
スタ・ファイル側の出力イネーブルは４グループのレジ
スタから１つを選択して、レジスタ・ファイル４３０に
つながる６４ビツト局所転送バス４２２を駆動する。（
このインタフェースの動作については、あとで詳しく説
明する。） データ・キャッシュ転送ロジック データ・キャッシュ転送ロジックは主ボード上に置かれ
ており、ＣＰ転送ロジックの一部になっている。ここか
らは、モジュール選択アドレス（３ビツト）、出力イネ
ーブル、およびクロックが得られる。このロジックはキ
ャッシュ・メモリ１４０と保持レジスタ４２０間の転送
を制御する。このモジュールが選択されると、出力イネ
ーブル信号は活動化されていると、保持レジスタ４２０
をイネーブルしてデータがキャッシュ・バス１４４を通
りて転送される。
構成されている。（これらのレジスタは両方向であり、
各レジスタは読取り側と書込み側を備え、内部で並列に
なっている。）これらのレジスタは２５６ ヒソ１−か
データ・ギヤッシューメモリ側に、６４ビツトだりかレ
ジスタ・ファイル側になるように配置されている。レジ
スタ・ファイル側の出力イネーブルは４グループのレジ
スタから１つを選択して、レジスタ・ファイル４３０に
つながる６４ビツト局所転送バス４２２を駆動する。（
このインタフェースの動作については、あとで詳しく説
明する。） データ・キャッシュ転送ロジック データ・キャッシュ転送ロジックは主ボード上に置かれ
ており、ＣＰ転送ロジックの一部になっている。ここか
らは、モジュール選択アドレス（３ビツト）、出力イネ
ーブル、およびクロックが得られる。このロジックはキ
ャッシュ・メモリ１４０と保持レジスタ４２０間の転送
を制御する。このモジュールが選択されると、出力イネ
ーブル信号は活動化されていると、保持レジスタ４２０
をイネーブルしてデータがキャッシュ・バス１４４を通
りて転送される。
局所転送ハス制御ロジック
局所転送ハス制御ロジック２１１０は第２１図に示され
ている。このロジックは保持レジスタ４２０ とレジス
タ・ファイル４３０間のデータ転送を受り持つ。１つの
転送サイクルは、４つのマイナ・サイクルをもっており
、これらはレジスタ・ファイルとの間で転送できる４対
のＦ語に対応している。
ている。このロジックは保持レジスタ４２０ とレジス
タ・ファイル４３０間のデータ転送を受り持つ。１つの
転送サイクルは、４つのマイナ・サイクルをもっており
、これらはレジスタ・ファイルとの間で転送できる４対
のＦ語に対応している。
これらのマイナ・サイクルは高速で動作する専用クロッ
クによって発生する。
クによって発生する。
転送りロック 主機構４１２
転送りロック発生機構４１２からは、主転送サイクル期
間の間だけ転送りロック出力が得られる。
間の間だけ転送りロック出力が得られる。
これは、ＣＰクロックと転送イネーブル・ビットが共に
「進行」条件を示しているときトリガされて動作する。
「進行」条件を示しているときトリガされて動作する。
転送りロック発生機構はｃｐクロック発生機構２５０と
完全にではなく部分的に同期している。高周波数ＥＣＬ
回路が７０ＭＨｚオシレータに接続されており、ＣＰク
ロック発生機構が「進行」条件を示すまでは、高周波数
回路はループを続けているだけである。従って、高周波
数クロフクの新か現れると、「進行」条件がチエツクさ
れる。つまり、「進行」条件が高周波数クロックの多く
て１期間以内に検出されることになる。
完全にではなく部分的に同期している。高周波数ＥＣＬ
回路が７０ＭＨｚオシレータに接続されており、ＣＰク
ロック発生機構が「進行」条件を示すまでは、高周波数
回路はループを続けているだけである。従って、高周波
数クロフクの新か現れると、「進行」条件がチエツクさ
れる。つまり、「進行」条件が高周波数クロックの多く
て１期間以内に検出されることになる。
進行条件が検出されると、転送りロック発生機構は高周
波発振入力の分割を始めて、主転送サイクルに対する転
送りロック出力を発生ずる。どの主転送サイクルが行な
われているかに応して、２から５までのクロック・ビー
トは主転送サイクル期間に発生する。クロック・ビート
は８個の保持レジスタすべてに結ばれている。これらの
レジスタへの順次アクセスは、下達するように、オーバ
レイされた自走ゼロ・パターンによって「位相」がとら
れる。
波発振入力の分割を始めて、主転送サイクルに対する転
送りロック出力を発生ずる。どの主転送サイクルが行な
われているかに応して、２から５までのクロック・ビー
トは主転送サイクル期間に発生する。クロック・ビート
は８個の保持レジスタすべてに結ばれている。これらの
レジスタへの順次アクセスは、下達するように、オーバ
レイされた自走ゼロ・パターンによって「位相」がとら
れる。
第４７図は転送りロック発生機構のタイミング関係の概
略図である。高速可変長クロック４８０は同図の下に示
されているが、これは計算機構４４０と４５０（レジス
タ・ファイル４３０のデータ・ポート４３０Ａ、４３０
Ｂ、４３０Ｃ１４３００，４３０Ｅと共に）の動作のク
ロックをとるものである。その上に示されているのは、
転送りロック４１２の高速ＥＣＩ、ループである。さら
にその上は、主転送サイクルて転送クロック発生機構４
１２を始動させる（ＣＰマイクロコト・クロックと共に
）イネーブル信号である。その上は転送りロックである
。その上はＣＰクロック発生機構２５０によって発生さ
れるＣＰマイクロコド・クロックである。
略図である。高速可変長クロック４８０は同図の下に示
されているが、これは計算機構４４０と４５０（レジス
タ・ファイル４３０のデータ・ポート４３０Ａ、４３０
Ｂ、４３０Ｃ１４３００，４３０Ｅと共に）の動作のク
ロックをとるものである。その上に示されているのは、
転送りロック４１２の高速ＥＣＩ、ループである。さら
にその上は、主転送サイクルて転送クロック発生機構４
１２を始動させる（ＣＰマイクロコト・クロックと共に
）イネーブル信号である。その上は転送りロックである
。その上はＣＰクロック発生機構２５０によって発生さ
れるＣＰマイクロコド・クロックである。
従って、転送りロック発生機構が働いているときは、中
間クロック・ゾーンか得られるので、データ・キャッシ
ュ・メモリ１４０（これはＣＰクロック発生機構２５０
によって制御される）とレジスタ・ファイル４３０の内
側バンク（これはＦＰクロック発生機構４８０によって
制御される）間の転送が高速化される。
間クロック・ゾーンか得られるので、データ・キャッシ
ュ・メモリ１４０（これはＣＰクロック発生機構２５０
によって制御される）とレジスタ・ファイル４３０の内
側バンク（これはＦＰクロック発生機構４８０によって
制御される）間の転送が高速化される。
ＦＰＵとデータ・キャッシュ・メモリ間のクロック境界
は非常に重要な境界である。この境界はクロック位相境
界だけでなく、クロック周波数の大きな差にもまたがっ
ている。上述したように、さらに、この境界をまたぐ正
味転送バンド幅も非常に重要である。
は非常に重要な境界である。この境界はクロック位相境
界だけでなく、クロック周波数の大きな差にもまたがっ
ている。上述したように、さらに、この境界をまたぐ正
味転送バンド幅も非常に重要である。
木（ＩＦ’適実施例ては、この境界は２つのスデノフで
またかっている。
またかっている。
ＦＰクロンク領域から過渡的クロック領域への転送はレ
ジスタ・ファイル・インタフェースの２重バッファリン
グによって行なわれる。
ジスタ・ファイル・インタフェースの２重バッファリン
グによって行なわれる。
保持レジスタ４２０かデータ・キャッシュ・メモリ１４
０への転送は全体かＣＰクロック領域内で行なわれる。
０への転送は全体かＣＰクロック領域内で行なわれる。
次に、このクロック周波数差に関して注目すべきいくつ
かの一般的事項を挙げておく。
かの一般的事項を挙げておく。
マイナ転送サイクル継続時間と最小ＦＰサイクル時間と
の関係は偶然的なものではない。上述したように、ダイ
アシック演算のときにキャッシュ・バンド幅に最悪の負
担がかかることになる。例えば、ベクトル加算では、２
個のオペランドと１個の結果をレジスタ・ファイルとキ
ャッシュの間で転送しなければならない。レジスタ・フ
ァイルのＦＰＵ側では、２個のオペランドは並列に読み
出され、（これとパイプライン処理されて）その結果は
同時にレジスタ・ファイルに書ぎ戻される。従って、最
悪の場合には、計算機構のず−、ての割算サイクルこと
に、２語をレジスタ・ファイル４３０に書き込み、１語
を読み出さなりればならない。
の関係は偶然的なものではない。上述したように、ダイ
アシック演算のときにキャッシュ・バンド幅に最悪の負
担がかかることになる。例えば、ベクトル加算では、２
個のオペランドと１個の結果をレジスタ・ファイルとキ
ャッシュの間で転送しなければならない。レジスタ・フ
ァイルのＦＰＵ側では、２個のオペランドは並列に読み
出され、（これとパイプライン処理されて）その結果は
同時にレジスタ・ファイルに書ぎ戻される。従って、最
悪の場合には、計算機構のず−、ての割算サイクルこと
に、２語をレジスタ・ファイル４３０に書き込み、１語
を読み出さなりればならない。
すへての演算かタイヤシックであるとは限らないが、多
くのアプリケーションでは、平均的にあまり有利とはい
えない。
くのアプリケーションでは、平均的にあまり有利とはい
えない。
過渡的クロック領域を使用する実７１＆例では、上述し
たように、次のようにすることが最も好ましい。つまり
、マイナ・サイクル継続時間をマイナ・サイクルごとに
転送される語数で分割して、ＦＰＬＩにおける計算サイ
クルの最小継続時間のｌ／２ないしｌ／３倍の範囲にす
ることが好ましい。しかし、２段インタフェースで過渡
的クロック領域を使用すると、この数値関係が満足され
ない場合でありても、その利点が得られる。
たように、次のようにすることが最も好ましい。つまり
、マイナ・サイクル継続時間をマイナ・サイクルごとに
転送される語数で分割して、ＦＰＬＩにおける計算サイ
クルの最小継続時間のｌ／２ないしｌ／３倍の範囲にす
ることが好ましい。しかし、２段インタフェースで過渡
的クロック領域を使用すると、この数値関係が満足され
ない場合でありても、その利点が得られる。
過渡的クロック領域の利点は高速数値計算機構が使用さ
れているシステムに応用可能である。上述したクロック
・インタフェース・アーキテクチャによれは、この種の
機構をそれぞれのクロック領域に隔離できるので、可能
な限りの最大速度でクロツタを動作させることかできる
。例えば、このインタフェース アーキテクチャは、高
イｌ１５な高速テクノロジ（ジョセフソン接合やＩＩＩ
−Ｖ装置テクノワシなと）における限られた数の計算機
構を大型コンピュータ・システムに組み入れるとぎに使
用可能である。
れているシステムに応用可能である。上述したクロック
・インタフェース・アーキテクチャによれは、この種の
機構をそれぞれのクロック領域に隔離できるので、可能
な限りの最大速度でクロツタを動作させることかできる
。例えば、このインタフェース アーキテクチャは、高
イｌ１５な高速テクノロジ（ジョセフソン接合やＩＩＩ
−Ｖ装置テクノワシなと）における限られた数の計算機
構を大型コンピュータ・システムに組み入れるとぎに使
用可能である。
制御信号
制御信号の数を少なく抑えるためには（入力端と出力側
の両方で）８個のＦ語を保持レジスタ４２０からレジス
タ・ファイル４３０に転送する仕方にいくつかの制約が
ある。これがなぜ必要なのかは、アドレスのことを考え
れば明らかである。Ｆ語が８個のときは、全体の柔軟性
が必要である場合には、８個のアドレスが別々に必要に
なる。各アドレスに９ビツトを指定する必要があるので
、アドレス情報は合計で７２ビツトになる。
の両方で）８個のＦ語を保持レジスタ４２０からレジス
タ・ファイル４３０に転送する仕方にいくつかの制約が
ある。これがなぜ必要なのかは、アドレスのことを考え
れば明らかである。Ｆ語が８個のときは、全体の柔軟性
が必要である場合には、８個のアドレスが別々に必要に
なる。各アドレスに９ビツトを指定する必要があるので
、アドレス情報は合計で７２ビツトになる。
入力制御信号には、次のものがある。
方卯：データがレジスタ・ファイルから保持レジスタに
転送されるのか、あるいはその逆に転送されるのかを指
定する。
転送されるのか、あるいはその逆に転送されるのかを指
定する。
レジスターアドレス（６ビツト） これは、デクかそこ
からレジスタ・ファイルとの間で転送される開始アドレ
スを指定する。このアドレスはマイカ転送サイクルごと
に増分され、６４ビツトまて達すると、折り返される。
からレジスタ・ファイルとの間で転送される開始アドレ
スを指定する。このアドレスはマイカ転送サイクルごと
に増分され、６４ビツトまて達すると、折り返される。
ＦＰＵ側からは、レジスタ・ファイル アドレスは、６
４ビツト語ではなく３２ビツト語を参照するので、７ビ
ツトであることに７↑目すべきである。
４ビツト語ではなく３２ビツト語を参照するので、７ビ
ツトであることに７↑目すべきである。
論理／物理アドレス修飾子、これはアドレスを修飾して
ソフト２重バッファリングを行なうかどうかを選択する
。
ソフト２重バッファリングを行なうかどうかを選択する
。
転送長さ（３ビツト）・これは転送されたＦ語の個数（
１，、，８）を判断する。
１，、，８）を判断する。
転送開始（３ビツト）・これは８語のうち最初に転送す
るＦ語を指定する。これらのビットはマイクロコード・
フィールドでも、レジスタ・フィールドでも定義できる
が、ＣＡババス１１の最下位ビットにすることも可能で
ある。転送開始中転送長さ〉８ならば、Ｆ語の選択は折
り返される。
るＦ語を指定する。これらのビットはマイクロコード・
フィールドでも、レジスタ・フィールドでも定義できる
が、ＣＡババス１１の最下位ビットにすることも可能で
ある。転送開始中転送長さ〉８ならば、Ｆ語の選択は折
り返される。
転送イネーブル：転送に関係する４つの浮動小哉占プロ
セッサーモジュールを１つ選択する。
セッサーモジュールを１つ選択する。
レジスタ・ファイルと保持レジスタに対する制御信号に
は、次のものかある。
は、次のものかある。
保持レジスタ群出力イネーブル（４）’：５４ヒツト・
データ・バスを駆動させるレジスタ群を選択する。転送
方向がレジスタ・ファイル４３０から保持レジスタ４２
０に向う場合は、これらのイネーブルはいずれも活動化
しない。
データ・バスを駆動させるレジスタ群を選択する。転送
方向がレジスタ・ファイル４３０から保持レジスタ４２
０に向う場合は、これらのイネーブルはいずれも活動化
しない。
保持レジスタ群クロック（８）・クロック・イネーブル
は４つあり、これらはパターン１１１０．１１０１．１
０１１．０１１１ （ｒ自走低パターン」）の順番にな
っている。これらの４クロツク・イネーブルは６４ビツ
ト・レジスタ群を選択する。静的８ビツト・クロック−
マスクは３２ビツト・レジスタのどの２つを実際にイネ
ーブルさせて、局所転送バス４２２をアクセスするかを
選択する。（パターン内の開始位置は転送開始によって
決まり、パターンの数は転送開始と転送長さパラメータ
によって決まることにτ主意されたい。） レジスタ・ファイル・アドレス（７）、マイカ・すイク
ルことに増分し、論理／物理ア１〜レス修飾子に応して
修飾される。
は４つあり、これらはパターン１１１０．１１０１．１
０１１．０１１１ （ｒ自走低パターン」）の順番にな
っている。これらの４クロツク・イネーブルは６４ビツ
ト・レジスタ群を選択する。静的８ビツト・クロック−
マスクは３２ビツト・レジスタのどの２つを実際にイネ
ーブルさせて、局所転送バス４２２をアクセスするかを
選択する。（パターン内の開始位置は転送開始によって
決まり、パターンの数は転送開始と転送長さパラメータ
によって決まることにτ主意されたい。） レジスタ・ファイル・アドレス（７）、マイカ・すイク
ルことに増分し、論理／物理ア１〜レス修飾子に応して
修飾される。
レジスターファイル読取り／書込み制御（２）、各月の
レジスタ・ファイルごとに別の文字があるので、奇数個
の書込みか可能である。これらは転送長さとアドレスか
らデコート化される。
レジスタ・ファイルごとに別の文字があるので、奇数個
の書込みか可能である。これらは転送長さとアドレスか
らデコート化される。
（以下余白）
転送の制約条件（缶詰構造）
上述したインタフェースによると、転送にいくつかの制
約かある。これらの制約を分かりやすく説明するために
、データかデータ・キャッシュ・メモリ１４０、保持レ
ジスタ４２０、局所転送バス４２２、およびレジスタ・
ファイル４３０の間でどのようにマツピングされるかを
明らかにする。
約かある。これらの制約を分かりやすく説明するために
、データかデータ・キャッシュ・メモリ１４０、保持レ
ジスタ４２０、局所転送バス４２２、およびレジスタ・
ファイル４３０の間でどのようにマツピングされるかを
明らかにする。
レジスタ・ファイル４３０はある種の缶詰構造になって
いる。つまり、ＦＰ口からは３２ビツト幅に見えるか、
局所転送バス４２２からはレジスターファイル４３０は
６４ビツト幅に見える。
いる。つまり、ＦＰ口からは３２ビツト幅に見えるか、
局所転送バス４２２からはレジスターファイル４３０は
６４ビツト幅に見える。
レジスタ・ファイル４３０と局所転送バス４２２間を２
語幅のインタフェースを使用して結び、８個のレジスタ
４２０に印加される転送りロック（実効）を４マイナ・
サイクル以下にすると、転送速度が最大化するので（静
的クロック・マスクが使用できる）非常に有利である。
語幅のインタフェースを使用して結び、８個のレジスタ
４２０に印加される転送りロック（実効）を４マイナ・
サイクル以下にすると、転送速度が最大化するので（静
的クロック・マスクが使用できる）非常に有利である。
しかし、ある種の奇数／偶数構造かファイル・アドレス
構造に組み込まれるという副作用か生じる。
構造に組み込まれるという副作用か生じる。
これを図式化して示したのか第４６図である。ＦＰ保持
レジスタの幅内の８個のＦ語は相反向きに１〈；影を付
けて、どれか偶数で、どれか奇数であるかを示している
。２缶詰が転送されると、転送された任意の偶数Ｆ語（
ＷＯ１Ｗ２、Ｗ４、Ｗ６）はレジスタ・ファイル４３０
の左側にマツピングされる。従って、これらはＦＰＵか
ら見ると、偶数レジスタ・ファイル・アドレスにマツピ
ングされる。これに対応して、転送された任意の奇数Ｆ
語はレジスタ・ファイル４３０の右側にマツピングされ
るので、ＦＰＵから見たとき、奇数レジスタ・ファイル
・アドレスにマツピングされる。
レジスタの幅内の８個のＦ語は相反向きに１〈；影を付
けて、どれか偶数で、どれか奇数であるかを示している
。２缶詰が転送されると、転送された任意の偶数Ｆ語（
ＷＯ１Ｗ２、Ｗ４、Ｗ６）はレジスタ・ファイル４３０
の左側にマツピングされる。従って、これらはＦＰＵか
ら見ると、偶数レジスタ・ファイル・アドレスにマツピ
ングされる。これに対応して、転送された任意の奇数Ｆ
語はレジスタ・ファイル４３０の右側にマツピングされ
るので、ＦＰＵから見たとき、奇数レジスタ・ファイル
・アドレスにマツピングされる。
このことは、それ程深刻ではないが、（キャッシュ・メ
モリ１４０からの一連の分散読取りアクセスにおいて）
すべての転送が偶数データ・キャッシュ・アドレスから
の場合には、レジスタ・ファイル４３０内のアドレスの
半分だけが使用できることを意味する。
モリ１４０からの一連の分散読取りアクセスにおいて）
すべての転送が偶数データ・キャッシュ・アドレスから
の場合には、レジスタ・ファイル４３０内のアドレスの
半分だけが使用できることを意味する。
もっと重要なことは、１個のＦ語（例えは）計算アドレ
スから転送される場合には、データがレジスタ・ファイ
ル内の偶数または奇数アドレスで終結する可能性かある
ので、このデータを正しい側から（ＦＰＩＩに）アクセ
スさせるようなプログラム・ステップを使用する必要か
あることである。
スから転送される場合には、データがレジスタ・ファイ
ル内の偶数または奇数アドレスで終結する可能性かある
ので、このデータを正しい側から（ＦＰＩＩに）アクセ
スさせるようなプログラム・ステップを使用する必要か
あることである。
本好適実施例によれは、この種の問題を回避するために
ユーザが選択できる５つのオプションが用意されている
。つまり、 １、ｃＰモジュール１１０はＤＣＭてデータを往復でき
るので、転送されるどのデータもＤＣＭ内の偶数アドレ
スから開始する。
ユーザが選択できる５つのオプションが用意されている
。つまり、 １、ｃＰモジュール１１０はＤＣＭてデータを往復でき
るので、転送されるどのデータもＤＣＭ内の偶数アドレ
スから開始する。
２、転送ロジックは状況ビットをもっており、最後の転
送が偶数アドレスに対するものか、奇数アドレスに対す
るものであるかを示すようになっている。ＦＰロジック
はこの状況ビットをテストで計るが、これから得られる
のは、最後の転送に関する情報だけである。
送が偶数アドレスに対するものか、奇数アドレスに対す
るものであるかを示すようになっている。ＦＰロジック
はこの状況ビットをテストで計るが、これから得られる
のは、最後の転送に関する情報だけである。
３．２重書込みサイクルをデータ有効フラグと緒に使用
できるので、語アドレスの偶数／奇数特性をある個所で
無視させることが可能である。つまり、本好適実施例で
レジスタ・ファイル４３０に実際に使用されているメモ
リには、データの１６ビソトことに２個のパリティ・ヒ
ツト記憶位置かある。本好適実施例では、パリティ検査
は採用されていないので、これらの追加ビットは他の目
的に使用可能である。特に、これらのヒントはデータと
共に「データ有効」フラグを送るために使用できる。
できるので、語アドレスの偶数／奇数特性をある個所で
無視させることが可能である。つまり、本好適実施例で
レジスタ・ファイル４３０に実際に使用されているメモ
リには、データの１６ビソトことに２個のパリティ・ヒ
ツト記憶位置かある。本好適実施例では、パリティ検査
は採用されていないので、これらの追加ビットは他の目
的に使用可能である。特に、これらのヒントはデータと
共に「データ有効」フラグを送るために使用できる。
従って、保持レジスタ４２０からの書込みはすへて対の
保持レジスタから対のＦ語をレジスタ・ファイル４３０
の両側に書き込むことになる。
保持レジスタから対のＦ語をレジスタ・ファイル４３０
の両側に書き込むことになる。
４、ＣＰモジュール１１０によって書き込まれるレジス
タ・ビットは現在の語記憶位置の偶数／奇数状況を示す
ために使用できる。ＦＰモジュールはこのレジスタ・ビ
ットをテストして、条件付き分岐を実行することができ
る。
タ・ビットは現在の語記憶位置の偶数／奇数状況を示す
ために使用できる。ＦＰモジュールはこのレジスタ・ビ
ットをテストして、条件付き分岐を実行することができ
る。
５、ＣＰモジュール１１０はレジスタ４７８にある開始
アドレスを変更することで、ＦＰに正しい語の偶数／奇
数状況を知らせるようにＦＰプログラミングを変更する
ことができる。
アドレスを変更することで、ＦＰに正しい語の偶数／奇
数状況を知らせるようにＦＰプログラミングを変更する
ことができる。
別の方法としては、専用ハードウェアを追加して、語の
交換を即時に行なう方法がある。しかし、この方ｌ去は
、専用ハードウェアによって転送毎に遅延か増加するの
で（交換するか否かに関係ｔｔ＜）ｐ了ましくなし）。
交換を即時に行なう方法がある。しかし、この方ｌ去は
、専用ハードウェアによって転送毎に遅延か増加するの
で（交換するか否かに関係ｔｔ＜）ｐ了ましくなし）。
この転送制御ては、非連続アドレスを１回の主転送サイ
クル内で転送することかできない。例えば、ＷＯとＷ２
を保持レジスタからレジスタ・ファイルに転送するため
には、２つの主転送サイクルが必要になる。しかし、Ｗ
＋も一緒に転送できるならば（それが使用されない場合
であっても）主転送サイクルは１つだけで十分である。
クル内で転送することかできない。例えば、ＷＯとＷ２
を保持レジスタからレジスタ・ファイルに転送するため
には、２つの主転送サイクルが必要になる。しかし、Ｗ
＋も一緒に転送できるならば（それが使用されない場合
であっても）主転送サイクルは１つだけで十分である。
データをレジスタ・ファイル４３０からキャッシュ・メ
モリ１４０に転送するときも、分散書込みが行なわれる
ときと同じような考慮が必要になる。
モリ１４０に転送するときも、分散書込みが行なわれる
ときと同じような考慮が必要になる。
この場合の好ましい方法は、レジスタ・ファイルの両側
にデータを同時に書き込むことである。つまり、第４Ｂ
図に示すように、２つの（物理的には別の）レジスタ・
ファイル部分４３０と４０３°ハ暮玉イネーブルできる
ので、結実用バス４３３から書き込まれたデータは偶数
語と奇数語の両方に書き込まれることになる。この重複
データが保持レジスタ４２０に書き出されるときは、こ
れらの８個全部に同時に刊キ込むことかできる。（この
機能はマイクロコート内のＩＩＲＣ１ｏｃｋ ＡＬＬビ
ットによって活動化される。） 保持レジスタ／転送りロックの動作 上述したように、多くて４個のビー１〜で転送イネーブ
ルを行なうクロックは保持レジスタ４２０とレジスタ・
ファイル４３０間の転送で使用される。
にデータを同時に書き込むことである。つまり、第４Ｂ
図に示すように、２つの（物理的には別の）レジスタ・
ファイル部分４３０と４０３°ハ暮玉イネーブルできる
ので、結実用バス４３３から書き込まれたデータは偶数
語と奇数語の両方に書き込まれることになる。この重複
データが保持レジスタ４２０に書き出されるときは、こ
れらの８個全部に同時に刊キ込むことかできる。（この
機能はマイクロコート内のＩＩＲＣ１ｏｃｋ ＡＬＬビ
ットによって活動化される。） 保持レジスタ／転送りロックの動作 上述したように、多くて４個のビー１〜で転送イネーブ
ルを行なうクロックは保持レジスタ４２０とレジスタ・
ファイル４３０間の転送で使用される。
（本好適実施例では、このクロックは実際には主転送サ
イクルごとに５個までのビートをもっことができる。そ
のうち４個のビートは保持レジスタ・バンクのそれぞれ
の対を活動化し、５個目の位相はパイプライン・オーバ
ヘッドの余裕分となっている。実際の動作では、このク
ロックの位相は約３０ｎｓである。従って、主サイクル
は約＋５０ｎｓである。（勿論、これらの時間は変更が
可能である。） このクロック構造には、缶詰転送アーキテクチャをキャ
ッシュ・バス１４４ と保持レジスタ４３０間のインタ
フェースで使用すると、大きな利点が得られる。転送ロ
ジックには保留レジスタ１１３０は２話幅に見えるので
、転送操作を８１多重化ではなく、４１多重化として扱
うことかできる。
イクルごとに５個までのビートをもっことができる。そ
のうち４個のビートは保持レジスタ・バンクのそれぞれ
の対を活動化し、５個目の位相はパイプライン・オーバ
ヘッドの余裕分となっている。実際の動作では、このク
ロックの位相は約３０ｎｓである。従って、主サイクル
は約＋５０ｎｓである。（勿論、これらの時間は変更が
可能である。） このクロック構造には、缶詰転送アーキテクチャをキャ
ッシュ・バス１４４ と保持レジスタ４３０間のインタ
フェースで使用すると、大きな利点が得られる。転送ロ
ジックには保留レジスタ１１３０は２話幅に見えるので
、転送操作を８１多重化ではなく、４１多重化として扱
うことかできる。
ＦＰプログラム制御
第４Ｃ図は本好適実施例において、ＦＰマイクロコート
・アクセスとデコート化で使用されるロジックをボして
いる。
・アクセスとデコート化で使用されるロジックをボして
いる。
マイクロ命令の順序付け（シーケンシング）本好適実施
例では、数値処理モジュール１３０は高度に統合化され
た「シーケンサ」を使用していない。その代わり、実行
すべきマイクロ命令のアドレスを定義し、マイクロ命令
をデコード化する機能が低レベルの統合化によって実装
されて、最大高速化を図っている。書込み可能制御記憶
機構は、マイクロ命令アドレス入力によフてアクセスさ
れるマイクロ命令を格納している。マイクロ命令アドレ
スのソースは次アドレス・ロジック４７２によって選択
され、このロジックには条件コード入力がマイクロコー
ド語のデコードによって得た出力と共に入力される。
例では、数値処理モジュール１３０は高度に統合化され
た「シーケンサ」を使用していない。その代わり、実行
すべきマイクロ命令のアドレスを定義し、マイクロ命令
をデコード化する機能が低レベルの統合化によって実装
されて、最大高速化を図っている。書込み可能制御記憶
機構は、マイクロ命令アドレス入力によフてアクセスさ
れるマイクロ命令を格納している。マイクロ命令アドレ
スのソースは次アドレス・ロジック４７２によって選択
され、このロジックには条件コード入力がマイクロコー
ド語のデコードによって得た出力と共に入力される。
マイクロア）・レスは、通常動作時には（つまり制御プ
ロセッサ・干ジュールやホストによる介入とは別に）４
つのソースの１つから得られる。これらのソースとは、
「真」アドレス・レジスタ４７４、「偽」アドレス・レ
ジスタ４７５、スタック・レジスタ４７８、開始アドレ
ス・レジスタ４７９である。
ロセッサ・干ジュールやホストによる介入とは別に）４
つのソースの１つから得られる。これらのソースとは、
「真」アドレス・レジスタ４７４、「偽」アドレス・レ
ジスタ４７５、スタック・レジスタ４７８、開始アドレ
ス・レジスタ４７９である。
どの命令にも「真」アドレス・フィールドと「偽」アド
レス・フィールドがある。これらの２アドレスを組み合
せることにより、条件付きジャンプが可能になる。「真
」アドレスだけが無条件ジャンプと命令「継続」を可能
にする。
レス・フィールドがある。これらの２アドレスを組み合
せることにより、条件付きジャンプが可能になる。「真
」アドレスだけが無条件ジャンプと命令「継続」を可能
にする。
これを行なうには、マイクロ命令４７１のある種のフィ
ールドが２つのレジスタ４７４ と４７５に送り込まれ
る。これらのレジスタは「真」と「偽」アドレスのバッ
ファとなるので、論理テストの結果に応じて、一方また
は他方のアドレスが次のマイクロ命令アドレスとして逆
ロードすることができる。
ールドが２つのレジスタ４７４ と４７５に送り込まれ
る。これらのレジスタは「真」と「偽」アドレスのバッ
ファとなるので、論理テストの結果に応じて、一方また
は他方のアドレスが次のマイクロ命令アドレスとして逆
ロードすることができる。
オンチップ・パイプライン・レジスタを使用しないマイ
クロコード・ビット用として、追加のしシスタ４７５が
用慈されている。
クロコード・ビット用として、追加のしシスタ４７５が
用慈されている。
スタック・レジスタ４７８
スタック−レジスタ４７８はＦＰプログラム制御の機能
を強化するものである。これから得られる出力はマイク
ロアドレス・バス４７３に送出され、入力はマイクロ命
令バス４７１から得られる。これについては上述する。
を強化するものである。これから得られる出力はマイク
ロアドレス・バス４７３に送出され、入力はマイクロ命
令バス４７１から得られる。これについては上述する。
しかし、ＦＰモジュールの高速マイクロコート・アーキ
テクチャで使用されるスタックに要求される条件はいく
分通常とは異なったものである。本好適実施例によるス
タックは必要とする後入れ先出しくＬＩＦＯ）操作を高
速に行なうだけでなく、デバッグに非常に役立つ柔軟性
を備えている。この°機能を得るためには、第３９図に
示すように、ある種の新規構造が要求される。
テクチャで使用されるスタックに要求される条件はいく
分通常とは異なったものである。本好適実施例によるス
タックは必要とする後入れ先出しくＬＩＦＯ）操作を高
速に行なうだけでなく、デバッグに非常に役立つ柔軟性
を備えている。この°機能を得るためには、第３９図に
示すように、ある種の新規構造が要求される。
スタック機能を実装するのに都合のよい方法はレジスタ
・ファイルを使用し、その出力イネーブル信号と書込み
イネーブル信号をアドレス・カウンタに結び付けて、”
ｐｏｐ” （読取り）操作が行なわれるたびにカウンタ
を減分し、”ｐｕｓｈ”（書込み）操作か行なわれるた
ひにカウンタを増分することである。
・ファイルを使用し、その出力イネーブル信号と書込み
イネーブル信号をアドレス・カウンタに結び付けて、”
ｐｏｐ” （読取り）操作が行なわれるたびにカウンタ
を減分し、”ｐｕｓｈ”（書込み）操作か行なわれるた
ひにカウンタを増分することである。
中心部分３９２０は多段パイプライン レジスタであり
、これはＡＭＤ社から市販されている（八ＭＤ２９５２
０）。この部分は４個のバイブライン化されたレジスタ
３９２１と、出力を得るためにレジスタ３９２１の１つ
を選択するために使用できる出力マルチプレクサ３９２
２とを備えている。（この種の装置の通常動作モートは
ＦＩＦＯか、一定の遅延を得る動作モトのどちらかであ
る。） 図示の実施例では、このレジスタの制御機能はＬＩＦＯ
操作を実現するために、ＰＡＬ ３９１０の制御の下で
使用される。ＰＡＬはコマンド信号を受けてスタックを
ポツプまたはブツシュする。読取りスタック入力も用意
されているので、（主に診断目的）スタックの状態を無
変更のまま読取ることができる。このモートで使用する
ために用意されたのがオフセット入力であり、これは最
上段レベルを基準にしたスタック・レベルを読み出すた
めに使用できる。
、これはＡＭＤ社から市販されている（八ＭＤ２９５２
０）。この部分は４個のバイブライン化されたレジスタ
３９２１と、出力を得るためにレジスタ３９２１の１つ
を選択するために使用できる出力マルチプレクサ３９２
２とを備えている。（この種の装置の通常動作モートは
ＦＩＦＯか、一定の遅延を得る動作モトのどちらかであ
る。） 図示の実施例では、このレジスタの制御機能はＬＩＦＯ
操作を実現するために、ＰＡＬ ３９１０の制御の下で
使用される。ＰＡＬはコマンド信号を受けてスタックを
ポツプまたはブツシュする。読取りスタック入力も用意
されているので、（主に診断目的）スタックの状態を無
変更のまま読取ることができる。このモートで使用する
ために用意されたのがオフセット入力であり、これは最
上段レベルを基準にしたスタック・レベルを読み出すた
めに使用できる。
スタック レジスタの出力はマイクロア］−レスハス４
７３に結はれている。スタック−レジスタへの入力は（
Ａ７１−レスによって得られるか、その理由についてり
下説明する。
７３に結はれている。スタック−レジスタへの入力は（
Ａ７１−レスによって得られるか、その理由についてり
下説明する。
サブルーチンの動作
スタック−レジスタ４７８はサブルーチン動作を強化す
る機能を備えている。サブルーチンを呼ひ出すマイクロ
コート命令はサブルーチン・アドレスを真フィールドに
、戻りアドレスを偽フィールドに記述する。この命令の
短フィールドには、ブツシュ コマンドも記述されるの
で、スタック・レジスタは「偽」アドレス出力を格納す
る。サブルーチンの実行か終ると、ポツプ・コマンドが
スタック・レジスタをイネーブルして、戻りアドレスを
マイクロ命令ハス４７３上に出力させる。
る機能を備えている。サブルーチンを呼ひ出すマイクロ
コート命令はサブルーチン・アドレスを真フィールドに
、戻りアドレスを偽フィールドに記述する。この命令の
短フィールドには、ブツシュ コマンドも記述されるの
で、スタック・レジスタは「偽」アドレス出力を格納す
る。サブルーチンの実行か終ると、ポツプ・コマンドが
スタック・レジスタをイネーブルして、戻りアドレスを
マイクロ命令ハス４７３上に出力させる。
従って、スタック・レジスタ４７８が４レベルであるの
で、サブルーチンを４レベルまでホストすることかでき
る。
で、サブルーチンを４レベルまでホストすることかでき
る。
クロック発生機構４８０
ＦＭＰＹとＦＡＬＩＩてのサイクル時間は命令が異なる
と、サイクル時間も異なる。サイクル時間を命令に厄し
て調整するようにすると、胴算時間が最適化されるので
都合かよい。ＦＡＬＵｉ算と！１−精度乗算との間の差
が最大である（１ｓｎｓ）。
と、サイクル時間も異なる。サイクル時間を命令に厄し
て調整するようにすると、胴算時間が最適化されるので
都合かよい。ＦＡＬＵｉ算と！１−精度乗算との間の差
が最大である（１ｓｎｓ）。
ＦＭＰＹには除算や平方根のように実行時間が長い命令
かあり、その場合には、実行時間はそれぞれ２００ｎｓ
と３００ｎｓである。これらの実行速度の遅い命令用に
２つのオプションが用意されている。
かあり、その場合には、実行時間はそれぞれ２００ｎｓ
と３００ｎｓである。これらの実行速度の遅い命令用に
２つのオプションが用意されている。
１つは、サイクル長さを該当する量だけ延長するオプシ
ョンである。
ョンである。
もう１つは、実行時間の長い命令が進行中にＦＭＰＹに
対するクロック・イネーブルをディスエーブルするが、
その命令とデータ・ストリームを通常のデータ速度でＦ
ＡＬＵに送り続けるオプションである。これにより、い
くつかのＦＡＬυ演算を除算演算の陰に隠すことができ
るので、ある種のアルゴリズムにとっては好都合である
。
対するクロック・イネーブルをディスエーブルするが、
その命令とデータ・ストリームを通常のデータ速度でＦ
ＡＬＵに送り続けるオプションである。これにより、い
くつかのＦＡＬυ演算を除算演算の陰に隠すことができ
るので、ある種のアルゴリズムにとっては好都合である
。
クロック発生機構はマイクロコード・クロックとスクラ
ッチバット・メモリに対する書込みゲートの２つの波形
を発生する。クロック発生機構が発生ずる最小サイクル
時間の長さは２１ｎｓであり、これは最大サイクル時間
の９８ｎｓまで７「Ｉｚ刻みて変えることが可能である
。本好適実施例では、実際の最小サイクル時間の長さは
２８ｎｓである（これはＷＣＳメ干ソ・アクセス時間か
制約要因となっているためである）。ＦＡＩ演算のサイ
クル時間の長さは２８ｎｓであるか、羊精度乗算演算で
は４Ｉｎｓである。
ッチバット・メモリに対する書込みゲートの２つの波形
を発生する。クロック発生機構が発生ずる最小サイクル
時間の長さは２１ｎｓであり、これは最大サイクル時間
の９８ｎｓまで７「Ｉｚ刻みて変えることが可能である
。本好適実施例では、実際の最小サイクル時間の長さは
２８ｎｓである（これはＷＣＳメ干ソ・アクセス時間か
制約要因となっているためである）。ＦＡＩ演算のサイ
クル時間の長さは２８ｎｓであるか、羊精度乗算演算で
は４Ｉｎｓである。
クロック発生機構はＥＣＬステート・マシンとして実装
されており、入力周波数が１４０Ｍ）Ｉｚて動作してタ
イミング分解能を得ている。このＥＣＬステト・マシン
をＴＴ、Ｌ順序付はロジックおよび高速計算機構と併用
すると、著しい利点が得られる。
されており、入力周波数が１４０Ｍ）Ｉｚて動作してタ
イミング分解能を得ている。このＥＣＬステト・マシン
をＴＴ、Ｌ順序付はロジックおよび高速計算機構と併用
すると、著しい利点が得られる。
（上述したように、レジスタ・ファイル４３０と計算機
構４４０．４５０は内部にＥＣＬが実装され、周辺にＴ
ＴＬが実装されている。） クロック発生機構は以下に挙げた制御入力を受は取るこ
とができる。つまり、ＶＭＥインタフェースからでも（
つまりホストから）、ｃｐモジュールからでも受は取る
ことができる停止または開始コマン１−、マイクロ命令
ハス４７１からの長ざ入力フィール［−１「待ち状態」
（またはＣＰか開始アドレス・レジスタを強制的に次
のＦＰマイクロサイクルに対するマイクロア［−レス
ソースにするときはもっと長いサイクル）を指示するス
トレッヂ入力、およびクロック発生機構にも結はれてい
て、即時停止を指示する中断点ヒツトである。
構４４０．４５０は内部にＥＣＬが実装され、周辺にＴ
ＴＬが実装されている。） クロック発生機構は以下に挙げた制御入力を受は取るこ
とができる。つまり、ＶＭＥインタフェースからでも（
つまりホストから）、ｃｐモジュールからでも受は取る
ことができる停止または開始コマン１−、マイクロ命令
ハス４７１からの長ざ入力フィール［−１「待ち状態」
（またはＣＰか開始アドレス・レジスタを強制的に次
のＦＰマイクロサイクルに対するマイクロア［−レス
ソースにするときはもっと長いサイクル）を指示するス
トレッヂ入力、およびクロック発生機構にも結はれてい
て、即時停止を指示する中断点ヒツトである。
上述したように、ＣＰ拡張ロジックにも転送りロック発
生機構４１２かある。このクロックはクロック発生機構
２８０ とは無関係である。（しかし、これらのクロッ
ク発生機構は共にＴＴＬクロック発生機構内にＴＴＬロ
ジック対を駆動するＥＣＬロジックを使用する利点を生
かしている。） マイクロコート短縮 ＦＰモジュール１３０の動作の注目すべき特徴の１ツバ
、短縮マイクロコートを使用していることである。つま
り、ＷＯ２４７０とのインタフェースにある種のロジッ
クか用意されており、マイクロ命令のあるフィールドを
以前にレジスタに格納された値で即時に置き換えられる
ようになっている。
生機構４１２かある。このクロックはクロック発生機構
２８０ とは無関係である。（しかし、これらのクロッ
ク発生機構は共にＴＴＬクロック発生機構内にＴＴＬロ
ジック対を駆動するＥＣＬロジックを使用する利点を生
かしている。） マイクロコート短縮 ＦＰモジュール１３０の動作の注目すべき特徴の１ツバ
、短縮マイクロコートを使用していることである。つま
り、ＷＯ２４７０とのインタフェースにある種のロジッ
クか用意されており、マイクロ命令のあるフィールドを
以前にレジスタに格納された値で即時に置き換えられる
ようになっている。
本好適実施例では、この方法で置き換えられるフィール
１−は演算指定子である。しかし、他のシステムでは、
他のマイクロ命令フィール１〜をこの方法で置き換える
ことも可能である。
１−は演算指定子である。しかし、他のシステムでは、
他のマイクロ命令フィール１〜をこの方法で置き換える
ことも可能である。
従って、例えは、２個の配列を３個目の配列上にマツピ
ングする演算（例： ｆ：ｉ ＝ Ａｉ ＋ Ｂｉ）の
場合は、この種の演算列か開始される前に命令レジスタ
に演算指定子（例・”ＡＤＤ”）をロートすることか可
能である。この演算列はそのあと、演算を直接に指定し
ていなかったコートに記述されることになる。
ングする演算（例： ｆ：ｉ ＝ Ａｉ ＋ Ｂｉ）の
場合は、この種の演算列か開始される前に命令レジスタ
に演算指定子（例・”ＡＤＤ”）をロートすることか可
能である。この演算列はそのあと、演算を直接に指定し
ていなかったコートに記述されることになる。
このロジックは第４５図に示されている。命令レジスタ
４５１０には演算指定子（８ビツト）かロートされる。
４５１０には演算指定子（８ビツト）かロートされる。
この演算指定子はＷＯ２４７０に保管されているマイク
ロ命令のフィールドの１つに対応している。
ロ命令のフィールドの１つに対応している。
”Ｕｓｅ ｒＲ”ビット（これはＣＰモジュールｌｌＯ
によってレジスタに書き込まれているので、あまり変更
されることがない）を受けると、ＰＡＬ ５４２０は出
力コマンド４７０Ｂをイネーブルするか、命令レジスり
４５ＩＯをイネーブルするかをＪγ択する。
によってレジスタに書き込まれているので、あまり変更
されることがない）を受けると、ＰＡＬ ５４２０は出
力コマンド４７０Ｂをイネーブルするか、命令レジスり
４５ＩＯをイネーブルするかをＪγ択する。
“１ｌｓｅ ＩＲ’“ヒン１〜かマイクロ命令のあるフ
、ｆ−ルトにＩＩＪり当てられていた場合は、これはサ
イクルことに変わる可能性かある。しかし、この場合に
は、との指定子を使用するかをデコートするときに（そ
のあとそれをイネーブルするときの）余分の遅れが生し
るので、変更か行なわれたサイクルではサイクル時間か
長くなる。
、ｆ−ルトにＩＩＪり当てられていた場合は、これはサ
イクルことに変わる可能性かある。しかし、この場合に
は、との指定子を使用するかをデコートするときに（そ
のあとそれをイネーブルするときの）余分の遅れが生し
るので、変更か行なわれたサイクルではサイクル時間か
長くなる。
ＷＯ２４７０は、本好適実施例では、実際には各々か４
ビツト幅の２６個の集積回路メモリから物理的に構成さ
れている。従って、これらの物理メモリの２つに演算指
定子フィールドの８ビツトか保管される。これらの２メ
モリは部分４７０Ｂで示され、ＷＯ２４７０の残りのフ
ィールドを保管するメモリは４７０Ａで示されている。
ビツト幅の２６個の集積回路メモリから物理的に構成さ
れている。従って、これらの物理メモリの２つに演算指
定子フィールドの８ビツトか保管される。これらの２メ
モリは部分４７０Ｂで示され、ＷＯ２４７０の残りのフ
ィールドを保管するメモリは４７０Ａで示されている。
命令レジスタ４５１Ｏはそれを（ＣＰマイクロコートの
中で）ＣＤハスのソースまたは宛先と指定することによ
って、ＣＤハス１２２から読み書きすることかできる。
中で）ＣＤハスのソースまたは宛先と指定することによ
って、ＣＤハス１２２から読み書きすることかできる。
ＰＡＬ ４５２０には入力の別ビットも送られるので、
そのバイパス＋＝作をマイクロ命令１へのロート操作時
にディスエーブルすることか可能である。
そのバイパス＋＝作をマイクロ命令１へのロート操作時
にディスエーブルすることか可能である。
マイクロコートの並列ロート
第２９図はＷＯ２４７０かどのように幅広キャッシュ・
ハス１４４ とのインタフェースとなっているかを図式
化して示したものである。６４ビツト局所バス４２２は
ＦＰ保持レジスタ４２０ とレジスタ・ファイル４３０
のポート４３〇八とを結んでいるが、マイクロ命令デー
タ・ハス４７１にふる下がっている直列シャドウ・レジ
スタ４８１ にも接続されている。（他の個所で詳しく
説明されているが、これらの直列レジスタは制御記憶機
構４７０とマイクロ命令をホストから送るとぎ使用され
る直列ループとを結ぶインタフェースになっている。） この追加の接続は、マイクロコードのオーバレイを非常
に高速に変更できるようにするので、数値プロセッサ・
モジュール１３０で特に利点が得られる。
ハス１４４ とのインタフェースとなっているかを図式
化して示したものである。６４ビツト局所バス４２２は
ＦＰ保持レジスタ４２０ とレジスタ・ファイル４３０
のポート４３〇八とを結んでいるが、マイクロ命令デー
タ・ハス４７１にふる下がっている直列シャドウ・レジ
スタ４８１ にも接続されている。（他の個所で詳しく
説明されているが、これらの直列レジスタは制御記憶機
構４７０とマイクロ命令をホストから送るとぎ使用され
る直列ループとを結ぶインタフェースになっている。） この追加の接続は、マイクロコードのオーバレイを非常
に高速に変更できるようにするので、数値プロセッサ・
モジュール１３０で特に利点が得られる。
本好適実施例では、直列シャドウ・レジスタ４８１は実
際には、物理的に分離された２つのレシスタ４８１Ａと
４８１１１からなる構成になっている。これらのレジス
タは制御記憶機構４７０のデータ ホトと両方向で結ぶ
インタフェースになっているたけでなく、局所バス４２
２からのデータも受り取ることができる。上で触れたよ
うに、ＣＰ拡張ロジック内のマイクロ命令フィールドは
、局所ハス４２２のデータ宛先を示して、この読取りを
指示できるビットが入っている。
際には、物理的に分離された２つのレシスタ４８１Ａと
４８１１１からなる構成になっている。これらのレジス
タは制御記憶機構４７０のデータ ホトと両方向で結ぶ
インタフェースになっているたけでなく、局所バス４２
２からのデータも受り取ることができる。上で触れたよ
うに、ＣＰ拡張ロジック内のマイクロ命令フィールドは
、局所ハス４２２のデータ宛先を示して、この読取りを
指示できるビットが入っている。
上述したように、各ＦＰマイクロ命令は１０４ ビット
幅である。しかし、直列インタフェース・ルプを巡回す
るデータの自動シフトに合わせるために、シフト・レジ
スタ４８１ は１１２ビツト長になっている。つまり、
命令ビットの数は次の偶数の１６の倍数に丸められて、
インタフェースにあるシフト・レジスタの長さが定義さ
れている。本好適実施例では、レジスタ４８１Ａは６４
ビット幅であり、レジスタ４８１Ｂは４８ビット幅であ
る。
幅である。しかし、直列インタフェース・ルプを巡回す
るデータの自動シフトに合わせるために、シフト・レジ
スタ４８１ は１１２ビツト長になっている。つまり、
命令ビットの数は次の偶数の１６の倍数に丸められて、
インタフェースにあるシフト・レジスタの長さが定義さ
れている。本好適実施例では、レジスタ４８１Ａは６４
ビット幅であり、レジスタ４８１Ｂは４８ビット幅であ
る。
レジスタ４８１にマイクロ命令がロードされると（局所
転送バス４２２の３マイナ転送サイクルで）これらは命
令をＷＣＳ ４７０に逆ロードするように駆動される。
転送バス４２２の３マイナ転送サイクルで）これらは命
令をＷＣＳ ４７０に逆ロードするように駆動される。
このためには、アドレスを「Ｐマイクロアドレス−バス
１７１ に送出する必要かあり、また書込みイネーブル
信号をＷＣＳ ４７０に】Ｘる必要がある。
１７１ に送出する必要かあり、また書込みイネーブル
信号をＷＣＳ ４７０に】Ｘる必要がある。
直列ローディングでは、ホストはＣＰマイクロアドレス
・レジスタを使用して、ロート（または読み取る）べき
ＦＰＷＣ：Ｓのアドレスを格納し、このアドレスをＦＰ
ＷＣＳあてに送る。（ＣＰマイクロアドレス・バス２
１１Ａからの入力は第４Ｃ図の上方に示されているバッ
ファからＦＰマイクロアドレス・バス４７３に送り込ま
れる。） 並列ロード・モートでは、ＣＰは目標アドレスを開始レ
ジスタ４７９に入れる。
・レジスタを使用して、ロート（または読み取る）べき
ＦＰＷＣ：Ｓのアドレスを格納し、このアドレスをＦＰ
ＷＣＳあてに送る。（ＣＰマイクロアドレス・バス２
１１Ａからの入力は第４Ｃ図の上方に示されているバッ
ファからＦＰマイクロアドレス・バス４７３に送り込ま
れる。） 並列ロード・モートでは、ＣＰは目標アドレスを開始レ
ジスタ４７９に入れる。
ホストとのインタフェースとなる追加のロジックも用意
されている。このロジックにより、マイクロ命令を制御
記憶機構４７０に対して読み書きすることができる。こ
の機能は詳しく下述する予定である。
されている。このロジックにより、マイクロ命令を制御
記憶機構４７０に対して読み書きすることができる。こ
の機能は詳しく下述する予定である。
ＦＰマイクロコート・ルーチン実行の始動ＦＰモジュー
ルが起動するとき、これは下述するＦＰＩＶ八ＩＴへＣ
ＰＩＩ八ｌ］へントシエイキング・ロジックにより、通
常待ち状態に入る。ＦＰモジュールで実行されるルーチ
ンを始動するには、ＣＰマイクロコトのあるビットを使
用して、開始レジスタ４７９に保持されているマイクロ
命令アドレスをＦＰマイクロ命令アドレス・バス４７３
上の次のアイクロアトレスとして使用させることができ
る。この処置は下述するように千ジュール選択によって
修飾される。
ルが起動するとき、これは下述するＦＰＩＶ八ＩＴへＣ
ＰＩＩ八ｌ］へントシエイキング・ロジックにより、通
常待ち状態に入る。ＦＰモジュールで実行されるルーチ
ンを始動するには、ＣＰマイクロコトのあるビットを使
用して、開始レジスタ４７９に保持されているマイクロ
命令アドレスをＦＰマイクロ命令アドレス・バス４７３
上の次のアイクロアトレスとして使用させることができ
る。この処置は下述するように千ジュール選択によって
修飾される。
ＦＰモジュールの選択
最上位レベルでは、浮動小数点プロセッサ・モジュール
１３０を制御するためにはその前に選択しておかなけれ
ばならない。単一モジュール構成では、ＦＰモジュール
は常時選択されているので、以下に述べることの中には
、適用されないものがある。しかし、複数モジュール構
成では、必要とするＦＰモジュール（またはアルゴリズ
ム高速化機構）を先に選んでおかないと、その制御を行
なうことができない。複数のＦＰモジュールを一度に選
んで、データまたは情報をＦＰモジュールのサブセット
に同報通信することか可能である。ＦＰモジュルは次の
３通りの方法で選択できる。１つは、以前に制御レジス
タに格納されている３ビツト値を使用する方法である。
１３０を制御するためにはその前に選択しておかなけれ
ばならない。単一モジュール構成では、ＦＰモジュール
は常時選択されているので、以下に述べることの中には
、適用されないものがある。しかし、複数モジュール構
成では、必要とするＦＰモジュール（またはアルゴリズ
ム高速化機構）を先に選んでおかないと、その制御を行
なうことができない。複数のＦＰモジュールを一度に選
んで、データまたは情報をＦＰモジュールのサブセット
に同報通信することか可能である。ＦＰモジュルは次の
３通りの方法で選択できる。１つは、以前に制御レジス
タに格納されている３ビツト値を使用する方法である。
２番目は、マイクロコート・フィールドを使用する方法
である。最後は、好ましさの点て劣るが、異なるモジュ
ールの各々にあるＣＰ拡張ロジック部分に独自のマイク
ロ命令・ストリームを同期して実行させ、アクセス仲裁
をマイクロコートで行なう方法である。使用する方法は
サイクル単位で変更することが可能である。
である。最後は、好ましさの点て劣るが、異なるモジュ
ールの各々にあるＣＰ拡張ロジック部分に独自のマイク
ロ命令・ストリームを同期して実行させ、アクセス仲裁
をマイクロコートで行なう方法である。使用する方法は
サイクル単位で変更することが可能である。
あるＦＰモジュールが選択されると、それを制御する方
法は制御し・タスタ（長期的な制御情報がロードされて
いる）と専用マイクロコード・ビットの間で分割されて
、サイクルごとに制御が行なわれる。サイクル別制御の
殆どは、下述するようにデータ・キャッシュ・メモリ・
インタフェースとそのモジュール上のレジスタ・ファイ
ル間のデータ転送を取り扱う。
法は制御し・タスタ（長期的な制御情報がロードされて
いる）と専用マイクロコード・ビットの間で分割されて
、サイクルごとに制御が行なわれる。サイクル別制御の
殆どは、下述するようにデータ・キャッシュ・メモリ・
インタフェースとそのモジュール上のレジスタ・ファイ
ル間のデータ転送を取り扱う。
モジュール選択は第２３図に図式化して示されている。
マルチフ゛レクサ２３４０はモジュールＩＤに対してと
の入力を使用するかを選択する。デコート・ロジック２
３１０ （これはモジュール１３０または１３０にある
ＣＰ拡張ロジックの一部である）はその特定モジュール
でのスイッヂ設定値と突き合せて、同報通信されたモジ
ュール・アドレスをテストする。修飾ロジック２３２０
はそのテスト結果に応して、下達するように、局所ｗｃ
ｓ拡張部分からの各種マイクロ命令フィールドを修飾す
る。
の入力を使用するかを選択する。デコート・ロジック２
３１０ （これはモジュール１３０または１３０にある
ＣＰ拡張ロジックの一部である）はその特定モジュール
でのスイッヂ設定値と突き合せて、同報通信されたモジ
ュール・アドレスをテストする。修飾ロジック２３２０
はそのテスト結果に応して、下達するように、局所ｗｃ
ｓ拡張部分からの各種マイクロ命令フィールドを修飾す
る。
制御レジスタ
制御プロセッサ・モジュール１１０は、次のレジスタに
読み書きすることができる。
読み書きすることができる。
転送制御レジスタ：転送制御レジスタは保持レジスタ４
２０（データ・キャッシュ・メモリ・インタフェースに
ある）からレジスタ・ファイル４３０に転送されるデー
タ転送に影響を与える制御信号を一ケ所に収集するもの
である。ハードウェアの負担を軽くするために、他の信
号もいくつか収集される。
２０（データ・キャッシュ・メモリ・インタフェースに
ある）からレジスタ・ファイル４３０に転送されるデー
タ転送に影響を与える制御信号を一ケ所に収集するもの
である。ハードウェアの負担を軽くするために、他の信
号もいくつか収集される。
使用される制御信号には、次のものがある。
転送開始（３）このフィールドは保持レジスタ群の８レ
ジスタのうちのどれを最初に転送するかを選択する。こ
れはマイクロ命令の一部として指定することも、データ
が取り出されたデータ・キャッシュ−メモリ・アドレス
に基づいて自動的に指定させることも可能である。
ジスタのうちのどれを最初に転送するかを選択する。こ
れはマイクロ命令の一部として指定することも、データ
が取り出されたデータ・キャッシュ−メモリ・アドレス
に基づいて自動的に指定させることも可能である。
転送長さ（３）このフィールドは、保持レジスタとレジ
スタ・ファイル間で転送、する語の数を指定する。最大
８語まで転送が可能である。
スタ・ファイル間で転送、する語の数を指定する。最大
８語まで転送が可能である。
転送タイプ（１）：このビットは転送が保持レジスタと
レジスタ・ファイル間で行なわれるのか（０）、保持レ
ジスタからＦＰモジュールのＷＣＳパイプライン・レジ
スタに行なわれるのか（１）を選択する。
レジスタ・ファイル間で行なわれるのか（０）、保持レ
ジスタからＦＰモジュールのＷＣＳパイプライン・レジ
スタに行なわれるのか（１）を選択する。
後者の機能はＦＰモジュール・メモリの並列ロード時に
使用される。
使用される。
ループバック制御（１）：このビットは、書込み保持レ
ジスタ内のデータを、レジスタ・ファイルに先に書き込
むことなく、直接に読取り保持レジスタに複写すること
を可能にする。これの主な用途は診断および状態格納と
復元操作である。
ジスタ内のデータを、レジスタ・ファイルに先に書き込
むことなく、直接に読取り保持レジスタに複写すること
を可能にする。これの主な用途は診断および状態格納と
復元操作である。
操作選択（１）このヒツトはハート布線機能かなく、Ｆ
Ｐのシーケンサに対してテストか可能である。このビッ
トを使うと、制御プロセッサ・モジュール１１０は、現
在実行中のルーヂン内の２つの操作の１つを実行するよ
うにＦＰに通知することができる。例えは、このビット
は、偶数アドレスにあるデータ（奇斂アドレスにあるデ
ータではなく）を計算で使用するように指定するために
使用できる。
Ｐのシーケンサに対してテストか可能である。このビッ
トを使うと、制御プロセッサ・モジュール１１０は、現
在実行中のルーヂン内の２つの操作の１つを実行するよ
うにＦＰに通知することができる。例えは、このビット
は、偶数アドレスにあるデータ（奇斂アドレスにあるデ
ータではなく）を計算で使用するように指定するために
使用できる。
命令レジスタ選択（１）：このビットはｗｃｓにあるマ
イクロ命令フィールドでなく命令レジスタ（後述）を使
用させて、浮動小数点ＡＬＵと乗算機構の動作を制御す
るものである。
イクロ命令フィールドでなく命令レジスタ（後述）を使
用させて、浮動小数点ＡＬＵと乗算機構の動作を制御す
るものである。
マスク・エラー（１）：このビットはＦＰエラー条件（
ＦＰマイクロコードによって判断される）が制御プロセ
ッサ・モジュール１１０のシーケンサに割込みを引き起
すのを禁止する。禁止されても、ＦＰエラー状況は通常
条件コード選択プロシージャでテストすることが可能で
ある。
ＦＰマイクロコードによって判断される）が制御プロセ
ッサ・モジュール１１０のシーケンサに割込みを引き起
すのを禁止する。禁止されても、ＦＰエラー状況は通常
条件コード選択プロシージャでテストすることが可能で
ある。
スタック位！ （２） 、診断および状態格納と復元が
行なわれるときは、ポスト・コンピュータはＦＰのサブ
ルーチン・スタックにアクセスする必要がある。スタッ
クへのアクセスか可能であるときは、このフィールドか
どのスタック項目を読み取るかを選択するために使用さ
れる。アクセスされるスタック項目はスタック・ポイン
タが指している位置を基準にしたものであることに注意
されたい。
行なわれるときは、ポスト・コンピュータはＦＰのサブ
ルーチン・スタックにアクセスする必要がある。スタッ
クへのアクセスか可能であるときは、このフィールドか
どのスタック項目を読み取るかを選択するために使用さ
れる。アクセスされるスタック項目はスタック・ポイン
タが指している位置を基準にしたものであることに注意
されたい。
ＦＰ制御レジスタ、ＦＰ制御レジスタは並列マイクロコ
ート・ロート制御、割込みマスキング、クロック制御お
よびマイクロアドレス選択フィールドを一ケ所に収集す
る。
ート・ロート制御、割込みマスキング、クロック制御お
よびマイクロアドレス選択フィールドを一ケ所に収集す
る。
クロック制御（２）・このフィールドを使用すると、制
御プロセッサ・モジュール１１０はＦＰのクロックを制
御することができる。ＦＰクロックは動作させたままに
することも、停止させることも可能である。クロック制
御フィールドにある追加ビットは、ＦＰマイクロコード
・クロックが制御プロセッサ・モジュール１１０のマイ
クロコード・クロックを使用して、ＦＰを制御プロセッ
サ・モジュール１１０と同期して稼動させることを選択
するために使用されていたものである。
御プロセッサ・モジュール１１０はＦＰのクロックを制
御することができる。ＦＰクロックは動作させたままに
することも、停止させることも可能である。クロック制
御フィールドにある追加ビットは、ＦＰマイクロコード
・クロックが制御プロセッサ・モジュール１１０のマイ
クロコード・クロックを使用して、ＦＰを制御プロセッ
サ・モジュール１１０と同期して稼動させることを選択
するために使用されていたものである。
ＦＰマイクロコート・アドレス・ソース（２）このフィ
ールドにより、制御フロセッサ・モジュール１１０はＦ
Ｐに使用させるマイクロコート・アｌ〜レスを次のうち
の１つにすることを選択できる。
ールドにより、制御フロセッサ・モジュール１１０はＦ
Ｐに使用させるマイクロコート・アｌ〜レスを次のうち
の１つにすることを選択できる。
ＦＰシーケンサ出力 これはＦＰかマイクロコートを実
行させると幹の通常のマイクロアドレス・ソスである。
行させると幹の通常のマイクロアドレス・ソスである。
開始アドレス・レジスタ これは並列マイクロコード・
ロード時に開始アドレス・レジスタを選択する。（ＣＰ
モジュール１１０またはホストがＦＰモジュール１１０
にマイクロコートの実行を特定のアドレスから開始させ
ることを指示するとぎは、別の仕組を用いて開始アドレ
ス・レジスタが選択される。） スタック出力強制・これは、診断とマイクロコト・デバ
ッグ時にサブルーチン・スタックへのアクセス権を得る
ために制御プロセッサ・モジュール１１０によってイ史
用される。
ロード時に開始アドレス・レジスタを選択する。（ＣＰ
モジュール１１０またはホストがＦＰモジュール１１０
にマイクロコートの実行を特定のアドレスから開始させ
ることを指示するとぎは、別の仕組を用いて開始アドレ
ス・レジスタが選択される。） スタック出力強制・これは、診断とマイクロコト・デバ
ッグ時にサブルーチン・スタックへのアクセス権を得る
ために制御プロセッサ・モジュール１１０によってイ史
用される。
割込みマスク これらの４ビツトは、ＦＰでどの事象か
起きたとき、「Ｐに割込みを引き起すかを制御プロセッ
サ・モジュール１１０に選択させるものである。これら
の事象には、中断点、ＣＰＷＡＩＴＦＰＷ八ＩＴ、レジ
スタへファイル交換、ＦＰエラーがある。割込みか引き
起されると、対応するマスク・ビットは一時的にクリア
されて、割込み要求がリセットされる。
起きたとき、「Ｐに割込みを引き起すかを制御プロセッ
サ・モジュール１１０に選択させるものである。これら
の事象には、中断点、ＣＰＷＡＩＴＦＰＷ八ＩＴ、レジ
スタへファイル交換、ＦＰエラーがある。割込みか引き
起されると、対応するマスク・ビットは一時的にクリア
されて、割込み要求がリセットされる。
並列マイクロコート・ロート制御（５）このフィールド
には、ＷＣ５書込みイネーブル、ＷＣ５出カイネーブル
、診断シフト・レジスタ・モート、および信号中のクロ
ックと直列データを制御する個別ビットがある。並列マ
イクロコート・ロートは以下で詳しく説明するように、
制御プロセッサ・モジュール１１０によって制御される
。
には、ＷＣ５書込みイネーブル、ＷＣ５出カイネーブル
、診断シフト・レジスタ・モート、および信号中のクロ
ックと直列データを制御する個別ビットがある。並列マ
イクロコート・ロートは以下で詳しく説明するように、
制御プロセッサ・モジュール１１０によって制御される
。
浮動小数点直列アクセス・ループ（３）：浮動小数点Ａ
ＬＬＩと乗算機構を通して稼動する直列ループは両チッ
プの内部状態をアクセスしたり、ある種の新しい状態情
報をロートしたりするとき使用できるものである。内部
レジスタとフラグはすべてこの方法でアクセスができる
。この直列ループを制御１−るために、制御プロセッサ
、モジコール＋１０は直列モート、直列データーイン、
直列クロックの３つの制御信号をもっている。直列クロ
ックはこのレジスタ・ヒツトから直接に駆動されるので
、必要とする立上がり縁と立下がり縁を発生ずるために
は制御プロセッサ モジュール１１０に切り替えさせる
必要かある。
ＬＬＩと乗算機構を通して稼動する直列ループは両チッ
プの内部状態をアクセスしたり、ある種の新しい状態情
報をロートしたりするとき使用できるものである。内部
レジスタとフラグはすべてこの方法でアクセスができる
。この直列ループを制御１−るために、制御プロセッサ
、モジコール＋１０は直列モート、直列データーイン、
直列クロックの３つの制御信号をもっている。直列クロ
ックはこのレジスタ・ヒツトから直接に駆動されるので
、必要とする立上がり縁と立下がり縁を発生ずるために
は制御プロセッサ モジュール１１０に切り替えさせる
必要かある。
開始アドレス・レジスタ、制御プロセッサ・モジュール
１１０は、ジャンプ開始アドレス・マイクロコート・ビ
ットが使用されるときＦＰにその実行を開始させようと
するマイクロコート・ルーチンのアドレスを開始アドレ
ス・レジスタにロートする。このレジスタは並列マイク
ロコートの実行時にロードすべきＷＣ５記憶位置のアド
レスを保持するためにも使用される。
１１０は、ジャンプ開始アドレス・マイクロコート・ビ
ットが使用されるときＦＰにその実行を開始させようと
するマイクロコート・ルーチンのアドレスを開始アドレ
ス・レジスタにロートする。このレジスタは並列マイク
ロコートの実行時にロードすべきＷＣ５記憶位置のアド
レスを保持するためにも使用される。
命令レジスタ（８ビツト） 制御プロセッサ・モジュー
ル１１０はＷＯ２から取り出した浮動小数点ＡＬＵと乗
算機構の命令を無視して、独自の命令を代用することか
できる。命令レジスタ４５１０ （第４５図に図示）は
この命令を保持する。これの利点は制御プロセッサ・モ
ジュール１１０か必要とする特定タイプのｔｌ算に合わ
せてン几用マイクロコートルーヂンをカストマイズでき
るので、非常によく似たアルゴリズムで使用されるＷＣ
Ｓスペース量を大幅に節減できることである。
ル１１０はＷＯ２から取り出した浮動小数点ＡＬＵと乗
算機構の命令を無視して、独自の命令を代用することか
できる。命令レジスタ４５１０ （第４５図に図示）は
この命令を保持する。これの利点は制御プロセッサ・モ
ジュール１１０か必要とする特定タイプのｔｌ算に合わ
せてン几用マイクロコートルーヂンをカストマイズでき
るので、非常によく似たアルゴリズムで使用されるＷＣ
Ｓスペース量を大幅に節減できることである。
状況レジスタ（ソースのみ）、これはＦＰモジュルにあ
るある種の内部情報をアクセスするために診断とマイク
ロコート・デバッグでのみ使用される。アクセスできる
状況には、転送時に使用されるレジスタ・ファイル・ア
ドレスと保持レジスタ開始アドレスおよび問題状況があ
る。
るある種の内部情報をアクセスするために診断とマイク
ロコート・デバッグでのみ使用される。アクセスできる
状況には、転送時に使用されるレジスタ・ファイル・ア
ドレスと保持レジスタ開始アドレスおよび問題状況があ
る。
マイクロコード語の形式
ＦＰマイクロコード形式の主要フィールドは第４Ｄ図に
その概要が示されている。マイクロコード語の詳しい定
義は下達する。＊印の付いた項目はＷＯ５４７０から直
接に取り出されるので、これらが制御する装置の内部バ
イブライン・レジスタを使用する。フィールド別のビッ
ト数はかっこ内に示されている。
その概要が示されている。マイクロコード語の詳しい定
義は下達する。＊印の付いた項目はＷＯ５４７０から直
接に取り出されるので、これらが制御する装置の内部バ
イブライン・レジスタを使用する。フィールド別のビッ
ト数はかっこ内に示されている。
真アドレス（＋４）： このフィールドは通常の順次プ
ログラム実行時（例 命令継続）にジャンプする次のア
ドレス、条件付きテストが真であるとぎジャンプするア
ドレス、およびジャンプ・サブルチン命令のサブルーチ
ン・アドレスを収容している。
ログラム実行時（例 命令継続）にジャンプする次のア
ドレス、条件付きテストが真であるとぎジャンプするア
ドレス、およびジャンプ・サブルチン命令のサブルーチ
ン・アドレスを収容している。
偽アドレス（９）÷ このフィールドは条件付きテスト
が偽であるとぎジャンプする次のアドレスとジャンプ・
サブルーチン命令のサブルーチン・アドレスを収容して
いる。
が偽であるとぎジャンプする次のアドレスとジャンプ・
サブルーチン命令のサブルーチン・アドレスを収容して
いる。
読取りアドレスＸ （９戸−このフィールドはデータが
”Ｘ”ポートから読み取られたり、そのポート上に送出
されるレジスタ・ファイル内のアドレスを指定する９ビ
ツトを保持している。物理アドレスは９ビツトのうちの
７ビツトに入れられ、他の２ビツトはアドレスをどのよ
うに修飾するかを選択する。オプションには、修飾なし
く物理）とソフト２重バッフ７リング（論理とプレビュ
ー）がある。
”Ｘ”ポートから読み取られたり、そのポート上に送出
されるレジスタ・ファイル内のアドレスを指定する９ビ
ツトを保持している。物理アドレスは９ビツトのうちの
７ビツトに入れられ、他の２ビツトはアドレスをどのよ
うに修飾するかを選択する。オプションには、修飾なし
く物理）とソフト２重バッフ７リング（論理とプレビュ
ー）がある。
読取りアドレスＹ（９）＊：このフィールドはデータが
”Ｙ”ポートから読み取られたり、そのポート上に送出
されたりするレジスタ・ファイル内のアドレスを指定す
る９ヒントを保持している。物理アドレスは９ヒツトの
うちの７ビツトに入れられ、他の２ビツトはアドレスを
どのように修飾するかを選択する。オプションには、修
飾なしく物理）とソフト２重バッファリング（論理とプ
レビュー）がある。
”Ｙ”ポートから読み取られたり、そのポート上に送出
されたりするレジスタ・ファイル内のアドレスを指定す
る９ヒントを保持している。物理アドレスは９ヒツトの
うちの７ビツトに入れられ、他の２ビツトはアドレスを
どのように修飾するかを選択する。オプションには、修
飾なしく物理）とソフト２重バッファリング（論理とプ
レビュー）がある。
書込みアドレス（８）、このフィールドはデータが書ぎ
込まれるレジスタ・ファイル内のアドレスを指定する８
ビツトを保持している。物理アドレスは８ビツトのうち
の６ビツトに入れられ、他の２ビツトはアドレスをどの
ように修飾するかを選択する。オプションには、修飾な
しく物理）、ソフト２重バッファリング（論理）、ソフ
ト２重バッファリング（プレビュー）がある。このアド
レスは偶数アドレスに１つ、奇数アドレスに１つの対の
レジスタを選択する。レジスタの書込みは２個の別々の
書込みイネーブル・ビットによって制御される。（この
機能を使用すると、上述したように、同じ結果をレジス
タ・ファイルの偶数側と奇数例の両方に入れておくこと
ができる。）このアドレスは同しデータをレジスタ・フ
ァイルに入れるために使用される「ループバック」書込
みホトでも使用される。
込まれるレジスタ・ファイル内のアドレスを指定する８
ビツトを保持している。物理アドレスは８ビツトのうち
の６ビツトに入れられ、他の２ビツトはアドレスをどの
ように修飾するかを選択する。オプションには、修飾な
しく物理）、ソフト２重バッファリング（論理）、ソフ
ト２重バッファリング（プレビュー）がある。このアド
レスは偶数アドレスに１つ、奇数アドレスに１つの対の
レジスタを選択する。レジスタの書込みは２個の別々の
書込みイネーブル・ビットによって制御される。（この
機能を使用すると、上述したように、同じ結果をレジス
タ・ファイルの偶数側と奇数例の両方に入れておくこと
ができる。）このアドレスは同しデータをレジスタ・フ
ァイルに入れるために使用される「ループバック」書込
みホトでも使用される。
偶数書込みイネーブル（１）このビットが活動している
とき、データは偶数レジスタ・ファイル。
とき、データは偶数レジスタ・ファイル。
アドレスに書き込まれる。
奇数書込みイネーブル（１）・このビットが活動してい
るとき、データは奇数レジスタ・ファイル・アドレスに
書き込まれる。
るとき、データは奇数レジスタ・ファイル・アドレスに
書き込まれる。
浮動小数点演算（８）＊・これは実行したい浮動小数点
または整数演算を指定し、ＦＭＩ’Ｙ ４４０とＦＡＬ
Ｕ４５０の両方で共用される。使用される特定部分別の
命令セットと命令コードの詳細はメーカのデータ資料に
記載されている。
または整数演算を指定し、ＦＭＩ’Ｙ ４４０とＦＡＬ
Ｕ４５０の両方で共用される。使用される特定部分別の
命令セットと命令コードの詳細はメーカのデータ資料に
記載されている。
ＦＭＰＹイネーブル制御（４）・このフィールドはデー
タの内部多重化と、人出力レジスタのローディング、つ
まり、Ｘポート・マルチプレクサ制御（”Ｘ”ポートは
最初のオペランド・バス４３１に結ばれたポートである
）、イネーブルＸポート・しシスターデータ・ロート、
イネーブルＹポート・レジスタ・データーロード（”Ｙ
”ポートは第２のオペランド・バス４３２に結ばれたポ
ートである）、イネーブルＺレジスタ・ロートじｚ”ホ
トは結実用バス４３３に結ばれたポートである）を制御
する。
タの内部多重化と、人出力レジスタのローディング、つ
まり、Ｘポート・マルチプレクサ制御（”Ｘ”ポートは
最初のオペランド・バス４３１に結ばれたポートである
）、イネーブルＸポート・しシスターデータ・ロート、
イネーブルＹポート・レジスタ・データーロード（”Ｙ
”ポートは第２のオペランド・バス４３２に結ばれたポ
ートである）、イネーブルＺレジスタ・ロートじｚ”ホ
トは結実用バス４３３に結ばれたポートである）を制御
する。
ＦＡＬ［＋ ４５０イネーブル制御（５）：このフィー
ルドはデータの内部多重化と入出力レジスタのローディ
ング、つまり、Ｘポート・マルチプレクサ制御、Ｘポー
ト・マルチプレクサ制御、イネーブルＸホト・レジスタ
・データ・ロード、イネーブルＹポート・レジスタ・デ
ータ・ロード、イネーブルＺレジスタ・ロードを制御す
る。
ルドはデータの内部多重化と入出力レジスタのローディ
ング、つまり、Ｘポート・マルチプレクサ制御、Ｘポー
ト・マルチプレクサ制御、イネーブルＸホト・レジスタ
・データ・ロード、イネーブルＹポート・レジスタ・デ
ータ・ロード、イネーブルＺレジスタ・ロードを制御す
る。
サイクル長さ（４）：命令のサイクル長さを定義する。
これらは２８ｎｓから９８ｎｓの範囲であり、７ｎｓ刻
みで定義できる。
みで定義できる。
（以下余白）
「〜ＩＰＹまたはＦ Ａ Ｌ Ｌｌ状況選択（１）＊：
ＦＭＰＹ４４０またはＦＡＬｔ１４５０のとちらかを
選択して状況ハスを駆動する。
ＦＭＰＹ４４０またはＦＡＬｔ１４５０のとちらかを
選択して状況ハスを駆動する。
条件コート選択（５）テストずへき条件を次の中から１
つ選択する。つまり、真強制（省略時の条件） 、 Ｆ
ＰＷＡＩＴ、桁上げ（ＦＡＬＵ）、ゼロによる割り算（
ＦＭＰＹ）、問題状況（ゼロによる割り算）、問題状況
活動、ＣＰオプション・ビット、Ｘデータ有効、Ｙデー
タ有効、最後に転送されたデータのアドレス（つまり、
偶数か奇数）、マイクロコード・ループ、ゼロ、否定、
割込みフラグ、数字でない（Ｎ＋ｕ＋）Ｊ、め、問題の
オーバフロー、問題のアンダフロー、問題の不正確、問
題の無効演算、問題の非正規化。これらのうち最後の１
０個はＦＭＰＹ４４０またはＦＡＬＵ４５０から取り出
すことが可能である。
つ選択する。つまり、真強制（省略時の条件） 、 Ｆ
ＰＷＡＩＴ、桁上げ（ＦＡＬＵ）、ゼロによる割り算（
ＦＭＰＹ）、問題状況（ゼロによる割り算）、問題状況
活動、ＣＰオプション・ビット、Ｘデータ有効、Ｙデー
タ有効、最後に転送されたデータのアドレス（つまり、
偶数か奇数）、マイクロコード・ループ、ゼロ、否定、
割込みフラグ、数字でない（Ｎ＋ｕ＋）Ｊ、め、問題の
オーバフロー、問題のアンダフロー、問題の不正確、問
題の無効演算、問題の非正規化。これらのうち最後の１
０個はＦＭＰＹ４４０またはＦＡＬＵ４５０から取り出
すことが可能である。
中断ａ（１）：この命令に中断点が設定されていること
を示すために設定される。
を示すために設定される。
ＦＰＤＯＮＥ設定（１） ：ＦＰＤＯＮＥ状況フラグが
制御プロセッサ・モジュール１１０インタフエースで設
定されると、計算が完了したことが制御プロセッサ・モ
ジュール１１０に通知される。
制御プロセッサ・モジュール１１０インタフエースで設
定されると、計算が完了したことが制御プロセッサ・モ
ジュール１１０に通知される。
スワップ（１） レジスターファイル内のラフ８２重
ハソファを交換することを要求する。この交換は、制御
プロセッサ・モジュール１１０と浮動小数点プロセッサ
・モジュール＋３０か共にスワップを要求するまでは行
なわれない。
ハソファを交換することを要求する。この交換は、制御
プロセッサ・モジュール１１０と浮動小数点プロセッサ
・モジュール＋３０か共にスワップを要求するまでは行
なわれない。
スクラッチバット制御（３）：このフィールドはスクラ
ッチバットとそのアドレス・カウンタの動作を制御する
。１つのビットはスクラッチバット・メモリの書込みイ
ネーブルであり、他の２ビツトはアドレス・カウンタ操
作をロート、増分、減分、保留の中から選択する。
ッチバットとそのアドレス・カウンタの動作を制御する
。１つのビットはスクラッチバット・メモリの書込みイ
ネーブルであり、他の２ビツトはアドレス・カウンタ操
作をロート、増分、減分、保留の中から選択する。
結実用バス出力選択（２）このフィールドは結実用バス
４３３を駆動するソースを選択する。ソースとなり得る
ものには、ＦＡＬＵ、ＦＭＰＹ ４４０、スクラッチパ
ッド・メモリ・データ、スクラッチパッド・メモリ・ア
ドレスがある。
４３３を駆動するソースを選択する。ソースとなり得る
ものには、ＦＡＬＵ、ＦＭＰＹ ４４０、スクラッチパ
ッド・メモリ・データ、スクラッチパッド・メモリ・ア
ドレスがある。
スタック制御（２）：このスタック制御フィールドは戻
りアドレスがブツシュ、ポツプまたは保留されるように
サブルーチン・スタック・ロジックを３０ ・６ 制御する。
りアドレスがブツシュ、ポツプまたは保留されるように
サブルーチン・スタック・ロジックを３０ ・６ 制御する。
ループバック書込みイネーブル（１）、このピッ１〜は
ループバック・ポート４３０Ｅを通してレジスタ・ファ
イル４３０て書込みサイクルをイネーブルする。これに
より、最初のオペランド・バスにあるデータが書込みポ
ート４３０Ｄで指定されているアドレスに複写される。
ループバック・ポート４３０Ｅを通してレジスタ・ファ
イル４３０て書込みサイクルをイネーブルする。これに
より、最初のオペランド・バスにあるデータが書込みポ
ート４３０Ｄで指定されているアドレスに複写される。
奇数と偶数の書込みイネーブルはレジスタ・ファイル４
３０のどちらのバンクにデータを書き込むか、あるいは
それを両方に書き込むかどうかを選択する。
３０のどちらのバンクにデータを書き込むか、あるいは
それを両方に書き込むかどうかを選択する。
問題状況制御（２）：このフィールドはこのサイクルで
生成された状況を問題状況に組み入れるか、問題状況を
クリアするか、保留するかを選択する。
生成された状況を問題状況に組み入れるか、問題状況を
クリアするか、保留するかを選択する。
倍精度データ転送（２）：これらの２ビツトはＦＡＬＩ
Ｉ４５０ とＦＭＰＹ ４４０内のＸとＹレジスタに送
り込まれるデータの多重化とＺポートから送り出される
倍精度結果の多重化を制御する。
Ｉ４５０ とＦＭＰＹ ４４０内のＸとＹレジスタに送
り込まれるデータの多重化とＺポートから送り出される
倍精度結果の多重化を制御する。
旧Ａ６の使用：このビットはすべてのポートのレジスタ
・ファイルに対する最上位アドレス・ピッ１〜か隣接サ
イクルの間開しままであるときマイクロコート・アセン
ブラによってセノ］・される。これはこのような場合の
サイクル時間を短縮するために使用される。
・ファイルに対する最上位アドレス・ピッ１〜か隣接サ
イクルの間開しままであるときマイクロコート・アセン
ブラによってセノ］・される。これはこのような場合の
サイクル時間を短縮するために使用される。
プログラム流れの例
以下は疑似コートで書かれた簡単なプログラム例である
。この例は、新規な機能がどのように実行効率を向上さ
せるかを示したものである。
。この例は、新規な機能がどのように実行効率を向上さ
せるかを示したものである。
この例の動作図は第４２図に示されている。この例で注
意すべきことは次の通りである。
意すべきことは次の通りである。
大かっこで囲んでまとめて示されている命令は並列に実
行されるものである。
行されるものである。
通常、乗算はルーチンを通るバスごとに行なわれる。し
かし、これはルーチンを簡略化するために４つに減らさ
れている。
かし、これはルーチンを簡略化するために４つに減らさ
れている。
２重バッファリングはマイクロコードから見えない。
実行される計算式はＣ［ｎｌ −Ａ［ｎｌ＊Ｂ［ｎｌで
ある。
ある。
ただし、ｎは０．、．３の範囲であり、８個のオペラン
ドと４個の結果はレジスタ・ファイル内の固有アドレス
におかれる。これらの参照の１つにある° （初期値）
は対応する要素の反対の要素、つまり、バッファが交換
される前に２重バッファの反対側にある要素を示す。
ドと４個の結果はレジスタ・ファイル内の固有アドレス
におかれる。これらの参照の１つにある° （初期値）
は対応する要素の反対の要素、つまり、バッファが交換
される前に２重バッファの反対側にある要素を示す。
乗算ルーチンは別表に示す通りである。
（以下余白）
葛１１ 表
ＭＵＩＪ： ［Ｒａａｄ Ａ［１］ ａｎｄ Ｂ［１１
ｃｒｏｍ ｒｅｇｉｓｔｅｒ ｆｉｌｅ。
ｃｒｏｍ ｒｅｇｉｓｔｅｒ ｆｉｌｅ。
ＤＯ° ｒｅｓｕｌｔ ＝ ’ＭＵＬ４
： （Ｒｅａｄ Ａｊ２］ ａｎｄ Ｂ［２１ｆｒｏｍ
ｒｅｇｉｓｔｅｒ ｆｕｅ。
： （Ｒｅａｄ Ａｊ２］ ａｎｄ Ｂ［２１ｆｒｏｍ
ｒｅｇｉｓｔｅｒ ｆｕｅ。
Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｓｕｌｔ Ｒ［
１１＝ Ａｊｌｌ ” Ｂ［１１゜Ｗｒｉｔｅ ｄｕｅ
ｏｆ ｒｅｓｕｌｔ １ｎｔｏ ’
ｆｉｌｅ ａｔ（Ｒｅａｄ Ａ［１３１ａｎｄ Ｂ［３
］ ｆｒｏｍ ｒｅｇｉｇｔｅｒ ｆｉｌｅ。
１１＝ Ａｊｌｌ ” Ｂ［１１゜Ｗｒｉｔｅ ｄｕｅ
ｏｆ ｒｅｓｕｌｔ １ｎｔｏ ’
ｆｉｌｅ ａｔ（Ｒｅａｄ Ａ［１３１ａｎｄ Ｂ［３
］ ｆｒｏｍ ｒｅｇｉｇｔｅｒ ｆｉｌｅ。
Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｓｕｌｔ Ｒ［
２］ −Ａｊ２］ ” Ｂ［２］。
２］ −Ａｊ２］ ” Ｂ［２］。
Ｗｒｉｔｅ ｖａｌｕｅ ｏｆ ｒｅｓｕｌｔ Ｒ［ｌ
］ １ｎｔｏ ｒｅｇｉｇｔｅｒ ｆｉｌｅ ａｔ Ｑ
ｌｌ。
］ １ｎｔｏ ｒｅｇｉｇｔｅｒ ｆｉｌｅ ａｔ Ｑ
ｌｌ。
Ｔｅ５ｔＦＰＷＡｒｒｆｆｔｒｕｅ’ ｔｏ
ｅｌｓｅ（Ｄｏ ａｍ−１−−１頃３１− Ａ［
ｉｌｌ ” Ｂ［礼Ｗｒｉｔｅ ｖａｌｕｅ ｃｆ ｒ
ｅｓｕｌｔ Ｒ［２］ １ｎｔｏ ｒｅｇｉｓｔｅｒ
ｆｉｌｅ ａｔα２】Ｍｔｒｕｅ’ ｔｏ
ｅｌｓｅ ’（Ｗｒｉｔｅ ｖｄｕｅ ｏｒ
ｒｅＩＩＩＪｌｔ Ｒ［３１ｉｌｌ−ｄｅ ａｔ Ｑ３
］Ｓｅｔ Ｆ？ＩＸハｒＢ ａｎｄ ｓｗａｐ ｂｕｆ
ｆｅｒｓＴｅｓｔ ＦＰＷＡｒｒ ｆｌａ＆ｉｆ ｔｒ
ｕｅ ｊｕｍｐ ｔｏ ＭＵＬ２ ｅｌｓｅ ｊ＋ｎｎ
ｐ鋤 罰址（−に［０］ ａｎｄ Ｂ’［Ｏ］ ｆｒｏｍ ｒ
ｅｇｉｓｔｅｒ ｆｉｌｅ。
ｅｌｓｅ（Ｄｏ ａｍ−１−−１頃３１− Ａ［
ｉｌｌ ” Ｂ［礼Ｗｒｉｔｅ ｖａｌｕｅ ｃｆ ｒ
ｅｓｕｌｔ Ｒ［２］ １ｎｔｏ ｒｅｇｉｓｔｅｒ
ｆｉｌｅ ａｔα２】Ｍｔｒｕｅ’ ｔｏ
ｅｌｓｅ ’（Ｗｒｉｔｅ ｖｄｕｅ ｏｒ
ｒｅＩＩＩＪｌｔ Ｒ［３１ｉｌｌ−ｄｅ ａｔ Ｑ３
］Ｓｅｔ Ｆ？ＩＸハｒＢ ａｎｄ ｓｗａｐ ｂｕｆ
ｆｅｒｓＴｅｓｔ ＦＰＷＡｒｒ ｆｌａ＆ｉｆ ｔｒ
ｕｅ ｊｕｍｐ ｔｏ ＭＵＬ２ ｅｌｓｅ ｊ＋ｎｎ
ｐ鋤 罰址（−に［０］ ａｎｄ Ｂ’［Ｏ］ ｆｒｏｍ ｒ
ｅｇｉｓｔｅｒ ｆｉｌｅ。
Ｄｏ ｃｓｋｓＡｓｋｎ、 ｒｅｓｕｌｔ Ｒ［ｉｌｌ
−Ａ［３］ ” １３［３］。
−Ａ［３］ ” １３［３］。
Ｗｒ＆ｖａｌｕｅａｒｒｅｓｕｌｔ ”
ａｔ（−に［１３ａｎｄ Ｂ’［１］ ｆｒｏｍ−麹
−Ｄｏｃｓｌｃ＊ムｔＪｏａ、 ｒｅｓｕｌｔ Ｒ’［
０］ −Ａ’［０］ ” Ｂ’［０］。
ａｔ（−に［１３ａｎｄ Ｂ’［１］ ｆｒｏｍ−麹
−Ｄｏｃｓｌｃ＊ムｔＪｏａ、 ｒｅｓｕｌｔ Ｒ’［
０］ −Ａ’［０］ ” Ｂ’［０］。
Ｗｒｉｔｅ ｖａｌｕｅ ｏｆ ｒｅａｄｔ Ｒ［３］
１ｎｔｏ ｒｅｇｉｇｔｅｒ ｍｅ ａｔ Ｃ［１１
］シｔ ＦＰＤＯＮＥ ａｎｄ ａｍｐ ｂｕｆｆｅｒ
ｓ。
１ｎｔｏ ｒｅｇｉｇｔｅｒ ｍｅ ａｔ Ｃ［１１
］シｔ ＦＰＤＯＮＥ ａｎｄ ａｍｐ ｂｕｆｆｅｒ
ｓ。
鋤
ＭＵＩＪ： （Ｒｅａｄに［０１ａｎｔｉ Ｂ’［Ｏ］
ｆｒｏｍ ｒｅｇｉｓｔｅｒ ｆｉｌｅ。
ｆｒｏｍ ｒｅｇｉｓｔｅｒ ｆｉｌｅ。
Ｗｒｉｔｅ ｖａｌｕｅ ｏ（ｒｅａ＋１ｔ Ｒ［３］
１ｎｔｏ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｔ Ｑ３
１８ｅｔＦ？ＤＯＮＥａｎｄ ｓｗａｐ ｂｕｆｆｅｒ
ｓ。
１ｎｔｏ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｔ Ｑ３
１８ｅｔＦ？ＤＯＮＥａｎｄ ｓｗａｐ ｂｕｆｆｅｒ
ｓ。
鋤
３１０ Ａ
「ｅベクトル乗算ルーチン（疑似コート）このル−チン
について注目すべき声がいくつかある。
について注目すべき声がいくつかある。
このルーチンはすべてのサイクルてＦＰＩＩが使用中で
あることを保つように最適化されている（ただし、その
ためのデータがあることが条件）。もっと単純で効率が
劣る版には、命令ＭＩＩＬ５とそれ以上が備わっていな
い。
あることを保つように最適化されている（ただし、その
ためのデータがあることが条件）。もっと単純で効率が
劣る版には、命令ＭＩＩＬ５とそれ以上が備わっていな
い。
８対の数を乗算するようにこれを拡張するために、ＭＵ
Ｌ４にある命令はレジスタ・アドレスが変わるたびに４
回繰り返される。
Ｌ４にある命令はレジスタ・アドレスが変わるたびに４
回繰り返される。
すべてのサイクルでＦＰｕを動作状態に保つためには、
交換を行なわないで２重バッファの反対側からデータを
アクセスする必要がある。これは命令ＭＵＬ５とそれ以
上で使用される。
交換を行なわないで２重バッファの反対側からデータを
アクセスする必要がある。これは命令ＭＵＬ５とそれ以
上で使用される。
次の組のデータが用意されている限り（つまり、ＦＰＷ
ＡＩＴが偽である）、制御プロセッサ・モジュール１１
０と同期をとる時間の無駄がない。
ＡＩＴが偽である）、制御プロセッサ・モジュール１１
０と同期をとる時間の無駄がない。
デバッグ・ハードウェア
浮動小数点プロセッサ・モジュール１３０上のデ３＋Ｏ
Ｂ バッグ・八−トウエアは制御プロセッサ・モジュル１１
０やブタ転送プロセッサ・モジュール１２０に含まれる
ものよりも機能に制約があるが、これはそこで実行され
るマイクロコードが非常に単純化されているからである
。
Ｂ バッグ・八−トウエアは制御プロセッサ・モジュル１１
０やブタ転送プロセッサ・モジュール１２０に含まれる
ものよりも機能に制約があるが、これはそこで実行され
るマイクロコードが非常に単純化されているからである
。
レジスタ・ファイルへのアクセスは局所転送バス４２２
を通して行なわれるので、モニタ・マイクロコードによ
って読み書きができるようになっている。ＦＭＰＹ ４
４０とＦＡＬ［＋ ４５０は直列走査ロジックが組み込
まれているので、このロジックによって内部バイブライ
ン・レジスタと状況／モード・レジスタがアクセスでき
る。次のマイクロコード・アドレスは開始アドレス・レ
ジスタ４７９をアクセスすることによって制御プロセッ
サ・モジュール１１０がアクセスできる。
を通して行なわれるので、モニタ・マイクロコードによ
って読み書きができるようになっている。ＦＭＰＹ ４
４０とＦＡＬ［＋ ４５０は直列走査ロジックが組み込
まれているので、このロジックによって内部バイブライ
ン・レジスタと状況／モード・レジスタがアクセスでき
る。次のマイクロコード・アドレスは開始アドレス・レ
ジスタ４７９をアクセスすることによって制御プロセッ
サ・モジュール１１０がアクセスできる。
中断点ロジックはマイクロコード語の中のあるビットを
使用して、中断点を定義する。中断点ビットが設定され
た命令が現れると、クロック発生機構は中止され、制御
プロセッサ・モジュール１１０のインタフェースにある
中断点状況信号がセソトされる。中断点からＭ続するた
めに、制御プロセッサ・モジュールｌｌＯはクロック発
生機構に送り込まれた中断点入力をクリアする。中断点
直後に十分な内部状態が格納されると、制御プロセッサ
ーモジュール１１０はある浮動小数点プロセッサ・モジ
ュール１３’Ｏのマイクロコートの実行を開始しく開始
アドレス・レジスタの仕組を通して）直接アクセス状況
とスクラッチパッド・メモリをアクセスする。
使用して、中断点を定義する。中断点ビットが設定され
た命令が現れると、クロック発生機構は中止され、制御
プロセッサ・モジュール１１０のインタフェースにある
中断点状況信号がセソトされる。中断点からＭ続するた
めに、制御プロセッサ・モジュールｌｌＯはクロック発
生機構に送り込まれた中断点入力をクリアする。中断点
直後に十分な内部状態が格納されると、制御プロセッサ
ーモジュール１１０はある浮動小数点プロセッサ・モジ
ュール１３’Ｏのマイクロコートの実行を開始しく開始
アドレス・レジスタの仕組を通して）直接アクセス状況
とスクラッチパッド・メモリをアクセスする。
マイクロコードは、１ステツプ進めるルーチン内のすべ
ての命令で中断点ビットをセットすることによってのみ
１ステツプ進めることができる。
ての命令で中断点ビットをセットすることによってのみ
１ステツプ進めることができる。
デバッグ機能をサポートするもう１つの特徴は、サブル
ーチン□・スタックを読み取ることかできることである
。
ーチン□・スタックを読み取ることかできることである
。
（以下余白）
アプリゲージコン向きプロセッサ・モジュール第９八図
はアプリケーション向き数値処理モシュル１３０°を備
えた数値高速化サブシステムの概要図である（これは「
アルゴリズム高速化機構」とも呼ばれる）。用意されて
いる強力な制御ツールを使用すると、制御プロセッサ１
１０は１つまたは２つ以上の数値処理モジュール１１０
と１つまたは２つ以上のアルゴリズム高速化機構１３０
′とを任意に組み合せた形で制御することができる。
はアプリケーション向き数値処理モシュル１３０°を備
えた数値高速化サブシステムの概要図である（これは「
アルゴリズム高速化機構」とも呼ばれる）。用意されて
いる強力な制御ツールを使用すると、制御プロセッサ１
１０は１つまたは２つ以上の数値処理モジュール１１０
と１つまたは２つ以上のアルゴリズム高速化機構１３０
′とを任意に組み合せた形で制御することができる。
汎用浮動小数点機構１３０を１つまたは２つ以上のアル
ゴリズム高速化機構１３０′と組み合せると、特に利点
が得られる。この種の結合システムでは、汎用浮動小数
点演算を必要とするいう制約から解放されて、アルゴリ
ズム高速化機構１３０゛を設計することができる。従っ
て、アルゴリズム高速化機構は必要ならば、高度にアプ
リケーション向ぎの設計にすることができる。
ゴリズム高速化機構１３０′と組み合せると、特に利点
が得られる。この種の結合システムでは、汎用浮動小数
点演算を必要とするいう制約から解放されて、アルゴリ
ズム高速化機構１３０゛を設計することができる。従っ
て、アルゴリズム高速化機構は必要ならば、高度にアプ
リケーション向ぎの設計にすることができる。
特に利点のある組合せは、複合演算子ジュールをモジュ
ール１３０″の１つとして含めることである。
ール１３０″の１つとして含めることである。
アプリケーション向きプロセンサはアプリケジョン向き
数値プロセッサであることが好ましい。しかし、アプリ
ケーション向きプロセッサは任意的に（好ましさの点て
は劣るが）、記号プロセッサ（つまり、ＬＩ５Ｐまたは
ＰＲＯＬＯＧを高効率で実行させるとき必要になる追加
のデータ通路を備えたプロセッサ）や中立ネットワーク
・マシンなどの特異なプロセッサにすることも可能であ
る。
数値プロセッサであることが好ましい。しかし、アプリ
ケーション向きプロセッサは任意的に（好ましさの点て
は劣るが）、記号プロセッサ（つまり、ＬＩ５Ｐまたは
ＰＲＯＬＯＧを高効率で実行させるとき必要になる追加
のデータ通路を備えたプロセッサ）や中立ネットワーク
・マシンなどの特異なプロセッサにすることも可能であ
る。
複数の数値プロセッサーモジュール１３０ （アルゴ
リズム高速化機構を含む）の制御について以下説明する
。
リズム高速化機構を含む）の制御について以下説明する
。
ＦＦＴ高速化モジュール
第９Ｂ図はアルゴリズム高速化機構１３０゛の１例のア
ーキテクチャが汎用浮動小数点モジュール１３０のそれ
とどのように異なるかを図式化して示したものである。
ーキテクチャが汎用浮動小数点モジュール１３０のそれ
とどのように異なるかを図式化して示したものである。
図示のモジュールは離散的積分変換操作を行なうように
特に最適化されている。例えば、このモジュールは高速
フーリエ変換（ＦＦＴ）アルゴリズムを高速に実行する
。このアルゴリズムの実行例についてり下検８」するこ
とにする。
特に最適化されている。例えば、このモジュールは高速
フーリエ変換（ＦＦＴ）アルゴリズムを高速に実行する
。このアルゴリズムの実行例についてり下検８」するこ
とにする。
第９Ｂ図の実施例では、レジスターファイル９１０はレ
ジスタ・ファイル４３０よりも高度化された多重ポート
を備えている。レジスタ・ファイル９１０は４個の読取
りポートと４個の書込みポートのほかに、キャッシュ・
バス１４４ とのインタフェースとなる広幅両方向ポー
ト９１０Ａを備えている。
ジスタ・ファイル４３０よりも高度化された多重ポート
を備えている。レジスタ・ファイル９１０は４個の読取
りポートと４個の書込みポートのほかに、キャッシュ・
バス１４４ とのインタフェースとなる広幅両方向ポー
ト９１０Ａを備えている。
読取りポート９１０Ｂとして示されている４本の線は実
際には折り返されている。実行される乗算は乱数乗算で
ないのが代表的であるが、係数（これはデータ語はどに
変化することが少ない）による乗算であるので、サイク
ルの大部分ではサイクル当たり１つだけの複合語の入力
が必要である。
際には折り返されている。実行される乗算は乱数乗算で
ないのが代表的であるが、係数（これはデータ語はどに
変化することが少ない）による乗算であるので、サイク
ルの大部分ではサイクル当たり１つだけの複合語の入力
が必要である。
（しかし、このことは最終サイクルでは該当しない。）
４つの乗算機構９２０は整数または浮動小数点機構にす
ることが可能である。これらは上述した乗算機構と同じ
にするのが最も好ましいが、勿論他の計算機構の使用も
可能である。これらの機構は新しい係数の読取り指示か
あるまで、イに、数をレジスタに保持している。
ることが可能である。これらは上述した乗算機構と同じ
にするのが最も好ましいが、勿論他の計算機構の使用も
可能である。これらの機構は新しい係数の読取り指示か
あるまで、イに、数をレジスタに保持している。
従って、４つの乗算機構９２０と加算機構９３０で完全
な複合乗算機構９１１を構成することかできる。複合乗
算機構９１１は２つの複合アドレス９１２とバイブライ
ン化されている。
な複合乗算機構９１１を構成することかできる。複合乗
算機構９１１は２つの複合アドレス９１２とバイブライ
ン化されている。
２つの複合加算機構９１２に対する入力には、複合乗算
機構９１１の出力たけてなく、遅延ブロック９４０経由
で送られてきた読取りポート９１ｏｃからのデータが含
まれる。（この遅延ブロックは任意的にレジスタ・ファ
イル９１０上のポート９１０Ｂと９１００を共用するた
めに使用することもできる。） 複合加算機構の出力は書込みポート９１００に結ばれて
いる。
機構９１１の出力たけてなく、遅延ブロック９４０経由
で送られてきた読取りポート９１ｏｃからのデータが含
まれる。（この遅延ブロックは任意的にレジスタ・ファ
イル９１０上のポート９１０Ｂと９１００を共用するた
めに使用することもできる。） 複合加算機構の出力は書込みポート９１００に結ばれて
いる。
従って、この構造によると、バタフライ計算を非常に効
率よくバイブライン化することができる。
率よくバイブライン化することができる。
データ・キャッシュ・メモリ・モジュール１４０データ
・キャッシュ・メモリは高バント（ｆ域）幅の大容量メ
モリである。記１．ａ容毒は現在ては２ＭＢであり、ハ
シ１〜幅は毎秒３２［１Ｍ１ｌである。このメモリは多
重ポートを備えているので、外部世界とのデータ転送を
浮動小数点割算と並行に行なうことかできる。割算か「
調歩」式で行なわれて、浮動小数点プロセッサ・モジュ
ール＋３０が長時間アイドルになるのを防止する。
・キャッシュ・メモリは高バント（ｆ域）幅の大容量メ
モリである。記１．ａ容毒は現在ては２ＭＢであり、ハ
シ１〜幅は毎秒３２［１Ｍ１ｌである。このメモリは多
重ポートを備えているので、外部世界とのデータ転送を
浮動小数点割算と並行に行なうことかできる。割算か「
調歩」式で行なわれて、浮動小数点プロセッサ・モジュ
ール＋３０が長時間アイドルになるのを防止する。
第５図はデータ・キャッシュ・メモリ・干ジュル１４０
の主要機能を示している。このモシュルの中心となるの
は、大きなメモリ・ブロック５１０である。本好適実施
例では、このメモリ・ブロック５１０は８個のシングル
・イン・ライン・モジュールで構成され、各々は８個の
３２にｘ８ ＳＲ八へＳを備えているので、総計２メガ
バイトのメモリになっている。しかし、当業者ならば容
易に理解されるように、このメモリ構成は高度半導体部
品の供給変化や特定アプリケーションの要求に応じて変
更することか可能である。
の主要機能を示している。このモシュルの中心となるの
は、大きなメモリ・ブロック５１０である。本好適実施
例では、このメモリ・ブロック５１０は８個のシングル
・イン・ライン・モジュールで構成され、各々は８個の
３２にｘ８ ＳＲ八へＳを備えているので、総計２メガ
バイトのメモリになっている。しかし、当業者ならば容
易に理解されるように、このメモリ構成は高度半導体部
品の供給変化や特定アプリケーションの要求に応じて変
更することか可能である。
特に、ある種のアプリケーションでは、メモリ容量を大
きくすると利点が得られる。このメモリバンク５１０て
×２５５構成を使用すると、少なくとも完全な並列アク
セスの場合には、アドレス空間の使用効率か向上する。
きくすると利点が得られる。このメモリバンク５１０て
×２５５構成を使用すると、少なくとも完全な並列アク
セスの場合には、アドレス空間の使用効率か向上する。
従って、本好適実施例では、２４ヒツト・アドレス情報
がアドレス入力５１１ にあるメモリ バンク５１０に
入力される。書込みイネーブル入力５１２は実際には８
ビット幅であるので、１つの２５６ビツト・メモリ・ブ
ロック内の個々の３２ヒツト語が書込みのために選択て
きる。これは下達するような利点が得られる。ブタ・ポ
ート５１３は２５６ビツト幅である。ブロックの機能に
は、まだモジュール１４０全体がもつような多重ポート
機能を備えていない。この多重機能を実装するためのロ
ジックとメモリ・バンク５１０をアクセスするためのロ
ジックについて、次に説明する。
がアドレス入力５１１ にあるメモリ バンク５１０に
入力される。書込みイネーブル入力５１２は実際には８
ビット幅であるので、１つの２５６ビツト・メモリ・ブ
ロック内の個々の３２ヒツト語が書込みのために選択て
きる。これは下達するような利点が得られる。ブタ・ポ
ート５１３は２５６ビツト幅である。ブロックの機能に
は、まだモジュール１４０全体がもつような多重ポート
機能を備えていない。この多重機能を実装するためのロ
ジックとメモリ・バンク５１０をアクセスするためのロ
ジックについて、次に説明する。
第５図の下方に示したのは制御プロセッサ１１０に結ば
れた３２ヒツト幅データ・バス（ＣＤバス１１２）と、
データ転送プロセッサ１２０に結ばれた３２ヒツト幅バ
ス（ＴＤババス２２）である。これらのバスの各々はま
ず保持レジスタ・バンク５６０に送り込まれる。レジス
タ・バンク５６０の各々は並列の８個の３２ヒツト幅レ
ジスタ５６１を備えている。（本好適実施例では、これ
らのレジスタ５６１の各々は実際には、書込み保持レジ
スタ５６１°か読取り保持レジスタ５６１”と並列にな
るように構成された４個の７４ＡＬＳ６５２装置を使用
して構成されている。レジスタ・セット５６０Ａ、５６
０Ｂ、４２０の構造は第４２図に詳細が示されている。
れた３２ヒツト幅データ・バス（ＣＤバス１１２）と、
データ転送プロセッサ１２０に結ばれた３２ヒツト幅バ
ス（ＴＤババス２２）である。これらのバスの各々はま
ず保持レジスタ・バンク５６０に送り込まれる。レジス
タ・バンク５６０の各々は並列の８個の３２ヒツト幅レ
ジスタ５６１を備えている。（本好適実施例では、これ
らのレジスタ５６１の各々は実際には、書込み保持レジ
スタ５６１°か読取り保持レジスタ５６１”と並列にな
るように構成された４個の７４ＡＬＳ６５２装置を使用
して構成されている。レジスタ・セット５６０Ａ、５６
０Ｂ、４２０の構造は第４２図に詳細が示されている。
メモリ・バンク５１０がアクセスされるには、アドレス
をポート５１１から得る必要がある。このアドレスはマ
ルチプレクサ５２０を通して、ＣＡババス１１（このバ
ス上には制御プロセッサから出されたアドレスが送られ
る）からか、ＴＡババス２１（このバス上にはデータ転
送プロセッサ・モジュール１２０から出されたアドレス
が送られる）から与えられる。選択入力５２１はこれら
の入力のどちらをアドレス・ポート５１１ に送るかを
選択する。
をポート５１１から得る必要がある。このアドレスはマ
ルチプレクサ５２０を通して、ＣＡババス１１（このバ
ス上には制御プロセッサから出されたアドレスが送られ
る）からか、ＴＡババス２１（このバス上にはデータ転
送プロセッサ・モジュール１２０から出されたアドレス
が送られる）から与えられる。選択入力５２１はこれら
の入力のどちらをアドレス・ポート５１１ に送るかを
選択する。
マルチプレクサ５２０に対する選択入力５２１は仲裁ロ
ジック５３０によって生成される。この単純なロジック
は、ＤＴＰがアクセスを要求し、ＣＰがアクセスを要求
していない場合だけ、ＤＩＰモジコール１２０へのアク
セスを許可する。選択信号５２１ はアドレス・マルチ
プレクサ５２０にだけてなく、書込みマスク・マルチプ
レクサ５３０とＤＴＰ転送ロジック５４０にも送られる
。
ジック５３０によって生成される。この単純なロジック
は、ＤＴＰがアクセスを要求し、ＣＰがアクセスを要求
していない場合だけ、ＤＩＰモジコール１２０へのアク
セスを許可する。選択信号５２１ はアドレス・マルチ
プレクサ５２０にだけてなく、書込みマスク・マルチプ
レクサ５３０とＤＴＰ転送ロジック５４０にも送られる
。
下述するように、書込みマスク入力５１２はＴＤババス
２２またはＣＤバス＋２２からの書込みのときに非常に
利点がある。書込みイネーブル入力５１２は分解能が８
ビツトであるので、各メモリ・ブロック５１０内の８個
の３２ビット語は、１回の完全並列書込み操作時に個別
的に書込みイネーブルさせることができる。従って、例
えば、制御プロセッサ１１０が８未満の語をメモリ・バ
ンクのある行に書き込むことを要求したときは、必要と
する語位置のレジスタ５６１に必要とするデータ値がア
ップ・ロードされる。さらに、８ビツトが書込みマスク
線５５１に送出されて、レジスタのどちらにアドレスｓ
ｏ （Ｃ＾ババス１１からの）で指定された行にある
メモリ・バンク５１０の対応する語に書き込むべきかを
示している。（上述したように、ＣババスＩｌｌからマ
ルチプレクサ５２０へのアドレス転送はＩＰＵ ３４０
の出力によって制御される。）第２５図は書込みマスク
・ロジックを別の見方で見たものである。同図において
、ＦＰ書込みマスク・ロジック２５１０、ＣＰ書込みモ
ニタ・ロジック２５２０、およびＤＴＰ書込みモニタ・
ロジック２５３０は３つの別ブロックに分割されて、マ
ルチプレクサ５３０に対する入力となっている。第２６
図は書込みモニタ・ロジック・ブロックの動作をもっと
詳しく示したものである。ロジック２６１Ｏに対する入
力には、レジスタ選択、全部書込み、００Ｍ書込み、保
留レジスタ・ロードなどがある。出力は８個のフラグ・
ビットであり、レジスタ２６２０に格納されている。
２２またはＣＤバス＋２２からの書込みのときに非常に
利点がある。書込みイネーブル入力５１２は分解能が８
ビツトであるので、各メモリ・ブロック５１０内の８個
の３２ビット語は、１回の完全並列書込み操作時に個別
的に書込みイネーブルさせることができる。従って、例
えば、制御プロセッサ１１０が８未満の語をメモリ・バ
ンクのある行に書き込むことを要求したときは、必要と
する語位置のレジスタ５６１に必要とするデータ値がア
ップ・ロードされる。さらに、８ビツトが書込みマスク
線５５１に送出されて、レジスタのどちらにアドレスｓ
ｏ （Ｃ＾ババス１１からの）で指定された行にある
メモリ・バンク５１０の対応する語に書き込むべきかを
示している。（上述したように、ＣババスＩｌｌからマ
ルチプレクサ５２０へのアドレス転送はＩＰＵ ３４０
の出力によって制御される。）第２５図は書込みマスク
・ロジックを別の見方で見たものである。同図において
、ＦＰ書込みマスク・ロジック２５１０、ＣＰ書込みモ
ニタ・ロジック２５２０、およびＤＴＰ書込みモニタ・
ロジック２５３０は３つの別ブロックに分割されて、マ
ルチプレクサ５３０に対する入力となっている。第２６
図は書込みモニタ・ロジック・ブロックの動作をもっと
詳しく示したものである。ロジック２６１Ｏに対する入
力には、レジスタ選択、全部書込み、００Ｍ書込み、保
留レジスタ・ロードなどがある。出力は８個のフラグ・
ビットであり、レジスタ２６２０に格納されている。
転送ロジック５４０はデータ転送プロセッサ１２０内の
マイクロコード命令列の一部であるマイクロコード命令
フィールド５４２によって駆動される。
マイクロコード命令列の一部であるマイクロコード命令
フィールド５４２によって駆動される。
同様に、ＣＤ転送ロジック５５０は制御プロセッサ・モ
ジュール１１０のシーケンサ２１０によフて駆動される
マイクロコード命令の一部であるマイクロコ一ト命令ビ
ン１−５５２ にＪ：って駆動される。（実際には、こ
のシーケンサによってル１ス動されるマイクロコートの
一部は分散しておくのが好ましい。つまり、マイクロ命
令のフィールドの一部は制御記憶機構２２０から切り離
して保管されるが、シーケンサの出力である一連のマイ
クロ命令アドレス２１１によ）てクロックがとられてい
る。これにより、システムから見て大幅な利点が得られ
るが、これについては下述する。） 転送ロジック５４０と５５０の他の出力５４３と５５３
には、それぞれのレジスタ・バンク５６０の制御といっ
た制御機能があるが、この中にはクロッキングと出力イ
ネーブルが含まれる。（レジスタ・バンク５６０の各々
は、レジスタ・バンクの両側に２つの出力イネーブルと
、２組のクロックをもっている。また、ＣＰ転送ロジッ
ク５５０によって制御される機能の１つとして、メモリ
・バンク５１０の出力イネーブル線５１４がある。） キャッシュ・バンク５１０へのアクセスを要求するため
にＦＰモジュール１３０からの直接入力はないか、これ
は、この種のアクセスは制御フロセッサ・モジュール１
１０によって制御されるからである。こうすると、下述
するように、大幅な利、占が得られる。
ジュール１１０のシーケンサ２１０によフて駆動される
マイクロコード命令の一部であるマイクロコ一ト命令ビ
ン１−５５２ にＪ：って駆動される。（実際には、こ
のシーケンサによってル１ス動されるマイクロコートの
一部は分散しておくのが好ましい。つまり、マイクロ命
令のフィールドの一部は制御記憶機構２２０から切り離
して保管されるが、シーケンサの出力である一連のマイ
クロ命令アドレス２１１によ）てクロックがとられてい
る。これにより、システムから見て大幅な利点が得られ
るが、これについては下述する。） 転送ロジック５４０と５５０の他の出力５４３と５５３
には、それぞれのレジスタ・バンク５６０の制御といっ
た制御機能があるが、この中にはクロッキングと出力イ
ネーブルが含まれる。（レジスタ・バンク５６０の各々
は、レジスタ・バンクの両側に２つの出力イネーブルと
、２組のクロックをもっている。また、ＣＰ転送ロジッ
ク５５０によって制御される機能の１つとして、メモリ
・バンク５１０の出力イネーブル線５１４がある。） キャッシュ・バンク５１０へのアクセスを要求するため
にＦＰモジュール１３０からの直接入力はないか、これ
は、この種のアクセスは制御フロセッサ・モジュール１
１０によって制御されるからである。こうすると、下述
するように、大幅な利、占が得られる。
メモリ構成
高速化サブシステムは広幅メモリ・アーキテクチャを採
用している。データ・キャッシュ・メモリ１４０をアク
セスするたびに、２５６ビツトが読み書きされる。これ
はサイクル当たり８個の浮動小数煮詰に相当する。
用している。データ・キャッシュ・メモリ１４０をアク
セスするたびに、２５６ビツトが読み書きされる。これ
はサイクル当たり８個の浮動小数煮詰に相当する。
データ・キャッシュ・メモリ１４０は３ポートで制御プ
ロセッサ・モジュール１１０、浮動小数点プロセッサ・
モジュール１３０、およびデータ転送プロセッサ・モジ
ュール１２０に結ばれているが、制御プロセッサ・モジ
ュール１１０と浮動小数点プロセッサ・モジュール１３
０によるアクセスは制御プロセッサ・モジュール１１０
のマイクロコードによって制御されるので、仲裁とアド
レス多重化は２通りの方法だけで行なわれる。
ロセッサ・モジュール１１０、浮動小数点プロセッサ・
モジュール１３０、およびデータ転送プロセッサ・モジ
ュール１２０に結ばれているが、制御プロセッサ・モジ
ュール１１０と浮動小数点プロセッサ・モジュール１３
０によるアクセスは制御プロセッサ・モジュール１１０
のマイクロコードによって制御されるので、仲裁とアド
レス多重化は２通りの方法だけで行なわれる。
データ・ポート
データ キャッシュ−メモリと結ぶポートは３つある。
ＦＰモジュールにつながるポートは２５６ ビット幅で
あり、制御プロセッサ・モジュール１１０とデータ転送
プロセッサーモジュール１２０の各々からはそれぞれ３
２ビツト幅ポートとして見える。
あり、制御プロセッサ・モジュール１１０とデータ転送
プロセッサーモジュール１２０の各々からはそれぞれ３
２ビツト幅ポートとして見える。
３２ビツト幅ポートに対するデータ経路と記憶装置はデ
ータ・キャッシュ・ブロック１４０の一部に含まれてい
る。
ータ・キャッシュ・ブロック１４０の一部に含まれてい
る。
メモリ配列から３２ビツト・バスの１つに送られる２５
６ビツト・データの多重化は３２個の両方向レジスタを
通して行なわれ、これらのレジスタは４個ずつ８群に配
置されている。各群は読取り方向に３２ビツト（つまり
、浮動小数煮詰の１語）を、書込み方向に３２ビツトを
格納する。これは保持レジスタと呼ばれる。各レジスタ
を特定して名前を付けると、インタフェースのプロセッ
サ側から見て、読取り保持レジスタおよび書込み保持レ
ジスタとなる。
６ビツト・データの多重化は３２個の両方向レジスタを
通して行なわれ、これらのレジスタは４個ずつ８群に配
置されている。各群は読取り方向に３２ビツト（つまり
、浮動小数煮詰の１語）を、書込み方向に３２ビツトを
格納する。これは保持レジスタと呼ばれる。各レジスタ
を特定して名前を付けると、インタフェースのプロセッ
サ側から見て、読取り保持レジスタおよび書込み保持レ
ジスタとなる。
データがメモリ配列から読み取られるときは、２５６
ヒント全部か保持レジスタに格納され、これらのレジス
タの出力イネーブルは必要とする浮動小数盾εｈを選択
して３２ビツト・ポートに送出するように制御される。
ヒント全部か保持レジスタに格納され、これらのレジス
タの出力イネーブルは必要とする浮動小数盾εｈを選択
して３２ビツト・ポートに送出するように制御される。
データがメモリ配列に書き込まれるときは、３２ビツト
・ポートから更新されたレジスタだけが格納される。こ
れは書込みマスク・ロジックによって制御され、各群ご
とに１つの割合で８個の書込みイネーブルを使用して達
成される。
・ポートから更新されたレジスタだけが格納される。こ
れは書込みマスク・ロジックによって制御され、各群ご
とに１つの割合で８個の書込みイネーブルを使用して達
成される。
３２ビツト・ポートは両方ともデータ経路と記憶装置ロ
ジックが同じになっている。
ジックが同じになっている。
浮動小数点プロセッサ・モジュール１３０につながる２
５６ビツト・ポートは３２ビツト・ポートと同じような
ロジックを備えているが、浮動小数点プロセッサ・モジ
ュールＮ＋１上に置かれている。データ・キャッシュ・
メモリを、モジュールを使用して将来拡張できるように
するために、アドレス・バス（２４ビツト）と書込みイ
ネーブル（８）はモジュール・コネクタ３８１０ （第
３８Ａ図と第３８８図に図示）に結ばれている。
５６ビツト・ポートは３２ビツト・ポートと同じような
ロジックを備えているが、浮動小数点プロセッサ・モジ
ュールＮ＋１上に置かれている。データ・キャッシュ・
メモリを、モジュールを使用して将来拡張できるように
するために、アドレス・バス（２４ビツト）と書込みイ
ネーブル（８）はモジュール・コネクタ３８１０ （第
３８Ａ図と第３８８図に図示）に結ばれている。
ｃｐ転送ロジック
ＣＰ転送ロジックはＣＰ保持レジスタ（またはＦｉ１保
持レジスタ）とデータ・キャッシュ・メモリ間のデータ
転送を担蟲する。
持レジスタ）とデータ・キャッシュ・メモリ間のデータ
転送を担蟲する。
保持レジスタにあるデータはＣＤソース・マイクロコー
ト・フィールドか読取り保持レジスタを選択したときア
クセスされる。ＣＰアドレス・バスの最下位３ビツトは
駆動すべき３２ビツト語を選択してバス上に送り出す。
ト・フィールドか読取り保持レジスタを選択したときア
クセスされる。ＣＰアドレス・バスの最下位３ビツトは
駆動すべき３２ビツト語を選択してバス上に送り出す。
この過程では、データ・キャッシュ・メモリは使用され
ないが、必要ならば次の組のデータをアクセスすること
が可能である。
ないが、必要ならば次の組のデータをアクセスすること
が可能である。
データを書込み保持レジスタに書込むときは、ＣＤ宛先
マイクロコード・フィールドは保持レジスタをグループ
として選択し、ＣＰアドレス・バスＣＡＩＩＩの最下位
３ビツトは更新すべき３２ビツトを選択する。書込み保
持レジスタが更新されるときは、対応する書込みフラグ
がセットされる。従って、データ・キャッシュ・メモリ
に対する書込みが行なわれるときは、制御プロセッサ・
モジュール１１０によりて更顕された保持レジスタだけ
か実際にメモリ配列に書き込まれる。対応する保持レジ
スタが更新されていないメモリ配列内の語は変更されな
い。データ・キャッシュ・メモリに書込みが行なわれる
と（データ・ソースが制御プロセッサ・モジュール１１
０である場合）、書込みフラグはすべてリセットされる
。制御プロセッサ・モジュール１１０がデータ・キャッ
シュ・メモリへの書込みと同じサイクル時に書込み保持
レジスタの１つを更新していた場合は、その書込みフラ
グはセットされたままである。
マイクロコード・フィールドは保持レジスタをグループ
として選択し、ＣＰアドレス・バスＣＡＩＩＩの最下位
３ビツトは更新すべき３２ビツトを選択する。書込み保
持レジスタが更新されるときは、対応する書込みフラグ
がセットされる。従って、データ・キャッシュ・メモリ
に対する書込みが行なわれるときは、制御プロセッサ・
モジュール１１０によりて更顕された保持レジスタだけ
か実際にメモリ配列に書き込まれる。対応する保持レジ
スタが更新されていないメモリ配列内の語は変更されな
い。データ・キャッシュ・メモリに書込みが行なわれる
と（データ・ソースが制御プロセッサ・モジュール１１
０である場合）、書込みフラグはすべてリセットされる
。制御プロセッサ・モジュール１１０がデータ・キャッ
シュ・メモリへの書込みと同じサイクル時に書込み保持
レジスタの１つを更新していた場合は、その書込みフラ
グはセットされたままである。
例えば、メモリをある定数値にクリアするときこの選択
的書込みメカニズムをバイパスすると好都合の場合があ
る。その場合には、制御プロセッサ・モジュール１１０
は選択的書込みを無視して、すべての語を更新させるこ
とができる。この選択的書込み機能を使用しないと、デ
ータ・キャッシュ・メモリの書込み動作は非常に遅くな
り、データ・ブロック（２５６ビツト）を読取り保持レ
ジスタに読み込み、変更すべきでない語を書込み保持し
シスタに転送し、書込み保持レジスタを新しいブタて更
新してから、データ・キャンシュ・書込みサイクルを実
行することになる。現アーキテクチャでは、データを読
取り保持レジスタから書込み保持レジスタに複写するに
は、１割当たり１サイクルか必要である。
的書込みメカニズムをバイパスすると好都合の場合があ
る。その場合には、制御プロセッサ・モジュール１１０
は選択的書込みを無視して、すべての語を更新させるこ
とができる。この選択的書込み機能を使用しないと、デ
ータ・キャッシュ・メモリの書込み動作は非常に遅くな
り、データ・ブロック（２５６ビツト）を読取り保持レ
ジスタに読み込み、変更すべきでない語を書込み保持し
シスタに転送し、書込み保持レジスタを新しいブタて更
新してから、データ・キャンシュ・書込みサイクルを実
行することになる。現アーキテクチャでは、データを読
取り保持レジスタから書込み保持レジスタに複写するに
は、１割当たり１サイクルか必要である。
書込みフラグの状態はマイクロコートのデバッグ時に状
態格納のために、制御プロセッサ・モジュール１１０に
状態を壊さないで抽出させることが可能である。
態格納のために、制御プロセッサ・モジュール１１０に
状態を壊さないで抽出させることが可能である。
読取り保持レジスタは書込み保持レジスタとは別になっ
ているので、書込み保持レジスタの内容を壊さないで複
数の読取りサイクルを実行することができる（逆の場合
も同じ）。
ているので、書込み保持レジスタの内容を壊さないで複
数の読取りサイクルを実行することができる（逆の場合
も同じ）。
保持レジスタ・セットとデータ・キャッシュ−メモリ間
のデータ転送を制御するときは、次のようなビットが使
用される。
のデータ転送を制御するときは、次のようなビットが使
用される。
データ・キャッシュ・アクセス（１）・このビットは制
御プロセッサ・モジュール１１０が自身で使用するため
に、あるいは浮動小数点プロセッサ・モジュール１３０
との間でデータをやりとりするためにデータ・キャッシ
ュ−メモリへのアクセスを要求すると、活動化する。ア
クセス・フラグはパイプライン化されていない。従って
、データ転送プロセッサ・モジュール１２０からの要求
との仲裁は要求が行なわれたサイクルか始まる前に解決
することができる。
御プロセッサ・モジュール１１０が自身で使用するため
に、あるいは浮動小数点プロセッサ・モジュール１３０
との間でデータをやりとりするためにデータ・キャッシ
ュ−メモリへのアクセスを要求すると、活動化する。ア
クセス・フラグはパイプライン化されていない。従って
、データ転送プロセッサ・モジュール１２０からの要求
との仲裁は要求が行なわれたサイクルか始まる前に解決
することができる。
データ・キャッシュ書込みイネーブル（１）：このビッ
トはデータ・キャッシュ・メモリで書込みサイクルを生
成する。
トはデータ・キャッシュ・メモリで書込みサイクルを生
成する。
データ・キャッシュ書込みオール（１） このビットは
データ・キャッシュ・メモリ内の語を選択的に更新する
通常の書込みイネーブル・ゲート操作を無効にして、す
べての語を書き出すようにする。これは、メモリをブロ
ック単位で定数値にセットするとき便利である。
データ・キャッシュ・メモリ内の語を選択的に更新する
通常の書込みイネーブル・ゲート操作を無効にして、す
べての語を書き出すようにする。これは、メモリをブロ
ック単位で定数値にセットするとき便利である。
データ・キャッシュ・ポート選択（１）：このビットは
データ・キャッシュ転送のソースまたは宛先として、Ｆ
Ｐモジュール保持レジスタか制御プロセッサ・モジュー
ル１１０保持レジスタのどちらかを選択する。
データ・キャッシュ転送のソースまたは宛先として、Ｆ
Ｐモジュール保持レジスタか制御プロセッサ・モジュー
ル１１０保持レジスタのどちらかを選択する。
千〜ト・レジスタには保持レジスタを制御する３ヒント
がある。２ビツトは保持レジスタを使用するか、バイパ
スするかを選択する。３番目のビットはデータ・キャッ
シュ・メモリがＤＣＭを駆動するのを禁止して、書込み
保持レジスタと読取り保持レジスタの間にループバック
・データ通路がセットアツプされるようにする。これら
の機能が存在するのは、状態格納および復元マイクロコ
トがデータ・キャッシュ・メモリの書込み操作を最初に
行なわないで書込み保持レジスタとさらにより正確な診
断情報をアクセスできるようにするためである。
がある。２ビツトは保持レジスタを使用するか、バイパ
スするかを選択する。３番目のビットはデータ・キャッ
シュ・メモリがＤＣＭを駆動するのを禁止して、書込み
保持レジスタと読取り保持レジスタの間にループバック
・データ通路がセットアツプされるようにする。これら
の機能が存在するのは、状態格納および復元マイクロコ
トがデータ・キャッシュ・メモリの書込み操作を最初に
行なわないで書込み保持レジスタとさらにより正確な診
断情報をアクセスできるようにするためである。
制御プロセッサ・モジュール１１０は次の２通りの方法
でデータ・キャッシュ・メモリを使用することができる
。
でデータ・キャッシュ・メモリを使用することができる
。
最初の方法は広幅メモリ・アーキテクチャを無視して、
それが丁度３２ビット幅であるものとして扱うことであ
る。この場合は、ＣＰモジュール１１０はすへての読取
りアクセスの前とすべての書込み’（２９ アクセスのあとでアクセス・サイクルを要求するたけで
ある。この方法を使用すると、データ・キャッシュ・メ
モリをデーターアクセスかパイプライン化されたメモリ
と見ることかできる。この方７去はデータ・キャッシュ
・メ干りのイ吏用を簡単にするか、データ転送プロセッ
サ・モジュール１２０のポートにサービスで鮒るメモリ
の能力を効率よく使用できない。また、この方法による
と、制御プロセッサ・モジュール１１０か順次データを
アクセスするときに非効率が生しる。しかし、非順次デ
ータ・アクセスの場合は、次の方法は使用できないので
、この最初の方法を使用せざるを得ない。
それが丁度３２ビット幅であるものとして扱うことであ
る。この場合は、ＣＰモジュール１１０はすへての読取
りアクセスの前とすべての書込み’（２９ アクセスのあとでアクセス・サイクルを要求するたけで
ある。この方法を使用すると、データ・キャッシュ・メ
モリをデーターアクセスかパイプライン化されたメモリ
と見ることかできる。この方７去はデータ・キャッシュ
・メ干りのイ吏用を簡単にするか、データ転送プロセッ
サ・モジュール１２０のポートにサービスで鮒るメモリ
の能力を効率よく使用できない。また、この方法による
と、制御プロセッサ・モジュール１１０か順次データを
アクセスするときに非効率が生しる。しかし、非順次デ
ータ・アクセスの場合は、次の方法は使用できないので
、この最初の方法を使用せざるを得ない。
ＩＩＪ御プロセッサ・モジュール１１０が順次メモリ・
アクセスを行なうとぎ、メモリ・バンク５１０をアクセ
スするたびに、すべての保持レジスタ５６１に対する読
み書きに８サイクルが必要である。データ・キャッシュ
・メモリ・アクセスは保持レジスタ・アクセスとパイプ
ライン化できるので、８サイクルのうち７サイクルをデ
ータ転送ブロセツサ・モジュールか自由に使用すること
かできる。
アクセスを行なうとぎ、メモリ・バンク５１０をアクセ
スするたびに、すべての保持レジスタ５６１に対する読
み書きに８サイクルが必要である。データ・キャッシュ
・メモリ・アクセスは保持レジスタ・アクセスとパイプ
ライン化できるので、８サイクルのうち７サイクルをデ
ータ転送ブロセツサ・モジュールか自由に使用すること
かできる。
データ・キャッシュ・メモリ・アクセスは自動的に行な
われないので、マイクロコートで８サイクルごとにアク
セス・サイクルを指定できる。この種の転送は、外部イ
ンタフェースとの間の入出力転送が性質上順次であるの
か通常であるので、ブタ転送プロセッサ・モジュール＋
２０でよく行なわれる。
われないので、マイクロコートで８サイクルごとにアク
セス・サイクルを指定できる。この種の転送は、外部イ
ンタフェースとの間の入出力転送が性質上順次であるの
か通常であるので、ブタ転送プロセッサ・モジュール＋
２０でよく行なわれる。
制御プロセッサ・モジュール＋１０はデータ・キャッシ
ュ・メモリとＦＰモモジュール上保持レジスタ間のデー
タ転送も担当する。その場合には、基本制御はデータ・
キャッシュへの書込み時にあるブロック内のどの語を更
新するかを判断する場合以外は同じである。その場合、
上述したように書込みフラグに対して別の方法が取られ
る。
ュ・メモリとＦＰモモジュール上保持レジスタ間のデー
タ転送も担当する。その場合には、基本制御はデータ・
キャッシュへの書込み時にあるブロック内のどの語を更
新するかを判断する場合以外は同じである。その場合、
上述したように書込みフラグに対して別の方法が取られ
る。
違いのいくつかの要因を挙げると、次の通りである。
ＦＰのレジスタ・ファイルと保持レジスタ間のブタの流
れを制御する転送ロジックにはある種の制約があるので
、制御プロセッサ・モジュール＋１０で使用されている
より汎用的マスク生成機構は不要である。
れを制御する転送ロジックにはある種の制約があるので
、制御プロセッサ・モジュール＋１０で使用されている
より汎用的マスク生成機構は不要である。
ＦＰのレジスタ・ファイルからの１！！ｌ苓のデータ転
送はデータ・ブロック単位（つまり、ベクトルの部）で
行なわれ、これが１転送サイクルで行なわれるときは、
いくつかの書込みマスク・ビットを制御プロセッサ・モ
ジュール＋１０の場合のように個別的にてはなく、並列
にセットしなけれはならない。
送はデータ・ブロック単位（つまり、ベクトルの部）で
行なわれ、これが１転送サイクルで行なわれるときは、
いくつかの書込みマスク・ビットを制御プロセッサ・モ
ジュール＋１０の場合のように個別的にてはなく、並列
にセットしなけれはならない。
１つのＦＰ書込みマスク生成機構は複数のＦＰモジュー
ルと競合しなければならない。
ルと競合しなければならない。
ＦＰ書込みマスクは更新すべき語と最初の語からの連続
語の個数を指定することによりて生成される。開始位置
はＣＰアドレスの最下位３ビツトによって与えられ、長
さはマイクロコート命令のフィルドとして保存されてい
る。
語の個数を指定することによりて生成される。開始位置
はＣＰアドレスの最下位３ビツトによって与えられ、長
さはマイクロコート命令のフィルドとして保存されてい
る。
ＤＰＴ転送ロジック５４０
データ転送プロセッサ・モジュール１２０の転送ロジッ
クはデータ転送プロセッサ・モジュール＋２０のデータ
・バス（ＴＣバス１２２）とメモリ配列間のデータ転送
を担当する。これは次の、占を除ｉ−１はＣ１ｌ中云送
ロジツクとほぼ同しである。
クはデータ転送プロセッサ・モジュール＋２０のデータ
・バス（ＴＣバス１２２）とメモリ配列間のデータ転送
を担当する。これは次の、占を除ｉ−１はＣ１ｌ中云送
ロジツクとほぼ同しである。
浮動小数占プロセッサ・モジュール１２０に関連する部
分かない。
分かない。
出カイ２号は仲裁ロジックの結果によって修飾される。
仲裁ロジック５３５
仲裁ロジックはサイクル単位て誰にデータ・キャッシュ
・メモリをアクセスさせるかを判定する。競合する２ポ
ートには、ＣＰ／ＦＰとデータ転送プロセッサ・モジュ
ール１２０がある。ＣＰ／ＦＰはデータ転送プロセッサ
・モジュール１２０より優先権があるので、データ転送
プロセッサ・モジュール１２０が空きメモリ・サイクル
を待たされることになる。データ転送プロセッサ・モジ
ュール１２０は制御プロセッサ・モジュール１１０に割
込みをかけることによって、制御プロセッサ・モジュー
ル１１０に空きメモリ・サイクルを手放させることかで
きる。
・メモリをアクセスさせるかを判定する。競合する２ポ
ートには、ＣＰ／ＦＰとデータ転送プロセッサ・モジュ
ール１２０がある。ＣＰ／ＦＰはデータ転送プロセッサ
・モジュール１２０より優先権があるので、データ転送
プロセッサ・モジュール１２０が空きメモリ・サイクル
を待たされることになる。データ転送プロセッサ・モジ
ュール１２０は制御プロセッサ・モジュール１１０に割
込みをかけることによって、制御プロセッサ・モジュー
ル１１０に空きメモリ・サイクルを手放させることかで
きる。
データ・キャッシュ・メモリの仲裁は両方のホトのアク
セス要求（ＣｌゾＦｆ’の場合は要求）を同ｉｌｌ化す
ることによって単純化されている。これは同シクロンク
生成機構を制御プロセッサ モシュル１１０とデータ転
送プロセッサ・モジュール１２０間で共用させることで
達成される。この程度の同期化かないと、データ転送プ
ロセッサ・モジュール１２０かアクセスを始めたばかり
の場合もあるので、制御プロセッサー干ジュール１１０
があるサイクル時にアクセス権があると想定できなくな
る。
セス要求（ＣｌゾＦｆ’の場合は要求）を同ｉｌｌ化す
ることによって単純化されている。これは同シクロンク
生成機構を制御プロセッサ モシュル１１０とデータ転
送プロセッサ・モジュール１２０間で共用させることで
達成される。この程度の同期化かないと、データ転送プ
ロセッサ・モジュール１２０かアクセスを始めたばかり
の場合もあるので、制御プロセッサー干ジュール１１０
があるサイクル時にアクセス権があると想定できなくな
る。
サイクル単位の仲裁は仲裁ロジックで行なわれる。仲裁
ロジックはＣＰ要求とＤＴＰ要求の２つの要求信号を受
は取る。これらは共に、そのポートがデータ・キャッシ
ュ・メモリをアクセスすると主張されるマイクロコート
・ビットである。これらのマイクロコート・ビットはレ
ジスタに格納されないので、仲裁はアクセスが行なわれ
る前にそのサイクルで解決される。これにより、データ
転送プロセッサ・モジュール１２０の許可信号は、シケ
ンサのＦｌ、へＧ入力のパイプライン化によって起こる
余分のサイクル遅延を引き起さないで、十分な時間的余
裕をも２てデータ転送プロセッサ・モジュール１２０に
テストさせることかできる。
ロジックはＣＰ要求とＤＴＰ要求の２つの要求信号を受
は取る。これらは共に、そのポートがデータ・キャッシ
ュ・メモリをアクセスすると主張されるマイクロコート
・ビットである。これらのマイクロコート・ビットはレ
ジスタに格納されないので、仲裁はアクセスが行なわれ
る前にそのサイクルで解決される。これにより、データ
転送プロセッサ・モジュール１２０の許可信号は、シケ
ンサのＦｌ、へＧ入力のパイプライン化によって起こる
余分のサイクル遅延を引き起さないで、十分な時間的余
裕をも２てデータ転送プロセッサ・モジュール１２０に
テストさせることかできる。
２つの出力信号として、データ・キャッシュ・メモリへ
のアクセス権があることをデータ転送プロセッサ・モジ
ュール１２０に知らせるＤＴＰ 許可信号と、アクセス
と書込みイネーブル・マルチプレクサを制御する信号と
がある。
のアクセス権があることをデータ転送プロセッサ・モジ
ュール１２０に知らせるＤＴＰ 許可信号と、アクセス
と書込みイネーブル・マルチプレクサを制御する信号と
がある。
ＣＰ／ＦＰは、データ・キャッシュ・メモリをそれが１
ポート装置であるものとしてアクセスする。
ポート装置であるものとしてアクセスする。
しかし、データ転送プロセッサ・モジュール１２０はア
クセスを要求するたびに、以下のプロシージャに従わな
ければならない。このプロシージャは疑似コードで書か
れている。
クセスを要求するたびに、以下のプロシージャに従わな
ければならない。このプロシージャは疑似コードで書か
れている。
（保持レジスタに書込みを実行）
（アクセスがＷＡＩＴへのジャンプに失敗したＷＡＩＴ
：場合は、データ・キャッシュ・メモリへの書込みアク
セスを要求、そうでなければ、継続） （他の作業の実行） このイ列に関して（王目すへ＃ １．”、＋を（ハくつ
か挙げると、次の通りである。
：場合は、データ・キャッシュ・メモリへの書込みアク
セスを要求、そうでなければ、継続） （他の作業の実行） このイ列に関して（王目すへ＃ １．”、＋を（ハくつ
か挙げると、次の通りである。
このロジックは大量の作業を並行に続行させることかで
きる。
きる。
アクセスが失敗すると、書込み（または読取りアクセス
での保持レジスタのローディング）は自動的に禁止され
る。
での保持レジスタのローディング）は自動的に禁止され
る。
テスト結果には、アクセスが成功したか否かが示される
。失敗した場合は、データ転送プロセッサ・モジュール
１２０は、アクセスする命令をループさせることによっ
て再試行する。
。失敗した場合は、データ転送プロセッサ・モジュール
１２０は、アクセスする命令をループさせることによっ
て再試行する。
この例から明らかなように、データ転送プロセッサ・モ
ジュール１２０はアクセスが許可されるまで待たされる
ことになる。しかし、通常はいくつかのサイクルの間だ
け待たされることになる。アクセスがそれでも許可され
ないと、ＤＴＰは制御プロセッサ・モジュール１１０に
割込みをかけることになる。制御プロセッサ・モジュー
ル１１０が割込みサービスを行なっている数サイクルの
期間、ブタ・キャッシュ・メモリは空きになるので、デ
タ転送プロセッサ・干ジ、−ル１２（ｌかアクセスする
ことができる。
ジュール１２０はアクセスが許可されるまで待たされる
ことになる。しかし、通常はいくつかのサイクルの間だ
け待たされることになる。アクセスがそれでも許可され
ないと、ＤＴＰは制御プロセッサ・モジュール１１０に
割込みをかけることになる。制御プロセッサ・モジュー
ル１１０が割込みサービスを行なっている数サイクルの
期間、ブタ・キャッシュ・メモリは空きになるので、デ
タ転送プロセッサ・干ジ、−ル１２（ｌかアクセスする
ことができる。
コマンド・メモリ＋９０
コマンド・メモリ１９０を通して、制御プロセッサ・モ
ジュール１１０とデータ転送プロセッサ・モジュール１
２０は相互に連絡し合うことができる。
ジュール１１０とデータ転送プロセッサ・モジュール１
２０は相互に連絡し合うことができる。
双方はこのメモリに対しては平等のアクセス権をもって
いる。本好適実施例では２重ポートＲＡＭか使用されて
いる。コマンド・メモリは３２ビット幅ｘ ２に奥行
である。
いる。本好適実施例では２重ポートＲＡＭか使用されて
いる。コマンド・メモリは３２ビット幅ｘ ２に奥行
である。
第１５図はこのメモリ構成の重要な機能のいくつかを示
したものである。コマンド待ち行列の動作について、以
下第１５図を参照して詳しく説明するが、そこではＣＰ
モジュールとＤＴＰモジュール間のプロセッサ・インタ
フェースについても説明する。しかし、このメモリ構成
のいくつかの主要機能についてここで説明しておく。
したものである。コマンド待ち行列の動作について、以
下第１５図を参照して詳しく説明するが、そこではＣＰ
モジュールとＤＴＰモジュール間のプロセッサ・インタ
フェースについても説明する。しかし、このメモリ構成
のいくつかの主要機能についてここで説明しておく。
これらの２重ポートＲＡＭは、２アドレスが異なるとき
は、両ポートが無制約にアクセスできるようにする。２
アドレスが同じであり、両方の側が書込みを行なう場合
は、結果がとうなるか分からない。下達するように、２
プロセッサ間の通信プロ］・コルは、両方が同じ７１−
レスに書き込むことがないようになっている。
は、両ポートが無制約にアクセスできるようにする。２
アドレスが同じであり、両方の側が書込みを行なう場合
は、結果がとうなるか分からない。下達するように、２
プロセッサ間の通信プロ］・コルは、両方が同じ７１−
レスに書き込むことがないようになっている。
制御プロセッサ・モジュール１１０とデータ転送フロセ
ッサ・モジュール１２０がコマンド・メモリをどのよう
に使用するかはソフトウェアで制御される。本好適実施
例では、割振りは次のようになっている。つまり、ＣＰ
モジュール１１０に対するコマンド待ち行列（例：メモ
リ・スペースの約１２＊）ＤＴＰモジュール＋２０に対
するコマンド待ち行列（例：メモリ・スペースの約３８
＊）、状態格納と復元データ構造（例：メモリ・スペー
スの約５０＊）。
ッサ・モジュール１２０がコマンド・メモリをどのよう
に使用するかはソフトウェアで制御される。本好適実施
例では、割振りは次のようになっている。つまり、ＣＰ
モジュール１１０に対するコマンド待ち行列（例：メモ
リ・スペースの約１２＊）ＤＴＰモジュール＋２０に対
するコマンド待ち行列（例：メモリ・スペースの約３８
＊）、状態格納と復元データ構造（例：メモリ・スペー
スの約５０＊）。
状態格納と復元データ構造はマイクロコード・デバッグ
・モニタが制御プロセッサ・モジュール１１０と浮動小
数点プロセッサ・モジュール１３０の状態情報（ある種
のコマンド構造と共に）を保管しておくために使用する
ために予約されている。
・モニタが制御プロセッサ・モジュール１１０と浮動小
数点プロセッサ・モジュール１３０の状態情報（ある種
のコマンド構造と共に）を保管しておくために使用する
ために予約されている。
ポス１〜・インタフェース・ロジック１６０第６図は、
第１図にその全体かブロック１（ＩＯでボされているホ
スト・インタフェース・ロジックの主要構成要素を示し
ている。好適実施例では、システム・バスはＶＭＥバス
であるので、このインタフェース・ロジックは本明細書
中ではｒ ＶＭＥインタフェース」と呼ぶ場合もある。
第１図にその全体かブロック１（ＩＯでボされているホ
スト・インタフェース・ロジックの主要構成要素を示し
ている。好適実施例では、システム・バスはＶＭＥバス
であるので、このインタフェース・ロジックは本明細書
中ではｒ ＶＭＥインタフェース」と呼ぶ場合もある。
しかし、当業者なら明らかなように、他のシステム・バ
スを幅広く使用することも可能であり、開示されている
新規事項はこの種のシステムに容易に適用することが可
能である。
スを幅広く使用することも可能であり、開示されている
新規事項はこの種のシステムに容易に適用することが可
能である。
バス・コントローラ６５０はＶＭＥバス・サービス線と
のインタフェースとなって、バス許可、バス要求、リセ
ットといったインタフェース信号を出力する。
のインタフェースとなって、バス許可、バス要求、リセ
ットといったインタフェース信号を出力する。
割込みロジック６８０は割込み処理で使用され、ホスト
に割込み通知を行なう。（これらの割込みはＶＭＥバス
・サービス線６００Ｂ上に送出される。）本好適実施例
では、これは下述するように、ＰＡＬを用いて構築され
ている。
に割込み通知を行なう。（これらの割込みはＶＭＥバス
・サービス線６００Ｂ上に送出される。）本好適実施例
では、これは下述するように、ＰＡＬを用いて構築され
ている。
さラニ、ＤＭＡコントローラ６４０も用怠されているこ
とが好ましい。これはＶ Ｍ ＥバスとＦＩＦＯ６７０
間のデータ処理を低レベルで制御するもので、途中に介
入するステップをデータ転送プロセンサ・千ジュール１
２０に監視させる必要がない。本好適実施例では、ＤＭ
Ａコントローラは下述するように、ＰＡＬを用いて構築
されている。
とが好ましい。これはＶ Ｍ ＥバスとＦＩＦＯ６７０
間のデータ処理を低レベルで制御するもので、途中に介
入するステップをデータ転送プロセンサ・千ジュール１
２０に監視させる必要がない。本好適実施例では、ＤＭ
Ａコントローラは下述するように、ＰＡＬを用いて構築
されている。
ＶＭＥインタフェースは主に、次の４つのサービスをホ
スト・プロセッサに提供する。
スト・プロセッサに提供する。
３種類のプロセッサ・モジュールとの直列走査ループ・
インタフェース経由のマイクロコード・ローディング。
インタフェース経由のマイクロコード・ローディング。
コマンド起動と状況監視
ＤＭＡによるホスト・メモリへのアクセスによりＶＭＥ
アドレス空間との間のデータ転送（これにより、サブシ
ステムは独自のデータを転送できる）デバッグ（ハード
ウェアとソフトウェア）可能。
アドレス空間との間のデータ転送（これにより、サブシ
ステムは独自のデータを転送できる）デバッグ（ハード
ウェアとソフトウェア）可能。
このインタフェース・ロジックの内部接続にはデータ用
のＴＯババス２２とアドレス情報用のＴＡバス１２１
、 ＣＰマイクロア１−レス・バス２１１１１．ＤＴＰ
マイクロアドレス・ハス３１１Ｏ１直列マイクロ命令ル
ブ２２５、および多数の訓込み線と状況線がある。
のＴＯババス２２とアドレス情報用のＴＡバス１２１
、 ＣＰマイクロア１−レス・バス２１１１１．ＤＴＰ
マイクロアドレス・ハス３１１Ｏ１直列マイクロ命令ル
ブ２２５、および多数の訓込み線と状況線がある。
本実施例では、外部接続はＶＭＥバスとの接続である。
このバスの線は第６図にアドレス線６００Ａ、データ線
６００Ｂ、およびバス・サービス線（状況線と制御線を
含む） ６００Ｇとして別々に示されている。
６００Ｂ、およびバス・サービス線（状況線と制御線を
含む） ６００Ｇとして別々に示されている。
本好適実施例はＶＭＥインタフェース規格の電気的定義
に準拠している。この規格はＩＥＥＥ標準Ｐ１０１４／
Ｄ１．２およびＩＥＣ８２１として知られている。
に準拠している。この規格はＩＥＥＥ標準Ｐ１０１４／
Ｄ１．２およびＩＥＣ８２１として知られている。
インタフェース・ブロック１６０は３２または２４ビツ
ト・アドレスと３２または１６ビツト・データを受は付
ける。本好適実施例では、アドレス指定とデータ・ルー
チンを単純化するために、使用できるアクセスのタイプ
に若干の制約がある。
ト・アドレスと３２または１６ビツト・データを受は付
ける。本好適実施例では、アドレス指定とデータ・ルー
チンを単純化するために、使用できるアクセスのタイプ
に若干の制約がある。
別の方法によれば、他のバス構造を幅広く使用すること
も可能である。例えば、必要ならば、ＶｅｒｓａＢｕｓ
、 ＦｕｔｕｒｅＢｕｓ Ｍｕｌｔｉｂｕｓ ＩＩ
Ｎｕｂｕｓなどを簡単にシステムに組み入れる設計に
することが可能である。高速コンピュータ・システムの
場合には、光ファイバに変調固体素子レーザを使用して
光ハスを使用すると利点か得られる。
も可能である。例えば、必要ならば、ＶｅｒｓａＢｕｓ
、 ＦｕｔｕｒｅＢｕｓ Ｍｕｌｔｉｂｕｓ ＩＩ
Ｎｕｂｕｓなどを簡単にシステムに組み入れる設計に
することが可能である。高速コンピュータ・システムの
場合には、光ファイバに変調固体素子レーザを使用して
光ハスを使用すると利点か得られる。
物理バス線とのインタフェース
ＶＭＥバスと直接インタフェースとなるロジック・ブロ
ックについて最初に説明する。そのあとて他のロジック
とメモリ・ブロックについて説明する。最後に、レジス
ターブロック５１２について説明する。このレジスタ・
ブロックは、他のブロックの動作を分かりやすくするた
めに、かなり詳しく説明されている。
ックについて最初に説明する。そのあとて他のロジック
とメモリ・ブロックについて説明する。最後に、レジス
ターブロック５１２について説明する。このレジスタ・
ブロックは、他のブロックの動作を分かりやすくするた
めに、かなり詳しく説明されている。
バス・コントローラ６５０
バス・コントローラ６５０はバス・サービス線６００Ｇ
とのインタフェースとなり、ボード・アドレス・デコー
ダ６５２からその特定ボードがアドレスされているかど
うかを示す出力を受は取る。
とのインタフェースとなり、ボード・アドレス・デコー
ダ６５２からその特定ボードがアドレスされているかど
うかを示す出力を受は取る。
デコーダ６５２はＶＭＥバスのポート・アドレス線を絶
えず監視して、このデコード出力を送出する。ホスト・
システムによって指定されたサブシステムのアドレスは
、ＤＩＬスイッチを用いて導入時にユーザによってセッ
トされる。７１〜レスと機能コートの実際のデコー１−
はＴ’ＡＬの中で行なわれるので、サブシステムは目標
Ｖ Ｍ Ｅシステムに合った構成にすることかできる。
えず監視して、このデコード出力を送出する。ホスト・
システムによって指定されたサブシステムのアドレスは
、ＤＩＬスイッチを用いて導入時にユーザによってセッ
トされる。７１〜レスと機能コートの実際のデコー１−
はＴ’ＡＬの中で行なわれるので、サブシステムは目標
Ｖ Ｍ Ｅシステムに合った構成にすることかできる。
バス・コントローラ６５０はＶＭＥ制御プロトコルに従
って、両方向データ バッファ６２０または両方向アド
レス・バッファ６３０にイネーブル信号を送る。
って、両方向データ バッファ６２０または両方向アド
レス・バッファ６３０にイネーブル信号を送る。
バス・コントローラ６５０はＤＭＡコントローラ６５０
とＶＭＥ割込みロジック６８０（および以下で詳しく説
明するように他のロジック・ブロックからの）からの状
況情報を受は取るようにも接続されている。また、バス
・コントローラ６５０はＤＭＡコントローラ６４０、Ｖ
ＭＥ割込みロジック６８０、および他の多くブロック（
上述する）に制御信号を送るようにも接続されている。
とＶＭＥ割込みロジック６８０（および以下で詳しく説
明するように他のロジック・ブロックからの）からの状
況情報を受は取るようにも接続されている。また、バス
・コントローラ６５０はＤＭＡコントローラ６４０、Ｖ
ＭＥ割込みロジック６８０、および他の多くブロック（
上述する）に制御信号を送るようにも接続されている。
バス・コントローラ６５０の状況と制御接続は広範囲に
わたっているので、混乱を避けるために個別的には示さ
れていない。
わたっているので、混乱を避けるために個別的には示さ
れていない。
しかし、これらの接続は当業者には容易に理解されるは
すである。
すである。
本好適実施例では、これはＶＭＥバス・コントロー装＠
（ＳｉｇｎｃＬｉｃｓ ５ＣＢ６８７２）として構成
されている。これはマスク・インタフェースとバス・エ
ラー・サイクルを含むすべてのバス・プロトコルを取り
扱う。
（ＳｉｇｎｃＬｉｃｓ ５ＣＢ６８７２）として構成
されている。これはマスク・インタフェースとバス・エ
ラー・サイクルを含むすべてのバス・プロトコルを取り
扱う。
マスク・モートとスレーブ・モート
ＶＭＥインタフェースは２つの別個のインタフニス、つ
まり、スレーブ・インタフェースおよびマスク・インタ
フェースと考えることができる。
まり、スレーブ・インタフェースおよびマスク・インタ
フェースと考えることができる。
マスク・モードでの動作について、 ＤＭＡコントロラ
６４０と関連づけて以下説明する。
６４０と関連づけて以下説明する。
スレーブ・モードはスレーブ・アドレス・デコダ６３２
を使用して行なわれる。高速化サブシステムがスレーブ
・モード（これはバス・コントロラ６５０によってデコ
ードされたＶＭＥコマンドで示される）で動作している
ときは、コントローラ６５０は両方向バッファ６３０を
通過モードに置いて、スレーブ・アドレス・デコーダを
イネーブルする。そのあと、スレーブ・アドレス・デコ
ーダはＶＭＥアドレス線６００Ａから持ち込まれたアド
レスをデコートして、該当の装置をイネーブルする。
を使用して行なわれる。高速化サブシステムがスレーブ
・モード（これはバス・コントロラ６５０によってデコ
ードされたＶＭＥコマンドで示される）で動作している
ときは、コントローラ６５０は両方向バッファ６３０を
通過モードに置いて、スレーブ・アドレス・デコーダを
イネーブルする。そのあと、スレーブ・アドレス・デコ
ーダはＶＭＥアドレス線６００Ａから持ち込まれたアド
レスをデコートして、該当の装置をイネーブルする。
この場合も、スレーブ・アドレス デコーダの出力は広
範囲に渡って接続されているので、個別にはボされてい
ない。
範囲に渡って接続されているので、個別にはボされてい
ない。
スレーブ・アドレス・デコーダはＶＭＥプロトコルに準
拠する必要なりＴＡＣに生成ロジックも備えている。
拠する必要なりＴＡＣに生成ロジックも備えている。
ＶＭＥプロトコルの下では、現在のバス・マスクがポー
トをアドレス指定し、そのポートはスレブ・モードにあ
るときだけ応答することができる。というのは、どの時
点でも活動マスクは１つだけが許されるからである。（
バスへのアクセスが許可されるまで、従）て活動状態に
なるまで待たされているマスクは多数存在することがあ
り得る。）そのあと、マスクはスレーブがＤＴＡＣＫ
（データ転送受領確認）で応答して、データを受は取
ったこと（書込み操作）またはデータを送ったこと（読
取り操作）をマスタに知らせるまで、待たされることに
なる。
トをアドレス指定し、そのポートはスレブ・モードにあ
るときだけ応答することができる。というのは、どの時
点でも活動マスクは１つだけが許されるからである。（
バスへのアクセスが許可されるまで、従）て活動状態に
なるまで待たされているマスクは多数存在することがあ
り得る。）そのあと、マスクはスレーブがＤＴＡＣＫ
（データ転送受領確認）で応答して、データを受は取
ったこと（書込み操作）またはデータを送ったこと（読
取り操作）をマスタに知らせるまで、待たされることに
なる。
データ・バッファ６２０
これは両方向バッファであり、ＶＭＩ データ線６００
Ｂとの直接インタフェースとなるものである。
Ｂとの直接インタフェースとなるものである。
アドレス・バッファ６３０
これは両方向バッファであり、ＶＭＥアドレス線６００
Ｂとの直接インタフェースとなるものである。
Ｂとの直接インタフェースとなるものである。
ＶＭＥインタフェース・メモリ６６０
このメモリはインタフェース１６０内の大きな記憶ブロ
ックとなるものである。これのいくつかの用途は、ＤＴ
Ｐモジュール＋２０の動作と関連づけて上述した通りで
ある。
ックとなるものである。これのいくつかの用途は、ＤＴ
Ｐモジュール＋２０の動作と関連づけて上述した通りで
ある。
メモリ・マツプ
各高速化サブシステムは８にＢのＶＭＥアドレス空間を
使用する。このアドレス空間のベース・アドレスは８個
のスイッチによって選択される。レジスタ・アドレスは
このベース・アドレスからのオフセットとして与えられ
る。高速化サブシステム用のメモリ・マツプは２つの区
域に分割できる。
使用する。このアドレス空間のベース・アドレスは８個
のスイッチによって選択される。レジスタ・アドレスは
このベース・アドレスからのオフセットとして与えられ
る。高速化サブシステム用のメモリ・マツプは２つの区
域に分割できる。
サイズが２にｘ ３２ビット語のメモリ区域。このメモ
リ区域の使用法はソフトウェアで制御される。この区域
に納められるデータ構造のいくつかは以下に埜げろ通り
である。
リ区域の使用法はソフトウェアで制御される。この区域
に納められるデータ構造のいくつかは以下に埜げろ通り
である。
メモリ・スペースの下方部分を占有するレシス久区基。
この区域は、詳しく下達するように、多くの重要な機能
用に使用される。
用に使用される。
メモリ区域はマイクロコート・デバッカと通常の実行時
インタフェース間で共用される。
インタフェース間で共用される。
デバッガ区域には、モニタ・マイクロコートかメモリ、
ＦＩＦＯなどを読み取れるようにするコマンド待ち行列
の他に、サブシステムの状態格納情報が収容される。
ＦＩＦＯなどを読み取れるようにするコマンド待ち行列
の他に、サブシステムの状態格納情報が収容される。
実行時インタフェースは主に装置トライバがそこにコマ
ンドを追加して、Ｂ１１ｔｚマイクロコートがそこから
コマンドを削除できるコマンド待ち行列から構成されて
いる。
ンドを追加して、Ｂ１１ｔｚマイクロコートがそこから
コマンドを削除できるコマンド待ち行列から構成されて
いる。
ハードウェアをアクセスする仕方にはいくつかの制約が
ある。これらの制約は主にハードウェアを単純化して、
それてもなお、１６または３２ビツト・データ・バス・
インタフェースを可能にするためのものである。制約と
は、ハイド アクセスかサボー１へされないこと、ヒノ
１− アクセスは長語（３２ビット）境界で行なう必要
かあることである。
ある。これらの制約は主にハードウェアを単純化して、
それてもなお、１６または３２ビツト・データ・バス・
インタフェースを可能にするためのものである。制約と
は、ハイド アクセスかサボー１へされないこと、ヒノ
１− アクセスは長語（３２ビット）境界で行なう必要
かあることである。
メモリ６００ とデータＦＩＦＯ６７０は３２ビツト幅
である。ホスト・システムが１６ビツト・システムであ
る場合は、上位１６ビツトはアクセスがてぎない。
である。ホスト・システムが１６ビツト・システムであ
る場合は、上位１６ビツトはアクセスがてぎない。
１６ビツト・システムかメモリ内の連続アドレスに書込
みを行なう場合は、アドレスを４ずつ増やして行って、
次の記憶位置に移る必要がある。
みを行なう場合は、アドレスを４ずつ増やして行って、
次の記憶位置に移る必要がある。
好適なサブシステムで使用されるＶＭＥメモリ・マツプ
は次のようになっている。
は次のようになっている。
レジスタ オフセット
制御レジスタ ０
ストローブ・バッファ ４
状況レジスタ ４
ＷＣＳ制御レジスタ０８
ＷＣＳ制御レジスタ１ １２
ＷＣＳデータ・レジスタ １６
ＣＰマイクロアドレス ２０
ＤＴＰマイクロアドレス ２４
データＦＩＦ０ ２８
暢
１６読み書き
１６書込み
８読取り
１６読み書き
８読み書き
１６読み書き
１６読み書き
６読み書き
３２読み書き
■トメモリ６６０ ’１０９５ ３２
読み書ぎデータＦＩＦＯ６７０ データＦＩＦＯ６７０はデータ転送操作における重要な
機能を備えている。
読み書ぎデータＦＩＦＯ６７０ データＦＩＦＯ６７０はデータ転送操作における重要な
機能を備えている。
通瘍の動作モートでは、ＤＭＡコントローラかブタＦＩ
ＦＯを排他的に使用するのて、データＦＩＦＯがホスト
によってアクセスされることはない。ホストは制御レジ
スタ内のＦＩＦＯアクセス・ビットをリセットすること
でデータＦＩＦＯへのアクセスが可能になる。
ＦＯを排他的に使用するのて、データＦＩＦＯがホスト
によってアクセスされることはない。ホストは制御レジ
スタ内のＦＩＦＯアクセス・ビットをリセットすること
でデータＦＩＦＯへのアクセスが可能になる。
ＦＩＦＯ６７０で示されたブロックは物理的に２個のＦ
ＩＦＯで構成され、両方向ＦＩＦＯの機能をもっている
。これらのＦＩＦＯの一方はホストによって読み取られ
、他方はホストによって書込まれる。ＦＩＦＯの他の終
端はＤＴＰによってアクセスされる。（従って、一般的
に、ホストがＦＩＦＯに書き出したあとでＦＩＦＯを読
み取る場合は、読み取られたデータは書き出されたデー
タと異なることになる。）ホストがＦＩＦＯをアクセス
するときは、ＦＩＦＯ状況をモニタして、ＦＩＦＯが空
のときに読み取られたす、−杯のときに書き込まれたり
しないようにしなければならない。（ホストはこれらの
ＦＩＦＯを診断目的で、あるいはＤＭＡでなくポーリン
グされた人出力が必要である場合にアクセスする必要が
あることがある。） ＶＭＥ割込みロジックδ８０ ＶＭＥプロトコルはいくつかの割込みを用意している。
ＩＦＯで構成され、両方向ＦＩＦＯの機能をもっている
。これらのＦＩＦＯの一方はホストによって読み取られ
、他方はホストによって書込まれる。ＦＩＦＯの他の終
端はＤＴＰによってアクセスされる。（従って、一般的
に、ホストがＦＩＦＯに書き出したあとでＦＩＦＯを読
み取る場合は、読み取られたデータは書き出されたデー
タと異なることになる。）ホストがＦＩＦＯをアクセス
するときは、ＦＩＦＯ状況をモニタして、ＦＩＦＯが空
のときに読み取られたす、−杯のときに書き込まれたり
しないようにしなければならない。（ホストはこれらの
ＦＩＦＯを診断目的で、あるいはＤＭＡでなくポーリン
グされた人出力が必要である場合にアクセスする必要が
あることがある。） ＶＭＥ割込みロジックδ８０ ＶＭＥプロトコルはいくつかの割込みを用意している。
これらの割込みはＤＴＰモジュール１２０によって弓き
起すことができる。
起すことができる。
ＤＴＰモジュール１２０は割込みベクトルも定義してい
る。ベクトルは割込み理由に応して変更することができ
るが、割込み原因をＶＭＥインタフェース・メモリ６６
０に格納しておけば、１つのベクトルを使用することも
可能である。
る。ベクトルは割込み理由に応して変更することができ
るが、割込み原因をＶＭＥインタフェース・メモリ６６
０に格納しておけば、１つのベクトルを使用することも
可能である。
ＤＭＡコントローラ６４０
データＦＩＦＯ６７０とＶＭＥバス間の順次またはブロ
ック・モードの転送がＤＭＡコントローラ６４０によっ
てサポートされている。（このコントローラはより通常
の単語転送もサポートしている。）ＤＭＡアドレスは完
全な３２ビツトであり、転送時に使用されるＶＭＥアド
レス修飾子とＬＯＮＧ￥信号はすへて転送が開始される
前にＤＴＰモジュール１２０によってレジスタにセット
アツプされる。
ック・モードの転送がＤＭＡコントローラ６４０によっ
てサポートされている。（このコントローラはより通常
の単語転送もサポートしている。）ＤＭＡアドレスは完
全な３２ビツトであり、転送時に使用されるＶＭＥアド
レス修飾子とＬＯＮＧ￥信号はすへて転送が開始される
前にＤＴＰモジュール１２０によってレジスタにセット
アツプされる。
ＰＩＦＯ６７０の反対側はＤＴＰモジュール＋２０によ
って一杯または空にされる（通常はデータ・キャッシュ
・メモリ１４０の中に）。１６ビツト転送が使用される
ときは、ＤＴＰマイクロコードは３２ビット内部形式と
の間でデータをバックまたはアンパックする。
って一杯または空にされる（通常はデータ・キャッシュ
・メモリ１４０の中に）。１６ビツト転送が使用される
ときは、ＤＴＰマイクロコードは３２ビット内部形式と
の間でデータをバックまたはアンパックする。
この部分がＤＭＡコントローラとも呼ばれるのは、ＤＴ
Ｐモジュール１２０からの１個の高水準コマンドを受け
てＰＩＦＯ６７０との間でブロック・データ転送を行な
うことができるからである。しかし、この機能がもつ機
能は商用化されているＤＭＡコントローラ・チップの機
能とは同しでない。通常のＤＭＡコントローラは、活動
時に［１１ＡＡアクセスで使用するものと同じバスから
データとアドレス情報を受は取る。しかし、ＤＭＡコン
トローラ６４０はそのアドレス情報をＤＴＰモジュール
１２０から受は取り、この情報を使用してＶＭＥバスと
のアドレスおよびデータ・インタフェースを制御する。
Ｐモジュール１２０からの１個の高水準コマンドを受け
てＰＩＦＯ６７０との間でブロック・データ転送を行な
うことができるからである。しかし、この機能がもつ機
能は商用化されているＤＭＡコントローラ・チップの機
能とは同しでない。通常のＤＭＡコントローラは、活動
時に［１１ＡＡアクセスで使用するものと同じバスから
データとアドレス情報を受は取る。しかし、ＤＭＡコン
トローラ６４０はそのアドレス情報をＤＴＰモジュール
１２０から受は取り、この情報を使用してＶＭＥバスと
のアドレスおよびデータ・インタフェースを制御する。
本好適実施例では、ＤＭＡコントローラ６４０は実際に
は４個の八ｍ２９４０ Ｄ）Ａへビ・ント・スライス・
ヂ・ンブに実装され、ある種の関連ロジックは下達する
ようにＰＡＬに実装されている。
は４個の八ｍ２９４０ Ｄ）Ａへビ・ント・スライス・
ヂ・ンブに実装され、ある種の関連ロジックは下達する
ようにＰＡＬに実装されている。
ＤＭＡコントローラのセットアツプはＤＴＰモジュール
１２０によって行なわれ、データはＶＭＥバス線６００
ＢとデータＦＩＦＯ６７０との間で転送される。
１２０によって行なわれ、データはＶＭＥバス線６００
ＢとデータＦＩＦＯ６７０との間で転送される。
３つのアドレス指定モートが使用可能である。
これらのどれが使用されるかは、転送の種類またはシス
テム構成によフて決まる。
テム構成によフて決まる。
アドレス定数保存。このアドレス指定モードはＤＭＡが
ＶＭＥメモリにアクセスするとき同しＶＭＥアドレスを
保存しておくもので、これは人出力ポートをアクセスす
るとき使用される。
ＶＭＥメモリにアクセスするとき同しＶＭＥアドレスを
保存しておくもので、これは人出力ポートをアクセスす
るとき使用される。
アドレスを２ずつ増分（または減分）。このアドレス指
定モードはアクセスされるＶＭＥメモリが１６ビツト幅
だけのとき使用される。この場合は、ＤＴＰはデータを
内部で使用される３２ビット語と外部で使用される１６
ビツト語の間で分割またはマージする。
定モードはアクセスされるＶＭＥメモリが１６ビツト幅
だけのとき使用される。この場合は、ＤＴＰはデータを
内部で使用される３２ビット語と外部で使用される１６
ビツト語の間で分割またはマージする。
アドレスを４ずつ増分（または減分）にのアドレス指定
モートはアクセスされるＶＭＥメモリが３２ビット幅で
あるとき使用される。
モートはアクセスされるＶＭＥメモリが３２ビット幅で
あるとき使用される。
勿論、当業者によく知られているように、複数の状況信
号を使用すれば、ＦＩＦＯに対するデータの扱い方を制
御することができる。例えば、この種の状況信号には、
ＦＩＦＯ空、ＦＩＦＯ半満杯などがある。
号を使用すれば、ＦＩＦＯに対するデータの扱い方を制
御することができる。例えば、この種の状況信号には、
ＦＩＦＯ空、ＦＩＦＯ半満杯などがある。
マイクロコード・ロード制御ロジック６１０このロジッ
クはマイクロアドレス・バス２１１Ｂと３１１８および
直列ループ２２５ とのインタフェースとなるものであ
る。（より正確には、第２８図に示すように、このロジ
ックは１つの直列出力線２２５Ａを備え、４つの帰還線
２２５Ｂ、２２５Ｃ１２２５Ｄ、２２５Ｅを備えている
。）このブロックの構成要素とそれが実行する機能につ
いて、第２７．２８、および２９図を参照して以下説明
する（直列ループ・インタフェースの動作と関連付なが
ら）。
クはマイクロアドレス・バス２１１Ｂと３１１８および
直列ループ２２５ とのインタフェースとなるものであ
る。（より正確には、第２８図に示すように、このロジ
ックは１つの直列出力線２２５Ａを備え、４つの帰還線
２２５Ｂ、２２５Ｃ１２２５Ｄ、２２５Ｅを備えている
。）このブロックの構成要素とそれが実行する機能につ
いて、第２７．２８、および２９図を参照して以下説明
する（直列ループ・インタフェースの動作と関連付なが
ら）。
このロジックはレジスタ・ブロック６１２にあるＣＰと
ＤＴＰマイクロアドレス レジスタをアクセスする必要
がある。さらに、ＷＣ５指定子制御レジスタもアクセス
する。これらのレジスタはレジスタ・ブロック６１２に
示されているか、制御ロジックの一部と見ることも可能
である。
ＤＴＰマイクロアドレス レジスタをアクセスする必要
がある。さらに、ＷＣ５指定子制御レジスタもアクセス
する。これらのレジスタはレジスタ・ブロック６１２に
示されているか、制御ロジックの一部と見ることも可能
である。
このロジックはフリップフロップ２７２０、ステート・
マシン２７４０、マルチプレクサ２７１Ｏ１およびＷＣ
Ｓデータ・レジスタ２７３０ （これはシフト・レジス
タである）から構成されている。
マシン２７４０、マルチプレクサ２７１Ｏ１およびＷＣ
Ｓデータ・レジスタ２７３０ （これはシフト・レジス
タである）から構成されている。
レジスタ・ブロック６１２
多数の有用なレジスタがレジスタ・ブロック６１２に集
約されて示されている。このブロックに含まれる機能と
信号について以下説明する。
約されて示されている。このブロックに含まれる機能と
信号について以下説明する。
制御レジスタ・ビット
ホストは制御レジスタを使用して、サブシステム・ハー
ドウェアの基本的動作を制御する。これらには主にハー
ドウェア・リセット機能とクロック制御が含まれる。制
御ビットは次の通りである。
ドウェアの基本的動作を制御する。これらには主にハー
ドウェア・リセット機能とクロック制御が含まれる。制
御ビットは次の通りである。
ＣＰシーケンサ−リセット・このビットはセットされる
と、ＣＩ’シーケンサ２１０にアドレス０＝てジャンプ
させ、内部シーケンサ状態をリセットする。
と、ＣＩ’シーケンサ２１０にアドレス０＝てジャンプ
させ、内部シーケンサ状態をリセットする。
ＤＴＰ シーケンサ・リセット：このビットはセットさ
れると、ＤＴＰシーケンサ３１０にアドレス０までジャ
ンプさせ、内部シーケンサ状態をリセットする。
れると、ＤＴＰシーケンサ３１０にアドレス０までジャ
ンプさせ、内部シーケンサ状態をリセットする。
ＤＴＰ リセット このビットはクリアされると、ＤＴ
Ｐを安全状態に置くので、すべてのバスは３状態になる
。これが主に使用されるのは、違法マイクロコート命令
でバス競合が起こるのを防止するマイクロコートをロー
トするときである。
Ｐを安全状態に置くので、すべてのバスは３状態になる
。これが主に使用されるのは、違法マイクロコート命令
でバス競合が起こるのを防止するマイクロコートをロー
トするときである。
ＣＰリセット このビットはクリアされると、ＣＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。
ＦＰリセット：このビットはクリアされると、ＦＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロツー１−命令でハ
ス競合が起こるのを防止するマイクロコートをロートす
るときである。
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロツー１−命令でハ
ス競合が起こるのを防止するマイクロコートをロートす
るときである。
ＶＭＥ ＦＩＦＯリセット このビットはクリアされる
と、ＶＭＥデータＦＩＦＤを空の状態にセットする。
と、ＶＭＥデータＦＩＦＤを空の状態にセットする。
データ・バイブＦＩＦＯ： このビットはクリアされる
と、データ・バイブＦＩＦＯを空の状態にセットする。
と、データ・バイブＦＩＦＯを空の状態にセットする。
ＧＩＰ ＦＩＦＯリセット：このビットはクリアされる
と、 ＧＩＰインタフェースＦＩＦＯを空の状態にセッ
トして、ＧＩＰインタフェースを初期設定する。
と、 ＧＩＰインタフェースＦＩＦＯを空の状態にセッ
トして、ＧＩＰインタフェースを初期設定する。
自走クロック、このビットはＣＰとＤＴＰマイクロコー
ド・クロックを制御し、クロックを自走または停止させ
る。クロックが停止されたときは、ホストから１ステツ
プ進めることが可能である。
ド・クロックを制御し、クロックを自走または停止させ
る。クロックが停止されたときは、ホストから１ステツ
プ進めることが可能である。
クロック・ディスエーブル、このビットはバイブライン
・レジスタに対するクロックを除き、ＣＰとＤＴＰのす
べてのマイクロコード・クロックをディスエーブルする
。これが必要になるのは、例えば中断点を設定するとき
ＣＰまたはＤＴＰの状態を壊さないでマイクロコードが
読み書きされるようにするためである。
・レジスタに対するクロックを除き、ＣＰとＤＴＰのす
べてのマイクロコード・クロックをディスエーブルする
。これが必要になるのは、例えば中断点を設定するとき
ＣＰまたはＤＴＰの状態を壊さないでマイクロコードが
読み書きされるようにするためである。
自走ＩＰクロック°このビットはＦＰマイクロコトーク
ロックを制御し、クロックを自走または停止させる。
ロックを制御し、クロックを自走または停止させる。
ＦＩＦＯアクセス このビットはＶＭＥデータＦＩＦＯ
へのアクセスを制御する。通常のオプションは内部ＤＭ
Ａコントローラに排他的アクセス権と制御権をもたせる
が、診断時またはＶＭＥスレーブのみ環境では、ホスト
がこのビットをセットすることでこれらのＦＩＦＯの制
御権を受は取ることができる。
へのアクセスを制御する。通常のオプションは内部ＤＭ
Ａコントローラに排他的アクセス権と制御権をもたせる
が、診断時またはＶＭＥスレーブのみ環境では、ホスト
がこのビットをセットすることでこれらのＦＩＦＯの制
御権を受は取ることができる。
マイクロコード・ループ：このビットはテストをマイク
ロコード・レベルで繰り返すために診断機能だけが使用
する。
ロコード・レベルで繰り返すために診断機能だけが使用
する。
ストローブ・バッファ
ホストはストローブ・バッファを使用して、サブシステ
ムを縁またはパルス面から制御する。ストローブ・バッ
ファに書き込みが行なわれる場合は、セットされている
すべてのビットについて対応するストローブ線にパルス
が現れる。この自動ストロービングにより、ホストはス
トローブ線のセントとリセットによるストローブ線の切
替えから解放される。この操作は書込みモートのときだ
け使用される。ホストがこのバッファを読み取ると、あ
る種の代替状況情報がホストに送り返されることになる
。
ムを縁またはパルス面から制御する。ストローブ・バッ
ファに書き込みが行なわれる場合は、セットされている
すべてのビットについて対応するストローブ線にパルス
が現れる。この自動ストロービングにより、ホストはス
トローブ線のセントとリセットによるストローブ線の切
替えから解放される。この操作は書込みモートのときだ
け使用される。ホストがこのバッファを読み取ると、あ
る種の代替状況情報がホストに送り返されることになる
。
ストローブ線には、次のものがある。
１ステツプ これは１サイクルの間にＣＰとＤＴＰマイ
クロコート・クロックを１ステツプ進めるものである。
クロコート・クロックを１ステツプ進めるものである。
これは、ハードウェアがＷＣ５を１ステツプを進めてロ
ードしたり、誘取りや変更するとき使用される。
ードしたり、誘取りや変更するとき使用される。
ＦＰパイプライン・クロツク二ＦＰパイプライン・クロ
ック信号は、ＦＰのｗＣ５の内容を読み戻すときだけ直
列マイクロコード・ループ制御の一部として使用される
。ＦＰ内の実行時バイブライン・クロックは通常ＦＰマ
イクロコード・クロックと同じである。
ック信号は、ＦＰのｗＣ５の内容を読み戻すときだけ直
列マイクロコード・ループ制御の一部として使用される
。ＦＰ内の実行時バイブライン・クロックは通常ＦＰマ
イクロコード・クロックと同じである。
ｃｐ ｗｃｓ書込みイネーブル：この信号はＣＰマイク
ロアドレス・レジスタに指定されているアドレスから直
列ループに以前にロードされたデータでＦＰのＷＧＳ
４１０に書込みを行なう。ＣＰマイクロアドレス・レジ
スタか使用されることに注意されたい。
ロアドレス・レジスタに指定されているアドレスから直
列ループに以前にロードされたデータでＦＰのＷＧＳ
４１０に書込みを行なう。ＣＰマイクロアドレス・レジ
スタか使用されることに注意されたい。
ＷＧＳ ４７０への書込みはロートＷＣＳマスクによっ
て修飾されるので、選択されたＦＰたけのＷＧＳが更新
される。
て修飾されるので、選択されたＦＰたけのＷＧＳが更新
される。
ＣＰデバッグ割込み このストローブはＣＰに割込みを
引き起すものである。これは、ＤＴＰをデバッグ・モニ
タに戻すためにマイクロコート・デバッグ・モニタによ
ってイ吏用される。
引き起すものである。これは、ＤＴＰをデバッグ・モニ
タに戻すためにマイクロコート・デバッグ・モニタによ
ってイ吏用される。
ＤＴＰ割込み：このストローブはＤＴ［’に割込みを引
き起すものである。これは、コマンドがそのコマンド待
ち行列にロートされたことをＤＴＰに通知するために装
置トライバによ）て使用される。
き起すものである。これは、コマンドがそのコマンド待
ち行列にロートされたことをＤＴＰに通知するために装
置トライバによ）て使用される。
状況レジスタ
状況レジスタは読取専用であり、主にホストがＶＭＥデ
ータＦＩＦＯをアクセスできるときにホストにＶＭＥデ
ータＦＩＦＯを判断させるために使用される。
ータＦＩＦＯをアクセスできるときにホストにＶＭＥデ
ータＦＩＦＯを判断させるために使用される。
状況ビットには次のものがある。
ＶＭＥ出力ＦＩＦＯ状況 このＦＩＦＯから出される状
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ヒツトは、ホストかそこから言先取りを行なうＦ
ＩＦＤに列するものである（そのアクセスか可能である
場合）。
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ヒツトは、ホストかそこから言先取りを行なうＦ
ＩＦＤに列するものである（そのアクセスか可能である
場合）。
ＶＭＥ入力ＦＩＦＯ状況、このＦＩＦＯから出される状
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ヒツトは、ホストかそこに書込みを行なうＦＩＦ
Ｏに対するものである（そのアクセスか可能である場合
）。
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ヒツトは、ホストかそこに書込みを行なうＦＩＦ
Ｏに対するものである（そのアクセスか可能である場合
）。
ＨＥＲＥ こノ状況ヒツトはＦＰモジュールか存在す
るかどうかをホストに判断させるものである。これを行
なうには、各モジュールのアドレスをＷＣ５制御レジス
タ１に書き込み、この状況ビットをテストする。そのア
ドレスにモジュールかあれは、この状況ビットはクリア
され、モジュールがなければ、セットされる。
るかどうかをホストに判断させるものである。これを行
なうには、各モジュールのアドレスをＷＣ５制御レジス
タ１に書き込み、この状況ビットをテストする。そのア
ドレスにモジュールかあれは、この状況ビットはクリア
され、モジュールがなければ、セットされる。
ＷＣＳ制御レジスタ
ＷＣＳインタフェースは２つのレジスタを使用して制御
される。最初のレジスタはＣＰ、ＤＴＰ内およびＦＰモ
モジュール上ある各種マイクロコート・メモリの読み書
きを制御する。これらの信号の機能と用法の詳細はマイ
クロツー）−・ローディングの個所で説明されている。
される。最初のレジスタはＣＰ、ＤＴＰ内およびＦＰモ
モジュール上ある各種マイクロコート・メモリの読み書
きを制御する。これらの信号の機能と用法の詳細はマイ
クロツー）−・ローディングの個所で説明されている。
このレジスタにおける制御信号には次のものかある。
直列ループ出力信号、これは３ビツト・フィールドの最
上位ビットであり、直列ループの並列通路のどのブラン
チを戻り路として働かせるかを選択するものである。こ
のフィールドの他の２ビツトはＷＣ５制御レジスタ１に
ある。
上位ビットであり、直列ループの並列通路のどのブラン
チを戻り路として働かせるかを選択するものである。こ
のフィールドの他の２ビツトはＷＣ５制御レジスタ１に
ある。
ＦＰ ＷＣ５出カイネーブル このビット出力は、通常
のマイクロコード実行とマイクロコード読み戻し時にイ
ネーブルにする必要があるが、マイクロコードのロード
時にディスエーブルする必要があるデータをイネーブル
してＦＰマイクロコード・メモリから取り出すものであ
る。
のマイクロコード実行とマイクロコード読み戻し時にイ
ネーブルにする必要があるが、マイクロコードのロード
時にディスエーブルする必要があるデータをイネーブル
してＦＰマイクロコード・メモリから取り出すものであ
る。
Ｆ’Ｐバイブライン出力出力イネーブル二連好適実施例
、ＦＰ ＷＧＳ ４７０はマイクロコード・ローディン
グを最適化するために２つのバンクに分割されている（
下達する）。この１８号はこれらの２バンクの出力との
インタフェースとなるバイブライン・３６ ル シスタ４７６を制御する。
、ＦＰ ＷＧＳ ４７０はマイクロコード・ローディン
グを最適化するために２つのバンクに分割されている（
下達する）。この１８号はこれらの２バンクの出力との
インタフェースとなるバイブライン・３６ ル シスタ４７６を制御する。
ＦＰ ＷＣＳモート これは直列ループ モートを制御
し、ループを回ってデータをシフトさせるか、ＷＧＳと
の間でデータを転送するかを選択する。
し、ループを回ってデータをシフトさせるか、ＷＧＳと
の間でデータを転送するかを選択する。
ＣＰとＤＴＰバイブライン・レジスタ出力イネーブル
これはマイクロコート命令をディスエーブルして、すへ
てのビットを高レベルにするときだけ使用される。
これはマイクロコート命令をディスエーブルして、すへ
てのビットを高レベルにするときだけ使用される。
ｃｐ ｗｃｓ出カイカイネーブルのビット出力は通常の
マイクロコード実行とマイクロコート読み戻し時にイネ
ーブルにする必要があるか、マイクロコートのローディ
ング時にディスエーブルする必要のあるデータをイネー
ブルしてＣＰマイクロコート・メモリから取り出すもの
である。類似の信号はＤＴＰ Ｗ（：５３２０の出力イ
ネーブルを制御する。
マイクロコード実行とマイクロコート読み戻し時にイネ
ーブルにする必要があるか、マイクロコートのローディ
ング時にディスエーブルする必要のあるデータをイネー
ブルしてＣＰマイクロコート・メモリから取り出すもの
である。類似の信号はＤＴＰ Ｗ（：５３２０の出力イ
ネーブルを制御する。
ｃｐ ｗｃｓモード：これは直列ループを制御し、ルブ
を回ってデータをシフトさせるか、ＷＧＳとの間でデー
タを転送するかを選択する。
を回ってデータをシフトさせるか、ＷＧＳとの間でデー
タを転送するかを選択する。
ＤＴＰ ＷＣＳモード・これは直列ループを制御ｌ）、
ループを回ってデータをシフトさせるか、ＷＧＳとの間
でデータを転送するかを選択する。
ループを回ってデータをシフトさせるか、ＷＧＳとの間
でデータを転送するかを選択する。
ＣＰマイクロコート選択：これはＣＰのシーケンサにそ
のアドレス・ハスを３状！μにさせて、その代わりにＣ
Ｐマイクロアドレス・レジスタをイネーブルしてハスを
駆動させるものである。
のアドレス・ハスを３状！μにさせて、その代わりにＣ
Ｐマイクロアドレス・レジスタをイネーブルしてハスを
駆動させるものである。
ＦＰマイクロアドレス選択・これはＦＰのｗＣｓのアド
レス・ソースとしてＣＰマイクロアドレス・ハスを使用
させるものである。通常、ＣＰマイクロアドレス選択は
、ホストがマイクロコード・アドレスをＣＰに、従って
ＦＰに送るようにセットアツプされている。
レス・ソースとしてＣＰマイクロアドレス・ハスを使用
させるものである。通常、ＣＰマイクロアドレス選択は
、ホストがマイクロコード・アドレスをＣＰに、従って
ＦＰに送るようにセットアツプされている。
ＦＰ ＷＣ５選択： ＦＰ ｗＣｓは並列ロート機能で
はデータ経路指定が必要になるので、読取り時は２半分
として扱う必要がある。このビットは下位６４ビツトか
上位４０ビツトを選択する。
はデータ経路指定が必要になるので、読取り時は２半分
として扱う必要がある。このビットは下位６４ビツトか
上位４０ビツトを選択する。
直列ループ復帰選択（２）：直列ループ戻り路は４つの
ソースの１つから選択できる。（これはｗＣｓの内容が
直列ループを通して読取られるときそのソースを選択す
るようにセットアツプされていなければならない。）ソ
ースとなり得るものには、ＣＰ内部（ヘ−ス・ホードた
けにある）、ｃｐ外部（ベース・ポートとＦＰモジュー
ルにある）、ＤＴＰ、およびＦＰがある。
ソースの１つから選択できる。（これはｗＣｓの内容が
直列ループを通して読取られるときそのソースを選択す
るようにセットアツプされていなければならない。）ソ
ースとなり得るものには、ＣＰ内部（ヘ−ス・ホードた
けにある）、ｃｐ外部（ベース・ポートとＦＰモジュー
ルにある）、ＤＴＰ、およびＦＰがある。
直列ループ・モート（２）：こわらのビットはブタがＷ
ＣＳデータ・レジスタから読み書きされるとき直列ルー
プをどのように振る舞わさせるかを制御する。オプショ
ンには、データ保留、データ・シフト、データ・パルス
がある。これらの効果については、直列マイクロコート
・ロー１〜の個所で説明されている。
ＣＳデータ・レジスタから読み書きされるとき直列ルー
プをどのように振る舞わさせるかを制御する。オプショ
ンには、データ保留、データ・シフト、データ・パルス
がある。これらの効果については、直列マイクロコート
・ロー１〜の個所で説明されている。
他方のレジスタはＦＰモモジュール上マイクロコートを
ロートし、読み取ることを制御するフィールドを保持す
る。これを制御するフィールドには次の２つがある。
ロートし、読み取ることを制御するフィールドを保持す
る。これを制御するフィールドには次の２つがある。
ＷＣＳロート・マスク、このマスクの各ビットはマイク
ロコードを対応するモジュールにロートすることをイネ
ーブルする。ビットはいくつでもセットできるので、類
似のモジュールに同しマイクロコードを並列にロートす
ることが可能である。
ロコードを対応するモジュールにロートすることをイネ
ーブルする。ビットはいくつでもセットできるので、類
似のモジュールに同しマイクロコードを並列にロートす
ることが可能である。
直列ループ出力イネーブル・これらの残りのビソトはＷ
Ｃ５制御レジスタ０にある３番目のヒノｌ〜と一緒に使
用されて、モジュールのとれに直列ルブのＣＰ外部戻り
路とＦＰ戻り路を駆動させるかを選択する。
Ｃ５制御レジスタ０にある３番目のヒノｌ〜と一緒に使
用されて、モジュールのとれに直列ルブのＣＰ外部戻り
路とＦＰ戻り路を駆動させるかを選択する。
ＷＣＳデータ・レジスタ
ＷＣＳデータ・レジスタは直列ループ、従ってマイクロ
コード・メモリをアクセスするときホストか読み書きす
るレジスタである。マイクロコードのローディングを効
率化するために、このレジスタはＷＣ５制御レジスタ０
内の直列ループ・モート・フィールドがどのようにセッ
トアツプされているかに応じて異なった振舞い方をする
。
コード・メモリをアクセスするときホストか読み書きす
るレジスタである。マイクロコードのローディングを効
率化するために、このレジスタはＷＣ５制御レジスタ０
内の直列ループ・モート・フィールドがどのようにセッ
トアツプされているかに応じて異なった振舞い方をする
。
直列ループ・モードが「保持」にセットされている場合
は、このレジスタは他のレジスタと同しように読み書き
される。
は、このレジスタは他のレジスタと同しように読み書き
される。
直列ループ・モードが「シフト」にセットされている場
合は、ＷＣＳデータ・レジスタに対し読み書き操作が行
なわれるたびに、レジスタは１６桁だけシフトされ、書
き込まれたデータが直列ループに挿入されると共に、ル
ープ内の「最後の１語がデーターレジスタにロートされ
る。
合は、ＷＣＳデータ・レジスタに対し読み書き操作が行
なわれるたびに、レジスタは１６桁だけシフトされ、書
き込まれたデータが直列ループに挿入されると共に、ル
ープ内の「最後の１語がデーターレジスタにロートされ
る。
直列ループ・モー１〜か「パルス」にセットされている
場合は、レジスタは他のレジスタと同しように読み書き
されるか、書込み操作が行なわれると、ある種の制御信
号が自動的に発生されて直列ループを制御する。
場合は、レジスタは他のレジスタと同しように読み書き
されるか、書込み操作が行なわれると、ある種の制御信
号が自動的に発生されて直列ループを制御する。
ＣＰマイクロアドレス・レジスタ
このレジスタはＣＰまたはＦＰモジュールのマイクロコ
ート・ロート時にマイクロコード・ロード制御ロジック
６１０によフて駆動されて、ＣＰマイクロコート・アド
レス・バス２１１Ｂ上に送出されるデータを保持する。
ート・ロート時にマイクロコード・ロード制御ロジック
６１０によフて駆動されて、ＣＰマイクロコート・アド
レス・バス２１１Ｂ上に送出されるデータを保持する。
ＣＰマイクロアドレス選択ビットがＷＣ５制御レジスタ
Ｏにセットされている場合は、このレジスタを読み取る
と、そこに最後に書き込まれたデータが返却される。そ
うでない場合は、ＣＰのシーケンサが出力中のアドレス
の非同期スナップショットが返却される。
Ｏにセットされている場合は、このレジスタを読み取る
と、そこに最後に書き込まれたデータが返却される。そ
うでない場合は、ＣＰのシーケンサが出力中のアドレス
の非同期スナップショットが返却される。
ＤＴＰマイクロアドレス・レジスタ
このレジスタはＤＴＰモジュールのマイクロコト・ロー
ト時にマイクロコード・ロート制御ロジツク６１０によ
って駆動されて、ＤＴＰマイクロコ１−・アドレス・ハ
ス３１１８土に送出されるデータを保持する。ＤＴＰマ
イクロア１〜レス選択ビットがｗＣ５制御レジスタＯに
セットされている場合は、このレジスタを読み取ると、
そこに最後に書き込まれたデータが返却される。そうで
ない場合は、ＤＴＰのシーケンサが出力中のアドレスの
非同期スナップショットが返却される。
ト時にマイクロコード・ロート制御ロジツク６１０によ
って駆動されて、ＤＴＰマイクロコ１−・アドレス・ハ
ス３１１８土に送出されるデータを保持する。ＤＴＰマ
イクロア１〜レス選択ビットがｗＣ５制御レジスタＯに
セットされている場合は、このレジスタを読み取ると、
そこに最後に書き込まれたデータが返却される。そうで
ない場合は、ＤＴＰのシーケンサが出力中のアドレスの
非同期スナップショットが返却される。
（以下余白）
データ・バイブ−インタフェース・ロジック＋５０デー
タ・バイブ概念は複数の個別サブシステムを各種のトポ
ロジ形状に結合させるものである。
タ・バイブ概念は複数の個別サブシステムを各種のトポ
ロジ形状に結合させるものである。
この結合は「データ・バイブ」と呼ばれる複数の局所バ
スを使用して行なわれる。また、この結合はバックプレ
ーンから独立しているので、相互に離して結合すること
が可能である。
スを使用して行なわれる。また、この結合はバックプレ
ーンから独立しているので、相互に離して結合すること
が可能である。
本好適実施例では、各データ・バイブ局所バスは３２ビ
ウト幅で毎秒４０ＭＢの転送することをサポートし、受
取側はＦＩＦＯでバッファリングされる。各サブシステ
ムは２つの入力バイブと１つの出力バイブをもっている
。出力バイブは個別クロックをもっているので、２人カ
バイブにデーシイ接続されているときは、データは各入
力バイブに個別的にも、まとめても送ることができる。
ウト幅で毎秒４０ＭＢの転送することをサポートし、受
取側はＦＩＦＯでバッファリングされる。各サブシステ
ムは２つの入力バイブと１つの出力バイブをもっている
。出力バイブは個別クロックをもっているので、２人カ
バイブにデーシイ接続されているときは、データは各入
力バイブに個別的にも、まとめても送ることができる。
データ・バイブ・インタフェース１５０は第７図に示さ
れている。データ・バイブ出力ポートは３２ビット幅で
ある。このポートは別の高速化ボード４１４０上のデー
タ・バイブ・インタフェースの入力ポート（７１０また
は７２０）に（またはある種のタイプの別の装置上のデ
ータ・バイブ・インタフェースに）接続することが可能
である。データ・バイブの受取り側はＦＩＦＯでバッフ
ァされている（ＦＩＦＯ７４０または７５０を使用して
）ので、出力側７３１は電気的にデータをバッファする
だけである。２つのストローブ７６０が用意されている
ので、一方のデータ・バイブ・インタフェースが他の２
つのサブシステムに書ぎ込むことができるようになって
いる。受取り側サブシステムでデータ・オーバランが起
こるのを防止するために、受取り側システムからのＦＩ
ＦＯ満杯フラグ７７０を送り側サブシテムが使用してモ
ニタリングができる。２つの入力ＰＩＦＯ７４０と７５
０が２つの入力ポードア１０と７２０にあるので、２つ
のサブシステムは１つのサブシステムにデータを送るこ
とができる。
れている。データ・バイブ出力ポートは３２ビット幅で
ある。このポートは別の高速化ボード４１４０上のデー
タ・バイブ・インタフェースの入力ポート（７１０また
は７２０）に（またはある種のタイプの別の装置上のデ
ータ・バイブ・インタフェースに）接続することが可能
である。データ・バイブの受取り側はＦＩＦＯでバッフ
ァされている（ＦＩＦＯ７４０または７５０を使用して
）ので、出力側７３１は電気的にデータをバッファする
だけである。２つのストローブ７６０が用意されている
ので、一方のデータ・バイブ・インタフェースが他の２
つのサブシステムに書ぎ込むことができるようになって
いる。受取り側サブシステムでデータ・オーバランが起
こるのを防止するために、受取り側システムからのＦＩ
ＦＯ満杯フラグ７７０を送り側サブシテムが使用してモ
ニタリングができる。２つの入力ＰＩＦＯ７４０と７５
０が２つの入力ポードア１０と７２０にあるので、２つ
のサブシステムは１つのサブシステムにデータを送るこ
とができる。
ＦＩＦＯ出カイ出御イネーブルＰマイクロコード内のＴ
Ｄリソースフィールドによって制御され、出力ストロー
ブはＴＤ宛先フィールドによって制御される。入力ＦＩ
ＦＯ状況信号７８０は条件コード・ロジックでテストす
ることできるが、割込みを引き起すこともある。
Ｄリソースフィールドによって制御され、出力ストロー
ブはＴＤ宛先フィールドによって制御される。入力ＦＩ
ＦＯ状況信号７８０は条件コード・ロジックでテストす
ることできるが、割込みを引き起すこともある。
このインタフェース構成を使用すると、複数のサブシス
テムを局所バスで各種トポロジ形状に結合することがで
きる。このようにサブシステムを柔軟に再構成できるこ
とは、アプリケーション向きマイクロスコピック・デー
タ転送アーキテクチャを多くのアプリケーションで使用
すると大きな利点が得られるので、第１図に示すサブシ
テムの場合に特に有利である。トポロジ形状のいくつか
の例が第３４．３５．３６．３７図に示されている。
テムを局所バスで各種トポロジ形状に結合することがで
きる。このようにサブシステムを柔軟に再構成できるこ
とは、アプリケーション向きマイクロスコピック・デー
タ転送アーキテクチャを多くのアプリケーションで使用
すると大きな利点が得られるので、第１図に示すサブシ
テムの場合に特に有利である。トポロジ形状のいくつか
の例が第３４．３５．３６．３７図に示されている。
ある種のアルゴリズムやアプリケーションでは、複数の
サブシステムを並列またはバイブライン構成にすると、
計算作業負荷を分散できる利点が得られる。例えば、高
性能３次元図形ワークステーション構成の１例が第３６
図に示されている。
サブシステムを並列またはバイブライン構成にすると、
計算作業負荷を分散できる利点が得られる。例えば、高
性能３次元図形ワークステーション構成の１例が第３６
図に示されている。
複数のサブシステムをデーシイ構成で結合すると（第３
７図に図示）、データを共用することができ、その場合
、「マスタ」サブシステム４１５０Ａは例えばホスト・
メモリからデータを人手し、それをデータ・バイブ結合
を通して他のすべてのサブシステム４１５０Ｂ、１ｌ１
５０ｃ、４１５０Ｄと共用することができる。この結果
、各サブシステムが独自のコピーをもつのではなく、１
つのサブシステムだけがデータを取り出すことになるの
で、ポスト・バス４１１０のバント幅が節約される。
７図に図示）、データを共用することができ、その場合
、「マスタ」サブシステム４１５０Ａは例えばホスト・
メモリからデータを人手し、それをデータ・バイブ結合
を通して他のすべてのサブシステム４１５０Ｂ、１ｌ１
５０ｃ、４１５０Ｄと共用することができる。この結果
、各サブシステムが独自のコピーをもつのではなく、１
つのサブシステムだけがデータを取り出すことになるの
で、ポスト・バス４１１０のバント幅が節約される。
データ・パイプはリングに結合すれば（第３５図）、ケ
ンブリッジ・リングと同じような設計構造のトークン・
パッシング・ネットワークを効果的に構築することが可
能である。
ンブリッジ・リングと同じような設計構造のトークン・
パッシング・ネットワークを効果的に構築することが可
能である。
データ・パイプ経由で送られるデータの内容と意味はソ
フトウェアで制御されるが、通常はメツセージ・パケッ
トにするのが普通である。
フトウェアで制御されるが、通常はメツセージ・パケッ
トにするのが普通である。
データ・パイプはシステム間通信用に設計されているが
、これらは他の周辺装置と結ぶことも可能である。持続
入出力速度は毎秒４０ＭＢであるが、バースト入力速度
はもっと高速である。バースト入力速度は配線の電気的
特性によって制限されるが、データ・パイプ入力が１つ
のときは、毎秒１６０ＭＢ （両方の入力が並列化し
ているときは、適当？、Ｉ−バッファ・カードを使用す
れば最高３２０ＭＢ ＊て）にすることが可能である。
、これらは他の周辺装置と結ぶことも可能である。持続
入出力速度は毎秒４０ＭＢであるが、バースト入力速度
はもっと高速である。バースト入力速度は配線の電気的
特性によって制限されるが、データ・パイプ入力が１つ
のときは、毎秒１６０ＭＢ （両方の入力が並列化し
ているときは、適当？、Ｉ−バッファ・カードを使用す
れば最高３２０ＭＢ ＊て）にすることが可能である。
このインタフェース機能の主要な利点は、使用できるサ
ブシステム相互接続トポロジが多様化していることであ
る。従って、特にＩ１目すべきことは、図示の構成例は
大幅な柔軟性が得られることをボしている。
ブシステム相互接続トポロジが多様化していることであ
る。従って、特にＩ１目すべきことは、図示の構成例は
大幅な柔軟性が得られることをボしている。
画像プロセッサ・インタフェース１７０このインタフェ
ースはアプリケーション向きバスとの接続を可能にする
。本好適実施例では、このバスは図形と画像データ向け
に特に最適化されている画像プロセッサと結ばれる。ま
た、本好適実施例では、この画像バスはｒＧＩＳバス」
であり、このバスは１６ｏ木のデータ線からなり、デー
タ・クロック期間が１２０−２００ｎｓで動作する。（
従って、このインタフェース・ロジックは本明細書の各
所でｒ ＧＩＰインタフェース」と呼ばれている。）し
かし、他の画像データ・バス標準（好ましさの点で劣る
が）を使用することも可能である。別の方法−として、
データ転送要求条件（地震測定や実時間システムなど）
が特殊なアプリケ−ジョンの場合には、他のアプリケー
ション向きハスを使用することも可能である。
ースはアプリケーション向きバスとの接続を可能にする
。本好適実施例では、このバスは図形と画像データ向け
に特に最適化されている画像プロセッサと結ばれる。ま
た、本好適実施例では、この画像バスはｒＧＩＳバス」
であり、このバスは１６ｏ木のデータ線からなり、デー
タ・クロック期間が１２０−２００ｎｓで動作する。（
従って、このインタフェース・ロジックは本明細書の各
所でｒ ＧＩＰインタフェース」と呼ばれている。）し
かし、他の画像データ・バス標準（好ましさの点で劣る
が）を使用することも可能である。別の方法−として、
データ転送要求条件（地震測定や実時間システムなど）
が特殊なアプリケ−ジョンの場合には、他のアプリケー
ション向きハスを使用することも可能である。
ＧＩＰインタフェースを通して、ＧＩＰ とサブシステ
ムはデータとコマンドを相互に受渡しすることができる
。このインタフェースは第８図にブロック図で示されて
いる。
ムはデータとコマンドを相互に受渡しすることができる
。このインタフェースは第８図にブロック図で示されて
いる。
ＧＩＰとサブシステム間の連絡はすべて１６ビツト幅両
方向ＰＩＦＯ８１０を通して渡される。ＦＩＦＯの一方
の側はＤＴＰマイクロコードによって、他側はＧＩＰマ
イクロコードによって制御される。ＧＩＰインタフェー
スはマイクロコード拡張ポート・インタフェースを備え
ているので、ＧＩＰは実際には、サブシステムに常駐し
ているマイクロコード（８ビツト）を実行する。ＧＩＰ
マイクロコード拡張バスは前述したＤＴＰマイクロコー
ド拡張インタフェースと同じである。
方向ＰＩＦＯ８１０を通して渡される。ＦＩＦＯの一方
の側はＤＴＰマイクロコードによって、他側はＧＩＰマ
イクロコードによって制御される。ＧＩＰインタフェー
スはマイクロコード拡張ポート・インタフェースを備え
ているので、ＧＩＰは実際には、サブシステムに常駐し
ているマイクロコード（８ビツト）を実行する。ＧＩＰ
マイクロコード拡張バスは前述したＤＴＰマイクロコー
ド拡張インタフェースと同じである。
ＧＪＰインタフェースは、 ＧＩＰ図形プロセッサがあ
る種の分散マイクロコードをサブシステムで実行させる
ために必要なサービスを提供する。これらのサービスに
は、ＧＩＰマイクロコード・クロッり、ＧＩＰマイクロ
アドレスとデータ・ハス、割込みと状況信号、および拡
張ＧＩＰマイクロコートを直列にロートするだめの手段
がある。
る種の分散マイクロコードをサブシステムで実行させる
ために必要なサービスを提供する。これらのサービスに
は、ＧＩＰマイクロコード・クロッり、ＧＩＰマイクロ
アドレスとデータ・ハス、割込みと状況信号、および拡
張ＧＩＰマイクロコートを直列にロートするだめの手段
がある。
ＧＩＰインタフェース内の周辺構成要素としては、ＷＣ
５８３０、両方向ＦＩＦＯ（片方向ＦＩＦＯから構成）
および状況ロジック８２０と割込みロジック８４０があ
る。
５８３０、両方向ＦＩＦＯ（片方向ＦＩＦＯから構成）
および状況ロジック８２０と割込みロジック８４０があ
る。
常駐ＧＩＰマイクロコードにより、ＧＩＰは次のような
機能を実行することができる。
機能を実行することができる。
ＰＩＦＯ８１０からデータを読み書きすること。
状況ロジック８２０を通してＦＩＦＯ状況信号をテスト
して、開コレクタ条件コード・インタフェース信号に基
づいて結果を駆動すること。
して、開コレクタ条件コード・インタフェース信号に基
づいて結果を駆動すること。
割込みロジック８４０によってＧＩＰに割込みを弓き起
す条件をセットアツプすること（例えば、ＦＩＦＯが満
杯または空になったとき）。
す条件をセットアツプすること（例えば、ＦＩＦＯが満
杯または空になったとき）。
ＤＴＰに割込みを引き起すこと。
ＤＴＰ側からは、ＦＩＦＯは３２ビット幅でなく１６ビ
ツト幅である場合を除き、他のＦＩＦＯのいずれかであ
るように見える。
ツト幅である場合を除き、他のＦＩＦＯのいずれかであ
るように見える。
連絡か行なわれるときの形式と、高速化サブシステムま
たはＧＩＰかマスタ装置であるかどうかの詳細はずへて
２プロセツサで稼動するマイクロコトによって決定され
る。３次元ワークステジョン環境では、第３６図に示す
ように、ホストをマスクに、サブシステムをスレーブに
、数値高速化サブシステムをその中間にする階層が好ま
しい。
たはＧＩＰかマスタ装置であるかどうかの詳細はずへて
２プロセツサで稼動するマイクロコトによって決定され
る。３次元ワークステジョン環境では、第３６図に示す
ように、ホストをマスクに、サブシステムをスレーブに
、数値高速化サブシステムをその中間にする階層が好ま
しい。
直列ループ・インタフェース
第１図（および他の図）に示す同時並行多重プロセッサ
・システムがもつ利点の１つは、３またはそれ以上のプ
ロセッサの書込み可能制御記憶機構（ＷＯ２）が直列ル
ープ・インタフェースを介して結ばれていることである
。本好適実施例によるこのループのトポロジ構造は第２
８図に示されている（第２Ａ、３Ａ、４Ｃ１および６図
に２２５で示されている線は、第２８図では中断されて
、１つの出力線２２５Ａと４つの帰還線２２５Ｂ、２２
５Ｃ１２２５Ｄ、２２５Ｅが示されている）。
・システムがもつ利点の１つは、３またはそれ以上のプ
ロセッサの書込み可能制御記憶機構（ＷＯ２）が直列ル
ープ・インタフェースを介して結ばれていることである
。本好適実施例によるこのループのトポロジ構造は第２
８図に示されている（第２Ａ、３Ａ、４Ｃ１および６図
に２２５で示されている線は、第２８図では中断されて
、１つの出力線２２５Ａと４つの帰還線２２５Ｂ、２２
５Ｃ１２２５Ｄ、２２５Ｅが示されている）。
直列ループと結ぶインタフェースの実装構成は各種プロ
セッサを個別に取り上げて、またＶＭＥインタフェース
と関連つりで上述した通りである。
セッサを個別に取り上げて、またＶＭＥインタフェース
と関連つりで上述した通りである。
しかし、これらの機能のいくつかを再ひここて検討し直
して、直列ループの高度アーキテクチャを直列ループ・
インタフェースを通してホストは制御記憶機構のすべて
をアクセスしてデータを取り出すことができる。このル
ープの正味ハント幅を最大にするために、各個のｗｃｓ
（ｗｃｓ拡張部分４９０を含む）は直列／並列シャド
ウ・レジスタのバンクを通して直列ループとのインタフ
ェースとなっている。
して、直列ループの高度アーキテクチャを直列ループ・
インタフェースを通してホストは制御記憶機構のすべて
をアクセスしてデータを取り出すことができる。このル
ープの正味ハント幅を最大にするために、各個のｗｃｓ
（ｗｃｓ拡張部分４９０を含む）は直列／並列シャド
ウ・レジスタのバンクを通して直列ループとのインタフ
ェースとなっている。
ＦＰ ＷＯ２４７０とのインタフェースとなるシャドウ
・レジスタは第２９図と第４Ｃ図にレジスタ４８１Ａと
４８１Ｂでボされている。ＣＰ ＷＯ２２２０とのイン
タフェースとなるシャドウ・レジスタは第２Ａ図にレジ
スタ２２２ と２２３テ示さレテイル。ＤＪＰ ＷＯ２
３２０とのインタフェースとなるシャドウ・レジスタは
第３Ａ図にレジスタ３２２ と３２３で示されている。
・レジスタは第２９図と第４Ｃ図にレジスタ４８１Ａと
４８１Ｂでボされている。ＣＰ ＷＯ２２２０とのイン
タフェースとなるシャドウ・レジスタは第２Ａ図にレジ
スタ２２２ と２２３テ示さレテイル。ＤＪＰ ＷＯ２
３２０とのインタフェースとなるシャドウ・レジスタは
第３Ａ図にレジスタ３２２ と３２３で示されている。
ＣＰＷＣ５拡張部分４９０とのインタフェースとなるレ
ジスタは第４八図にＣＰ拡張部分の一部として全体か示
されているが、個別には示されていない。
ジスタは第４八図にＣＰ拡張部分の一部として全体か示
されているが、個別には示されていない。
これらのレジスタの各々は命令をそれぞれの制御記憶機
構にロートしたり、命令ストリームを小刻みにクロック
をとったり、あるいは単純に命令ストリームを可能な限
り高速にクロックをとったりすることができる。従って
、この線のバント幅は効率よく使用され、最小限の命令
だけで特定プロセッサの制御記憶機構をアクセスするこ
とかできる。
構にロートしたり、命令ストリームを小刻みにクロック
をとったり、あるいは単純に命令ストリームを可能な限
り高速にクロックをとったりすることができる。従って
、この線のバント幅は効率よく使用され、最小限の命令
だけで特定プロセッサの制御記憶機構をアクセスするこ
とかできる。
ループ制御
本好適実施例では、直列ループの制御と経路指定のため
の機能がいくつか追加されているので、幅広い構成と拡
張オプションに適応させることができる。
の機能がいくつか追加されているので、幅広い構成と拡
張オプションに適応させることができる。
本好適実施例では、各サブシステムはマイクロコード・
サブシステムを最高６つまで（制御プロセッサ１つ、デ
ータ転送プロセッサ１つ、浮動小数点プロセッサまたは
アルゴリズム高速化プロセッサ４つまで）をもつことで
きる。これらのプロセッサの各々は独自のＷＯ２をもっ
ている。各ＷＬＳはマイクロコートのアップロートのと
きは書込みを行い、診断、中断点設定などのときは読み
取らなけれはならない。
サブシステムを最高６つまで（制御プロセッサ１つ、デ
ータ転送プロセッサ１つ、浮動小数点プロセッサまたは
アルゴリズム高速化プロセッサ４つまで）をもつことで
きる。これらのプロセッサの各々は独自のＷＯ２をもっ
ている。各ＷＬＳはマイクロコートのアップロートのと
きは書込みを行い、診断、中断点設定などのときは読み
取らなけれはならない。
この機能を利用できるようにする主な機能には、次のも
のがある。
のがある。
帰還マルチプレクサ、これは２つの内部ソース（制御プ
ロセッサとデータ転送プロセッサ）からと、２つの外部
「帰還バス」 （制御プロセッサの拡張部分と複数の浮
動小数点プロセッサのマイクロコードに対する）からの
直列ループを収集する。
ロセッサとデータ転送プロセッサ）からと、２つの外部
「帰還バス」 （制御プロセッサの拡張部分と複数の浮
動小数点プロセッサのマイクロコードに対する）からの
直列ループを収集する。
制御プロセッサと浮動小数点プロセッサのマイクロコー
トが置かれている浮動小数点プロセッサ・モジュールか
らの直列ループを収集する帰還直列バス。帰還ループ・
アドレスはどちらのモジュルに直列帰還バスを駆動させ
るかを選択する。
トが置かれている浮動小数点プロセッサ・モジュールか
らの直列ループを収集する帰還直列バス。帰還ループ・
アドレスはどちらのモジュルに直列帰還バスを駆動させ
るかを選択する。
各浮動小数点プロセッサ・モジュールはマイクロコード
・ロード・イネーブル・ビットをもっているので、モジ
ュールを任意に組み合せて同時にロー１・することかで
きる。
・ロード・イネーブル・ビットをもっているので、モジ
ュールを任意に組み合せて同時にロー１・することかで
きる。
データ転送プロセンサの直列ルーフ拡張部分はジャンパ
とワイヤのリンクによって制御される。
とワイヤのリンクによって制御される。
この構成によると、直列ループを回ってデータを転送し
て、ＷＣＳにハックロートするプロトコルが非常に複雑
になる。この種のプロトコルはソフトウェアで実行され
るのが通常である。本好適実施例ては、これらのプロト
コルのうち時間のかかる部分はハードウェアに実装され
ているので、マイクロコートのダウンロートが大幅に高
速化する。別の利点として、ソフトウェアのオーバヘッ
トも軽減される。
て、ＷＣＳにハックロートするプロトコルが非常に複雑
になる。この種のプロトコルはソフトウェアで実行され
るのが通常である。本好適実施例ては、これらのプロト
コルのうち時間のかかる部分はハードウェアに実装され
ているので、マイクロコートのダウンロートが大幅に高
速化する。別の利点として、ソフトウェアのオーバヘッ
トも軽減される。
本好適実施例では、ホストはマイクロコートを１語ずつ
データ・レジスタに書き込む（または読み取る）。（本
実施例では、データ・レジスタは２つの汎用シフト・レ
ジスタから作られている。
データ・レジスタに書き込む（または読み取る）。（本
実施例では、データ・レジスタは２つの汎用シフト・レ
ジスタから作られている。
直列ループの残り部分はＡＤＭ社製のＡｍ２９８１８な
どの直列シャドウ・レジスタを使用している。）あらか
じめ選択された直列モートによって、次の３つのいずれ
かが行なわれる。
どの直列シャドウ・レジスタを使用している。）あらか
じめ選択された直列モートによって、次の３つのいずれ
かが行なわれる。
「保持ｊモートか選択された場合は、データ転送はメモ
リへの転送と同しように行なわれる。
リへの転送と同しように行なわれる。
「シフト」モートが選択された場合は、読取りまたは書
込みサイクルか終ると直ちに、データが直列ループの中
に（または外から）シフトされる。これか行なわれてい
る間は、使用中信号によって、ホストによるデータ・レ
ジスタへの追加アクセスが先に延はされることになる。
込みサイクルか終ると直ちに、データが直列ループの中
に（または外から）シフトされる。これか行なわれてい
る間は、使用中信号によって、ホストによるデータ・レ
ジスタへの追加アクセスが先に延はされることになる。
「パルス」モードが選択された場合は、書込みアクセス
が終った約５００ｎｓ後に、直列データ・クロック・パ
ルスか発生して、シャドウ・レジスタが必要とするモー
トにセットされる。
が終った約５００ｎｓ後に、直列データ・クロック・パ
ルスか発生して、シャドウ・レジスタが必要とするモー
トにセットされる。
ループ・トポロジ
第２８図は直列ループの大規模接続関係を示したもので
ある。
ある。
信号出力線２２５ＡはＶＭＥインタフェース１６０にあ
るマイクロコード・ロード・ロジック５１０によって駆
動される。（これは１木の物理線だけにする必要はなく
、例えば、４ビット幅バスのようなバスにすることも可
能である。）この線は３つの書込み可能制御記憶機構２
２０．３２０ および４７０の各々の周辺にあるシャ
トつ・レジスタの各々に適用される。（ｃｐ ｗｃｓ拡
張部分４９０は出力線２２５Ａに直結されないで、−次
ＷＣ５２２０の下流側の線２２５Ｃに接続されているこ
とに注意されたい。）４木の帰還線が設けられているが
、これらはマルチプレクサ２７０１によって選択か可能
である。これらの帰還線は主にデバッグのとき使用され
る。
るマイクロコード・ロード・ロジック５１０によって駆
動される。（これは１木の物理線だけにする必要はなく
、例えば、４ビット幅バスのようなバスにすることも可
能である。）この線は３つの書込み可能制御記憶機構２
２０．３２０ および４７０の各々の周辺にあるシャ
トつ・レジスタの各々に適用される。（ｃｐ ｗｃｓ拡
張部分４９０は出力線２２５Ａに直結されないで、−次
ＷＣ５２２０の下流側の線２２５Ｃに接続されているこ
とに注意されたい。）４木の帰還線が設けられているが
、これらはマルチプレクサ２７０１によって選択か可能
である。これらの帰還線は主にデバッグのとき使用され
る。
「スネーキングＪ （ｓｎａｋｉｎｇ）か殆どないこと
に注意されたい。つまり、一方のＷＣＳ側の直列シャド
ウ・レジスタの直列出力が他方のＷＣＳのインタフェー
スへの入力として使用されるケースは２つしかない。こ
れらのどちらのケースの場合も、直列ループの下流側に
あるＷＣＳは事実上上流側ＷＣＳの拡張部分である。つ
まり、独立プロセッサを直列ループ内に直列接続するこ
とは回避されている。これの利点は、異種プロセッサ・
モジュールに対する独立マイクロコート・プログラムを
１つに結合する必要がないことである。この結果、プロ
グラマは上述したアルゴリズムの分割をフルに利用する
ことかできる。また、これはローディングを高速化する
上で役立つ。さらに、幅と奥行か異なるＷＣＳを目標と
したプログラムをマージするときにも問題か起こらない
。
に注意されたい。つまり、一方のＷＣＳ側の直列シャド
ウ・レジスタの直列出力が他方のＷＣＳのインタフェー
スへの入力として使用されるケースは２つしかない。こ
れらのどちらのケースの場合も、直列ループの下流側に
あるＷＣＳは事実上上流側ＷＣＳの拡張部分である。つ
まり、独立プロセッサを直列ループ内に直列接続するこ
とは回避されている。これの利点は、異種プロセッサ・
モジュールに対する独立マイクロコート・プログラムを
１つに結合する必要がないことである。この結果、プロ
グラマは上述したアルゴリズムの分割をフルに利用する
ことかできる。また、これはローディングを高速化する
上で役立つ。さらに、幅と奥行か異なるＷＣＳを目標と
したプログラムをマージするときにも問題か起こらない
。
ループ・トポロジの並行性の利点は、並行ロードか簡単
に行なえることである。例えば、共通のマイクロコート
列をＦＰモジュール１３０の各々にロートしようとする
場合は、ＦＰモジュールのすべてにあるシャドウ・レジ
スタのすべてを同時にイネプルさせることができるので
、各々は線２２５へ上の直列データとバス２１１Ｂ上の
マイクロアドレスに従ってロードされることになる。
に行なえることである。例えば、共通のマイクロコート
列をＦＰモジュール１３０の各々にロートしようとする
場合は、ＦＰモジュールのすべてにあるシャドウ・レジ
スタのすべてを同時にイネプルさせることができるので
、各々は線２２５へ上の直列データとバス２１１Ｂ上の
マイクロアドレスに従ってロードされることになる。
第２８図から明らかなように、ループ・トポロジは複数
の並列分岐を備えている。
の並列分岐を備えている。
ｃｐｇｌ：出力線２５５はＣＰ−次ＷＣ５２２０側シヤ
ドウ・レジスタ・インタフェースへの入力となるもので
ある。シャドウ・レジスタ・インタフェースからＣＦ’
ＷＣＳ ２２０ （線２２５Ｃ）への帰還はマルチプ
レクサ２７１０にフィードバックされる。
ドウ・レジスタ・インタフェースへの入力となるもので
ある。シャドウ・レジスタ・インタフェースからＣＦ’
ＷＣＳ ２２０ （線２２５Ｃ）への帰還はマルチプ
レクサ２７１０にフィードバックされる。
ＣＰ拡張部分サブブランチ： ＣＰ ＷＣＳ ２２０と
のインタフエースの下７ん側には、ｃｐ ｗｃｓ拡張部
分４９０のすへてにあるシャドウ・レジスタ・インタフ
ニスへの入力となる帰還線２２５Ｃも設けられている。
のインタフエースの下７ん側には、ｃｐ ｗｃｓ拡張部
分４９０のすへてにあるシャドウ・レジスタ・インタフ
ニスへの入力となる帰還線２２５Ｃも設けられている。
シャドウ・レジスタ・インタフェースからＷＣ５拡張部
分４９０への帰還はすべて帰還線２２５Ｄに結ばれてい
るので、マルチプレクサ２７１Ｏにフィードバックされ
る。（帰還は並列に接続されているので、直列出力コマ
ンドは個々のモジュール・アドレスで修飾すれば、帰還
線２２５Ｄ上の競合が防止される。） ＤＴＰ分岐・出力線２２５はＤＴＰ ＷＯ２３２０にあ
るシャドウ・レジスタ・インタフェースに直列入力を送
るようにも接続されている。シャドウ・レジスタ・イン
タフェースからＷＯ２３２Ｇ（線２２５Ｂ）への帰還は
マルチプレクサ２７１０にフィードバックされる。
分４９０への帰還はすべて帰還線２２５Ｄに結ばれてい
るので、マルチプレクサ２７１Ｏにフィードバックされ
る。（帰還は並列に接続されているので、直列出力コマ
ンドは個々のモジュール・アドレスで修飾すれば、帰還
線２２５Ｄ上の競合が防止される。） ＤＴＰ分岐・出力線２２５はＤＴＰ ＷＯ２３２０にあ
るシャドウ・レジスタ・インタフェースに直列入力を送
るようにも接続されている。シャドウ・レジスタ・イン
タフェースからＷＯ２３２Ｇ（線２２５Ｂ）への帰還は
マルチプレクサ２７１０にフィードバックされる。
ＤＴＰ拡張部 サブブランチ： ＤＴＰ ＷＯ２３２０
とのインタフェースの下流側には、帰還線２２５Ｂがオ
フボード出力として利用できるようになっている。
とのインタフェースの下流側には、帰還線２２５Ｂがオ
フボード出力として利用できるようになっている。
この接続は必要ならばユーザが開発してＤＴＰ拡張ロジ
ックを得ることができる。かかるロジックの動作は以下
に訂しく説明する。
ックを得ることができる。かかるロジックの動作は以下
に訂しく説明する。
江光舷 出力線２２５は数値プロセッサ・モジュール＋
３０または１３０”の各々にあるＷＯ２４７０例のシャ
ドウ・レジスタ・インタフェースへの直列入力としても
使用できる。シャドウ・レジスタ・インタフェースから
の帰還はすへて線２２５Ｅに結ばれているので、マルチ
プレクサ２７１０にフィードバックされる。（帰還は並
列に接続されているので、直列出力コマンドを個々のモ
ジュール・アドレスで修飾すれば、帰還線２２５Ｅでの
競合が防止される。） 第２７図はマイクロコード・ローディング制御ロジック
６１０の構成要素の詳細図である。重要な構成要素の１
つはフリップフロップ２７２０であり、これは帰還直列
データを再同期化するものである。
３０または１３０”の各々にあるＷＯ２４７０例のシャ
ドウ・レジスタ・インタフェースへの直列入力としても
使用できる。シャドウ・レジスタ・インタフェースから
の帰還はすへて線２２５Ｅに結ばれているので、マルチ
プレクサ２７１０にフィードバックされる。（帰還は並
列に接続されているので、直列出力コマンドを個々のモ
ジュール・アドレスで修飾すれば、帰還線２２５Ｅでの
競合が防止される。） 第２７図はマイクロコード・ローディング制御ロジック
６１０の構成要素の詳細図である。重要な構成要素の１
つはフリップフロップ２７２０であり、これは帰還直列
データを再同期化するものである。
ＷＯ２が分散されているときは、シフト・レジスタ・ク
ロックとシャドウ・レジスタのＤクロック間のクロック
・スキューを制御することは、直列ループ構成が多種類
であるので、非常に困難である。このフリップフロップ
が含まれていると、フリップフロップかクロック・スキ
ューの制御を担当する（スキューが制御ロジックを駆動
する基本クロック期間を越えない限り）。ステート・マ
シン２７４０はホストからデコード化信号を受けるとＤ
クロック出力を発生する。
ロックとシャドウ・レジスタのＤクロック間のクロック
・スキューを制御することは、直列ループ構成が多種類
であるので、非常に困難である。このフリップフロップ
が含まれていると、フリップフロップかクロック・スキ
ューの制御を担当する（スキューが制御ロジックを駆動
する基本クロック期間を越えない限り）。ステート・マ
シン２７４０はホストからデコード化信号を受けるとＤ
クロック出力を発生する。
ホストとのループ・インタフェース
第６図と第２７図に関連させて上述したように、マイク
ロコード・ローディング制御ロジック６１０は直列ルー
プ２２５上のデータを読み書きできる。
ロコード・ローディング制御ロジック６１０は直列ルー
プ２２５上のデータを読み書きできる。
また、ＣＰとＤＴＰマイクロアドレス・バス２１１Ｂと
３１１Ｂに対しても読み書きができる。
３１１Ｂに対しても読み書きができる。
ＤＴＰマイクロコード拡張ループ
本好適実施例によれば、オフボードで拡張して別の直列
インタフェース・ループを構築することもできる。この
ループとの接続は第２８図に２８４０で示されている。
インタフェース・ループを構築することもできる。この
ループとの接続は第２８図に２８４０で示されている。
任意的に、ＤＴＰモジュール１２０はｃｐ ｗｃｓ拡張
部分４９０と同じようなりＴＰ Ｗ（：Ｓ拡張部分を追
加の構成要素に組み入れることによって、オフボードで
拡張することか可能である。これらのＷＣ５拡張部分か
らは、ＤＴＰマイクロアドレス・バス３１１８で選択さ
れたマイクロ命令出力が得られる。これらのＤＴＰ拡張
部分の制御は、ＤＴＰ拡張部分が比較的高範囲にわたる
環境で使用されることがあるので、ＣＰ拡張ロジックよ
りも若干ゆるくするのが好ましい。ＤＴＰ拡張ロジック
は密結合高速入出力装置で利用されることを目的として
いる。
部分４９０と同じようなりＴＰ Ｗ（：Ｓ拡張部分を追
加の構成要素に組み入れることによって、オフボードで
拡張することか可能である。これらのＷＣ５拡張部分か
らは、ＤＴＰマイクロアドレス・バス３１１８で選択さ
れたマイクロ命令出力が得られる。これらのＤＴＰ拡張
部分の制御は、ＤＴＰ拡張部分が比較的高範囲にわたる
環境で使用されることがあるので、ＣＰ拡張ロジックよ
りも若干ゆるくするのが好ましい。ＤＴＰ拡張ロジック
は密結合高速入出力装置で利用されることを目的として
いる。
この拡張オプションが使用される場合は、ＤＴＰ拡張部
分（いずれかが使用される場合）はすべてＤＴＰ自身と
直列になっている。これは競合を防止するためである。
分（いずれかが使用される場合）はすべてＤＴＰ自身と
直列になっている。これは競合を防止するためである。
並 マイクロコード・ローディング
上述したように、本好適実施例では、マイクロコードは
２通りの方法で浮動小数点プロセッサにロードされる。
２通りの方法で浮動小数点プロセッサにロードされる。
１つはホストの制御の下で直列ループによる方法であり
、もう１つは制御プロセッサの制御の下で並列に行なう
方法である。マイクロコードの並列ローディングは、浮
動小数点プロセッサで使用できる書込み可能制御記憶機
構じＷＯ２“）の数に制限かあるので（４Ｋまたは１６
に命令）、好都合である。浮動小数、占プロセッサのル
チンか多ずきて、−度にＷＯ２に収まらないときは、あ
る種のオーバレイ手法が必要になる。直列ループを使用
してオーバレイをロートすることはホストか命令をロー
トてきる速度か遅いので（ディスクへのアクセスによっ
て、１００ｍ５から３ｍ５）、実用的でない。
、もう１つは制御プロセッサの制御の下で並列に行なう
方法である。マイクロコードの並列ローディングは、浮
動小数点プロセッサで使用できる書込み可能制御記憶機
構じＷＯ２“）の数に制限かあるので（４Ｋまたは１６
に命令）、好都合である。浮動小数、占プロセッサのル
チンか多ずきて、−度にＷＯ２に収まらないときは、あ
る種のオーバレイ手法が必要になる。直列ループを使用
してオーバレイをロートすることはホストか命令をロー
トてきる速度か遅いので（ディスクへのアクセスによっ
て、１００ｍ５から３ｍ５）、実用的でない。
本好適実施例によって提供される並列ロート機能は広幅
データ・キャッシュ・メモリを使用してマイクロコード
命令全体（現在は１０１１ビツト）を保管しておき、そ
れを１サイクルで浮動小数点プロセッサ書込み保持レジ
スタに転送する。そのあと、これは通常の出力ポートを
通って、直列ローディングで使用される診断シスト・レ
ジスタ（例ＡＭＤ ２９８１８）に転送される。これら
の装置には、マイクロコード・ビットをパイプライン化
する出力ポート（これは必要ならば、入力ポートとして
も使用できる）を備えている。しかし、本好適実施例で
は、この機能は遅すぎるので使用されない。
データ・キャッシュ・メモリを使用してマイクロコード
命令全体（現在は１０１１ビツト）を保管しておき、そ
れを１サイクルで浮動小数点プロセッサ書込み保持レジ
スタに転送する。そのあと、これは通常の出力ポートを
通って、直列ローディングで使用される診断シスト・レ
ジスタ（例ＡＭＤ ２９８１８）に転送される。これら
の装置には、マイクロコード・ビットをパイプライン化
する出力ポート（これは必要ならば、入力ポートとして
も使用できる）を備えている。しかし、本好適実施例で
は、この機能は遅すぎるので使用されない。
チノフの多くはマイクロコー１−をなんらかの方法で内
部レジスタに格納している。）このことは、上述した並
列ロートのルートが直列並列レジスタがもつこの機能を
使用しても、速度や機能が犠牲にならないことを意味す
る。並列ロート時間は命令当たり約５００ｎｓであり、
これは直列ロード時間よりも大幅に向上している。
部レジスタに格納している。）このことは、上述した並
列ロートのルートが直列並列レジスタがもつこの機能を
使用しても、速度や機能が犠牲にならないことを意味す
る。並列ロート時間は命令当たり約５００ｎｓであり、
これは直列ロード時間よりも大幅に向上している。
もう１つの重要な点は、浮動小数点プロセッサでマイク
ロコートをオーバレイすることがホストによる監視を必
要としてないで、完全に制御プロセッサによフて制御さ
れることである。逆に、マイクロコード・オーバレイが
まだデータ・キャッシュ・メモリに存在しない場合は、
制御プロセッサはデータ転送プロセッサがホスト・メモ
リに８って、そこからそれを取り出すように指示するこ
とができる。
ロコートをオーバレイすることがホストによる監視を必
要としてないで、完全に制御プロセッサによフて制御さ
れることである。逆に、マイクロコード・オーバレイが
まだデータ・キャッシュ・メモリに存在しない場合は、
制御プロセッサはデータ転送プロセッサがホスト・メモ
リに８って、そこからそれを取り出すように指示するこ
とができる。
本好適実施例では、各サブシステムはマイクロコード・
プロセッサを最高６つまでもつことができる（制御プロ
セッサ１つ、データ転送プロセッサ１つ、浮動小数点プ
ロセッサまたはアルゴリズム高速化プロセッサ４つまで
）。これらのプロセッサの各々は独自のＷＯ２をもって
いる。各Ｗｃｓはマイクロコートをアップロートすると
きは、書込みを行ない、診断や中断点を設定するときは
、そこから読取りを行なう必要がある。
プロセッサを最高６つまでもつことができる（制御プロ
セッサ１つ、データ転送プロセッサ１つ、浮動小数点プ
ロセッサまたはアルゴリズム高速化プロセッサ４つまで
）。これらのプロセッサの各々は独自のＷＯ２をもって
いる。各Ｗｃｓはマイクロコートをアップロートすると
きは、書込みを行ない、診断や中断点を設定するときは
、そこから読取りを行なう必要がある。
（以下余白）
モジュール拡張オプション
すてに上のいくつかの個所で説明したように、第１図に
図示のシステムをモジュール単位で拡張するためのオプ
ションがいくつか用意されている。以下では、これらの
オプションのいくつかを要約することにする。
図示のシステムをモジュール単位で拡張するためのオプ
ションがいくつか用意されている。以下では、これらの
オプションのいくつかを要約することにする。
キャッシュ・バス１４４に接続できるモジュールは次の
２種類がある。
２種類がある。
算術演算処理型。これの代表例として、浮動小数点プロ
セッサ・モジュール１３０とアルゴリズムまたはアプリ
ケーション高速化機構１３０“がある。
セッサ・モジュール１３０とアルゴリズムまたはアプリ
ケーション高速化機構１３０“がある。
高速データ（Ｈ２Ｏ）モジュール。これはデータ・キャ
ッシュ・メモリｌ互貝高速人出カチャネルを拡張するた
めに使用されるのが代表例である。このメモリを拡張す
る方法は、ＤＴＰマイクロコード拡張バス２８２４を通
して高速化サブシステムとのインタフェースとなる大容
量メモリ・サブシステムを使用することとは全く異なる
。Ｈ５Ｄ法はデータ・キャッシュ・メモリ１４０と同じ
バンド幅をサポートするが、大容量メモリ・サブシステ
ムはどの容量は得られない。
ッシュ・メモリｌ互貝高速人出カチャネルを拡張するた
めに使用されるのが代表例である。このメモリを拡張す
る方法は、ＤＴＰマイクロコード拡張バス２８２４を通
して高速化サブシステムとのインタフェースとなる大容
量メモリ・サブシステムを使用することとは全く異なる
。Ｈ５Ｄ法はデータ・キャッシュ・メモリ１４０と同じ
バンド幅をサポートするが、大容量メモリ・サブシステ
ムはどの容量は得られない。
多重モジュール構成にすると、浮動小哉声プロセッサ・
モジュール＋３０型のモジュールを４つまで、Ｈ５Ｄモ
ジュールを２つまで使用できる。これらの数字はアーキ
テクチャに制約要因があるからではなく、機械的および
電気的理由から選択されたものである。
モジュール＋３０型のモジュールを４つまで、Ｈ５Ｄモ
ジュールを２つまで使用できる。これらの数字はアーキ
テクチャに制約要因があるからではなく、機械的および
電気的理由から選択されたものである。
ＦＰ １３０モジユールはモジュール選択ビットによっ
て選択される。これらは通常制御プロセッサ・モジュー
ル１１０の制御下に置かれるか、ＶＭＥインタフェース
はこれらのビットを無視することができる。これが使用
されるのは、マイクロコートをダウンロードするときや
デバッグを行なうときだけである。モジュール選択ビッ
トはリセット（これはリセット信号で制御される）を除
き、モジュールの動作をすべての面で制御する。
て選択される。これらは通常制御プロセッサ・モジュー
ル１１０の制御下に置かれるか、ＶＭＥインタフェース
はこれらのビットを無視することができる。これが使用
されるのは、マイクロコートをダウンロードするときや
デバッグを行なうときだけである。モジュール選択ビッ
トはリセット（これはリセット信号で制御される）を除
き、モジュールの動作をすべての面で制御する。
Ｈ５Ｄモジュールはデータ・キャッシュ・アドレス・バ
スをデコートすることによって選択される。
スをデコートすることによって選択される。
モジュール接続
モジュールとの接続についてＵ下要約して説明する。接
続を論理図域別に分類して挙げて、２ ｆ！Ｔ！類のモ
ジュールのどちらかこれらの接続を使用するかを示しで
ある。
続を論理図域別に分類して挙げて、２ ｆ！Ｔ！類のモ
ジュールのどちらかこれらの接続を使用するかを示しで
ある。
接続は６個の９６ウエイＤＩＮコネクタを使用して行な
われる。第４０八図と第４０Ｂ図は本好適実施例の物理
的接続構成を示したものである。
われる。第４０八図と第４０Ｂ図は本好適実施例の物理
的接続構成を示したものである。
本好適実施例では、モジュール接続には次のようなもの
かある。
かある。
データ・キャッシュ転送用＝２５６ビツト・ブタ、２３
ビットＤＣＭアドレス、８個の書込みイネーブル、保持
レジスタｏＥビット、遅延アクセス信号（例えは、低速
メモリを受は入れるためのクロック・サイクル延長のた
め）、および保持レジスタＣＭビット。
ビットＤＣＭアドレス、８個の書込みイネーブル、保持
レジスタｏＥビット、遅延アクセス信号（例えは、低速
メモリを受は入れるためのクロック・サイクル延長のた
め）、および保持レジスタＣＭビット。
ＣＰインタフェース用：３ビツト・アドレス、１６ビツ
ト・データ、１６ビツトＣＰシーケンサ・アドレス、Ｃ
Ｐマイクロコート・クロック、ＣＰパイプライン・クロ
ック、ＣＰ書込みゲート・クロック、１つの割込み線、
および１つの条件コート。
ト・データ、１６ビツトＣＰシーケンサ・アドレス、Ｃ
Ｐマイクロコート・クロック、ＣＰパイプライン・クロ
ック、ＣＰ書込みゲート・クロック、１つの割込み線、
および１つの条件コート。
マイクロコー］・のロ〜ディンク用 ｃｐ ｗｃｓ出カ
イネーブル別の線、ＣＰパイプライン出力イネーフル、
ｃ’ｐ ｗｃｓ書込みイネーブル、ｃｐモート、ＣＰ直
列データ・アウト、ＣＰ直列データ・イン、ＦＰ ＷＣ
５出カイネーブル、ＦＰバイブライン出カイネーブル、
ＦＰバイブライン・クロック、ＦＰ ＷＣＦ４込みイネ
プル、ＦＰモート、ＦＰマイクロアドレス選択、ＦＰ上
位／下位ＷａＳ選択、ＦＰ直列データ・アウト、ＦＰ直
列イン、６個の直列クロック／ＷＣＳロート・マスク信
号、および３ビット直列ループ帰還選択。
イネーブル別の線、ＣＰパイプライン出力イネーフル、
ｃ’ｐ ｗｃｓ書込みイネーブル、ｃｐモート、ＣＰ直
列データ・アウト、ＣＰ直列データ・イン、ＦＰ ＷＣ
５出カイネーブル、ＦＰバイブライン出カイネーブル、
ＦＰバイブライン・クロック、ＦＰ ＷＣＦ４込みイネ
プル、ＦＰモート、ＦＰマイクロアドレス選択、ＦＰ上
位／下位ＷａＳ選択、ＦＰ直列データ・アウト、ＦＰ直
列イン、６個の直列クロック／ＷＣＳロート・マスク信
号、および３ビット直列ループ帰還選択。
汎用目的用−モジュール選択の３ビツト、リセット、シ
ングル・ステップ、自走、ＦＰ中断点、マイクロコード
・ループ、ＦＰリセット、ＨＥＲＥ用の制御信号。
ングル・ステップ、自走、ＦＰ中断点、マイクロコード
・ループ、ＦＰリセット、ＨＥＲＥ用の制御信号。
ＤＣ線用： ＋５Ｖ電源線２１木、−５Ｖ電源線６木、
接地！ｌＡ’ １６１本。
接地！ｌＡ’ １６１本。
どのタイプのモジュールもすべての信号をアクセスする
ことができる。
ことができる。
多重数値処理モジュール
第１θ図に示すように、各種実施例のうちある非富に有
用な実施例では、複数の数値処理モシュル１３０が使用
されている。この実施例では、モジュール１３０はずへ
て制御プロセッサ・モジュール１１０による高度の監視
下に置かれている。ＣＰモジュール＋１０は高度の監視
タスクを実行するたけでなく、数値プロセッサ・モジュ
ール＋３０との間で行なわれるすべてのデータ転送を直
接に制御する。数値プロセッサ・モジュール１３０はす
へてキャッシュ・バス１４４ と並列に結はれている。
用な実施例では、複数の数値処理モシュル１３０が使用
されている。この実施例では、モジュール１３０はずへ
て制御プロセッサ・モジュール１１０による高度の監視
下に置かれている。ＣＰモジュール＋１０は高度の監視
タスクを実行するたけでなく、数値プロセッサ・モジュ
ール＋３０との間で行なわれるすべてのデータ転送を直
接に制御する。数値プロセッサ・モジュール１３０はす
へてキャッシュ・バス１４４ と並列に結はれている。
数値プロセッサーモジュール１３０の各々は上述したよ
うに、ＣＰ拡張ロジック４１０を備えている。データ転
送プロセッサ・モジュール１２０は上述したように、キ
ャッシュ１４０と外部との間のデータ転送を管理するも
のである。
うに、ＣＰ拡張ロジック４１０を備えている。データ転
送プロセッサ・モジュール１２０は上述したように、キ
ャッシュ１４０と外部との間のデータ転送を管理するも
のである。
データ・キャッシュ・メモリ１４０と数値プロセッサ・
モジュール１３０または１３０°間は高メモリ・バンド
幅で結ばれているので、多くの場合、複数のモジュール
を並列に稼動できるので、データ欠乏が起こることはな
い。
モジュール１３０または１３０°間は高メモリ・バンド
幅で結ばれているので、多くの場合、複数のモジュール
を並列に稼動できるので、データ欠乏が起こることはな
い。
ｅｌ （ａｔプロセッサ・モジュールをいくつ使用して
稼動させることかできるかは、アプリケーションやアル
ゴリズムかどのような混成になっているかよる所か大き
い。本好適実施例では、４っまてに制限されている。こ
の制限を設けたのは、主に電気的および機械的理由によ
るものである。しかし、メモリ・バンド幅すへてか使用
されていれば、浮動小数点プロセッサ・モジュールの数
を増やしても利点は得られない。
稼動させることかできるかは、アプリケーションやアル
ゴリズムかどのような混成になっているかよる所か大き
い。本好適実施例では、４っまてに制限されている。こ
の制限を設けたのは、主に電気的および機械的理由によ
るものである。しかし、メモリ・バンド幅すへてか使用
されていれば、浮動小数点プロセッサ・モジュールの数
を増やしても利点は得られない。
数値プロセッサは独立に稼動するので、モジュール・イ
ンタフェースに、浮動小数点プロセッサ同士の同期また
はデータ交換のためのプロトコルを含める必要はない。
ンタフェースに、浮動小数点プロセッサ同士の同期また
はデータ交換のためのプロトコルを含める必要はない。
この結果、仲裁の必要がなくなるので、インタフェース
が非常に単純化される。
が非常に単純化される。
命令書込みバスは数値またはアプリケーション向きプロ
セッサ（またはその両方）で共用させるのが好ましい。
セッサ（またはその両方）で共用させるのが好ましい。
また、最上位アドレス・ビットは数値またはアプリケー
ション向きプロセッサ（またはその両方）のいずれかが
個別的にアドレス指定されるように、あるいはこれらの
ブロサッサのずへてが一緒に７トレス指定されるように
、あるいはこれらのプロセンサ群の一部（全部でなく）
が−緒にアドレス指定されるように、ロジックに従って
判断させるのが好ましい。
ション向きプロセッサ（またはその両方）のいずれかが
個別的にアドレス指定されるように、あるいはこれらの
ブロサッサのずへてが一緒に７トレス指定されるように
、あるいはこれらのプロセンサ群の一部（全部でなく）
が−緒にアドレス指定されるように、ロジックに従って
判断させるのが好ましい。
つまり、複数の浮動小数点プロセッサを制御するには、
アルゴリズムを存在する浮動小数点のいずれかで稼動す
ること、あるいはその一部が存在する浮動小数点プロセ
ッサの一部または全部で稼動することがあり得ることを
考慮に入れる必要がある。このためには、制御プロセッ
サと浮動小数点プロセッサとの長期的または短期的な関
係を明確化する必要がある。制御プロセッサはどの浮動
小数点プロセッサを制御すべきか、あるいはどの浮動小
数点プロセッサとの間でデータを転送すべきかをサイク
ル単位で選択することができる。長期的関係の場合は、
これはもっと大局的に定義することも可能である。
アルゴリズムを存在する浮動小数点のいずれかで稼動す
ること、あるいはその一部が存在する浮動小数点プロセ
ッサの一部または全部で稼動することがあり得ることを
考慮に入れる必要がある。このためには、制御プロセッ
サと浮動小数点プロセッサとの長期的または短期的な関
係を明確化する必要がある。制御プロセッサはどの浮動
小数点プロセッサを制御すべきか、あるいはどの浮動小
数点プロセッサとの間でデータを転送すべきかをサイク
ル単位で選択することができる。長期的関係の場合は、
これはもっと大局的に定義することも可能である。
本好適実施例では、これはどの浮動小数点プロセッサを
使用すべきかを定義する制御メカニズムをサイクル単位
で選択するマイクロコート・ピッ１−を使用することに
よって達成される。この制御メカニズムは他のマイクロ
コート ヒツトを使用することも、レジスタの内容（こ
れはマイクロコートによって事前にロートされている）
を使用することも可能である。マイクロコート命令フィ
ー）Ｑド内のビットを使用して短期（つまり、サイクル
単位）の定義を行ない、レジスタで長期使用を定義する
ことができる。
使用すべきかを定義する制御メカニズムをサイクル単位
で選択するマイクロコート・ピッ１−を使用することに
よって達成される。この制御メカニズムは他のマイクロ
コート ヒツトを使用することも、レジスタの内容（こ
れはマイクロコートによって事前にロートされている）
を使用することも可能である。マイクロコート命令フィ
ー）Ｑド内のビットを使用して短期（つまり、サイクル
単位）の定義を行ない、レジスタで長期使用を定義する
ことができる。
これらの２モードの使用例を示すと、次の通りである。
短期−４つの浮動小数点プロセッサでＦＦＴを行なうと
きは、制御プロセッサは１つの浮動小数点プロセッサに
数サイクルを使用して、次のバタフライのデータをロー
ドし、以前のバタフライの結果を収集してから、別のバ
タフライを扱う次の浮動小数点プロセッサに移ることに
なる。
きは、制御プロセッサは１つの浮動小数点プロセッサに
数サイクルを使用して、次のバタフライのデータをロー
ドし、以前のバタフライの結果を収集してから、別のバ
タフライを扱う次の浮動小数点プロセッサに移ることに
なる。
長期−ベクトル加算を行なうときは、使用すべき浮動小
数点プロセッサはベクトル加算ルーチン（制御プロセッ
サにある）が呼び出される前に選択される。このことは
、制御プロセッサはこの計算にとの浮動小数点プロセッ
サ（またはどのタイプの浮動小数、市プロセッサ）を使
用すへぎかを知らなくてもよいことを意味する。
数点プロセッサはベクトル加算ルーチン（制御プロセッ
サにある）が呼び出される前に選択される。このことは
、制御プロセッサはこの計算にとの浮動小数点プロセッ
サ（またはどのタイプの浮動小数、市プロセッサ）を使
用すへぎかを知らなくてもよいことを意味する。
第２３図はモジュール・アドレスがどのようにデコード
されるかを図式化して示した、ものである。
されるかを図式化して示した、ものである。
このデコートが実際にはどうような方法で行なわれるか
は、ＦＰモジュール１３０と関連づけて上述した通りで
ある。
は、ＦＰモジュール１３０と関連づけて上述した通りで
ある。
キャッシュ・メモリ拡張
上述したように、大容量の拡張メモリをキャッシュ・バ
ス１４４に直接接続することが可能である。このことは
、物理的構成と使用されるデータ転送プロトコルの別の
利点となっている。この種の構造例は第４３図に示され
ている。
ス１４４に直接接続することが可能である。このことは
、物理的構成と使用されるデータ転送プロトコルの別の
利点となっている。この種の構造例は第４３図に示され
ている。
物理的および電気的実装ポート
第３８Ａ図と第３８８図は本好適実施例の物理的レイア
ウトの主要特徴を示したものである。第３８Ｂ図は子ポ
ートであり、第３８八図の主ボードより小さくなってい
る。第３８８図は浮動小数点ブロツセサ・モジュール１
３０のハードウェア（付属制御ブロセッサ拡張ロジック
を含む）である。Ｍ３８Ａ図はデータ転送プロセッサ１
２０、制御プロセッサ１１０の主要部分、データ・キャ
ッシュ・メモリ１４０、コマンド・メモリ１９０、およ
びインタフェース１５０．１６０．１７０．１８０から
なる構成を示している。２つのボードが一緒になって、
第１図に示すような完全なシステムが得られる。
ウトの主要特徴を示したものである。第３８Ｂ図は子ポ
ートであり、第３８八図の主ボードより小さくなってい
る。第３８８図は浮動小数点ブロツセサ・モジュール１
３０のハードウェア（付属制御ブロセッサ拡張ロジック
を含む）である。Ｍ３８Ａ図はデータ転送プロセッサ１
２０、制御プロセッサ１１０の主要部分、データ・キャ
ッシュ・メモリ１４０、コマンド・メモリ１９０、およ
びインタフェース１５０．１６０．１７０．１８０から
なる構成を示している。２つのボードが一緒になって、
第１図に示すような完全なシステムが得られる。
２つのボードは６個のコネクタ３８１０が同じパターン
になっている。これらのコネクタは雄型と雌型になって
いるので、追加のボードを積層することができる。例え
ば、第９図と第１０図に示している構成は複数の浮動小
数点モジュール１３０またはアルゴリズム高速化モジュ
ール１３ｏ’ （またはその両方）を−緒に積層するこ
とによって得たものである（しかし、将来の改良に備え
て、これらの接続にバックブレーンを使用するとさらに
利点が得られる）。そうすれば、さらに都合のよい機械
的構成が得られる。
になっている。これらのコネクタは雄型と雌型になって
いるので、追加のボードを積層することができる。例え
ば、第９図と第１０図に示している構成は複数の浮動小
数点モジュール１３０またはアルゴリズム高速化モジュ
ール１３ｏ’ （またはその両方）を−緒に積層するこ
とによって得たものである（しかし、将来の改良に備え
て、これらの接続にバックブレーンを使用するとさらに
利点が得られる）。そうすれば、さらに都合のよい機械
的構成が得られる。
コネクタ３８１０はそれぞれ９６ビン幅にするのが好ま
しい。そうすれば、キャッシュ・バス１４４の全幅がこ
れらのコネクタを通る場合であっても、十分なビン数を
予備として残しておくことができる。
しい。そうすれば、キャッシュ・バス１４４の全幅がこ
れらのコネクタを通る場合であっても、十分なビン数を
予備として残しておくことができる。
データ・キャッシュ・メモリ１４０を拡張するための拡
張メモリも、このパターンのコネクタを使用して積層す
ることが可能である。上述したように、キャッシュ・バ
ス１４４上に追加の拡張メモリを接続すると、高バンド
幅チャネルを利用する非常に短時間のアクセス遅延の間
に比較的大きなメモリ空間が得られる。本好適実施例で
は、１００ｎｓ以内に２４０ＭＢ／秒の速度で最高１２
ＭＢまでアクセスができる。
張メモリも、このパターンのコネクタを使用して積層す
ることが可能である。上述したように、キャッシュ・バ
ス１４４上に追加の拡張メモリを接続すると、高バンド
幅チャネルを利用する非常に短時間のアクセス遅延の間
に比較的大きなメモリ空間が得られる。本好適実施例で
は、１００ｎｓ以内に２４０ＭＢ／秒の速度で最高１２
ＭＢまでアクセスができる。
￥４３８八図はへ大の個別構成要素の位置を示すと共に
、他の区域における一部の機能の全体的割振りを示して
いる。本実施例で使用されているボードは３段高さのＥ
ｕｒｏｃａｒｄである。ＶＭＥインタフェース・ロジッ
ク１５０は全体がボードの縁に置かれ、バックブレーン
のスタブ長さを最小にしている。（ＶＭＥインタフェー
ス規格は短長のスタブを規定している。） メモリ・バンク５１０は全体が図面の上方の左隅と右隅
にコネクタ３８１Ｏの近くに置かれている。コマンド・
メモリ１９０とＶＭＥインタフェース・メ干り６６０も
この区域に置かれている。
、他の区域における一部の機能の全体的割振りを示して
いる。本実施例で使用されているボードは３段高さのＥ
ｕｒｏｃａｒｄである。ＶＭＥインタフェース・ロジッ
ク１５０は全体がボードの縁に置かれ、バックブレーン
のスタブ長さを最小にしている。（ＶＭＥインタフェー
ス規格は短長のスタブを規定している。） メモリ・バンク５１０は全体が図面の上方の左隅と右隅
にコネクタ３８１Ｏの近くに置かれている。コマンド・
メモリ１９０とＶＭＥインタフェース・メ干り６６０も
この区域に置かれている。
ポート中央部の大部分はＣＰ保持レジスタ５６０ＡとＤ
ＴＰ保持レジスタ５６０Ｂが占有している。
ＴＰ保持レジスタ５６０Ｂが占有している。
ＤＴＰ とＣＰ ＩＰｕ ３４０と２４０、ＤＴＰとＣ
Ｐシーケンサ３１０と２１０、およびＣＰアドレス生成
機構２３０はすべて別々に示されている。
Ｐシーケンサ３１０と２１０、およびＣＰアドレス生成
機構２３０はすべて別々に示されている。
ＤＴＰモジュールの書込み制御記憶機構３２０は全体が
図面の左下付近のコネクタ３８１０の下方に示されてお
り、ＣＰモジュールの書込み可能制御記憶機ａ２２０は
全体が右下付近のコネクタ３８】Ｏの下方に示されてい
る。ＧＩＰインタフェース１７０、およびＤＴＰマイク
ロコード拡張インタフェース１８ｆｌは全体が左下隅に
示されている。（この区域には、部のＤＩＮコネクタ（
図示せず）が置かれており、このロジックを使用してサ
ポートできる物理的接続を提供している。）同様に、右
下隅には、データ・バイブ・インタフェース１５０だけ
でなく、その関連コネクタが搭載されている。
図面の左下付近のコネクタ３８１０の下方に示されてお
り、ＣＰモジュールの書込み可能制御記憶機ａ２２０は
全体が右下付近のコネクタ３８】Ｏの下方に示されてい
る。ＧＩＰインタフェース１７０、およびＤＴＰマイク
ロコード拡張インタフェース１８ｆｌは全体が左下隅に
示されている。（この区域には、部のＤＩＮコネクタ（
図示せず）が置かれており、このロジックを使用してサ
ポートできる物理的接続を提供している。）同様に、右
下隅には、データ・バイブ・インタフェース１５０だけ
でなく、その関連コネクタが搭載されている。
第３８Ｂ図に示す子ポートはもっと小形である。
（第３８八図と第３８Ｂ図は同じ縮尺で作図されていな
い。） 保持レジスタ４２０は右上と左上に示されているコネク
タ３８１０間に置かれている。これらのレジスタの間に
は、ＥＣＬ周辺３８２０があり、ここにＥＣＬ部品（こ
れらの部品は大量の発熱を放出する傾向がある）が置か
れている。（本好適実施例では、ＥＣＬ部品としては、
転送りロック発生機構４１２とＦＰマイクロコード・ク
ロック発生機構４８０がある。）これらの部品は隔離さ
れているので、ＴＴＬの雑音が雑音の少ないＥＣＬ部品
に入り込むのを防止している。） 以上の説明から理解されるように、レジスタ・ファイル
４３０を作るために使用されるチップは、＾ＬＵ ４５
Ｇおよび乗算機構４４０と同様に大形である（本好適実
施例では、これらのチップの各々はピン格子パッケージ
に納められている。）ＦＰモジュールのＷＣ５４７０は
全体が図面の左中間部に置かれている。そのすぐ下に、
ＦＰモジュールの次アドレス・ロジック４７７が置かれ
ている。ＦＰモジュールの制御ロジックがスタックとし
ても使用できるスクラッチバット・メモリ１６０は物理
的に次アドレス・ロジック４７７に近接している。
い。） 保持レジスタ４２０は右上と左上に示されているコネク
タ３８１０間に置かれている。これらのレジスタの間に
は、ＥＣＬ周辺３８２０があり、ここにＥＣＬ部品（こ
れらの部品は大量の発熱を放出する傾向がある）が置か
れている。（本好適実施例では、ＥＣＬ部品としては、
転送りロック発生機構４１２とＦＰマイクロコード・ク
ロック発生機構４８０がある。）これらの部品は隔離さ
れているので、ＴＴＬの雑音が雑音の少ないＥＣＬ部品
に入り込むのを防止している。） 以上の説明から理解されるように、レジスタ・ファイル
４３０を作るために使用されるチップは、＾ＬＵ ４５
Ｇおよび乗算機構４４０と同様に大形である（本好適実
施例では、これらのチップの各々はピン格子パッケージ
に納められている。）ＦＰモジュールのＷＣ５４７０は
全体が図面の左中間部に置かれている。そのすぐ下に、
ＦＰモジュールの次アドレス・ロジック４７７が置かれ
ている。ＦＰモジュールの制御ロジックがスタックとし
ても使用できるスクラッチバット・メモリ１６０は物理
的に次アドレス・ロジック４７７に近接している。
ＣＰ拡張ロジックは子ポート１３０または１３０’の各
々の制御のためにＣＰマイクロコードを拡張するとき使
用されるものであるが、その大部分が図示のようにボー
ドの下縁に置かれている。特に、ＷＣＳ拡張メモリ４９
０は左下に示されている。
々の制御のためにＣＰマイクロコードを拡張するとき使
用されるものであるが、その大部分が図示のようにボー
ドの下縁に置かれている。特に、ＷＣＳ拡張メモリ４９
０は左下に示されている。
浮動小数点プロセッサ・モジュールを別々のサブボード
に分散して搭載させると特に好都合である。、（また、
複数の浮動小数点プロセッサ・モジュールが使用される
場合は、各プロセッサ・モジュール１３０をそれぞれの
独自のサブボード上に置いて隔離するとよい。）数値プ
ロセッサ・モジュール１３０は、高速ロジックがそこに
含まれているので雑音を発生しやすく、また、これらの
線と構成要素はＥＣＬレベルを使用するので、雑音の影
響を非常に受けやすい。
に分散して搭載させると特に好都合である。、（また、
複数の浮動小数点プロセッサ・モジュールが使用される
場合は、各プロセッサ・モジュール１３０をそれぞれの
独自のサブボード上に置いて隔離するとよい。）数値プ
ロセッサ・モジュール１３０は、高速ロジックがそこに
含まれているので雑音を発生しやすく、また、これらの
線と構成要素はＥＣＬレベルを使用するので、雑音の影
響を非常に受けやすい。
さらに、保持レジスタ４２０、局所転送ハス４２２、レ
ジスタ・ファイル４３０、転送りロック１１１２がすへ
てサブボード上に搭載されている。こうすると、最高周
波数線がすへて共通サブポート上で隔離されるので、利
点が得られる。高速ロジックの各部分をある程度隔離で
きるので、これは特に複数の数値プロセッサ・モジュー
ルを使用する実施例では有利である。
ジスタ・ファイル４３０、転送りロック１１１２がすへ
てサブボード上に搭載されている。こうすると、最高周
波数線がすへて共通サブポート上で隔離されるので、利
点が得られる。高速ロジックの各部分をある程度隔離で
きるので、これは特に複数の数値プロセッサ・モジュー
ルを使用する実施例では有利である。
ＰＡＬ実装
本好適実施例では、以下に挙げるＰＡＬ （プログラマ
ブル・ロジック・アレイ）が使用されている。
ブル・ロジック・アレイ）が使用されている。
現在使用されているＰＡＬはすべてＴＴＬである。大部
分は１６および３２シリーズからのものであるが、他に
もいくつかが使用されている。
分は１６および３２シリーズからのものであるが、他に
もいくつかが使用されている。
しかし、当業者なら容易に理解されるように、他のＰＡ
Ｌ実装を幅広く使用することも可能である。機能をハー
ドウェア・ブロックに分割することは変更可能であり、
ハードウェアで実装したある機能群を変更することも可
能である。ＰＡＬに現在実装されている機能の多くはＭ
Ｓ１０シック部品を使用して実装することも、ＡＳＩＣ
またはセミカスタム集積回路にブロックとして実装する
ことも、ＶＬＳＩロジック・チップをプログラミングす
ることによフて実装することも可能である。しかし、こ
の実装をここで詳細に示したのは、米国特許法の規定に
従うように、本好適実施例の内容をすべて開示するため
である。
Ｌ実装を幅広く使用することも可能である。機能をハー
ドウェア・ブロックに分割することは変更可能であり、
ハードウェアで実装したある機能群を変更することも可
能である。ＰＡＬに現在実装されている機能の多くはＭ
Ｓ１０シック部品を使用して実装することも、ＡＳＩＣ
またはセミカスタム集積回路にブロックとして実装する
ことも、ＶＬＳＩロジック・チップをプログラミングす
ることによフて実装することも可能である。しかし、こ
の実装をここで詳細に示したのは、米国特許法の規定に
従うように、本好適実施例の内容をすべて開示するため
である。
ＣＰ ＰＡＬ
以下は、制御プロセッサ・モジュールＩＩ［ｌに使用さ
れている最も重要なＰＡＬのいくつかを筒車に説明した
ものである。
れている最も重要なＰＡＬのいくつかを筒車に説明した
ものである。
クロック波形生 ＰＡＬ ２５０
このＰＡＬはＣＰとＤＴＰによって使用されるタイミン
グ波形を生成する。上述したように、４つのクロックが
発生される。これらは各々４つの事前定義波形列の１つ
に従っている。４つの波形列は異なる期間、つまり、入
力クロック期間の４．５．６および７倍になっているこ
とが特徴である。これは、本好適実施例のように４０
ＭＨｚオシレータが使用されるとぎは、１００．１２５
．１５０および！７５ｎｓに変換される。マイクロコー
ト・クロックとバイブラインークロックは同し波形をも
つが、マイクロコート・クロックはマイクロコードをロ
ートするときは、パイプライン・クロックを動作させた
ままにして禁止することが可能である。マイクロコード
・クロックは常に２サイクル（オシレータの）の問直で
あり、そのあと２．３．４またはサイクルの間低になる
（これらの選択はサイクル長入力によって行なわれる）
。サイクル長はＣＰから要求された最大長さ（２ビツト
）とＤＴＰから要求された最大長さ（２ビツト）から選
択される。サイクル長はパイプライン・レジスタから駆
動されるので（非レジスタ設計にした方がよいが）、サ
イクル長は可能な限り最後の瞬時にサンプリングされて
、ループを回って伝播する最大時間が得られる。このタ
イミングは出力クロックが生成されたサイクルの直後の
サイクルで活動化するので、最初に現れるときよりも重
要である。
グ波形を生成する。上述したように、４つのクロックが
発生される。これらは各々４つの事前定義波形列の１つ
に従っている。４つの波形列は異なる期間、つまり、入
力クロック期間の４．５．６および７倍になっているこ
とが特徴である。これは、本好適実施例のように４０
ＭＨｚオシレータが使用されるとぎは、１００．１２５
．１５０および！７５ｎｓに変換される。マイクロコー
ト・クロックとバイブラインークロックは同し波形をも
つが、マイクロコート・クロックはマイクロコードをロ
ートするときは、パイプライン・クロックを動作させた
ままにして禁止することが可能である。マイクロコード
・クロックは常に２サイクル（オシレータの）の問直で
あり、そのあと２．３．４またはサイクルの間低になる
（これらの選択はサイクル長入力によって行なわれる）
。サイクル長はＣＰから要求された最大長さ（２ビツト
）とＤＴＰから要求された最大長さ（２ビツト）から選
択される。サイクル長はパイプライン・レジスタから駆
動されるので（非レジスタ設計にした方がよいが）、サ
イクル長は可能な限り最後の瞬時にサンプリングされて
、ループを回って伝播する最大時間が得られる。このタ
イミングは出力クロックが生成されたサイクルの直後の
サイクルで活動化するので、最初に現れるときよりも重
要である。
タイム２クロツクはマイクロコード・クロックが動作す
る周波数の２倍で動作し、その立上がり縁はマイクロコ
ー１〜・クロックの縁と同じ日前間に現れる。
る周波数の２倍で動作し、その立上がり縁はマイクロコ
ー１〜・クロックの縁と同じ日前間に現れる。
書込みイネーブル・ゲート信号か低のときＶＭＥインタ
フェース・メモリ６６０からの入力がサンフリングされ
る。この入力がメモリ使用中を示していた場合は、サイ
クル長はこの入力が変わるまで延長される。これにより
、メモリ・アクセス時間に余裕ができるので、アクセス
衝突、オフポート通信などによってアクセス時間を遅く
することができる。（この使用中信号は、ＰＡＬ側から
見たときは、書込みゲートが低のとき余分のサイクルを
挿入したように見えるだけである。） クロックを自走させるか、１ステツプ進めるかの選択は
別の入力によって行なわれる。
フェース・メモリ６６０からの入力がサンフリングされ
る。この入力がメモリ使用中を示していた場合は、サイ
クル長はこの入力が変わるまで延長される。これにより
、メモリ・アクセス時間に余裕ができるので、アクセス
衝突、オフポート通信などによってアクセス時間を遅く
することができる。（この使用中信号は、ＰＡＬ側から
見たときは、書込みゲートが低のとき余分のサイクルを
挿入したように見えるだけである。） クロックを自走させるか、１ステツプ進めるかの選択は
別の入力によって行なわれる。
ＣＤバス・ソースＰＡＬ
このＰＡＬはどのソースにＣＤバス１１２を駆動させ、
該当装置の出力イネーブル線を駆動させるかを選択する
ＣＰマイクロコート・ビットをデコートするものである
。い、ずれかの１６ビツト・ソースが選択されると（ア
ドレス生成機構２３０など）、このＰＡＬは符号／ゼロ
拡張ＰＡＬ ２］６を活動化させる信号も出力する。リ
セット信号か活動しているときは、どのソースも選択さ
れない。
該当装置の出力イネーブル線を駆動させるかを選択する
ＣＰマイクロコート・ビットをデコートするものである
。い、ずれかの１６ビツト・ソースが選択されると（ア
ドレス生成機構２３０など）、このＰＡＬは符号／ゼロ
拡張ＰＡＬ ２］６を活動化させる信号も出力する。リ
セット信号か活動しているときは、どのソースも選択さ
れない。
ＴＤババス２２のデータ・ソース・フィールドのデコー
トも同し種類のＰＡＬを使用して行なわれる。
トも同し種類のＰＡＬを使用して行なわれる。
ＴＤババスソースを選択するＰＡＬも、それぞれの対応
するＦＩＦＯ空状況侶号でＦＩＦＯ読取りをケート操作
するロジックを備えているので、空のＦＩＦＯが読み取
られるのを防止する（ＦＩＦＯ内にエラーを起す原因に
なる） ＣＤバス宛先ＰＡＬ このＰＡＬはＣＯババス１２上のデータの宛先を選択す
るＣＰマイクロコードをデコードして、該当装置の読取
りイネーブル線を駆動するものである。
するＦＩＦＯ空状況侶号でＦＩＦＯ読取りをケート操作
するロジックを備えているので、空のＦＩＦＯが読み取
られるのを防止する（ＦＩＦＯ内にエラーを起す原因に
なる） ＣＤバス宛先ＰＡＬ このＰＡＬはＣＯババス１２上のデータの宛先を選択す
るＣＰマイクロコードをデコードして、該当装置の読取
りイネーブル線を駆動するものである。
ＴＤババス２２のデータ宛先ビットのデコートも同じ種
類のＰＡＬを用いて行なわれる。
類のＰＡＬを用いて行なわれる。
ソースまたは宛先装置が駆動する必要のあるチップ・イ
ネーブル線をもりていると（例えば、ＶＭＥインタフェ
ース１６０やコマンド・メモリ１９０におけるメモリ）
、それぞれのチップ・イネーブル線か駆動される。
ネーブル線をもりていると（例えば、ＶＭＥインタフェ
ース１６０やコマンド・メモリ１９０におけるメモリ）
、それぞれのチップ・イネーブル線か駆動される。
符号／ゼロ拡張ＰＡＬ ２１に
のＰＡＬはイネーブル信号およびソース・データの高ビ
ットに応して、符号またはゼロ拡張機能を実行する。使
用するのが好ましいＰＡＬは８ビツト幅だけであるので
、すべての符号／ゼロ拡張操作にはこれらが対で使用さ
れる。このＰＡＬは２個所で使用されている。一方の対
（第２八図にブロック２１６で図示）はＣＤバス１１２
に、もう一方の対（第３Ａ図にブロック３１６で図示）
はＴＤババス２２につながっている。
ットに応して、符号またはゼロ拡張機能を実行する。使
用するのが好ましいＰＡＬは８ビツト幅だけであるので
、すべての符号／ゼロ拡張操作にはこれらが対で使用さ
れる。このＰＡＬは２個所で使用されている。一方の対
（第２八図にブロック２１６で図示）はＣＤバス１１２
に、もう一方の対（第３Ａ図にブロック３１６で図示）
はＴＤババス２２につながっている。
バス・ソース・ロジックは、 １６ビツト・ソースがア
クセスされるとき、イネーブル・ビットを符号／ゼロ拡
張ロジック２１６に送るものである。
クセスされるとき、イネーブル・ビットを符号／ゼロ拡
張ロジック２１６に送るものである。
第１４Ａ図と第１４Ｂ図はこのＰＡＬの構成と動作を示
している。さらに詳しくは、第１４Ａ図は若干具なる実
施例を示している。つまり、各符号／ゼロ拡張操作で３
個の８ビツト・マルチプレクサが使用されている。これ
により、本好適実施例では不可蛯である単一バイトの使
用が可能になった。第１４Ｂ図は第１４Ａ図のハードウ
ェアて使用されるコマンド構造を示している。
している。さらに詳しくは、第１４Ａ図は若干具なる実
施例を示している。つまり、各符号／ゼロ拡張操作で３
個の８ビツト・マルチプレクサが使用されている。これ
により、本好適実施例では不可蛯である単一バイトの使
用が可能になった。第１４Ｂ図は第１４Ａ図のハードウ
ェアて使用されるコマンド構造を示している。
マルチウェイ分岐アドレス指定ＰＡＬ ２１７このＰＡ
Ｌはシーケンサ３１０のマルチウェイ分岐機能を実装す
るために使用される。このＰＡＬは３ビット条件コード
を受は取り、それをマイクロコード定数フィールドの最
下位３ビツトに挿入する。修飾された定数フィールドは
シーケンサ３１５上にフィードバックされる。シフト・
フィールド入力は結果を左に０．１または２桁シフトす
るかどうか（つまり、１．２または４をかけるかどうか
）、あるいは入力定数フィールドを未変更のまま送るか
どうかを制御する。別の入力はこのＰＡＬの３状態出力
ドライバをイネーブルする。
Ｌはシーケンサ３１０のマルチウェイ分岐機能を実装す
るために使用される。このＰＡＬは３ビット条件コード
を受は取り、それをマイクロコード定数フィールドの最
下位３ビツトに挿入する。修飾された定数フィールドは
シーケンサ３１５上にフィードバックされる。シフト・
フィールド入力は結果を左に０．１または２桁シフトす
るかどうか（つまり、１．２または４をかけるかどうか
）、あるいは入力定数フィールドを未変更のまま送るか
どうかを制御する。別の入力はこのＰＡＬの３状態出力
ドライバをイネーブルする。
第３Ａ図に示すように、このＰＡＬは３状態バツフア３
１８と並列に接続するのが好ましい。定数フィルドの最
下位８ビツトだけがＰＡＬ ３１７に送られる。最上位
８ビツトはバッファ３１８に送られる。
１８と並列に接続するのが好ましい。定数フィルドの最
下位８ビツトだけがＰＡＬ ３１７に送られる。最上位
８ビツトはバッファ３１８に送られる。
（好ましくは、修飾された定数フィールドは相対シーケ
ンサ命令で使用されるが、その使用に注意ずれば、絶対
または間接命令で使用することも可能である。）マルチ
ウェイ分岐操作は、第３０図を参照して以下に詳しく説
明する。
ンサ命令で使用されるが、その使用に注意ずれば、絶対
または間接命令で使用することも可能である。）マルチ
ウェイ分岐操作は、第３０図を参照して以下に詳しく説
明する。
データ入力条件コート選択ＰＡＬ
このＰＡＬ （ＤＴＰモジュール１２０に置かれており
、第３図にマルチプレクサ３１２で示されている）はＤ
ＴＰマイクロコート・シーケンサ３１０でテストできる
１組のＦＩＦＯ状況コードを選択する。選択された組の
条件コートはデコートされ、シーケンサ３１０に送られ
て、これらの条件に基づくマルチウェイ分岐が行なわれ
る。これらの条件信号のソースは、４つのバス入力イン
タフェース、つまり、ＧＩＰインタフェース１７０、デ
ータ・パイプ・インタフェース１５０の２つの入力ポー
ト、およびＶＭＥインタフェース１６０の１つの中にあ
るものが選択される。
、第３図にマルチプレクサ３１２で示されている）はＤ
ＴＰマイクロコート・シーケンサ３１０でテストできる
１組のＦＩＦＯ状況コードを選択する。選択された組の
条件コートはデコートされ、シーケンサ３１０に送られ
て、これらの条件に基づくマルチウェイ分岐が行なわれ
る。これらの条件信号のソースは、４つのバス入力イン
タフェース、つまり、ＧＩＰインタフェース１７０、デ
ータ・パイプ・インタフェース１５０の２つの入力ポー
ト、およびＶＭＥインタフェース１６０の１つの中にあ
るものが選択される。
ＤＴＰ とＩ／Ｆ ＰＡＬ
以下は、データ転送プロセッサ・モジュール１２０とイ
ンタフェース機構１６０．１７０．１８０で使用されて
いる最も重要な機能のいくつかを簡単に説明したもので
ある。
ンタフェース機構１６０．１７０．１８０で使用されて
いる最も重要な機能のいくつかを簡単に説明したもので
ある。
ＶＭＥアドレス デコートＰへＬ
１つのＰＡＬはＶＭＥアドレスの最下位ビットと５アド
レス修飾ビツトをデコートする。その出力はＶＭＥアド
レスとアドレス＠価子が以前に選択されたビットと一致
すると活動化する。（アドレスとアドレス修飾子の組合
わせは最高１６までプログラミングでき、そのうちの１
つは４ビット切替え信号によって選択される。） ＶＭ
Ｅ割込みＰＡＬからの入力もあり、これは割込み承認サ
イクルがいつ進行中であるかを示している。これは出力
を駆動するようにデコードされたアドレスとＯＲがとら
れる。
レス修飾ビツトをデコートする。その出力はＶＭＥアド
レスとアドレス＠価子が以前に選択されたビットと一致
すると活動化する。（アドレスとアドレス修飾子の組合
わせは最高１６までプログラミングでき、そのうちの１
つは４ビット切替え信号によって選択される。） ＶＭ
Ｅ割込みＰＡＬからの入力もあり、これは割込み承認サ
イクルがいつ進行中であるかを示している。これは出力
を駆動するようにデコードされたアドレスとＯＲがとら
れる。
ＶＭＥアドレス・バスの最上位アドレス・ビット（１８
−３１）も同じようなＰＡＬを使用してデコートされる
。このＰＡＬでは、アドレスの上位８ビツトを使用する
か無視するかが別の入力で選択される。
−３１）も同じようなＰＡＬを使用してデコートされる
。このＰＡＬでは、アドレスの上位８ビツトを使用する
か無視するかが別の入力で選択される。
ＤＭＡ ＦＩＦＯ状況とクロック制御ＰＡＬこのＰＡＬ
はＤＭＡ ＦＩＦＯ６７０からのクロックと状況信号の
経路を制御する。また、このＰＡＬはこれらのＦＩＦＯ
のクロックをＤＭΔコントローラ６４００制御下に置く
か、ＶＭＥインタフェースからデコートするかを制御す
る。
はＤＭＡ ＦＩＦＯ６７０からのクロックと状況信号の
経路を制御する。また、このＰＡＬはこれらのＦＩＦＯ
のクロックをＤＭΔコントローラ６４００制御下に置く
か、ＶＭＥインタフェースからデコートするかを制御す
る。
ＶＭＥ読取りと書込みデコートＰＡＬ６１１読取りデコ
ートＰへりはＶＭＥバスからの８つの読取りソースをデ
コードする。内部ＶＭＥアドレスはデータ・ストローブ
、書込みイネーブル、およびボード選択信号によってデ
コートされ、修飾される。
ートＰへりはＶＭＥバスからの８つの読取りソースをデ
コードする。内部ＶＭＥアドレスはデータ・ストローブ
、書込みイネーブル、およびボード選択信号によってデ
コートされ、修飾される。
書込みデコードＰＡＬはＶＭＥバスからの９つの書込み
ソースをデコードする。内部ＶＭＥアドレスはブタ・ス
トローブ、書込みイネーブル、ボード選択、およびＶＭ
Ｅ書込みイネーブル信号によってデコードされ、修飾さ
れる。ＶＭＥ書込みイネーブル信号は各種書込みイネー
ブルまたはクロックのセットアツプと保持条件をＶＭＥ
バスのタイミングから独立して制御するために使用でき
る。
ソースをデコードする。内部ＶＭＥアドレスはブタ・ス
トローブ、書込みイネーブル、ボード選択、およびＶＭ
Ｅ書込みイネーブル信号によってデコードされ、修飾さ
れる。ＶＭＥ書込みイネーブル信号は各種書込みイネー
ブルまたはクロックのセットアツプと保持条件をＶＭＥ
バスのタイミングから独立して制御するために使用でき
る。
ＶＭＥスレーブ・アクセス・タイミングＰへりこのＰＡ
Ｌはバス・コントローラε５０においてデタイミングは
、デコーダ６１１が受は取るのとばば同しアドレスと修
飾子もこのＰＡＬへの入力となるので、読み書きされる
レジスタまたはメモリに合わせて調整することが可能で
ある。２重ポートＶＭＥメモリ６６０が使用中であれば
、このタイミングは別の入力によりて遅延される。（こ
れが行なわれると、使用中信号が終了したあとで追加サ
イクルが挿入される。） 直列ループがデータのシフトに使用中であれば、タイミ
ングは別の入力によフて遅延される。
Ｌはバス・コントローラε５０においてデタイミングは
、デコーダ６１１が受は取るのとばば同しアドレスと修
飾子もこのＰＡＬへの入力となるので、読み書きされる
レジスタまたはメモリに合わせて調整することが可能で
ある。２重ポートＶＭＥメモリ６６０が使用中であれば
、このタイミングは別の入力によりて遅延される。（こ
れが行なわれると、使用中信号が終了したあとで追加サ
イクルが挿入される。） 直列ループがデータのシフトに使用中であれば、タイミ
ングは別の入力によフて遅延される。
データが直列ループ・レジスタ６８０に書き込まれると
き、ＶＭＥ書込み信号が高になったあとで３サイクル、
の遅延が挿入されるので、直列ループ・ステート・マシ
ン（別のＰＡＬにある）は余裕をもってデータをラッチ
・インすることができる。
き、ＶＭＥ書込み信号が高になったあとで３サイクル、
の遅延が挿入されるので、直列ループ・ステート・マシ
ン（別のＰＡＬにある）は余裕をもってデータをラッチ
・インすることができる。
このＰＡＬはＶＭεインタフェース・メモリ６６０がア
クセスされるときは、イネーブル信号も発生する。
クセスされるときは、イネーブル信号も発生する。
信号ループ制御ＰＡＬ
夕転送確認通知のタイミングを発生する。このこのＰＡ
Ｌはマルチプレクサ２７１０とステート・マシン２７４
０を実装している。ステート・マシン機能は直列ループ
内の書込み可能制御記憶機構の各々とのインタフェース
で８１８個の直列／並列レジスタを制御するように接続
されている。（これらには、ＣＰ Ｗ［：Ｓ ２２０と
ＤＴＰ ＷＣ５３２０のほかに、プロセッサ・モジュー
ル１３０の各々にあるＦＰ ＷＣ５４７０とＦＰ ＷＣ
５拡張部分４９０が含まれる。）ステート・マシンはシ
フト・レジスタと直列データ・クロックを制御する。シ
フト・レジスタとの間でデータ転送が行なわれていると
きは、シフト・レジスタと直列データ・クロックはアク
セスのタイプ（つまり、読取りか書込み）に応じて、ま
たモード信号に従って制御される。直列ループ・モード
信号は次の３モードの１つを指定している。
Ｌはマルチプレクサ２７１０とステート・マシン２７４
０を実装している。ステート・マシン機能は直列ループ
内の書込み可能制御記憶機構の各々とのインタフェース
で８１８個の直列／並列レジスタを制御するように接続
されている。（これらには、ＣＰ Ｗ［：Ｓ ２２０と
ＤＴＰ ＷＣ５３２０のほかに、プロセッサ・モジュー
ル１３０の各々にあるＦＰ ＷＣ５４７０とＦＰ ＷＣ
５拡張部分４９０が含まれる。）ステート・マシンはシ
フト・レジスタと直列データ・クロックを制御する。シ
フト・レジスタとの間でデータ転送が行なわれていると
きは、シフト・レジスタと直列データ・クロックはアク
セスのタイプ（つまり、読取りか書込み）に応じて、ま
たモード信号に従って制御される。直列ループ・モード
信号は次の３モードの１つを指定している。
ＤＡＴＡ ＨＯＬＤ （００） ： 通常のレジスタ
と同じように読み書きを行なう。
と同じように読み書きを行なう。
ＤＡＴＡ ５ＨＩＦＴ（１０） ：通常のレジスタと同
じように読み書きを行なうが、直列データ・クロックを
切り替えている間に直列ループを回って１６ビツトだけ
データをシフトする。
じように読み書きを行なうが、直列データ・クロックを
切り替えている間に直列ループを回って１６ビツトだけ
データをシフトする。
ＤＡＴＡ ＰＵＬＳＥ（＋１）−通苓のレジスタと同し
ように読み書きを行ない、直列データ・クロック・パル
スを１回発生ずる。
ように読み書きを行ない、直列データ・クロック・パル
スを１回発生ずる。
ＤＡＴＡ ５ＨＩＦＴモードでは、ステート・マシンは
あるサイクルでシフトし、次のサイクルで保持するよう
にシフト・レジスタを制御する。この２サイクル・パタ
ーンは１６回繰り返され、その結果、シフト・レジスタ
の内容が直列ループ内に挿入される。保留サイクルでは
、直列データ・クロックが主張される。データがシフト
されている間、使用中信号は活動しており、そのシフト
が終るまでシフト・レジスタへの以降のＶＭＥアクセス
を保留にする。
あるサイクルでシフトし、次のサイクルで保持するよう
にシフト・レジスタを制御する。この２サイクル・パタ
ーンは１６回繰り返され、その結果、シフト・レジスタ
の内容が直列ループ内に挿入される。保留サイクルでは
、直列データ・クロックが主張される。データがシフト
されている間、使用中信号は活動しており、そのシフト
が終るまでシフト・レジスタへの以降のＶＭＥアクセス
を保留にする。
ＤＡＴＡ ＰＬＩＬＳＥモードでは、書込み操作の３０
０−４００ｎｓ後に、直列クロックは一度だけ高パルス
になる。このパルスは”８１８”シャドウ・レジスタ内
部の内部フリップフロップをアップロードする。
０−４００ｎｓ後に、直列クロックは一度だけ高パルス
になる。このパルスは”８１８”シャドウ・レジスタ内
部の内部フリップフロップをアップロードする。
（これらのシャドウ・レジスタの各々は内部フリップフ
ロップを備えており、これはデータをそれぞれに対応す
るＷＣ５にハックロートするときその動作モートを制御
する。このＤクロックがパルスを発生するときは、直列
ループを回ってデータはシフトされない。（この遅延に
より、データは安定化する。つまり、ループを回って伝
わっていく。）この操作時は、使用中信号は活動化され
て直列ループへのＶＭＥアクセスを禁止する。
ロップを備えており、これはデータをそれぞれに対応す
るＷＣ５にハックロートするときその動作モートを制御
する。このＤクロックがパルスを発生するときは、直列
ループを回ってデータはシフトされない。（この遅延に
より、データは安定化する。つまり、ループを回って伝
わっていく。）この操作時は、使用中信号は活動化され
て直列ループへのＶＭＥアクセスを禁止する。
このＰＡＬは４個の直列ループ帰還路２２５Ｂ、２２５
Ｃ１２２５Ｄ、２２５Ｅ、および再同期化フリップフロ
ラフ２７２０を収集するマルチプレクサ２７１０も備え
ている。
Ｃ１２２５Ｄ、２２５Ｅ、および再同期化フリップフロ
ラフ２７２０を収集するマルチプレクサ２７１０も備え
ている。
ＤＣＭとＤＣ：Ｍ Ｉ／Ｆ ＰＡＬ
以下は、キャッシュ・メモリ１４０ と、ＦＰモジュー
ル１３０上に置かれているが、キャッシュ・メモリ１４
０とのデータ・インタフェースを取り扱うＣＰ、拡張ロ
ジックで使用される最も重要なＰＡＬのいくつかを簡単
に説明したものである。
ル１３０上に置かれているが、キャッシュ・メモリ１４
０とのデータ・インタフェースを取り扱うＣＰ、拡張ロ
ジックで使用される最も重要なＰＡＬのいくつかを簡単
に説明したものである。
ＤＣＭアドレス・デコードＰＡＬ
このＰＡＬはマルチプレクサと一緒に第５図にブロック
５６０で示されている。このＰＡＬはデーターキャッシ
ュ・メモリ・アドレスをデコードする。
５６０で示されている。このＰＡＬはデーターキャッシ
ュ・メモリ・アドレスをデコードする。
２つのアドレス入力が用憇されている。入力５１６はＣ
ババスＩｌｌのビット１９−２５に対応しており、入力
５１７はＴＡババス２１のビット１９−２５に対応して
いる。仲裁ロジック５３５によって生成される制御線５
２１はどちらのアドレスをデコードするかを選択する。
ババスＩｌｌのビット１９−２５に対応しており、入力
５１７はＴＡババス２１のビット１９−２５に対応して
いる。仲裁ロジック５３５によって生成される制御線５
２１はどちらのアドレスをデコードするかを選択する。
ＤＣＭ保持レジしタス御ＰＡＬ
このＰＡＬ（ＣＰとＤＴＰマイクロコード・ストリーム
によって制御される）はデータ保持レジスタ５６０Ａ、
５６０Ｂ、および４２０の３つのバンクを制御するため
に使用される各種制御信号を発生する。マイクロコード
・ビットはクロックと出力イネーブル信号を駆動するよ
うにデコードされる。バンク５ＢＯＡを制御する信号は
ＣＰアクセス信号５３６によって制御される。バンク５
６０Ｂを制御する信号は、ＤＴＰポートの方が優先度が
低いので、ＣＰアクセス信号５３６とＤＴＰアクセス信
号５３７の両方によって制御される。
によって制御される）はデータ保持レジスタ５６０Ａ、
５６０Ｂ、および４２０の３つのバンクを制御するため
に使用される各種制御信号を発生する。マイクロコード
・ビットはクロックと出力イネーブル信号を駆動するよ
うにデコードされる。バンク５ＢＯＡを制御する信号は
ＣＰアクセス信号５３６によって制御される。バンク５
６０Ｂを制御する信号は、ＤＴＰポートの方が優先度が
低いので、ＣＰアクセス信号５３６とＤＴＰアクセス信
号５３７の両方によって制御される。
レジスタ・バンク４２０（浮動小数点モジュール上のＦ
Ｐ保持レジスタ）を制御する信号は該当のモジュール選
択信号とＡＮＤがとられる。クロック信号はすべて正の
クロック縁のタイミングを制御するために、書込みイネ
ーブル・ゲート・クロック信号によって修飾される。
Ｐ保持レジスタ）を制御する信号は該当のモジュール選
択信号とＡＮＤがとられる。クロック信号はすべて正の
クロック縁のタイミングを制御するために、書込みイネ
ーブル・ゲート・クロック信号によって修飾される。
別の組の信号はアクセス・サイクルでメモリ出力をディ
スエーブルすることができる。これにより、保持レジス
タはデータ・キャッシュ・メモリに書き込まなくても読
み戻すことができる。（これらの信号は書込みマスク情
報をアクセスするために別のＰＡＬでも同じように使用
される。）（以 下 余 白） ＤＣＭ ｇ込みフラグ・レジスタＰＡＬ書込みマスク・
ロジック５３０（８ビット書込みマスク信号５１２をメ
モリ・バンク５１０に送る）は複数のＰＡＬを使用して
実装されている。ＤＴＰインタフェース・レジスタ５６
０Ｂに対応するＰＡＬを最初に説明する。ＣＰモジュー
ル′１１０によってアクセスされる他のレジスタ・セッ
ト５６０Ａの状況の追跡は、同じようなＰＡＬを使用し
て行なわれる。
スエーブルすることができる。これにより、保持レジス
タはデータ・キャッシュ・メモリに書き込まなくても読
み戻すことができる。（これらの信号は書込みマスク情
報をアクセスするために別のＰＡＬでも同じように使用
される。）（以 下 余 白） ＤＣＭ ｇ込みフラグ・レジスタＰＡＬ書込みマスク・
ロジック５３０（８ビット書込みマスク信号５１２をメ
モリ・バンク５１０に送る）は複数のＰＡＬを使用して
実装されている。ＤＴＰインタフェース・レジスタ５６
０Ｂに対応するＰＡＬを最初に説明する。ＣＰモジュー
ル′１１０によってアクセスされる他のレジスタ・セッ
ト５６０Ａの状況の追跡は、同じようなＰＡＬを使用し
て行なわれる。
このＰＡＬの目的は、保持レジスタ５６０Ｂ内の８Ｆ語
のどれにＤＴＰによって書き込まれたかを覚えているこ
とである。データ・キャッシュ・メモリ書込みが必要で
あるときは、このＰＡＬの出力はＤＴＰ保持レジスタか
らの並列書込みにマスクをかける。更新されているＦ語
だけが実際にはデータ・キャッシュ・メモリ・バンク５
１０に書き込まれる。保持レジスタに対する書込みが行
なわれると、対応するフラグ・ビットがＰＡＬ内にセッ
トされる。セットされるフラグ・ビットはこれらの条件
の下でＤＴＰアドレスからデコードされる。フラグ・ビ
ットはデータ・キャッシュ書込みが行なわれるとクリア
される。しかし、操作はバイブライン化されているのて
、ＤＴＰは同しサイクルで保持レジスタ５６０Ｂに書き
込むことができる。その場合には、フラグ・ビットはセ
ットされたままになる。
のどれにＤＴＰによって書き込まれたかを覚えているこ
とである。データ・キャッシュ・メモリ書込みが必要で
あるときは、このＰＡＬの出力はＤＴＰ保持レジスタか
らの並列書込みにマスクをかける。更新されているＦ語
だけが実際にはデータ・キャッシュ・メモリ・バンク５
１０に書き込まれる。保持レジスタに対する書込みが行
なわれると、対応するフラグ・ビットがＰＡＬ内にセッ
トされる。セットされるフラグ・ビットはこれらの条件
の下でＤＴＰアドレスからデコードされる。フラグ・ビ
ットはデータ・キャッシュ書込みが行なわれるとクリア
される。しかし、操作はバイブライン化されているのて
、ＤＴＰは同しサイクルで保持レジスタ５６０Ｂに書き
込むことができる。その場合には、フラグ・ビットはセ
ットされたままになる。
さらに、８フラグ・ビットすべてを同時にセットするこ
とも可能である（マイクロコート・コマンドを受けて）
。これにより、ブロックで書込みを行なうことができる
。リセット信号はフラグをクリアする。ロジックは完全
に同期しており、クロック発生機構２５０によって発生
したマイクロコード・クロックによってクロックがとら
れる。
とも可能である（マイクロコート・コマンドを受けて）
。これにより、ブロックで書込みを行なうことができる
。リセット信号はフラグをクリアする。ロジックは完全
に同期しており、クロック発生機構２５０によって発生
したマイクロコード・クロックによってクロックがとら
れる。
別の入力信号は読み戻しモードをイネーブルする。この
モードでは、フラグ・レジスタの状態を下位２ビツトを
使用して直列に出力することができる。マイクロコード
はこの下位２ビツトにあるフラグ・ビットを読み取るこ
とができ、他のフラグ・ビットと入れ替えることにより
、マイクロコードはすべてのフラグ・ビットを読み取る
ことができる。ＤＴＰアドレスは、３フラグ・ビットの
どれを偶数フラグ・ビットと人れ替え、どれを奇数フラ
グ・ビットと入れ替えるかを選択する。
モードでは、フラグ・レジスタの状態を下位２ビツトを
使用して直列に出力することができる。マイクロコード
はこの下位２ビツトにあるフラグ・ビットを読み取るこ
とができ、他のフラグ・ビットと入れ替えることにより
、マイクロコードはすべてのフラグ・ビットを読み取る
ことができる。ＤＴＰアドレスは、３フラグ・ビットの
どれを偶数フラグ・ビットと人れ替え、どれを奇数フラ
グ・ビットと入れ替えるかを選択する。
ＦＰ書込みマスクＰＡＬ
このＰＡＬはＦＰ保持レジスタとデータ・キャッシュ・
メモリ間の転送に対して書込みマスクを生成する。マス
ク生成を制御するパラメータには、書き込むべきＦ語の
個数と先頭のＦ語がある。
メモリ間の転送に対して書込みマスクを生成する。マス
ク生成を制御するパラメータには、書き込むべきＦ語の
個数と先頭のＦ語がある。
ＦＰ ＰＡＬ
以下は、本好適実施例においてＦＰモジュール１３０に
使用されているプログラマブル・アレイ・ロジックａ構
（ＰＡＬ）を簡単に説明したものである。
使用されているプログラマブル・アレイ・ロジックａ構
（ＰＡＬ）を簡単に説明したものである。
ＷＣＳロード・イネーブルＰＡＬ
このＰＡＬはマイクロコードをＦＰモジュール自身＋７
）ＷＣ５４７０ニ、およびＣＰモジュールノ拡張ＷＣＳ
４９０（つまり、ＦＰモジュールに置かれているｗｃｓ
部分）またはそのどちらかに、モジュール選択信号でロ
ードするとき使用される一部を修飾する。
）ＷＣ５４７０ニ、およびＣＰモジュールノ拡張ＷＣＳ
４９０（つまり、ＦＰモジュールに置かれているｗｃｓ
部分）またはそのどちらかに、モジュール選択信号でロ
ードするとき使用される一部を修飾する。
ホスト−ソース・モジュール選択ＰＡＬこのＰＡＬはホ
ストからのモジュール・アドレス入力を局所スイッチ設
定値と比較して、そのモジュールが選択されているかど
うかを確かめるものである。１組の入力てｗＣＳロート
がイネーブルされて行なわれる。
ストからのモジュール・アドレス入力を局所スイッチ設
定値と比較して、そのモジュールが選択されているかど
うかを確かめるものである。１組の入力てｗＣＳロート
がイネーブルされて行なわれる。
モジュール当たり１ビツト・アドレスが用意されている
ので、ＷＣ５書込みをモジュール１３０のすべてに対し
て独立して制御することができる。
ので、ＷＣ５書込みをモジュール１３０のすべてに対し
て独立して制御することができる。
（これと対照的に、上述したように、データ・アクセス
は最大モジュール数より少ないビットをもつモジュール
・アドレスを使用するので、モジュールのあらゆる組合
わせを選択することかで籾ない。） 第２８図に示すように、直列コマンド・ループの好まし
いトポロジは、２つのループ部分２８４ｏが各数値処理
モジュール１３０に入るようになっている。一方の部分
２２５Ａは入力をその千ジュール自身のＷＣＳ ４７０
に送り、もう一方の部分２２５ｃは入力をそのモジュー
ル上のＷＣ５拡張部分４９０に送るようになっている。
は最大モジュール数より少ないビットをもつモジュール
・アドレスを使用するので、モジュールのあらゆる組合
わせを選択することかで籾ない。） 第２８図に示すように、直列コマンド・ループの好まし
いトポロジは、２つのループ部分２８４ｏが各数値処理
モジュール１３０に入るようになっている。一方の部分
２２５Ａは入力をその千ジュール自身のＷＣＳ ４７０
に送り、もう一方の部分２２５ｃは入力をそのモジュー
ル上のＷＣ５拡張部分４９０に送るようになっている。
従って、２つの別個の出力コマンドが与えられるので（
しかもモジュール・アドレスによって修飾されて） 、
ＷＣＳ ４７０とＷＣ５拡張部分４９０はそれぞれの出
力を共通帰還ハス２２５Ｅと２２５Ｄ （それぞれ）に
送り出し、モジュールのどれかか選択されたときに、そ
のモジュールによって駆動させることができる。
しかもモジュール・アドレスによって修飾されて） 、
ＷＣＳ ４７０とＷＣ５拡張部分４９０はそれぞれの出
力を共通帰還ハス２２５Ｅと２２５Ｄ （それぞれ）に
送り出し、モジュールのどれかか選択されたときに、そ
のモジュールによって駆動させることができる。
ｃｐモジュール選択ＰＡＬ
このＰＡＬはＣＰによって選択されたモジュール・アド
レスを、局所保管値と突き合せて比較するものである。
レスを、局所保管値と突き合せて比較するものである。
一致するものが見付かると、４つの出力が主張される。
これらの出力のうちの２つは制御信号がクロックをとる
ようにイネーブルするか、保持レジスタ４２０を出力イ
ネーブルする。もう１つの出力信号はＬＥＤを駆動して
、とのＦＰモジュールが選択されたかをビジュアルで表
示する。
ようにイネーブルするか、保持レジスタ４２０を出力イ
ネーブルする。もう１つの出力信号はＬＥＤを駆動して
、とのＦＰモジュールが選択されたかをビジュアルで表
示する。
最後の出力は主ポートに返される条件コート・ビット（
選択済み）をイネーブルする。この最後の出力はＣＰ拡
張マイクロコートで制御されるロジックに対する修飾信
号であり、マイクロコート・フィールド（またはレジス
タ格納値）で定義された処置が行なわれるようにイネー
ブルするものである。
選択済み）をイネーブルする。この最後の出力はＣＰ拡
張マイクロコートで制御されるロジックに対する修飾信
号であり、マイクロコート・フィールド（またはレジス
タ格納値）で定義された処置が行なわれるようにイネー
ブルするものである。
ＦＰ−ＷＣ５制御ＰＡＬ
２つのＰＡＬがＷＣＳ ４７０を制御するために使用さ
れる。こわらの２つのＰＡＬは別々の区域に置かれてい
るが、両方ともｗｃｓ ｋ：影響を与えるので、相互に
インタロックするようになっている。一般的には、最初
のＰＡＬは命令レジスタ（これは上述したようにマイク
ロコート短縮のために使用される）を制御するために使
用される。もう１つは並列マイクロコード・ローディン
グを制御するために使用される。
れる。こわらの２つのＰＡＬは別々の区域に置かれてい
るが、両方ともｗｃｓ ｋ：影響を与えるので、相互に
インタロックするようになっている。一般的には、最初
のＰＡＬは命令レジスタ（これは上述したようにマイク
ロコート短縮のために使用される）を制御するために使
用される。もう１つは並列マイクロコード・ローディン
グを制御するために使用される。
最初のＰＡＬはＷＣＳ ４７０にある２つのＲＡＭチッ
プの出力イネーブルを制御する。本好適実施例では、Ｗ
ＣＳ ４７０は２つのＲＡＭチップを使用して構成され
、インタフェース・レジスタ・セット４２０とマツチし
て並列ローディングが行なわれるようにしている。（本
好適実施例では）キャッシュ・バス１４４は６４ビツト
・データ通路までに多重化されてＦＰモジュール１３０
に送り込まれるので、ＷＣ５４７０を２つの部分に分割
すると、マイクロ命令（木実層側ては、１０４ピツｌ〜
長）の並列ローディングにマツチすることになる。
プの出力イネーブルを制御する。本好適実施例では、Ｗ
ＣＳ ４７０は２つのＲＡＭチップを使用して構成され
、インタフェース・レジスタ・セット４２０とマツチし
て並列ローディングが行なわれるようにしている。（本
好適実施例では）キャッシュ・バス１４４は６４ビツト
・データ通路までに多重化されてＦＰモジュール１３０
に送り込まれるので、ＷＣ５４７０を２つの部分に分割
すると、マイクロ命令（木実層側ては、１０４ピツｌ〜
長）の並列ローディングにマツチすることになる。
ホストがマイクロコートをロートするときは、命令レジ
スタはディスエーブルされる。その場合には、命令レジ
スタの出力は必ずディスエーブルされるのて、ＲＡＭ出
力はホストによって生成された信号によって制御される
。
スタはディスエーブルされる。その場合には、命令レジ
スタの出力は必ずディスエーブルされるのて、ＲＡＭ出
力はホストによって生成された信号によって制御される
。
２番目のＰＡＬは２つの個別機能を実行する。これらは
ハードウェアによる短縮を実現するときだけ結合される
。
ハードウェアによる短縮を実現するときだけ結合される
。
最初の機能はホストによるＷＣＳの読取り時にパイプラ
イン・レジスタ４７６のどちらのバンクをイネーブルさ
せるかを制御するものである。
イン・レジスタ４７６のどちらのバンクをイネーブルさ
せるかを制御するものである。
２番目の機能は転送の長さ、つまり、保持レジスタとレ
ジスタ・ファイル間で転送すべき語の砂を調整するもの
である。
ジスタ・ファイル間で転送すべき語の砂を調整するもの
である。
パイプライン・レジスタの出力イネーブル信号は２つあ
り、これらは同時に活動することはない。（これらの信
号はレジスタ４７６の２つのバンクをイネーブルするた
めに使用される。他の個所で説明したように、この構成
はＷＯ２４７０の２バンクに対応している。）パイプラ
イン・レジスタのどちらかを出力イネーブルさせるため
には、使用中信号が非活動に、モジュール選択とＦＰバ
イブライン・レジスタ出力制御（ホストからの）が活動
していなければならない。
り、これらは同時に活動することはない。（これらの信
号はレジスタ４７６の２つのバンクをイネーブルするた
めに使用される。他の個所で説明したように、この構成
はＷＯ２４７０の２バンクに対応している。）パイプラ
イン・レジスタのどちらかを出力イネーブルさせるため
には、使用中信号が非活動に、モジュール選択とＦＰバ
イブライン・レジスタ出力制御（ホストからの）が活動
していなければならない。
転送長さフィールドは、１が転送すべき１語を、２が２
語を（以下同じ）を表すようにコーディングされる。８
語を転送することを指定するときは、０が使用される。
語を（以下同じ）を表すようにコーディングされる。８
語を転送することを指定するときは、０が使用される。
転送りロック発生機構（キャッシュ・バス・インタフェ
ース４６０の部）は、転送サイクルの回数を知っている
必要があり、これはマイナ・サイクルに１を加えた数で
ある（パイプラインをセットアツプする場合）。
ース４６０の部）は、転送サイクルの回数を知っている
必要があり、これはマイナ・サイクルに１を加えた数で
ある（パイプラインをセットアツプする場合）。
マイナ・サイクルの数は転送長さとその開始位置と共に
変化する。
変化する。
ハンドシェイク・ロジックＰＡＬ
２つのＰＡＬがハンドシェイク・ロジックを制御するた
めに使用される。最初のＰＡＬは２つの独立機能を実行
する。最初の機能はＣＰとＦＰモジュール１３０間のハ
ントシェイキングを制御する。（この機能では、第２２
図に状態図を示すようなステート−マシンにこの機能を
もたせている。）もう１つの機能（最初の機能と独立し
て）はレジスタ・ファイル４２０が２重バッファ・モー
ドで使用されるときバンク選択を制御する。（この千−
ドの動作原理は第２０図に示されており、上述した通り
である。） ハンドシェイキング・ステート・マシンはＣＰがＦＰ待
ちにあることを、ＣＰＷ八Ｉへ出カＩＩＬを駆動するこ
とによって通知する。ＦＰが待ちにある場合は、ハンド
シェイキング・ステート−マシンはＦＰＷＡＩＴＨＬを
駆動することによってこれを知らせる。
めに使用される。最初のＰＡＬは２つの独立機能を実行
する。最初の機能はＣＰとＦＰモジュール１３０間のハ
ントシェイキングを制御する。（この機能では、第２２
図に状態図を示すようなステート−マシンにこの機能を
もたせている。）もう１つの機能（最初の機能と独立し
て）はレジスタ・ファイル４２０が２重バッファ・モー
ドで使用されるときバンク選択を制御する。（この千−
ドの動作原理は第２０図に示されており、上述した通り
である。） ハンドシェイキング・ステート・マシンはＣＰがＦＰ待
ちにあることを、ＣＰＷ八Ｉへ出カＩＩＬを駆動するこ
とによって通知する。ＦＰが待ちにある場合は、ハンド
シェイキング・ステート−マシンはＦＰＷＡＩＴＨＬを
駆動することによってこれを知らせる。
ＣＰＷＡＩＴとＦＰＷＡＩＴが共ニＨＩテあり、ｃｐが
その完了信号を主張した最初のプロセッサである場合は
、次のような手順で行なわれる。
その完了信号を主張した最初のプロセッサである場合は
、次のような手順で行なわれる。
１、ＣＰＤＯＮＥがＨｌであることが見付かったときは
、ＦＰＷＡＩＴはＬＯに駆動される。
、ＦＰＷＡＩＴはＬＯに駆動される。
２、ＣＰＤＯＮＥがＨｌニなるまテＣＰＷＡＩＴはＨｌ
ノままで、制御はその状態のままである。
ノままで、制御はその状態のままである。
３、ＦＯＤＯＮＥ力月Ｉ■になると、ＣＰＷＡＩＴはＬ
Ｏに駆動される。
Ｏに駆動される。
４、ＣＰＷＡＩＴとＦＰＷＡＩＴ信号は、対応するＤＯ
ＮＥ信号か否定されるまで共にＬＯのままである。
ＮＥ信号か否定されるまで共にＬＯのままである。
上記手順は、ＦＰがＦＰＤＯＮＥを最初に主張した場合
にも行なわれるが、その役割は反対になる。
にも行なわれるが、その役割は反対になる。
ＣＰＤＯＮＥとＦＰＤＯＮＥが共に同時に到来した場合
（つまり、共に同しクロック縁で最初にＩ（Ｉでサンプ
リングされる場合）は、ＣＰＷＡＩＴとＦＰＷＡＩＴが
共にＬＯになる。
（つまり、共に同しクロック縁で最初にＩ（Ｉでサンプ
リングされる場合）は、ＣＰＷＡＩＴとＦＰＷＡＩＴが
共にＬＯになる。
このＰＡＬのバンク・スワップ側は上述したＣＰ／ＦＰ
ハンドシェイキングが切り離されている。このステート
・マシンを制御する２入力信号は５ＣＰＢＡＮＫＳＥＬ
とＦＰＳＷＡＰである。５ＣＰＢＡＮＫＳＥＬはＦＰが
スワップ点まできたときＣＰにバンクをどのように割振
らせるかを指定している。ＦＰがスワップ点までくると
、そのスワップ点を通り過ぎるまでＦＰＳＷＡＰを活動
、状態に駆動する。スワップ点はＣＰ／ＦＰハンドシエ
イキング・ロジックによって同期化される。ＦＰＳＷＡ
Ｐ点では、５ＣＰＢＡＮＫＳＥＬの状態はＢＡＮＫＳＥ
Ｌ出力の新しい状態であり、スワップ拵の外では、ＢＡ
ＮＫＳＥＬ状態は未変更のままである。
ハンドシェイキングが切り離されている。このステート
・マシンを制御する２入力信号は５ＣＰＢＡＮＫＳＥＬ
とＦＰＳＷＡＰである。５ＣＰＢＡＮＫＳＥＬはＦＰが
スワップ点まできたときＣＰにバンクをどのように割振
らせるかを指定している。ＦＰがスワップ点までくると
、そのスワップ点を通り過ぎるまでＦＰＳＷＡＰを活動
、状態に駆動する。スワップ点はＣＰ／ＦＰハンドシエ
イキング・ロジックによって同期化される。ＦＰＳＷＡ
Ｐ点では、５ＣＰＢＡＮＫＳＥＬの状態はＢＡＮＫＳＥ
Ｌ出力の新しい状態であり、スワップ拵の外では、ＢＡ
ＮＫＳＥＬ状態は未変更のままである。
最初のＰＡＬはＦＰと同期して動作するので、もう一方
のＰＡＬはＣＰモジュール＋１０が終了したこと、また
はバンクの交換を望んでいることを示すＣＰ同期信号を
捕捉するために使用される。
のＰＡＬはＣＰモジュール＋１０が終了したこと、また
はバンクの交換を望んでいることを示すＣＰ同期信号を
捕捉するために使用される。
この第２のＰＡＬは３つのハントシェイク・モート・ビ
ットによって制御される（モジュール選択信号による）
。３ハントシエイク・モード・ビットは次のように割り
振られている。ビット０と１はｏｏ４＜ノー・オペレー
ション、ｏｌがＣＰＤＯＮＥをセット、１０がＣＰＤＯ
ＮＥをクリア、１１がテスト・モートの処置がとられる
ようにコード化されている。これとは独立して、ビット
２はレジスタ・バンクを交ａすることを要求亥る。
ットによって制御される（モジュール選択信号による）
。３ハントシエイク・モード・ビットは次のように割り
振られている。ビット０と１はｏｏ４＜ノー・オペレー
ション、ｏｌがＣＰＤＯＮＥをセット、１０がＣＰＤＯ
ＮＥをクリア、１１がテスト・モートの処置がとられる
ようにコード化されている。これとは独立して、ビット
２はレジスタ・バンクを交ａすることを要求亥る。
ＣＰＤＯＮＥ状態は命令がセットまたはクリア操作であ
る場合を除き、マイクロコード・サイクルにまたがって
未変更のままである。
る場合を除き、マイクロコード・サイクルにまたがって
未変更のままである。
このＰＡＬはモード・フィールドのビット２の正の縁を
、新しい入力を以前にレジスタ格納されたものと比較す
ることによって検出する。縁か検出されると、これによ
りバンク選択出力の状態か切り替えられる。
、新しい入力を以前にレジスタ格納されたものと比較す
ることによって検出する。縁か検出されると、これによ
りバンク選択出力の状態か切り替えられる。
割込み捕捉ＰＡＬ
ＣＰＷＡＩＴ、ＦＰＷＡＩＴ 、およびいくつかの割込
み信号でクロック縁を捕捉するために別のＰＡＬが使用
される。エラー割込みは中断点割込みと同じ割込み出力
を共用するが、独自のマスク・ビットをもっている。出
力は対応するマスク・ビットがＬＯに駆動されるとリセ
ットされるが、このマスク・ビットは以後の割込み縁を
検出するためにＨｌに戻しておかなければならない。
み信号でクロック縁を捕捉するために別のＰＡＬが使用
される。エラー割込みは中断点割込みと同じ割込み出力
を共用するが、独自のマスク・ビットをもっている。出
力は対応するマスク・ビットがＬＯに駆動されるとリセ
ットされるが、このマスク・ビットは以後の割込み縁を
検出するためにＨｌに戻しておかなければならない。
マイクロアドレスとクロック制御ＰＡＬこのＰＡＬはＦ
Ｐマイクロアドレス・ソー２の制御とＦＰクロックの制
御の２つの独立機能を実行する。
Ｐマイクロアドレス・ソー２の制御とＦＰクロックの制
御の２つの独立機能を実行する。
マイクロアドレス・ソースは２ビツトの入力によって選
択され、次のようになっている。（００）ＦＰ次アドレ
ス・ロジック４７７、（０１） ＣＰマイクロアドレス
２１１Ａ、（１０）開始アドレス・レジスタ４７９（連
続）；（１１）スタック４７８の出力。別の入力で２ビ
ツト選択コマンドを無視することも可能である。その場
合には、ＣＰマイクロアドレスはモジュールがイネーブ
ルされるとイネーブルされる。この入力をイ吏用すると
、ホストはセットアツプやデバッグ時にＷＯ２４７０を
アクセスすることができる。
択され、次のようになっている。（００）ＦＰ次アドレ
ス・ロジック４７７、（０１） ＣＰマイクロアドレス
２１１Ａ、（１０）開始アドレス・レジスタ４７９（連
続）；（１１）スタック４７８の出力。別の入力で２ビ
ツト選択コマンドを無視することも可能である。その場
合には、ＣＰマイクロアドレスはモジュールがイネーブ
ルされるとイネーブルされる。この入力をイ吏用すると
、ホストはセットアツプやデバッグ時にＷＯ２４７０を
アクセスすることができる。
ＦＰクロック生成機構４８０（これは本好適実施例では
ＥＣＬが使用されている）を制御する出力は次ように選
択ができる。（００）ＦＰマイクロコード・クロックを
自走させる； （０１）ＦＰマイクロコード・クロック
を停止させる。別の論理条件はＦＰクロックを別の入力
によって制御させ、クロックがその主張があったとき自
走するようにする。
ＥＣＬが使用されている）を制御する出力は次ように選
択ができる。（００）ＦＰマイクロコード・クロックを
自走させる； （０１）ＦＰマイクロコード・クロック
を停止させる。別の論理条件はＦＰクロックを別の入力
によって制御させ、クロックがその主張があったとき自
走するようにする。
直列／並列ロード選択
このＰＡＬはマイクロコードをホストまたはＣＰ ＃）
らＦＰモジュールのＷＯ２４７０にロードすることを制
御する。ホストによってロードされるマイクロコードは
直列ループを使用する必要があるが、ＣＰはマイクロコ
ードを並列にロードすることができる。注目すべき点を
いくつか挙げると、次の通りである。
らＦＰモジュールのＷＯ２４７０にロードすることを制
御する。ホストによってロードされるマイクロコードは
直列ループを使用する必要があるが、ＣＰはマイクロコ
ードを並列にロードすることができる。注目すべき点を
いくつか挙げると、次の通りである。
１、ＷＯ２４７０に使用されているパイプライン・レジ
スタは個別の出力イネーブルをもっていないので、これ
らはデータ・バスでの競合を防止するために別々に使用
される。
スタは個別の出力イネーブルをもっていないので、これ
らはデータ・バスでの競合を防止するために別々に使用
される。
２．２つの直列データークロツタ信号の依存性はホスト
またはＣＰが選択されたかに応して切り替えられる。
またはＣＰが選択されたかに応して切り替えられる。
３、ホストが直列ループを制御する場合は、モード信号
は両方のデータ・クロックを一緒に駆動させるか（通常
データ・シフト）、一方だけを駆動させるか（別の信号
で選択されたもの）を選択する。直列データ・クロック
はＷ（：Ｓ ４７０からデータを読み戻すときもこれと
同じように制御される。
は両方のデータ・クロックを一緒に駆動させるか（通常
データ・シフト）、一方だけを駆動させるか（別の信号
で選択されたもの）を選択する。直列データ・クロック
はＷ（：Ｓ ４７０からデータを読み戻すときもこれと
同じように制御される。
ｃｐ書込みデコードＰＡＬ
このＰＡＬはＷＣ５拡張部分４９０にあるマイクロコー
ド・フィールドをデコードして、レジスタ４２０のどち
らをアクセスするかを選択するものである。選択された
レジスタには、ＲＣＲＥＧＤＩＲがＬＯのときだけ書き
出される。ＸＦＲＥＧ、 ＦＰＲＥＧ、ＵＡＲＥＧまた
はＭＲＥＧの中から１つ選んでそこに書キ込むことのほ
かに、実行される機能には他に２つある。
ド・フィールドをデコードして、レジスタ４２０のどち
らをアクセスするかを選択するものである。選択された
レジスタには、ＲＣＲＥＧＤＩＲがＬＯのときだけ書き
出される。ＸＦＲＥＧ、 ＦＰＲＥＧ、ＵＡＲＥＧまた
はＭＲＥＧの中から１つ選んでそこに書キ込むことのほ
かに、実行される機能には他に２つある。
１、ＣＤバス・トランシーバ４４４に対する方向と出力
イネーブル制御か生成される。
イネーブル制御か生成される。
２、中断点をクリアするマイクロコート・ビットは書込
みゲート・クロックで書込みイネーブル・ゲートがとら
れる。ここで短パルスが使用されているのは、再始動直
後に現れる中断点を見失うのを防止するためである。（
これは、新しい中断点が現れたときＣＰがまだ前の中断
点をクリアする信号を低に維持していると問題を起すこ
とおそれがある。）従って、この信号はそれを短時間に
保つクロックでＯＲをとるようにしている（活動−低Ａ
ＮＤ）。
みゲート・クロックで書込みイネーブル・ゲートがとら
れる。ここで短パルスが使用されているのは、再始動直
後に現れる中断点を見失うのを防止するためである。（
これは、新しい中断点が現れたときＣＰがまだ前の中断
点をクリアする信号を低に維持していると問題を起すこ
とおそれがある。）従って、この信号はそれを短時間に
保つクロックでＯＲをとるようにしている（活動−低Ａ
ＮＤ）。
クロック／ストローブはすべてＣＰＭＣＣにおよびＣＰ
ＭＣＩＩ：ＫＷＧによって修飾されて、マイクロコード
・サイクル内でタイミングを設定するが、モジュールが
選択されていなければディスエーブルされる。
ＭＣＩＩ：ＫＷＧによって修飾されて、マイクロコード
・サイクル内でタイミングを設定するが、モジュールが
選択されていなければディスエーブルされる。
このＰＡＬはＣＰマイクロコート・フィールドをデコー
ドして、レジスタ４８０のどちらをアクセスするかを選
択するものである。選択されたレジスタはＲＣＲＥＧＤ
ＩＲが）ＩＩのときだけ読み取られる。
ドして、レジスタ４８０のどちらをアクセスするかを選
択するものである。選択されたレジスタはＲＣＲＥＧＤ
ＩＲが）ＩＩのときだけ読み取られる。
保持レジスタ制御ＰＡＬ ４５１
２つのＰＡＬが保持レジスタ４２０からの出力を制御す
るために使用される。
るために使用される。
最初のＰＡＬは各月のレジスタ４２０に対するクロック
なイネーブルするために使用される転送シケンス波形を
発生するものである。各転送サイクルは転送長さで指定
された通りに、１〜４マイナ・サイクルの間持続する。
なイネーブルするために使用される転送シケンス波形を
発生するものである。各転送サイクルは転送長さで指定
された通りに、１〜４マイナ・サイクルの間持続する。
（「マイナ・サイクル」期間は上述したように、転送り
ロック４１２によって発生する。）各マイナ・サイクル
で対のＦ語が転送されるが、そのうちの１語は別のＰＡ
Ｌによって禁止されることがある。転送シーケンス波形
は４つの線上に「遊歩ＬＱＪとして現れる。
ロック４１２によって発生する。）各マイナ・サイクル
で対のＦ語が転送されるが、そのうちの１語は別のＰＡ
Ｌによって禁止されることがある。転送シーケンス波形
は４つの線上に「遊歩ＬＱＪとして現れる。
循環列内で最初に主張される線はＸＦＨＲ５Ｔ＜ｌ：２
＞によって制御され、ＸＦＩＮＩＴが旧のときだけ現れ
る。ＸＦＩＮＩＴは最初のサイクル時だけ活動し、後続
のサイクルでは現在のシーケンス波形が次の線を制御す
るために使用される。ＵＣＸＦＤＩＲは転送方向が保持
レジスタ４２０からレジスタ・ファイル４３０へのとき
、ＬＯＯＰＢＡＣＫモードが働いていなければ、）ＩＲ
ｃＫＥＮＰ◆＜０：３＞をディスエーブルする。）ＩＲ
ＣＫＡＬＬは通常の開始および長さ制御を無視して、す
べてのクロック・イネーブルを同時に活動化させるので
、１回のサイクルでデータを４コピーしてすべてのレジ
スタ対に入れることができる。
＞によって制御され、ＸＦＩＮＩＴが旧のときだけ現れ
る。ＸＦＩＮＩＴは最初のサイクル時だけ活動し、後続
のサイクルでは現在のシーケンス波形が次の線を制御す
るために使用される。ＵＣＸＦＤＩＲは転送方向が保持
レジスタ４２０からレジスタ・ファイル４３０へのとき
、ＬＯＯＰＢＡＣＫモードが働いていなければ、）ＩＲ
ｃＫＥＮＰ◆＜０：３＞をディスエーブルする。）ＩＲ
ＣＫＡＬＬは通常の開始および長さ制御を無視して、す
べてのクロック・イネーブルを同時に活動化させるので
、１回のサイクルでデータを４コピーしてすべてのレジ
スタ対に入れることができる。
ＸＦＴＹＰＥ入力は波形列が通常の転送サイクルに対す
るものか、並列マイクロコード・ロード・サイクルに対
するものかを選択する。後者の場合には、常に２つのマ
イナ転送サイクルがあり、そのタイミングが若干異なる
ことがある。この入力は保持レジスタに対するすべての
クロックを禁止することができる。
るものか、並列マイクロコード・ロード・サイクルに対
するものかを選択する。後者の場合には、常に２つのマ
イナ転送サイクルがあり、そのタイミングが若干異なる
ことがある。この入力は保持レジスタに対するすべての
クロックを禁止することができる。
第２のＰＡＬは各レジスタ対を出力イネーブルするため
に使用される転送シーケンス波形を生成するものである
。これらの２つのＰＡＬは相反する転送方向で使用され
る。
に使用される転送シーケンス波形を生成するものである
。これらの２つのＰＡＬは相反する転送方向で使用され
る。
「クロック・マスクＪ ＰＡＬは、保持レジスタ４２０
を構成する８個の３２ピツ１へ・レジスタ（Ｆレジスタ
）に書き込みを行なうことを制御するために使用される
８個のクロック・イネーブルを生成するものである。１
回の主転送サイクルで、８個までのＦ語をレジスタ・バ
ンク４２０の８個の別々のレジスタに送り込むことがで
餘る。入力は更新する必要のある最初のレジスタ（０，
、，７） と更新すべきＦレジスタ（１，、，８）の
個数を示している。
を構成する８個の３２ピツ１へ・レジスタ（Ｆレジスタ
）に書き込みを行なうことを制御するために使用される
８個のクロック・イネーブルを生成するものである。１
回の主転送サイクルで、８個までのＦ語をレジスタ・バ
ンク４２０の８個の別々のレジスタに送り込むことがで
餘る。入力は更新する必要のある最初のレジスタ（０，
、，７） と更新すべきＦレジスタ（１，、，８）の
個数を示している。
ＰＡＬはそれに応じて、更新すべきすべてのレジスタに
対してビットがセットされたマスクを生成する（主転送
サイクル内で）。転送方向が保持レジスタ４２０からレ
ジスタ・ファイル４３０へのとぎは、すべてのマスク・
ビットは旧にセットされるので、保持レジスタへの書込
みは一切防止される。同様に、マイクロコード・ロード
・サイクルが現れている場合は、クロックはディスエー
ブルされる。すべての保持レジスタがクリアされる場合
（もう１つの信号によって指示された通りに）は、イネ
ーブルは低にセットされるので、すべての保持レジスタ
が更新される。
対してビットがセットされたマスクを生成する（主転送
サイクル内で）。転送方向が保持レジスタ４２０からレ
ジスタ・ファイル４３０へのとぎは、すべてのマスク・
ビットは旧にセットされるので、保持レジスタへの書込
みは一切防止される。同様に、マイクロコード・ロード
・サイクルが現れている場合は、クロックはディスエー
ブルされる。すべての保持レジスタがクリアされる場合
（もう１つの信号によって指示された通りに）は、イネ
ーブルは低にセットされるので、すべての保持レジスタ
が更新される。
保持レジスタ開始アドレスＰＡＬ
このＰＡＬは４：１マルチプレクサとそのあとに続くレ
ジスタからなっている。マルチプレクサへの入力となる
ものには、レジスタからの保持レジスタ（ＨＲ）開始ア
ドレス、マイクロコード命令からの）ＩＲ開始アドレス
、ＣＰアドレス・バスからのＦＲ開始アドレス、前のＨ
Ｒ開始アドレスの４つがある。
ジスタからなっている。マルチプレクサへの入力となる
ものには、レジスタからの保持レジスタ（ＨＲ）開始ア
ドレス、マイクロコード命令からの）ＩＲ開始アドレス
、ＣＰアドレス・バスからのＦＲ開始アドレス、前のＨ
Ｒ開始アドレスの４つがある。
モジュールが選択されない場合は、前の）ＩＲ開始アド
レスが残される。
レスが残される。
レジスタ・ファイルＷＥ制御
このＰＡＬはレジスタ・ファイル４３０に対する書込み
イネーブルを制御する。マイナ・サイクルで１個または
２個のＦ語がレジスタ・ファイルに書込むことができる
。開始位置と長さの６ビツトはクロック・イネーブル・
マスクが生成されるとき同じ方法で書込みイネーブル・
マスクを生成するために使用される。マスクからの該当
２ビツトはどちらのマイナ・サイクルが進行中であるか
に応じて、下半分書込み信号または上半分書込み信号か
ら順序付りられる。ループバック・モートか活動してい
るときは、書込みイネーブル・マスクはディスエーブル
される。別の信号はすべてのマイナ・サイクルで両方の
語を強制的に書き込むために使用できる。
イネーブルを制御する。マイナ・サイクルで１個または
２個のＦ語がレジスタ・ファイルに書込むことができる
。開始位置と長さの６ビツトはクロック・イネーブル・
マスクが生成されるとき同じ方法で書込みイネーブル・
マスクを生成するために使用される。マスクからの該当
２ビツトはどちらのマイナ・サイクルが進行中であるか
に応じて、下半分書込み信号または上半分書込み信号か
ら順序付りられる。ループバック・モートか活動してい
るときは、書込みイネーブル・マスクはディスエーブル
される。別の信号はすべてのマイナ・サイクルで両方の
語を強制的に書き込むために使用できる。
下半分書込み信号と上半分書込み信号は転送方向が正し
くないか、転送タイプがマイクロコート・ロート機能で
あると、ディスエーブルされる。
くないか、転送タイプがマイクロコート・ロート機能で
あると、ディスエーブルされる。
入力信号はレジスタ・ファイルの読取りまたは書込みモ
ードを選択するためにもコード化される。
ードを選択するためにもコード化される。
使用中信号線は保持レジスタ・データ・バス４２２が使
用中であることを指示するものである。
用中であることを指示するものである。
レジスタ・ファイル・アドレス修飾ＰＡＬこのＰＡＬは
モジュールが選択されたときレジスタ・ファイル・アド
レスをレジスタに格納する。
モジュールが選択されたときレジスタ・ファイル・アド
レスをレジスタに格納する。
そうでない場合は、前のアドレスが保持される。
アドレスの最上位ビットはソフト２重バッファリングが
行なわれるように修飾される。２ビット信号はどのタイ
プの修飾を最上位ビットに対して行なうかを選択する。
行なわれるように修飾される。２ビット信号はどのタイ
プの修飾を最上位ビットに対して行なうかを選択する。
オプションには次のものかあ１、入力ビットの使用。こ
れは物理アドレス指定モートである。
れは物理アドレス指定モートである。
２．８ＡＮＫＳＥＬの使用。これは２重バッファ・モト
である。
である。
３．８ＡＮにＳＥＬの反転値の使用。これはブレビュ・
モートであり、ＣＰまたはＦＰはバンクを交換し合わな
くても２重バッファの反対側にあるデータがアクセスで
きる。
モートであり、ＣＰまたはＦＰはバンクを交換し合わな
くても２重バッファの反対側にあるデータがアクセスで
きる。
レジス・ファイル・アクセス増分機構
このＰＡＬ （イネーブルされているとき）はレジス
タ・ファイルのポインタを増分する。従って、アドレス
は各マイナ・サイクル（転送りロックの）ごとに増分し
て、レジスタ・ファイル４３０から次の対の番号を取り
出したり、次の対を書き込んだりすることができる。制
御入力は、保持レジスタ４２０からレジスタ・ファイル
４３０への転送の最初のマイナ・サイクル期間アドレス
定数を保持することを可能にする。これが必要なのは、
データ通路がバイブライン化されているからである。
タ・ファイルのポインタを増分する。従って、アドレス
は各マイナ・サイクル（転送りロックの）ごとに増分し
て、レジスタ・ファイル４３０から次の対の番号を取り
出したり、次の対を書き込んだりすることができる。制
御入力は、保持レジスタ４２０からレジスタ・ファイル
４３０への転送の最初のマイナ・サイクル期間アドレス
定数を保持することを可能にする。これが必要なのは、
データ通路がバイブライン化されているからである。
データ有効性制御ＰＡＬ
このＰＡＬはレジスタ・ファイル４３０の偶数側と奇数
側に対するデータ有効性信号を制御する。マイナ・サイ
クルで、１個または２個のＦ語をレジスタ・ファイルに
書き込むことができる。開始アドレスと長さに応して、
データの１語または２語がこのマイナ・サイクルで有効
になる。２つの出力（ＥＶＥＮＶＡＬ、ＩＤ＊と０ＤＤ
ＶＡＬＩＤりはどちらの語が有効であるかを示している
。この機能はレジスタ・ファイルからの転送ではディス
エーブルされる。
側に対するデータ有効性信号を制御する。マイナ・サイ
クルで、１個または２個のＦ語をレジスタ・ファイルに
書き込むことができる。開始アドレスと長さに応して、
データの１語または２語がこのマイナ・サイクルで有効
になる。２つの出力（ＥＶＥＮＶＡＬ、ＩＤ＊と０ＤＤ
ＶＡＬＩＤりはどちらの語が有効であるかを示している
。この機能はレジスタ・ファイルからの転送ではディス
エーブルされる。
マイクロ命令アドレス選択ＰＡＬ
このＰＡＬは次のマイクロ命令アドレスが真アドレス・
フィールドからのものか（つまり、レジスタ４７４の出
力）、偽アドレス・フィールドからのものか（つまり、
レジスタ４７５の出力）を選択する。内部の「常に真」
状況は無条件ジャンプのとき選択できる。両方共開始ア
ドレス・レジスタ４７９がマイクロアドレス・バス４７
３を駆動できるように、あるいは５ＴＡＩ：ＫＰＯＰま
たはＲＥＡＤＳＴＡＣＫ＊信号がスタック操作進行中を
示しているときデイスエプルさせることができる。
（５ＴＡＣＫＰＯＰはＦｌ”マイクロコートから得られ
るが、ＲＥＡＤＳＴＡＣＫはＣＰによって制御される。
フィールドからのものか（つまり、レジスタ４７４の出
力）、偽アドレス・フィールドからのものか（つまり、
レジスタ４７５の出力）を選択する。内部の「常に真」
状況は無条件ジャンプのとき選択できる。両方共開始ア
ドレス・レジスタ４７９がマイクロアドレス・バス４７
３を駆動できるように、あるいは５ＴＡＩ：ＫＰＯＰま
たはＲＥＡＤＳＴＡＣＫ＊信号がスタック操作進行中を
示しているときデイスエプルさせることができる。
（５ＴＡＣＫＰＯＰはＦｌ”マイクロコートから得られ
るが、ＲＥＡＤＳＴＡＣＫはＣＰによって制御される。
）
上述したように、ＦＰモジュール１３０はＣＰモジュル
１１０とＤＴＰモジュール１２０で言うような個別のシ
ーケンサをもっていない。事実、このモジュールは個別
のプログラム・カウンタでさえもっていない。その代わ
りに、レジスタ４７４の真と偽の出力がこの機能を果し
ている。
１１０とＤＴＰモジュール１２０で言うような個別のシ
ーケンサをもっていない。事実、このモジュールは個別
のプログラム・カウンタでさえもっていない。その代わ
りに、レジスタ４７４の真と偽の出力がこの機能を果し
ている。
ＡＬＵ問題状況ＰＡＬ
このＰＡＬは浮動小数点状況ビットの１つがいつ「問題
状況Ｊ状態を示したかを記憶している。
状況Ｊ状態を示したかを記憶している。
（本好適実施例で「問題」状況が使用されているのは、
基本的エラー処理メカニズムから切り離しである種の障
害状態をモニタするためである。）例えば、オーバフロ
ーのテストは各要素の計算のたびでなく、ベクトル演算
の終了時に行なうことができる。乗算機構４４０とＡＬ
ｔｌ ４４Ｇは各々問題状況を表すビットをいくつかも
っている（オーバフロー、アンダフロー、無効演算、そ
の他の類似工ラ−を示すヒツト）。２つのマイクロツー
１〜−ヒツトは問題状況レジスタの更新とクリアをサイ
クル単位で制御する。
基本的エラー処理メカニズムから切り離しである種の障
害状態をモニタするためである。）例えば、オーバフロ
ーのテストは各要素の計算のたびでなく、ベクトル演算
の終了時に行なうことができる。乗算機構４４０とＡＬ
ｔｌ ４４Ｇは各々問題状況を表すビットをいくつかも
っている（オーバフロー、アンダフロー、無効演算、そ
の他の類似工ラ−を示すヒツト）。２つのマイクロツー
１〜−ヒツトは問題状況レジスタの更新とクリアをサイ
クル単位で制御する。
類似のＰＡＬはＦＭＯＹ状況に対してこの機能を実行す
る。これらのＰＡＬにあるロシ・ンクもコート化された
出力で各種問題状況状態を示すようになっている。クロ
ック・タイミングの使用により、問題状況ビットが存在
するかどうかか１サイクルで検査される。
る。これらのＰＡＬにあるロシ・ンクもコート化された
出力で各種問題状況状態を示すようになっている。クロ
ック・タイミングの使用により、問題状況ビットが存在
するかどうかか１サイクルで検査される。
スタック制御ＰＡＬ ３９］０
このＰ八りは、サブル−チン・スタ・ンク・アドレス指
定の制御とテーブル・アドレス・カウンタの制御の２つ
の別個の機能を実行する。
定の制御とテーブル・アドレス・カウンタの制御の２つ
の別個の機能を実行する。
第３９図は浮動小数点プロセッサ・モジュール１３０内
のスタック・レジスタ４７８の好適実施例を示している
。ＰＡＬ ３９１０は多重レベル・パイプライン・レジ
スタ３９２０を制御する。（本好適実施例では、これは
ＡＭＤ ２９５２０が使用されている。）この多重レベ
ル・レジスタ３９２ｏは４つのバイブライン化レジスタ
３９２１を含んでいる。しかし、出力マルチプレクサ３
９２２にこれらのレジスタのいずれかを選択させて、直
接出力を得ることも可能である。
のスタック・レジスタ４７８の好適実施例を示している
。ＰＡＬ ３９１０は多重レベル・パイプライン・レジ
スタ３９２０を制御する。（本好適実施例では、これは
ＡＭＤ ２９５２０が使用されている。）この多重レベ
ル・レジスタ３９２ｏは４つのバイブライン化レジスタ
３９２１を含んでいる。しかし、出力マルチプレクサ３
９２２にこれらのレジスタのいずれかを選択させて、直
接出力を得ることも可能である。
このマルチプレクサの出力はＦＰモジュール１３０のマ
イクロ命令アドレス・バス４７３に結ばれている。
イクロ命令アドレス・バス４７３に結ばれている。
ＰＡＬ ３９１０は制御入力を多重レベル・レジスタ３
９２０に提供して、このレジスタをＬＩＦＯ（後入れ先
出し）メモリとして機能させる。これにより、メモリは
スタックとして動作する。ＰＡＬ ３９１０はパイプラ
イン化レジスタ３９２１に対して転送信号３９１２（こ
れはマイクロコード・クロックとＡＮＤがとられる）を
供給する。また、選択信号３９１３をマルチプレクサ３
９２２に供給する。
９２０に提供して、このレジスタをＬＩＦＯ（後入れ先
出し）メモリとして機能させる。これにより、メモリは
スタックとして動作する。ＰＡＬ ３９１０はパイプラ
イン化レジスタ３９２１に対して転送信号３９１２（こ
れはマイクロコード・クロックとＡＮＤがとられる）を
供給する。また、選択信号３９１３をマルチプレクサ３
９２２に供給する。
ＰＡＬは通常のブツシュとポツプ機能を備えているほか
に、コマンドを受けて読取りスタック・モードに入って
、スタック状況を壊すことなくどのスタック・レベルで
も読み取ることができる。
に、コマンドを受けて読取りスタック・モードに入って
、スタック状況を壊すことなくどのスタック・レベルで
も読み取ることができる。
レジスタ・ファイル・アドレス修飾子ＰＡＬこのＰＡＬ
はＦＰレジタス・ファイル・アドレス・フィールドの最
上位ビットを、アドレス修飾コートと２重ハソファの現
在選択されているバンクに応して修飾する。修飾ずへき
アドレス・フィールドは３つあり（Ｘ、Ｙ、Ｔ）（これ
らは第１オペランド・バス４３１、第２オペランド・ハ
ス４３２、および結実用バス４３３に対応している）、
ロジックはこれらの各々に対して同しである。これらの
アドレスの１つについてそのロジックを以下説明する。
はＦＰレジタス・ファイル・アドレス・フィールドの最
上位ビットを、アドレス修飾コートと２重ハソファの現
在選択されているバンクに応して修飾する。修飾ずへき
アドレス・フィールドは３つあり（Ｘ、Ｙ、Ｔ）（これ
らは第１オペランド・バス４３１、第２オペランド・ハ
ス４３２、および結実用バス４３３に対応している）、
ロジックはこれらの各々に対して同しである。これらの
アドレスの１つについてそのロジックを以下説明する。
修飾最上位アドレス・ビットは久カアトレスの最上位ビ
ット、２ビツト修飾コート、およびバンク選択信号から
求められる。アドレス・ビットに対する修飾は次の通り
である。
ット、２ビツト修飾コート、およびバンク選択信号から
求められる。アドレス・ビットに対する修飾は次の通り
である。
１、修飾なし−これは物理アドレス指定モードである。
２、バンク選択信号の反転−これは２重バッファ構成で
通常のアクセスに使用される「論理」モードである。バ
ンク選択は、データがレジスタ・ファイルと保持レジス
タの間で転送されるとき使用されるものと反対であるこ
とに注意されたい。
通常のアクセスに使用される「論理」モードである。バ
ンク選択は、データがレジスタ・ファイルと保持レジス
タの間で転送されるとき使用されるものと反対であるこ
とに注意されたい。
３、バンク選択信号と同等−これはプレビュモー１−で
ある。上述したように、このモートにあるときは、ＦＰ
はバンクを交換し合わなくても２重ハソファの反対側に
あるデータをアクセスできる。この機能は浮動小数点バ
イブラインを一杯に保つことができる。
ある。上述したように、このモートにあるときは、ＦＰ
はバンクを交換し合わなくても２重ハソファの反対側に
あるデータをアクセスできる。この機能は浮動小数点バ
イブラインを一杯に保つことができる。
３りの修飾アドレス・ビットは外部レジスタに格納され
、「旧へ６」ビット（各アドレスに１ビツト）としてフ
ィードバックされる。これらは、「旧Ａ５使用ノコマン
トが主張されたとぎこれらのビットの「計算で求めた値
」を置き換えるために使用される。この機能は、アドレ
ス・モードが数サイクルの間未変更のままであるときア
ドレス・セットアツプ時間を短縮する。
、「旧へ６」ビット（各アドレスに１ビツト）としてフ
ィードバックされる。これらは、「旧Ａ５使用ノコマン
トが主張されたとぎこれらのビットの「計算で求めた値
」を置き換えるために使用される。この機能は、アドレ
ス・モードが数サイクルの間未変更のままであるときア
ドレス・セットアツプ時間を短縮する。
結実用バス制御ＰＡＬ
このＰＡＬは結実用ソース・マイクロコード・フィール
ドをデコードして、必要とする装置（例えば、第１図の
構成では、ＦＭＰＹ ４４０、ＦＡＬＩＪ ４５０、ま
たはスクラッチパッド・メモリ１６１０）を出力イネー
ブルする。このＰＡＬは必要時にスクラッチパッド・メ
モリにチップ・イネーブル信号も送る。
ドをデコードして、必要とする装置（例えば、第１図の
構成では、ＦＭＰＹ ４４０、ＦＡＬＩＪ ４５０、ま
たはスクラッチパッド・メモリ１６１０）を出力イネー
ブルする。このＰＡＬは必要時にスクラッチパッド・メ
モリにチップ・イネーブル信号も送る。
ＶＭＥ割込みＰＡＬ
このＰΔ１、はＶＭＥ割込みプロトコルをステート・マ
シンの形で実現している。ＧＥＮＶＭＥＩＮＴが活動状
態（高）になると、ＩＲＱＥＮは次の正のＶＣＩＩＪで
高に駆動される。ＩＲＱＥＮは割込みが受は付けられる
まで活動状態のままであるので、割込みの原因はＣＬＲ
ＩＲＱＦＦ＊を低に駆動することによって除かれる。Ｖ
ＩＡＣＫ＊とＶＩＡＣＫＩＮ＊信号がモ＝りされ、割込
み受付はサイクルが引き起された割込みで検出されると
、内部割込み受付はサイクルが開始される。
シンの形で実現している。ＧＥＮＶＭＥＩＮＴが活動状
態（高）になると、ＩＲＱＥＮは次の正のＶＣＩＩＪで
高に駆動される。ＩＲＱＥＮは割込みが受は付けられる
まで活動状態のままであるので、割込みの原因はＣＬＲ
ＩＲＱＦＦ＊を低に駆動することによって除かれる。Ｖ
ＩＡＣＫ＊とＶＩＡＣＫＩＮ＊信号がモ＝りされ、割込
み受付はサイクルが引き起された割込みで検出されると
、内部割込み受付はサイクルが開始される。
正しいＶＭＥ割込み受付はサイクルはこれらの信号が活
動状態になり（ＶｒＡＣＫＩＮ＊はデイジ一連鎖の一部
である） 、ＶＭＥＩＡ＜０１：０３＞が割込みが引き
起されたときと同しレベルにセットされることによって
識別される。内部割込み受付はサイクルはＶＭＥｒＤＳ
が主張されるまで待ったあとで、数サイクルの間に割込
みベクトルをイネーブルしてデータ・バス（ＩＶＯＩ）
）上に送出し、ＩＶＤＴＡＣＫをセットし、ＩＲＱＥＮ
を取り除く。しばらくしたあと、ＶＭＥＩＤＳは非活動
状態になり、割込みベクトルとＩＶＤＴＡＣＫが除かれ
る。割込み受イ」リサイクルが現れると、ＶＩＮＴＡＣ
Ｋか主張され、そのあと割込みベクトルをハス上に送り
出すスレーブ・サイクルでＢＵＳＣＯＮを始動する（ア
ドレス・デコードＰＡＬを通して）。
動状態になり（ＶｒＡＣＫＩＮ＊はデイジ一連鎖の一部
である） 、ＶＭＥＩＡ＜０１：０３＞が割込みが引き
起されたときと同しレベルにセットされることによって
識別される。内部割込み受付はサイクルはＶＭＥｒＤＳ
が主張されるまで待ったあとで、数サイクルの間に割込
みベクトルをイネーブルしてデータ・バス（ＩＶＯＩ）
）上に送出し、ＩＶＤＴＡＣＫをセットし、ＩＲＱＥＮ
を取り除く。しばらくしたあと、ＶＭＥＩＤＳは非活動
状態になり、割込みベクトルとＩＶＤＴＡＣＫが除かれ
る。割込み受イ」リサイクルが現れると、ＶＩＮＴＡＣ
Ｋか主張され、そのあと割込みベクトルをハス上に送り
出すスレーブ・サイクルでＢＵＳＣＯＮを始動する（ア
ドレス・デコードＰＡＬを通して）。
割込み受付はデイジ一連鎖は、未処理の割込み要求がな
いときこのＰＡＬに支障なく渡される。
いときこのＰＡＬに支障なく渡される。
ＤＭ八へＶＭＥステート・マシン
このＰＡＬはＶＭＥバスとデータＦＩＦＯ間のデータ転
送だけを取り扱う。転送の方向はステート・マシンから
は見えないので、クロックと状況は外部で切り替えられ
る。ＤＭ八へ５ＴＡＲＴが活動状態になると、ステート
・マシンはＤＭＡ転送を開始する。まず、同期ＦＩＦＯ
状況（ＳＤＭＡＦＳＴＡＴ＊）がＦＩＦＯに１回の転送
分のデータまたは余地があることを示し、ＳＤＭＡＤＯ
ＮＥがＤＭＡカウンタが準備状態にあることを示すまで
待っている。ＤＭＡＣには低に駆動されて、データがあ
る場合にＦＩＦＯを出力イネーブルする。
送だけを取り扱う。転送の方向はステート・マシンから
は見えないので、クロックと状況は外部で切り替えられ
る。ＤＭ八へ５ＴＡＲＴが活動状態になると、ステート
・マシンはＤＭＡ転送を開始する。まず、同期ＦＩＦＯ
状況（ＳＤＭＡＦＳＴＡＴ＊）がＦＩＦＯに１回の転送
分のデータまたは余地があることを示し、ＳＤＭＡＤＯ
ＮＥがＤＭＡカウンタが準備状態にあることを示すまで
待っている。ＤＭＡＣには低に駆動されて、データがあ
る場合にＦＩＦＯを出力イネーブルする。
ステート・マシンはバス要求（ＬＢＩＩＳＲＥＱ４）を
出して、その要求が許可（ＳＬＢＧＲＡＮＴリ される
まで待）ている。バスが許可されると、ＤＭＡＡＳ＊と
ＤＭＡＤＳ＊がＶＭＥハス・セットアツプ時間に従って
主張される。これらの２信号はＶＭＥスレーブ装置がデ
ータ転送受付け（ＳＬＤＴＡＣＫ中）を返してくるまで
保留され、そのあとＤＭＡＣＫは高に駆動される。１サ
イクルのあと、ＤＭＡＡＳ幸とＤＭＡＤＳ＊は除かれ、
正の縁がＤＭＡＣ０ＩＮＴで駆動される。転送モード（
ＤＭＡＲＢＬＯＣＫ）が単一転送である場合は、ＬＢｕ
ＳＲＥＬが主張されてバスが解放され、上で述べた手順
が繰り返される。転送モードがブロック（順次）転送で
ある場合は、バスは、ブロックの終りまできているか（
ＢＬＯＣＫＥＮＤで示される） 、 ＦＩＦＯが満杯／
空であるか（ＳＤＭＡＦＳＴＡＴ＊）、ＤＭＡカウント
が尽きたか（ＳＤＭＡＤＯＮＥ）、あるいはＤＭＡがＤ
ＭＡＲ５ＴＡＲＴの否定によって途中で打ち切られた場
合以外は、解放されない。ブロック転送のときは、ＤＭ
ＡＡＳ＊はＢＬＯＣＫＥＮＤによって解放されるまで保
留されている。
出して、その要求が許可（ＳＬＢＧＲＡＮＴリ される
まで待）ている。バスが許可されると、ＤＭＡＡＳ＊と
ＤＭＡＤＳ＊がＶＭＥハス・セットアツプ時間に従って
主張される。これらの２信号はＶＭＥスレーブ装置がデ
ータ転送受付け（ＳＬＤＴＡＣＫ中）を返してくるまで
保留され、そのあとＤＭＡＣＫは高に駆動される。１サ
イクルのあと、ＤＭＡＡＳ幸とＤＭＡＤＳ＊は除かれ、
正の縁がＤＭＡＣ０ＩＮＴで駆動される。転送モード（
ＤＭＡＲＢＬＯＣＫ）が単一転送である場合は、ＬＢｕ
ＳＲＥＬが主張されてバスが解放され、上で述べた手順
が繰り返される。転送モードがブロック（順次）転送で
ある場合は、バスは、ブロックの終りまできているか（
ＢＬＯＣＫＥＮＤで示される） 、 ＦＩＦＯが満杯／
空であるか（ＳＤＭＡＦＳＴＡＴ＊）、ＤＭＡカウント
が尽きたか（ＳＤＭＡＤＯＮＥ）、あるいはＤＭＡがＤ
ＭＡＲ５ＴＡＲＴの否定によって途中で打ち切られた場
合以外は、解放されない。ブロック転送のときは、ＤＭ
ＡＡＳ＊はＢＬＯＣＫＥＮＤによって解放されるまで保
留されている。
５ＬＢＵＳＥＲＲ＊入力は、ＤＭＡアクセスの結果バス
にエラーが起こると、活動状態になる。このエラーが起
こると、現在の転送は打ち切られ、ＤＭＡＢＥＲＲが駆
動される。ステート・マシンはＤＭＡＴＳＴＡＲＴが否
定されてＤＭＡＢＥＲＲがクリアされるまでこの状態の
ままである。最後の入力ＤＭＡＴＥＳＴはどのＶＭＥサ
イクルが現れなくてもＤＭＡが行なわれることを可能に
する。これは、ステート・マシンの基本動作をテストす
るときに便利であり、またバス・エラーが起こったとき
にＦＩＦＯの入力を停止させる手段として利用できる。
にエラーが起こると、活動状態になる。このエラーが起
こると、現在の転送は打ち切られ、ＤＭＡＢＥＲＲが駆
動される。ステート・マシンはＤＭＡＴＳＴＡＲＴが否
定されてＤＭＡＢＥＲＲがクリアされるまでこの状態の
ままである。最後の入力ＤＭＡＴＥＳＴはどのＶＭＥサ
イクルが現れなくてもＤＭＡが行なわれることを可能に
する。これは、ステート・マシンの基本動作をテストす
るときに便利であり、またバス・エラーが起こったとき
にＦＩＦＯの入力を停止させる手段として利用できる。
リセット状態は口ＭＡＲ５ＴＡＲＴ、 ＤＭＡＲＢＬＯ
ＣＫおよびＤＭＡＲＴＥＳＴの未使用の組合わせを使用
することによって強行させることができる。
ＣＫおよびＤＭＡＲＴＥＳＴの未使用の組合わせを使用
することによって強行させることができる。
（以 下 余 白）
ＤＭＡアドレス制御
アドレス・ヒ゛・ント（ＶＭＥＩ八＜０１：０７＞は、
２５６）でイト境界までにいつ達する直前にあるかを検
出するためにモニタされるので、ブロックＤＭＡ転送を
瞬時に中断させて、ＶＭＥ仲裁を可能にする。（これに
より、ＶＭＥ規格における最大ブロック転送長さの制約
に準拠することができる。）このことはＢＬＯＣＫＥＮ
Ｄで示される。ＰＡＬの残り部分はＤＭＡアドレス増分
のＩＡ埋を担当する。転送サイズ（１６または３２ビツ
ト）に応して、ＤＭＡアドレスはＤＭＡＩＮＧが高にな
ると、それぞれ１ｈ）２だけ増分される。
２５６）でイト境界までにいつ達する直前にあるかを検
出するためにモニタされるので、ブロックＤＭＡ転送を
瞬時に中断させて、ＶＭＥ仲裁を可能にする。（これに
より、ＶＭＥ規格における最大ブロック転送長さの制約
に準拠することができる。）このことはＢＬＯＣＫＥＮ
Ｄで示される。ＰＡＬの残り部分はＤＭＡアドレス増分
のＩＡ埋を担当する。転送サイズ（１６または３２ビツ
ト）に応して、ＤＭＡアドレスはＤＭＡＩＮＧが高にな
ると、それぞれ１ｈ）２だけ増分される。
ＤＭＡアドレスの増分は、 ＤＭＡＣＮ丁ＥＮ＊がマイ
クロコード・クロックの１または２サイクルの間活動し
ているかどうかを選択するＤＭＡＲＬＯＮＧＩＮＣによ
って制御される。ＣＬＲＥＦ＊は、ＤＭＡＣ０ＵＮＴ（
７） ｍを捕捉したフリップフロップをリセットする。
クロコード・クロックの１または２サイクルの間活動し
ているかどうかを選択するＤＭＡＲＬＯＮＧＩＮＣによ
って制御される。ＣＬＲＥＦ＊は、ＤＭＡＣ０ＵＮＴ（
７） ｍを捕捉したフリップフロップをリセットする。
ＶＭＥＩＲ５Ｔ弓よ必要ならばＰＡＬをリセットするた
めに使用できる。
めに使用できる。
割込み縁捕捉
、ｎノＰＡＬはＧＩＰＩＥＭＰＴＹ赤、ＶＭＥＩＦＥＭ
ＰＴＹ＊ ＤＰＩＩＥＭＰＴＹＶＴＰＩＮＴＤおよびＶ
ＴＰＩＮＴテ正の縁を捕捉し、ＧＩＩ’ＯＥＭＰＴＹ＊
とＶＭＥＯＦＥＭＰＴ’／＊で負の縁を捕捉する。
ＰＴＹ＊ ＤＰＩＩＥＭＰＴＹＶＴＰＩＮＴＤおよびＶ
ＴＰＩＮＴテ正の縁を捕捉し、ＧＩＩ’ＯＥＭＰＴＹ＊
とＶＭＥＯＦＥＭＰＴ’／＊で負の縁を捕捉する。
これにより、割込み信号を縁でトリガさせ、そのあとマ
イクロコート・クロックと同期させることができる。縁
が検出されると、対応する出力は低に駆動される。、縁
捕捉フリップフロップは対でリセットされる。つまり、
ＴＰＩＮＴＧＩＰ重は２つのＧＩＴ’縁をリセットし、
ＴＴＩＶＭＥＦ中は２つのＶＭＥ ｉをリセットし、Ｔ
ＰＩＮＴＶＭＥ＊は２ツノｖＴＰ縁をリセットし、ＴＩ
’１ＮＴＤＰＩＩ’ｌｕは２つのＤＰ縁をリセッ１〜す
る。
イクロコート・クロックと同期させることができる。縁
が検出されると、対応する出力は低に駆動される。、縁
捕捉フリップフロップは対でリセットされる。つまり、
ＴＰＩＮＴＧＩＰ重は２つのＧＩＴ’縁をリセットし、
ＴＴＩＶＭＥＦ中は２つのＶＭＥ ｉをリセットし、Ｔ
ＰＩＮＴＶＭＥ＊は２ツノｖＴＰ縁をリセットし、ＴＩ
’１ＮＴＤＰＩＩ’ｌｕは２つのＤＰ縁をリセッ１〜す
る。
ＧＩＰマイクロコード・デコート
このＰ糺は３つのマイクロコート信号ＬＩＧＩＰＩ′ｌ
ＩＩシロＧＩＰＷｌ中およびＵＧＩＰＦＲをデコードし
て、出力イネーブル、 ＦＩＦＯ読取りおよび書込みク
ロックおよびレジスタ・クロックを発生する。ＦＩＦＯ
読取りクロツタはＦＩＦＯの空の状況（ＧＩＰＯＥりに
よってゲートされて、ＦＩＦＯ内の誤りを生じる空のＦ
ＩＦＯの読取りを鋲止する。クロックタイプの信号はＧ
ＩＰＣＩまたはＧＩＰＦＩＩＤｆＪで資格づけされる。
ＩＩシロＧＩＰＷｌ中およびＵＧＩＰＦＲをデコードし
て、出力イネーブル、 ＦＩＦＯ読取りおよび書込みク
ロックおよびレジスタ・クロックを発生する。ＦＩＦＯ
読取りクロツタはＦＩＦＯの空の状況（ＧＩＰＯＥりに
よってゲートされて、ＦＩＦＯ内の誤りを生じる空のＦ
ＩＦＯの読取りを鋲止する。クロックタイプの信号はＧ
ＩＰＣＩまたはＧＩＰＦＩＩＤｆＪで資格づけされる。
４ ら ２
ＧＩＰ割込みマスク
このＦＡｌ、は２つの機能を実行する。まず第１に７つ
の割込み発生源となり得るものの中から４つを選択し、
必要な場合には選択的に反転して割込みｌＡ置が正の縁
になるようにする。４割込み発生源は２組が許され、Ｇ
ＩＰＳＥＬＩはそのどちらかを選択する。第２の機能は
選択した組に４マスク・ビット（ＧＩＩ’１Ｍ ＜０：
３＞）でマスクをかけてから、結果を駆動してＧ、ＩＰ
ＩＮＴ ＜０：３＞として出力するものである。ＧＩＰ
ＩＡＣＫ＊信号は単純に反転されるだけで、ＧＩＰＩ八
ＧＫへ得られる。
の割込み発生源となり得るものの中から４つを選択し、
必要な場合には選択的に反転して割込みｌＡ置が正の縁
になるようにする。４割込み発生源は２組が許され、Ｇ
ＩＰＳＥＬＩはそのどちらかを選択する。第２の機能は
選択した組に４マスク・ビット（ＧＩＩ’１Ｍ ＜０：
３＞）でマスクをかけてから、結果を駆動してＧ、ＩＰ
ＩＮＴ ＜０：３＞として出力するものである。ＧＩＰ
ＩＡＣＫ＊信号は単純に反転されるだけで、ＧＩＰＩ八
ＧＫへ得られる。
（以下余白）
５３Ａ
Ｇｌｌ’割込みステート・マシン
このＰＡＬは割込み入力（ＧｒＰＩＮＴ＜０：３＞）の
正の縁を探し、１つまたは２つ以上が現れると、ＧＩＰ
ＩＮＴが駆動される。特定の割込みはマイクロコート・
フィールドＩＪＧＩＰｃｃｓ＜Ｑ： ｌ＞でそれを選択
して、ＵＧＩＰＣＬＡＩを主張することによってクリア
される。
正の縁を探し、１つまたは２つ以上が現れると、ＧＩＰ
ＩＮＴが駆動される。特定の割込みはマイクロコート・
フィールドＩＪＧＩＰｃｃｓ＜Ｑ： ｌ＞でそれを選択
して、ＵＧＩＰＣＬＡＩを主張することによってクリア
される。
すへてのフリップフロップはＧＩＰＲ５Ｔ＊によるリセ
ットでクリアされる。縁は割込みを１サイクルだけ遅ら
せ、遅延されたものと遅延されなかったものを比較する
ことにより検出される。遅延されなかりたものは、この
ステート・マシンがラン・オフしているＧＩＰＣＩクロ
ックとすでに同期がとられている。
ットでクリアされる。縁は割込みを１サイクルだけ遅ら
せ、遅延されたものと遅延されなかったものを比較する
ことにより検出される。遅延されなかりたものは、この
ステート・マシンがラン・オフしているＧＩＰＣＩクロ
ックとすでに同期がとられている。
ホスト・コンピュータ
第１図に示すようなシステムは広範囲にわたるコンピュ
ータ・アーキテクチャで使用できる。本好適実施例では
、第１図のシステムは数値高速化サブシステムとして使
用されている。ホスト・コンピュータはＶＡＸ ８８０
０を使用し、ＶＭＥオペレーティング・システムが稼動
して、ＶＭＥインタフェースとＶＭＥバス４１１Ｏを通
して第１図のシステムと通信するようになっている。し
かし、他の構成も幅広く使用することも可能である。例
えば、使用できるＵ旧×マシンは、Ｓｕｎ Ｍｉｃｒｏ
ｓｙｓｔｅｍｓ社提供の装置を含む様々なものがある。
ータ・アーキテクチャで使用できる。本好適実施例では
、第１図のシステムは数値高速化サブシステムとして使
用されている。ホスト・コンピュータはＶＡＸ ８８０
０を使用し、ＶＭＥオペレーティング・システムが稼動
して、ＶＭＥインタフェースとＶＭＥバス４１１Ｏを通
して第１図のシステムと通信するようになっている。し
かし、他の構成も幅広く使用することも可能である。例
えば、使用できるＵ旧×マシンは、Ｓｕｎ Ｍｉｃｒｏ
ｓｙｓｔｅｍｓ社提供の装置を含む様々なものがある。
さらに、他のシステム・バス構造を使用することも可能
である。例えば、第１図のサブシステムをＶＭＳｈ＜稼
動するＶＡＸで使用し、インタフェース・ボックスを経
由してリンクで結ぶことができる。このサブシステムは
ＭＳ−ＤＯ５が稼動するパーソナル・コンピュータで使
用し、イーサネット（例えば）を経由して単純なＶＭＥ
バス・インタフェース・ボックスと通信させることさえ
可能である。
である。例えば、第１図のサブシステムをＶＭＳｈ＜稼
動するＶＡＸで使用し、インタフェース・ボックスを経
由してリンクで結ぶことができる。このサブシステムは
ＭＳ−ＤＯ５が稼動するパーソナル・コンピュータで使
用し、イーサネット（例えば）を経由して単純なＶＭＥ
バス・インタフェース・ボックスと通信させることさえ
可能である。
さらに注目すべきことは、第１図のサブシステムは３２
ビツト・アーキテクチャが中心になっているが、このサ
ブシステムを６４ビツト語や４８ビツト語で使用できる
という利点があることである。この機能を得る１つの要
因は、わずか２サイクルで６４ビツト演算が行なえる浮
動小数点プロセッサ・モジュール１３０に内部データ通
路を使用したことである。もう１つの要因は、ギャッシ
ュ・ハス目４を広幅にして、複数の６４ピツ）−語を数
値プロセッサ・千ジュール１３０と並行して転送できる
ようにしたことである。従って、６４ビツト計算は語の
ほぼ半分の速度で（つまり、はぼ同しビット速度）３２
ビツト演算として実行することかできる。
ビツト・アーキテクチャが中心になっているが、このサ
ブシステムを６４ビツト語や４８ビツト語で使用できる
という利点があることである。この機能を得る１つの要
因は、わずか２サイクルで６４ビツト演算が行なえる浮
動小数点プロセッサ・モジュール１３０に内部データ通
路を使用したことである。もう１つの要因は、ギャッシ
ュ・ハス目４を広幅にして、複数の６４ピツ）−語を数
値プロセッサ・千ジュール１３０と並行して転送できる
ようにしたことである。従って、６４ビツト計算は語の
ほぼ半分の速度で（つまり、はぼ同しビット速度）３２
ビツト演算として実行することかできる。
さらに、本明細書に開示されている多数の新規事項を様
々なシステムに適応させることも可能である。これらの
新規事項は本好適実施例のバス標準と全く異なるバス標
準をもつシステムに適応させることも可能である。実際
には、ＶＭＥバス・インタフェースは特別には利点がな
いので（総バンド幅を妥当なものにすることとは別に）
、発明者の開示義務に従うために開示したにすぎない。
々なシステムに適応させることも可能である。これらの
新規事項は本好適実施例のバス標準と全く異なるバス標
準をもつシステムに適応させることも可能である。実際
には、ＶＭＥバス・インタフェースは特別には利点がな
いので（総バンド幅を妥当なものにすることとは別に）
、発明者の開示義務に従うために開示したにすぎない。
ホストとのバス・インタフェース
上述したように、本好適実施例では、ホストと結ぶ主要
インタフェースとしてＶＭＥバスを使用している。この
バスは上述したようによく知られている。
インタフェースとしてＶＭＥバスを使用している。この
バスは上述したようによく知られている。
他のバス構成を幅広く使用することも可能てある。例え
は、Ｖｅｒｓａ［ｌｕｓ、ＦｕｔｕｒｅＢｕｓ、または
ＮｕＢｕｓを必要ならば、システムに組み入れる設計が
簡単に実現できる。超高速計算システムの場合は、光学
バスを使用し、光ファイバに変調固体素子レーザを使用
すると利点が得られる。
は、Ｖｅｒｓａ［ｌｕｓ、ＦｕｔｕｒｅＢｕｓ、または
ＮｕＢｕｓを必要ならば、システムに組み入れる設計が
簡単に実現できる。超高速計算システムの場合は、光学
バスを使用し、光ファイバに変調固体素子レーザを使用
すると利点が得られる。
画像プロセッサ・サブシステム
１つの実施例によるシステムは第１図（または９八か１
０）に図示のような１または２以上のサブシステムと通
信するホストを使用しているだけでなく、特殊な図形プ
ロセッサである追加サブシステムを使用している。ここ
で使用されている好適画像プロセッサは”ＧＩＰ”プロ
セッサとも呼ばれ、英国Ｋｉｎｇｓｔｏｎ−ｕｐｏｎ−
Ｔｈａｍｅｓ在のｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
。
０）に図示のような１または２以上のサブシステムと通
信するホストを使用しているだけでなく、特殊な図形プ
ロセッサである追加サブシステムを使用している。ここ
で使用されている好適画像プロセッサは”ＧＩＰ”プロ
セッサとも呼ばれ、英国Ｋｉｎｇｓｔｏｎ−ｕｐｏｎ−
Ｔｈａｍｅｓ在のｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
。
ｇｉｅｓ Ｌｔｄ 社から提供されているものである
。
。
第４１図は１つの構成例であるが、勿論、広範囲にわた
る他のトポロジやシステム・アーキテクチャを使用する
ことも可能である。ホスト・コンピュータ４１００は画
像プロセッサ・サブシステム４１４０および少なくとも
２つの数値高速化サブシステム４１５０ （これは例え
ば、第１．９．１０図に示すものと同しにすることがで
きる）と、ＶｈｌＥバス４１７０を経由して通信する。
る他のトポロジやシステム・アーキテクチャを使用する
ことも可能である。ホスト・コンピュータ４１００は画
像プロセッサ・サブシステム４１４０および少なくとも
２つの数値高速化サブシステム４１５０ （これは例え
ば、第１．９．１０図に示すものと同しにすることがで
きる）と、ＶｈｌＥバス４１７０を経由して通信する。
ＶＭＥバス４１１０を経由して、主メモリ４１６０、大
容量記憶装置４１７０ （例 ハート・ディスク）、お
よび任意的に、１つまたは２以上の装置インタフェース
１１＋８０ （これは出力装置、ゲトウェイ、他の記憶
装置などにすることがてきる）をアクセスすることも可
能である。
容量記憶装置４１７０ （例 ハート・ディスク）、お
よび任意的に、１つまたは２以上の装置インタフェース
１１＋８０ （これは出力装置、ゲトウェイ、他の記憶
装置などにすることがてきる）をアクセスすることも可
能である。
本実施例では、追加バスが２つ使用されている。画像デ
ータ・バス４１３０は図形プロセッサと結ぶアプリケー
ション仕様インタフェースとなる。
ータ・バス４１３０は図形プロセッサと結ぶアプリケー
ション仕様インタフェースとなる。
（これは広幅であり、画像または図形伝送で使用すると
特に便利である。）この実施例の構成例では、これはｒ
ＧＩＰバスＪ （ｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ社提供）が使用されている。このアプリケー
ション向きバスは画像処理サブシステムの広バント幅人
出力要求に非常にマツチしている。これは広幅バスであ
り、１６０データ線からなりている。
特に便利である。）この実施例の構成例では、これはｒ
ＧＩＰバスＪ （ｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ社提供）が使用されている。このアプリケー
ション向きバスは画像処理サブシステムの広バント幅人
出力要求に非常にマツチしている。これは広幅バスであ
り、１６０データ線からなりている。
もう一方のバックプレーン・バスはデータ・パイプ・バ
ス４１２０である。このバスを使用すると、複数の数値
高速化サブシステムを第３４．３５．３６、３７図に示
すにうなトポロジ構成で結ぶことかでとる。この実施例
の構成例では、このバスは３２データ線からなっている
。
ス４１２０である。このバスを使用すると、複数の数値
高速化サブシステムを第３４．３５．３６、３７図に示
すにうなトポロジ構成で結ぶことかでとる。この実施例
の構成例では、このバスは３２データ線からなっている
。
システムの動作
本発明を色々な角度から見たいくつかの重要な使い方と
、開示されているシステム・アーキテクチャのいくつか
の使い方について以下説明する。
、開示されているシステム・アーキテクチャのいくつか
の使い方について以下説明する。
以下で説明するいくつかの方法はそれぞれ個別発明を構
成するものである。
成するものである。
サンプル動作の実現
アーキテクチャの簡単な使用例について以下説明する。
この例では、ポスト・プロセッサ４１００は数値高速化
サブシステム４１５０ （第１．９または１０図に示す
ものと同じ）に対してコマンドを出して２つの配列を一
緒に乗算して（配列要素単位で）その結果を第３の配列
に入れておくものである。
サブシステム４１５０ （第１．９または１０図に示す
ものと同じ）に対してコマンドを出して２つの配列を一
緒に乗算して（配列要素単位で）その結果を第３の配列
に入れておくものである。
３つの配列はすべてＶＭＥメモリ空間（例えば、主メモ
リ４１６０）に置かれている。コマンドが出される前は
、サブシステムは遊休状態にあり、コマンドが実行され
ると、再び遊休状態になる。これは図式化して’ｄ；、
ｓ２図に示されている。
リ４１６０）に置かれている。コマンドが出される前は
、サブシステムは遊休状態にあり、コマンドが実行され
ると、再び遊休状態になる。これは図式化して’ｄ；、
ｓ２図に示されている。
コマンド・シナリオは２種類が示されている。
最初のシナリオは使用されるメモリ空間か物理空間だけ
のシステムを詳しく説明している。（この種のアーキテ
クチャは、ポストが可能な限りの作業量を高速化サブシ
ステムにオフロートすることが望ましい場合に使用でき
る。）第２のシナリオはＶＭＳが稼動するＶＡＸや口Ｎ
ＩＸコンピュータに見られるような仮想メモリをもつシ
ステムに対するものである。この第２シナリオでは、動
的メ干り割振りとディスクとのデータのページ・インと
ページ・アウトがどのように処理操作で取り入れられて
いるかが示されている。
のシステムを詳しく説明している。（この種のアーキテ
クチャは、ポストが可能な限りの作業量を高速化サブシ
ステムにオフロートすることが望ましい場合に使用でき
る。）第２のシナリオはＶＭＳが稼動するＶＡＸや口Ｎ
ＩＸコンピュータに見られるような仮想メモリをもつシ
ステムに対するものである。この第２シナリオでは、動
的メ干り割振りとディスクとのデータのページ・インと
ページ・アウトがどのように処理操作で取り入れられて
いるかが示されている。
第１５図はコマンド・メモリ１９Ｑがどのような構成に
なっているかを示している。また、やりとりされるコマ
ンドと割込みタイプのいくつかも示されている。注目す
べき重要点は、２つのコマンドＦＩＦＯが含まれるよう
にコマンド・メモリ１９０をソフトウェアで分割すると
好ましいことである。ＣＰコマンドＦＩＦＯ１５２０は
ｃｐモジュール１１０にアドレス指定されたコマンドを
バッファするものであり、ＤＴＰコマンドＦＩＦＯ１５
１０はＤＴＰモジコー−ル１２０にアドレス指定された
コマンドをバッファするものである。
なっているかを示している。また、やりとりされるコマ
ンドと割込みタイプのいくつかも示されている。注目す
べき重要点は、２つのコマンドＦＩＦＯが含まれるよう
にコマンド・メモリ１９０をソフトウェアで分割すると
好ましいことである。ＣＰコマンドＦＩＦＯ１５２０は
ｃｐモジュール１１０にアドレス指定されたコマンドを
バッファするものであり、ＤＴＰコマンドＦＩＦＯ１５
１０はＤＴＰモジコー−ル１２０にアドレス指定された
コマンドをバッファするものである。
コマンド・インタフェース、やりとり、および作業のス
ケジューリングはソフトウェアによって制御されるが、
必要に応して変更することが可能である。従って、以下
の例はシステムをどのように使用する必要があるかを明
確化していない。システムが使用できる態様を示したに
すぎない。
ケジューリングはソフトウェアによって制御されるが、
必要に応して変更することが可能である。従って、以下
の例はシステムをどのように使用する必要があるかを明
確化していない。システムが使用できる態様を示したに
すぎない。
物理メ干す・モデル（ＣＰ／ＤＴＰ間のやりとり）この
例では、ホスト・プロセッサは高速化サブシステムに対
してコマンドを出して、２つの配列を一緒に乗算して（
配列要素単位で）、その結果を第３の配列に入れておく
ためのものである。３つの配列はすべてＶＭＥメモリ空
間に置かれている。コマンドが出される前は、高速化サ
ブシステムは遊休状態にあり、コマンドが実行されると
、再び遊休状態になる。これは図式化して第４２図にボ
されている。
例では、ホスト・プロセッサは高速化サブシステムに対
してコマンドを出して、２つの配列を一緒に乗算して（
配列要素単位で）、その結果を第３の配列に入れておく
ためのものである。３つの配列はすべてＶＭＥメモリ空
間に置かれている。コマンドが出される前は、高速化サ
ブシステムは遊休状態にあり、コマンドが実行されると
、再び遊休状態になる。これは図式化して第４２図にボ
されている。
４．６０
コマンドの実行１侍には、次のよう１４ステツプで行な
われる。
われる。
（１）ポストはベクトル乗算コマンドを高速化サブシス
テムのコマンド待ち行列（これはＶＭＥインタフェース
・メモリに置かれている）に入れる。
テムのコマンド待ち行列（これはＶＭＥインタフェース
・メモリに置かれている）に入れる。
その際、コマンドで配列内の要素の数、２つのソース配
列のアドレス、および結果配列のアドレスを指定しおく
。コマンドとそのパラメータが待ち行列に追加されると
、ホストはデータ転送プロセッサ・モジュール１２０に
割込みを引ぎ起す。これにより、ホストは解放されるの
で、他の仕事を行なうために使用できる。
列のアドレス、および結果配列のアドレスを指定しおく
。コマンドとそのパラメータが待ち行列に追加されると
、ホストはデータ転送プロセッサ・モジュール１２０に
割込みを引ぎ起す。これにより、ホストは解放されるの
で、他の仕事を行なうために使用できる。
（２）ホストから割込みを受は取ると、データ転送プロ
セッサ・モジュール１２０はコマンドとそのパラメータ
のコピーをとって、コマンド・メモリにあるソフトウェ
ア管理のＣＰコマンドＦＩＦＯに入れておく。割込みが
制御プロセッサ・モジュール１１０で引き起されて、コ
マンドが存在するとの通知を受ける。データ転送プロセ
ッサ・モジュール１２θは遊休状態に戻る。
セッサ・モジュール１２０はコマンドとそのパラメータ
のコピーをとって、コマンド・メモリにあるソフトウェ
ア管理のＣＰコマンドＦＩＦＯに入れておく。割込みが
制御プロセッサ・モジュール１１０で引き起されて、コ
マンドが存在するとの通知を受ける。データ転送プロセ
ッサ・モジュール１２θは遊休状態に戻る。
（３）割込みを受けると、それに応えて、制御プロセッ
サ・モジュール１１０は遊休状態から出で、コマンドと
そのパラメータをコマンド・メモリ＋９０内のＣＰコマ
ンドＦＩＦＯ１５２０から読み取る。コマンドで指定さ
れたアドレスが検査され、オフポート（つまり、データ
・キャッシュ・メモリ１４０にではなく）に置かれてい
ることが判明する。従って、この例では、２つのデータ
取出しコマンドと”ＩＮＴ［ＲＲＬＩＰＴ ＣＰ Ｗ）
ＩＥＮ ＤＯＮＥ＋コマンドがコマンド・メモリ１９０
内のＤＴＰコマンドＰＩＦ０１５１０に書き出される。
サ・モジュール１１０は遊休状態から出で、コマンドと
そのパラメータをコマンド・メモリ＋９０内のＣＰコマ
ンドＦＩＦＯ１５２０から読み取る。コマンドで指定さ
れたアドレスが検査され、オフポート（つまり、データ
・キャッシュ・メモリ１４０にではなく）に置かれてい
ることが判明する。従って、この例では、２つのデータ
取出しコマンドと”ＩＮＴ［ＲＲＬＩＰＴ ＣＰ Ｗ）
ＩＥＮ ＤＯＮＥ＋コマンドがコマンド・メモリ１９０
内のＤＴＰコマンドＰＩＦ０１５１０に書き出される。
各データ取出しコマンドは配列のソース・アドレス、そ
の長さ、データ・キャッシュ・メモリ内のその宛先アド
レスを記述している。データ転送プロセッサ・モジュー
ル１２０に割込みが起こり、制御プロセッサ・モジュー
ル１１０は遊休状態に戻る。
の長さ、データ・キャッシュ・メモリ内のその宛先アド
レスを記述している。データ転送プロセッサ・モジュー
ル１２０に割込みが起こり、制御プロセッサ・モジュー
ル１１０は遊休状態に戻る。
（４）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０は遊休状態から出て、最初の
コマンド（とそのパラメータ）をＤＴＰコマンドＰＩＦ
Ｏ１５１０から読み取る。データ転送プロセッサ・モジ
ュール１２０はデータを取り出すべきアドレスをヂエッ
クして、それがＶＭＥアドレス空間に置かれていること
を確認する。次に、ブタ転送プロセッサ・モジュール１
２０はＶＭＥインタフェース１６０内のＤＭＡコントロ
ーラが配列を取り出して、それをＶＭＥインタフェース
１６０内のデータＦＩＦＯ６７０を書き込むようにセッ
トアツプする。
セッサ・モジュール１２０は遊休状態から出て、最初の
コマンド（とそのパラメータ）をＤＴＰコマンドＰＩＦ
Ｏ１５１０から読み取る。データ転送プロセッサ・モジ
ュール１２０はデータを取り出すべきアドレスをヂエッ
クして、それがＶＭＥアドレス空間に置かれていること
を確認する。次に、ブタ転送プロセッサ・モジュール１
２０はＶＭＥインタフェース１６０内のＤＭＡコントロ
ーラが配列を取り出して、それをＶＭＥインタフェース
１６０内のデータＦＩＦＯ６７０を書き込むようにセッ
トアツプする。
（これは実際にはコマンド待ち行列ＦＩＦＯ１５１０お
よび１５２０と異なり、ハードウェアＦＩＦＯであり、
先入れ先出し機能はソフトウェアにもたせていることに
注意されたい。）このデータが到着すると、データ転送
プロセッサ・モジュール１２０はデータＦＩＦＯ６７０
からデータを読み取り、それをデータ・キャッシュ・メ
モリ１４０に書き込む。転送が完了すると、ＤＴＰコマ
ンドＦＩＦＯが検査されて、次のコマンドはなにか（も
しあれば）が確かめられる。
よび１５２０と異なり、ハードウェアＦＩＦＯであり、
先入れ先出し機能はソフトウェアにもたせていることに
注意されたい。）このデータが到着すると、データ転送
プロセッサ・モジュール１２０はデータＦＩＦＯ６７０
からデータを読み取り、それをデータ・キャッシュ・メ
モリ１４０に書き込む。転送が完了すると、ＤＴＰコマ
ンドＦＩＦＯが検査されて、次のコマンドはなにか（も
しあれば）が確かめられる。
この場合、別のデータ取出しコマンドが見付かると、最
初の取出しコマンドと同じ方法で実行される。これが終
ると、次のコマンドが読み取られ、実行される。このコ
マンドは制御プロセッサ・モジュール＋１０に割込みを
引き起す。ＤＴＰコマンｉ・日ＦＯ１５１０はこれて空
になり、データ転送プロセッサ・モジュールは遊休状態
に戻る。
初の取出しコマンドと同じ方法で実行される。これが終
ると、次のコマンドが読み取られ、実行される。このコ
マンドは制御プロセッサ・モジュール＋１０に割込みを
引き起す。ＤＴＰコマンｉ・日ＦＯ１５１０はこれて空
になり、データ転送プロセッサ・モジュールは遊休状態
に戻る。
（５）この割込みにより、制御プロセッサ・モジュール
１１０は、要求した２つの配列がデータ・キャッシュ・
メモリに格納されたことを知る。結果配列の宛先アドレ
スはオフボードにあるので、制御プロセッサ・モジュー
ル１１０は結果を入れておく一時的配列をデータ・キャ
ッシュ・メモリ１４０内に割り振る。ＣＰモジュール１
１０は計算処理を開始する。計算処理のとき、中間デー
タ・セットがキャッシュ・メモリ１４０から取り出され
て、ＦＰモジュール１３０（１１，Ｐモジュール１１０
の制御下にある）のレジスタ・ファイルに移される。Ｆ
Ｐモジュール１３０は独自のマイクロコードを稼動させ
、同期点でＣＰモジュール１１０とインタフェースにな
って、数値演算を実行する。中間データ・セットはＦＰ
モジュールのレジスタ・ファイルからキャッシュ・メモ
リ１４０（ＣＰモジュール１１０の制御下にある）に啓
される。従って、ベクトル乗算が完了したときは、結果
は、ＣＰモジュール１１０によって以前に割り振られた
キャッシュ１４０内の配列に残っている。
１１０は、要求した２つの配列がデータ・キャッシュ・
メモリに格納されたことを知る。結果配列の宛先アドレ
スはオフボードにあるので、制御プロセッサ・モジュー
ル１１０は結果を入れておく一時的配列をデータ・キャ
ッシュ・メモリ１４０内に割り振る。ＣＰモジュール１
１０は計算処理を開始する。計算処理のとき、中間デー
タ・セットがキャッシュ・メモリ１４０から取り出され
て、ＦＰモジュール１３０（１１，Ｐモジュール１１０
の制御下にある）のレジスタ・ファイルに移される。Ｆ
Ｐモジュール１３０は独自のマイクロコードを稼動させ
、同期点でＣＰモジュール１１０とインタフェースにな
って、数値演算を実行する。中間データ・セットはＦＰ
モジュールのレジスタ・ファイルからキャッシュ・メモ
リ１４０（ＣＰモジュール１１０の制御下にある）に啓
される。従って、ベクトル乗算が完了したときは、結果
は、ＣＰモジュール１１０によって以前に割り振られた
キャッシュ１４０内の配列に残っている。
（６）次に、制御プロセッサ・モジュール１１０はデー
タ保管コマンドと”ＩＮＴＥＲＲＵＰＴ ＨＯ５Ｔ Ｗ
ＩＩＥＮＤＯＮＥ″コマンドをＤＴＰコマンドＦＩＦＯ
１５１０に書き出す。データ保管コマンドは、データ・
キャッシュ・メモリ内の結果配列のソース・アドレス、
宛先アドレス（下のコマンドで指定されたもの）、およ
び配列長さを指定している。データ転送プロセッサ・モ
ジュール１２０に割込みが起こる。ＣＰコマンドＦＩＦ
Ｏが空ならば、制御プロセッサ・モジュール１１０は遊
休状態に戻る。
タ保管コマンドと”ＩＮＴＥＲＲＵＰＴ ＨＯ５Ｔ Ｗ
ＩＩＥＮＤＯＮＥ″コマンドをＤＴＰコマンドＦＩＦＯ
１５１０に書き出す。データ保管コマンドは、データ・
キャッシュ・メモリ内の結果配列のソース・アドレス、
宛先アドレス（下のコマンドで指定されたもの）、およ
び配列長さを指定している。データ転送プロセッサ・モ
ジュール１２０に割込みが起こる。ＣＰコマンドＦＩＦ
Ｏが空ならば、制御プロセッサ・モジュール１１０は遊
休状態に戻る。
（７）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０はその遊休状態から出て、最
初のコマンド（とそのパラメータ）をＤＴＰコマンドＦ
ＩＦＯから読み取る。データ転送プロセッサ・モジュー
ル１２０はデータを保管すべきアドレスを調べて、それ
がＶＭＥアドレス空間に置かれていることを確認する。
セッサ・モジュール１２０はその遊休状態から出て、最
初のコマンド（とそのパラメータ）をＤＴＰコマンドＦ
ＩＦＯから読み取る。データ転送プロセッサ・モジュー
ル１２０はデータを保管すべきアドレスを調べて、それ
がＶＭＥアドレス空間に置かれていることを確認する。
次に、データ転送プロセッサ・モジュール１２０は、Ｖ
Ｍ［ｉインタフェース１６０内のＤＭＡコントローラ６
４０が正しい個数のＦ語をデータＦＩＦ口６７０からＶ
ＭＥ主メモリに転送するようにセットアツプする。デー
タ転送プロセッサ・モジュール１２０はデータをデータ
・キャッシュ・メモリから読み取り、それをデータＦＩ
ＦＯ６７０に書き込む。結果配列がデータＦＩＦＯに転
送されると、データ転送プロセッサ・モジュール＋２０
はＤＭＡコントローラにそのことを通知し、ＤＭＡコン
トローラがＶＭＥメモリへの転送を終えるまで待ってい
る。
Ｍ［ｉインタフェース１６０内のＤＭＡコントローラ６
４０が正しい個数のＦ語をデータＦＩＦ口６７０からＶ
ＭＥ主メモリに転送するようにセットアツプする。デー
タ転送プロセッサ・モジュール１２０はデータをデータ
・キャッシュ・メモリから読み取り、それをデータＦＩ
ＦＯ６７０に書き込む。結果配列がデータＦＩＦＯに転
送されると、データ転送プロセッサ・モジュール＋２０
はＤＭＡコントローラにそのことを通知し、ＤＭＡコン
トローラがＶＭＥメモリへの転送を終えるまで待ってい
る。
（８） ＤＴＰコマンドＦＩＦＯが空でなければ、次の
コマンドが読み取られ、実行される。これは”ＩＮＴＥ
ＲＲＵＰＴ−ＨＯ５Ｔ−ＷＨＥＮ−ＦＩＮＩＳＨＥＤ”
：Ｉマントである。このコマンドを受けると、完了した
ばかりのコマンドの状況がＶＭＥインタフェース・メモ
リ内のコマンド待ち行列に書き出され、ホスト割込みが
引き起される。この割込み通知を受けて、ホストはその
ベクトル乗算コマンドが終了し、その状況をＶＭＥイン
タフェース１６０内の状況レジスタから読み取ることが
できることを知る。そのあと、データ転送プロセッサ・
モジコ、−ル１２０は遊休状態に戻り、これで操作を終
了する。
コマンドが読み取られ、実行される。これは”ＩＮＴＥ
ＲＲＵＰＴ−ＨＯ５Ｔ−ＷＨＥＮ−ＦＩＮＩＳＨＥＤ”
：Ｉマントである。このコマンドを受けると、完了した
ばかりのコマンドの状況がＶＭＥインタフェース・メモ
リ内のコマンド待ち行列に書き出され、ホスト割込みが
引き起される。この割込み通知を受けて、ホストはその
ベクトル乗算コマンドが終了し、その状況をＶＭＥイン
タフェース１６０内の状況レジスタから読み取ることが
できることを知る。そのあと、データ転送プロセッサ・
モジコ、−ル１２０は遊休状態に戻り、これで操作を終
了する。
上記処理の途中のいつでも、ポストは新しいコマンドと
そのパラメータをコマンド待ち行列に書ぎ込んで、デー
タ転送プロセッサ・モジュール１２０に割り込むことが
可能である。そうすると、ＤＴＰモジュールは割込み要
求を制御プロセッサ・モジュール１１０に対して出して
、新しいコマンドを通知する。可能ならば、その実行は
上述したように開始されることが好ましい。これを行な
うと、制ｍプロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１２０はコマンドの処理に専念
できるが、望ましくないやりとりがコマンド間で行なわ
れないようにする配慮が必要である。
そのパラメータをコマンド待ち行列に書ぎ込んで、デー
タ転送プロセッサ・モジュール１２０に割り込むことが
可能である。そうすると、ＤＴＰモジュールは割込み要
求を制御プロセッサ・モジュール１１０に対して出して
、新しいコマンドを通知する。可能ならば、その実行は
上述したように開始されることが好ましい。これを行な
うと、制ｍプロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１２０はコマンドの処理に専念
できるが、望ましくないやりとりがコマンド間で行なわ
れないようにする配慮が必要である。
データ・アドレス割当てはかなり柔軟性をもたせている
。インタフェース１５０．１６０．１７０（と局所デー
タ・キャッシュ・メモリＩ４０）の各々には、そこを通
してアクセスできるアドレスが範囲で割り当てられてい
る。これにより、データ転送プロセッサ・モジュール１
２０は異なるデータ・ソースや宛先の場所ごとに別コマ
ンド定義をしなくても、コマンドのデータ要件を満足す
るように正しいインタフェースを制御することができる
。
。インタフェース１５０．１６０．１７０（と局所デー
タ・キャッシュ・メモリＩ４０）の各々には、そこを通
してアクセスできるアドレスが範囲で割り当てられてい
る。これにより、データ転送プロセッサ・モジュール１
２０は異なるデータ・ソースや宛先の場所ごとに別コマ
ンド定義をしなくても、コマンドのデータ要件を満足す
るように正しいインタフェースを制御することができる
。
上述の例では、コマンドはＶＭＥバスを経由してホスト
から送られてきたが、これらのコマンドは前述の説明内
容に殆んど変更を加えないで、インタフェースのどれか
らでも簡単に出すことができる（あるいはコマンド・リ
ストの一部として保管しておくことができる） ＶＭＥ
ホストは１つの例として選ばれたものである。
から送られてきたが、これらのコマンドは前述の説明内
容に殆んど変更を加えないで、インタフェースのどれか
らでも簡単に出すことができる（あるいはコマンド・リ
ストの一部として保管しておくことができる） ＶＭＥ
ホストは１つの例として選ばれたものである。
コマンドに必要な総記列サイズがデータ・キャッシュ・
メモリ内の空き記憶域を越えるときは、制御プロセッサ
・モジュール１１０はコマンドをいくつかの小さな演算
に分割することによフて、使用可能な記憶スペース内で
コマンドを処理することを試みる。しかし、ある種のコ
マンドの場合は、これは不可能であるので、ホストにコ
マンドが失敗したことが通知される。
メモリ内の空き記憶域を越えるときは、制御プロセッサ
・モジュール１１０はコマンドをいくつかの小さな演算
に分割することによフて、使用可能な記憶スペース内で
コマンドを処理することを試みる。しかし、ある種のコ
マンドの場合は、これは不可能であるので、ホストにコ
マンドが失敗したことが通知される。
ホストがコマンドを送るのが早すぎる場合は、内部ソフ
トウェアＦＩＦＤが一杯になることがある。
トウェアＦＩＦＤが一杯になることがある。
これが全体の演算に影響するのを防止するために次のよ
うな配慮がなされている。第１は、ＤＴＩ＋コマンドＦ
ＩＦ（１１５１０がＣ１’：ＩｖマントＩＦＯ１５２（
ｌ 〕奥行の少なくとも３倍になっていることである。
うな配慮がなされている。第１は、ＤＴＩ＋コマンドＦ
ＩＦ（１１５１０がＣ１’：ＩｖマントＩＦＯ１５２（
ｌ 〕奥行の少なくとも３倍になっていることである。
１つのホスト・コマンドは３つ以上のデータ転送コマン
ドになることは稀にしかないので、ＤＴＰコマンドＦＩ
ＦＯがホスト・コマンドの結果として一杯になることは
ない。
ドになることは稀にしかないので、ＤＴＰコマンドＦＩ
ＦＯがホスト・コマンドの結果として一杯になることは
ない。
ＣＰコマンドＦＩＦＯはほぼ満杯マークまでくると、Ｖ
ＭＥインタフェース内の状況ピットがセットされる。
ＭＥインタフェース内の状況ピットがセットされる。
仮想メモリ・モデル
仮想メモリを採用する場合は、ホスト側の作業量が増加
するというやっかいな問題がいくつか生じる。これらの
問題が起こるのは、アプリケーションが物理メモリより
はるかに大きい仮想アドレス空間をアクセスできるから
である。仮想アドレス空間全体はディスク上にだけ存在
し、活動中のラフ１−ウェアかそのとき必要とする７１
〜レス空間部分は実行時に必要に応して主メモリにペー
ジ・インされる。このことは、次のような種類の問題を
いくつか起こす原因になっている。
するというやっかいな問題がいくつか生じる。これらの
問題が起こるのは、アプリケーションが物理メモリより
はるかに大きい仮想アドレス空間をアクセスできるから
である。仮想アドレス空間全体はディスク上にだけ存在
し、活動中のラフ１−ウェアかそのとき必要とする７１
〜レス空間部分は実行時に必要に応して主メモリにペー
ジ・インされる。このことは、次のような種類の問題を
いくつか起こす原因になっている。
配列、または配列の部分がディスク上にだけ存在し、物
理メモリに存在しないことがある。さらに、高速化サブ
システムが必要とする配列部分がシステムで稼動中の他
のタスク用のスペースを作るために、スワップ・アウト
されることがある。
理メモリに存在しないことがある。さらに、高速化サブ
システムが必要とする配列部分がシステムで稼動中の他
のタスク用のスペースを作るために、スワップ・アウト
されることがある。
配列に割り当てられる物理アドレスは、コンピュータ始
動以後のすべての処理活動記録と共に変化するので、予
測ができない。
動以後のすべての処理活動記録と共に変化するので、予
測ができない。
各仮想メモリ・アドレスは変換処理を受けて、特定のデ
ータ項目をアクセスするための物理アドレスが決まる。
ータ項目をアクセスするための物理アドレスが決まる。
この結果、配列がメモリ内で非連続になったり、分散し
たりする。
たりする。
これらの問題を回避するには、データ転送プロセッサ・
モジュール１２０が配列をデータ・キャッシュ・メモリ
との間で転送している間、配列を物理メモリにロックし
ておく必要がある。理想的には、配列か連続しているの
が望ましい。配列を連続にできない場合は、データ転送
プロセッサ・モジュール１２０は転送の過程で分散／収
集操作を行なう必要がある。しかし、データが物理メ干
すのどこに分布しているかを知るには、分散／収集テー
ブルが必要になる。
モジュール１２０が配列をデータ・キャッシュ・メモリ
との間で転送している間、配列を物理メモリにロックし
ておく必要がある。理想的には、配列か連続しているの
が望ましい。配列を連続にできない場合は、データ転送
プロセッサ・モジュール１２０は転送の過程で分散／収
集操作を行なう必要がある。しかし、データが物理メ干
すのどこに分布しているかを知るには、分散／収集テー
ブルが必要になる。
高速化サブシステムとの間のデータ転送を組織化し、そ
れに伴なうメモリ管理機能を扱う仕事をアプリケーショ
ン・ソフトウェア（ポスト上で稼動する）にもたせるの
が好ましい。（実際には、アプリケーション・ソフトウ
ェアは、Ｍ Ａ Ｔ Ｈライブラリ・ルーチンと装置ド
ライバがこれらの問題を扱うので、その大部分から解放
されている。業界標準配列プロセッサ・ライブラリ・ル
ーチンはデータを配列プロセッサとの間で受は渡しする
こと（ライブラリ・ルーチンを使用して）をユーザ側に
任せている。）ソフトウェア階層について以下説明する
が、ここではその違いについては触れないことにする。
れに伴なうメモリ管理機能を扱う仕事をアプリケーショ
ン・ソフトウェア（ポスト上で稼動する）にもたせるの
が好ましい。（実際には、アプリケーション・ソフトウ
ェアは、Ｍ Ａ Ｔ Ｈライブラリ・ルーチンと装置ド
ライバがこれらの問題を扱うので、その大部分から解放
されている。業界標準配列プロセッサ・ライブラリ・ル
ーチンはデータを配列プロセッサとの間で受は渡しする
こと（ライブラリ・ルーチンを使用して）をユーザ側に
任せている。）ソフトウェア階層について以下説明する
が、ここではその違いについては触れないことにする。
上述した配列乗算例では、アプリケーション・ソフトウ
ェアは次の７ステツプを受は持っている。
ェアは次の７ステツプを受は持っている。
ｌ）配列へを高速化サブシステムに転送し、それをアド
レス静に保管する（高速化機構によって実行）。
レス静に保管する（高速化機構によって実行）。
２）配列Ｂを高速化サブシステムに転送し、それをアド
レスＢＢに保管する（高速化機構によって実行）。
レスＢＢに保管する（高速化機構によって実行）。
３）高速化サブシステムが転送を終えるまで待フている
（高速化機構によって実行）。
（高速化機構によって実行）。
４）アドレス静と■にある配列を一緒に乗算してその結
果をＣＣに保管する（高速化機構によって実行）。
果をＣＣに保管する（高速化機構によって実行）。
５）高速化サブシステムが乗算コマンドを終えるまで待
っている（ホストによって実行）。
っている（ホストによって実行）。
６）アドレスＣＣにある配列をホスト・アドレス空間に
転送する（高速化機構によって実行）。
転送する（高速化機構によって実行）。
７）高速化サブシステムが転送を終えるまで待っている
（ホストによって実行）。
（ホストによって実行）。
このＩＡ埋順序に関して注目すべき点をいくつか挙げる
と、次の通りである。
と、次の通りである。
複数のコマン１〜を高速化サブシスデムに送ることがで
きる。これらのコマンドは待ち行列に置かれてから、処
理される。
きる。これらのコマンドは待ち行列に置かれてから、処
理される。
ホストは転送と乗算との間の同期点を出して、すべての
データがデータ・キャッシュ・メモリに存在するまで乗
算が開始されないように配慮する。
データがデータ・キャッシュ・メモリに存在するまで乗
算が開始されないように配慮する。
高速化サブシステムを待たなくても、ホストが解放され
ているので他の仕事ができる。しかし、ホストのオペレ
ーティング・システムは、高速化サブシステムとの同期
をとるためには明示の待ち操作が必要になるのが普通で
ある。
ているので他の仕事ができる。しかし、ホストのオペレ
ーティング・システムは、高速化サブシステムとの同期
をとるためには明示の待ち操作が必要になるのが普通で
ある。
ステップＣとｅは、転送と計算操作の同期化がオプショ
ンとして高速化サブシステム内で簡単に行なえるので、
省略してもよい。しかし、そうすると、業界の事実上の
標準と互換性を失うことになる。
ンとして高速化サブシステム内で簡単に行なえるので、
省略してもよい。しかし、そうすると、業界の事実上の
標準と互換性を失うことになる。
データ・キャッシュ・メモリのメモリ割振りはＣＰマイ
クロコード監視ルーチンよりも高いレベルて扱われる。
クロコード監視ルーチンよりも高いレベルて扱われる。
配列はメモリ内でロックされ、データ断片化の問題はア
プリケ−シコンと高速化サブシステム間のインタフェー
ス・ソフトウェアによって取り扱われる。同期（待ち）
点が頻繁に現れると、メモリ・ブロックは短期間ロック
されるので、多重ユーザや多重タスク処理環境に与える
ストレスが軽減される。
プリケ−シコンと高速化サブシステム間のインタフェー
ス・ソフトウェアによって取り扱われる。同期（待ち）
点が頻繁に現れると、メモリ・ブロックは短期間ロック
されるので、多重ユーザや多重タスク処理環境に与える
ストレスが軽減される。
コマンドの実行は次のようなステップで行なわれる。
（１）ホストは、コマンド・タイプと対応する数のパラ
メータを指定して、コマンド（転送または計算）を高速
化サブシステムのコマンド待ち行列（ＶＭＥインタフェ
ース・メモリに置かれている）に入れる。コマンドとそ
のパラメータが待ち行列に追加されると、ホストはデー
タ転送プロセッサ・モジュール１２０に割込みを引き起
す。これでホストは解放されるので、他の仕事に使用で
きる。
メータを指定して、コマンド（転送または計算）を高速
化サブシステムのコマンド待ち行列（ＶＭＥインタフェ
ース・メモリに置かれている）に入れる。コマンドとそ
のパラメータが待ち行列に追加されると、ホストはデー
タ転送プロセッサ・モジュール１２０に割込みを引き起
す。これでホストは解放されるので、他の仕事に使用で
きる。
（２）ホストから割込みを受けると、データ転送プロセ
ッサ・モジュール１２０は現在の活動（遊体中かある種
の転送）を−時中止して、コマンＩ〜のタイプを調へる
。コマン１−には次のようなタイプかある。
ッサ・モジュール１２０は現在の活動（遊体中かある種
の転送）を−時中止して、コマンＩ〜のタイプを調へる
。コマン１−には次のようなタイプかある。
コマンドが制御プロセッサ・モジュール１１０に対する
ものならば（つまり、計算）、コマン１−とそのパラメ
ータはコピーされて、コマンド・メモリ１９０内のＣＰ
コマンドＦＩＦＯ１５２０に入れられる。
ものならば（つまり、計算）、コマン１−とそのパラメ
ータはコピーされて、コマンド・メモリ１９０内のＣＰ
コマンドＦＩＦＯ１５２０に入れられる。
制御プロセッサ・モジュール１１０で割込みが起こり、
そのコマンドが通知される。データ転送プロセッサ・モ
ジュール１２０は前の活動に復帰する。
そのコマンドが通知される。データ転送プロセッサ・モ
ジュール１２０は前の活動に復帰する。
コマンドが同期化コマンドならば、未処理のコマンドす
べてが完了するまで以後のコマンドは待ち行列から取り
出されない。これは、”ＷＡＩＴ ＦＯＲ八Ｌへ ＡＮ
Ｄ Ｎ０ＴＩＦＹ ｌｌ０ｓＴ”コマンドをＤＴＰコマ
ンド待ち行列に挿入することによって行なわれる。
べてが完了するまで以後のコマンドは待ち行列から取り
出されない。これは、”ＷＡＩＴ ＦＯＲ八Ｌへ ＡＮ
Ｄ Ｎ０ＴＩＦＹ ｌｌ０ｓＴ”コマンドをＤＴＰコマ
ンド待ち行列に挿入することによって行なわれる。
（３）遊休状態にある間、データ転送プロセッサ・モジ
ュール１２０は絶えずＣＰコマンドＦＩＦＯを調べてい
る。この待ち行列が「空でない」状態になると、コマン
ドはそこから取り出され、操作が行なわれる。例えば、
ポストからデータ・キャッシュ・メモリへの転送の場合
には、データ転送プロセッサ・モジュール１２０はＶＭ
εインタフェース内のＤＭＡコントローラが配列を取り
出し、それをデータＦＩＦＯに書ぎ込むようにセットア
ツプする。転送が終ると、ＤＴＰモジュール１２０はコ
マンドをＤＴＰコマンド待ち行列から取り除く。別のコ
マンドがＦＩＦＯにあれば、そのコマンドが実行され、
ＤＴＰコマンド待ち行列が空ならば、データ転送プロセ
ッサ・モジュール１２０は遊休状態に戻る。
ュール１２０は絶えずＣＰコマンドＦＩＦＯを調べてい
る。この待ち行列が「空でない」状態になると、コマン
ドはそこから取り出され、操作が行なわれる。例えば、
ポストからデータ・キャッシュ・メモリへの転送の場合
には、データ転送プロセッサ・モジュール１２０はＶＭ
εインタフェース内のＤＭＡコントローラが配列を取り
出し、それをデータＦＩＦＯに書ぎ込むようにセットア
ツプする。転送が終ると、ＤＴＰモジュール１２０はコ
マンドをＤＴＰコマンド待ち行列から取り除く。別のコ
マンドがＦＩＦＯにあれば、そのコマンドが実行され、
ＤＴＰコマンド待ち行列が空ならば、データ転送プロセ
ッサ・モジュール１２０は遊休状態に戻る。
（４）割込みを受けると、それに応じて制御プロセッサ
・モジュール１１０は遊休状態から出て、コマンドとそ
のパラメータをコマンド・メモリ内のソフトウェアＣＰ
コマンドＦ Ｉ−Ｆ Ｏから読み取る。アドレス島とＢ
Ｂにある配列のベクトル乗算が完了すると、その結果の
配列はデータ・キャッシュ・メモリ内のアドレスＣＣに
残されている。コマンドの実行が終ると、そのコマンド
はＣＰコマンドＦＩＦＯ１５２０から除かれる。他にコ
マンドがなければ、制御プロセッサ・モジュール１１０
は遊休状態に戻る。
・モジュール１１０は遊休状態から出て、コマンドとそ
のパラメータをコマンド・メモリ内のソフトウェアＣＰ
コマンドＦ Ｉ−Ｆ Ｏから読み取る。アドレス島とＢ
Ｂにある配列のベクトル乗算が完了すると、その結果の
配列はデータ・キャッシュ・メモリ内のアドレスＣＣに
残されている。コマンドの実行が終ると、そのコマンド
はＣＰコマンドＦＩＦＯ１５２０から除かれる。他にコ
マンドがなければ、制御プロセッサ・モジュール１１０
は遊休状態に戻る。
上記説明において注目すべき点をいくつか挙げると、次
の通りである。
の通りである。
制御プロセッサ・モジュール＋１０とデータ転送プロセ
ッサ・モジュール１２０間の内部制御と同期化が物理メ
モリ・モデルに比べて大幅に減少する。データ転送プロ
セッサ・モジュール１’２０は制御プロセッサ・モジュ
ール１１０よりも制御機能（またはコマンド経路指定機
能）が強化されている。
ッサ・モジュール１２０間の内部制御と同期化が物理メ
モリ・モデルに比べて大幅に減少する。データ転送プロ
セッサ・モジュール１’２０は制御プロセッサ・モジュ
ール１１０よりも制御機能（またはコマンド経路指定機
能）が強化されている。
待ち行列はホスト連絡用に１つ、ＤＴＰの作業用に１つ
、ＣＰの作業用に１つの３つが活動している。
、ＣＰの作業用に１つの３つが活動している。
高速化サブシステム側でデータ・キャッシュ・メモリに
残っている以上の記憶域が必要になる計算の場合には、
その計算を小さな部分に分割する仕事はホストが行なう
。
残っている以上の記憶域が必要になる計算の場合には、
その計算を小さな部分に分割する仕事はホストが行なう
。
ｃｐとＦＰ間のやりとり
制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０はアルゴリズムを実行するため
に、非常に緊密な関係でやりとりする。制御プロセッサ
・モジュール１１０はアドレスを計算し、データ・キャ
ッシュ−メモリと浮動小数点プロセッサ・モジュール１
３０間のデータ転送を取り扱うのに対し、浮動小数点プ
ロセッサ・モジュール＋３０はデータ計算を行なう。こ
のやりとりは制御プロセッサ・モジュール１１０、デー
タ転送プロセッサ・モジュール１２０およびホスト・コ
ンピュータ間のインタフェースのタイプから独立してい
る。
ッサ・モジュール１３０はアルゴリズムを実行するため
に、非常に緊密な関係でやりとりする。制御プロセッサ
・モジュール１１０はアドレスを計算し、データ・キャ
ッシュ−メモリと浮動小数点プロセッサ・モジュール１
３０間のデータ転送を取り扱うのに対し、浮動小数点プ
ロセッサ・モジュール＋３０はデータ計算を行なう。こ
のやりとりは制御プロセッサ・モジュール１１０、デー
タ転送プロセッサ・モジュール１２０およびホスト・コ
ンピュータ間のインタフェースのタイプから独立してい
る。
ベクトル乗算コマンドでは、浮動小数点プロセッサ・モ
ジュール１３０はベクトル乗算を一度に８個の要素ずつ
行なう。従って、配列が大きいときは、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０との間でやりとり（同期点とも呼ばれる）が数
千回行なわれることもあり得る。同期点は、この例では
、４００ｎｓごとに現れるので、これらを効率よくする
ことは非常に重要である。
ジュール１３０はベクトル乗算を一度に８個の要素ずつ
行なう。従って、配列が大きいときは、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０との間でやりとり（同期点とも呼ばれる）が数
千回行なわれることもあり得る。同期点は、この例では
、４００ｎｓごとに現れるので、これらを効率よくする
ことは非常に重要である。
大抵の場合、制御プロセッサ・モジュール１１０は浮動
小数点プロセッサ・モジュール１３０がデータ計算を行
なうよりも、アドレス計算とデータ転送を高速に行なう
能力をもっている。その逆の場合には、待たされる方が
反対になる。
小数点プロセッサ・モジュール１３０がデータ計算を行
なうよりも、アドレス計算とデータ転送を高速に行なう
能力をもっている。その逆の場合には、待たされる方が
反対になる。
２つのフラグ（ｃｐｗ八ＩへとＦＰＷＡＩＴ）が両ブロ
セ・アサ間の同期を１４御することは上述した。ＦＰＷ
ＡＩＴフラグは次の組のデータを浮動小数点プロセッサ
・モジュール１３０との間で転送すると、制御プロセッ
サ・モジュール１１０によってクリアされる。このフラ
グをテストすることにより、浮動小数点プロセッサ・モ
ジュール１３０は同期点まで進むことができるか、制御
プロセッサ・モジュール１１０を待つ必要があるかを知
ることができる。ＣＰＷＡＩＴフラグはデータ計算を終
えると、浮動小数点プロセッサ・モジュール１３０によ
ってクリアされ、制御プロセッサ・モジュール１１０に
よってモニタされる。ハードウェアは、フラグがクリア
されてプロセッサが同期点まで進むことが可能になると
、同期点を通過した直後にフラグが自動的にセットされ
る構成になりている。
セ・アサ間の同期を１４御することは上述した。ＦＰＷ
ＡＩＴフラグは次の組のデータを浮動小数点プロセッサ
・モジュール１３０との間で転送すると、制御プロセッ
サ・モジュール１１０によってクリアされる。このフラ
グをテストすることにより、浮動小数点プロセッサ・モ
ジュール１３０は同期点まで進むことができるか、制御
プロセッサ・モジュール１１０を待つ必要があるかを知
ることができる。ＣＰＷＡＩＴフラグはデータ計算を終
えると、浮動小数点プロセッサ・モジュール１３０によ
ってクリアされ、制御プロセッサ・モジュール１１０に
よってモニタされる。ハードウェアは、フラグがクリア
されてプロセッサが同期点まで進むことが可能になると
、同期点を通過した直後にフラグが自動的にセットされ
る構成になりている。
第２２図ＬＥＦＩ’ＷＡＩＴ、ｌ：ＰＷＡＩＴ、ＦＰＤ
ＯＮＥ、およびＣＰＤＯＮＥフラグがｃｐモジュール１
１０とＦＰモジュール１３０間のデータ・インタフェー
スを調整するためにどのように使用されるかを状態図で
示したものである。
ＯＮＥ、およびＣＰＤＯＮＥフラグがｃｐモジュール１
１０とＦＰモジュール１３０間のデータ・インタフェー
スを調整するためにどのように使用されるかを状態図で
示したものである。
プロセッサ間のハンドシェイキング・ロジックとセマフ
ォは多種類のものが実現されているが、第２２図に示す
状態図が非常に利点があり、新規なものである。
ォは多種類のものが実現されているが、第２２図に示す
状態図が非常に利点があり、新規なものである。
制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０間のデータ転送は２重バッファ
になっているので、浮動小数点プロセッサ・モジュール
１３０がある組のデータを処理している間、制御プロセ
ッサ・モジュール１１０は別の組のデータを処理するこ
とができる。２重バッファリングは上述したようにソフ
トウェアで行なわれる。両プロセッサはバッファの交換
を制御する信号をもっており、これらは”ＡＮＤ″がと
られて両プロセッサが活動しているときだけ交換が行な
われるようにしている。
ッサ・モジュール１３０間のデータ転送は２重バッファ
になっているので、浮動小数点プロセッサ・モジュール
１３０がある組のデータを処理している間、制御プロセ
ッサ・モジュール１１０は別の組のデータを処理するこ
とができる。２重バッファリングは上述したようにソフ
トウェアで行なわれる。両プロセッサはバッファの交換
を制御する信号をもっており、これらは”ＡＮＤ″がと
られて両プロセッサが活動しているときだけ交換が行な
われるようにしている。
ベクトル乗算は以下のステップで行なわれる。
（同じ番号をもつステップは並列に行なわれるものであ
る。）これらのステップを図式化してフロチャートで示
したのが第３３図である。
る。）これらのステップを図式化してフロチャートで示
したのが第３３図である。
（１）制御プロセッサ・モジュール１１０はＦＰＷ八Ｉ
へフラグをセットして、ベクトル乗算マイクロコードが
実行される浮動小数点プロセッサ・モジュル１３０を始
動する。浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷＡＩＴフラグがクリアされるまで待たされる。
へフラグをセットして、ベクトル乗算マイクロコードが
実行される浮動小数点プロセッサ・モジュル１３０を始
動する。浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷＡＩＴフラグがクリアされるまで待たされる。
（２）制御プロセッサ・モジュール１１０は最初の８要
素を両配列から２重バッファ（これは物理的には上述し
たように、レジスタ・ファイル４３０の２バンクから構
成されている）に転送する。ＣＰモジュールは次に、２
重バッファを交換して、浮動小数点プロセッサ・モジュ
ール１３０がデータをアクセスできるようにして、ＦＰ
ＷＡＴＴフラグをクリアする。
素を両配列から２重バッファ（これは物理的には上述し
たように、レジスタ・ファイル４３０の２バンクから構
成されている）に転送する。ＣＰモジュールは次に、２
重バッファを交換して、浮動小数点プロセッサ・モジュ
ール１３０がデータをアクセスできるようにして、ＦＰ
ＷＡＴＴフラグをクリアする。
（３）制御プロセッサ・モジュール１１０は次の８要素
を両配列から２重バッファに転送して、ＦＰＷ八Ｉへフ
ラグをクリアする。そのあと、ＣＩ’ＷＡＩＴフラグが
クリアされるまで（浮動小数点プロセッサ・モジュール
１３０によって）待たされる。
を両配列から２重バッファに転送して、ＦＰＷ八Ｉへフ
ラグをクリアする。そのあと、ＣＩ’ＷＡＩＴフラグが
クリアされるまで（浮動小数点プロセッサ・モジュール
１３０によって）待たされる。
（３ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷ八Ｉへフラグがクリアされてし）ることを見つける
と、２Ｍバッファの浮動小数点プロセッサ・モジュール
１３０側に保管されている８対の要素に対するベクトル
乗算の計算を開始する。８個の結果は２重バッファに書
き戻され、ＦＰＷＡＴＴフラグがクリアされる。この例
では、制御プロセッサ・モジュール＋１０はすでに終え
て、ＦＰＷ＾ＩＴフラグをクリアしているので、浮動小
数点プロセッサ・モジュール１３０はバッファを交換し
て、即時に次の組の計算を開始することができる。
ＰＷ八Ｉへフラグがクリアされてし）ることを見つける
と、２Ｍバッファの浮動小数点プロセッサ・モジュール
１３０側に保管されている８対の要素に対するベクトル
乗算の計算を開始する。８個の結果は２重バッファに書
き戻され、ＦＰＷＡＴＴフラグがクリアされる。この例
では、制御プロセッサ・モジュール＋１０はすでに終え
て、ＦＰＷ＾ＩＴフラグをクリアしているので、浮動小
数点プロセッサ・モジュール１３０はバッファを交換し
て、即時に次の組の計算を開始することができる。
（４ａ）制御プロセッサ・モジュール１１０は８個の結
果を２重バッファからデータ・キャッシュ・メ干りに転
送し、そのあと次の８個の要素を両配列から２重バッフ
ァに転送して、ＦＰＷＡＩＴフラグをクリアする。その
あと、ＣＰＷＡＩＴフラグがクリアされるまで（浮動小
数点プロセッサ・モジコール１３０にｊ；って）待たさ
れる。
果を２重バッファからデータ・キャッシュ・メ干りに転
送し、そのあと次の８個の要素を両配列から２重バッフ
ァに転送して、ＦＰＷＡＩＴフラグをクリアする。その
あと、ＣＰＷＡＩＴフラグがクリアされるまで（浮動小
数点プロセッサ・モジコール１３０にｊ；って）待たさ
れる。
（４ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷ八Ｉへフラグがクリアされているのを見つけると、
２重バッファの自分側に保管されている８対の要素に対
するベクトル乗算の副翼を開始する。
ＰＷ八Ｉへフラグがクリアされているのを見つけると、
２重バッファの自分側に保管されている８対の要素に対
するベクトル乗算の副翼を開始する。
８個の結果は２重バッファに書き戻され、ＣＰＷＡＩＴ
フラグがクリアされる。この例では、制御プロセッサ・
モジュール１１０はすでに終えて、ＦＰＷＡＩＴフラグ
をクリアしているので、浮動小数点プロセッサ・モジュ
ール１３０はバッファを交換して、次の組の計算を開始
することができる。
フラグがクリアされる。この例では、制御プロセッサ・
モジュール１１０はすでに終えて、ＦＰＷＡＩＴフラグ
をクリアしているので、浮動小数点プロセッサ・モジュ
ール１３０はバッファを交換して、次の組の計算を開始
することができる。
（５）ステップ（４ａ）と（４ｂ）がベクトル計算全体
が完了するまで繰り返される。
が完了するまで繰り返される。
（６）ステップ（５）が終わったとき、最後の組の結果
はまだ２重バッファのＦＰ側に残っているので、制御プ
ロセッサ・モジュール１１０はバッファを交換して、最
後の結果をデータ・キャッシュ・メモリに転送する。
はまだ２重バッファのＦＰ側に残っているので、制御プ
ロセッサ・モジュール１１０はバッファを交換して、最
後の結果をデータ・キャッシュ・メモリに転送する。
ソフトウェア階層
第１図に示すようなシステムを動作させるときは、実行
時ソフトウェア環境全体をいくつかのレベルに分割する
ことが好ましい。これらのレベルのうちあるものは、異
なるプロセッサで実行される個々のコード・モジュール
として存在し、他のレベルは必要とされるインタフェー
スをいくつかのレベルに分割する形で存在している。こ
れらのレベルすべてとレベル間インタフェースはソフト
ウェア制御下に置かれ、アプリケーション要件に合って
いなければ、変更が可能である。
時ソフトウェア環境全体をいくつかのレベルに分割する
ことが好ましい。これらのレベルのうちあるものは、異
なるプロセッサで実行される個々のコード・モジュール
として存在し、他のレベルは必要とされるインタフェー
スをいくつかのレベルに分割する形で存在している。こ
れらのレベルすべてとレベル間インタフェースはソフト
ウェア制御下に置かれ、アプリケーション要件に合って
いなければ、変更が可能である。
このソフトウェア構成は一般的に従来からあるものであ
る。しかし、本明細書に記載の新規事項の望ましい使い
方を分かりやすくするために、以下で説明しておくこと
にする。
る。しかし、本明細書に記載の新規事項の望ましい使い
方を分かりやすくするために、以下で説明しておくこと
にする。
第４４Ａ、４４Ｂ、および４４Ｃ図は第１図に示すよう
なシステムのプログラミング環境を示したものである。
なシステムのプログラミング環境を示したものである。
図示の機能別ブロックの多くは他の図に示されているハ
ードウェア要素のそれと同じ番号で示されているが、第
４４Ａ、 ４４Ｂ、および４４Ｃ図はプログラマから見
た機能別ブロック間の関係を示すことを目的としている
。従って、これらの図は必ずしも現実の電気的および論
理的接続に正Ｕｌｔに対応していないことに７主意され
たい。
ードウェア要素のそれと同じ番号で示されているが、第
４４Ａ、 ４４Ｂ、および４４Ｃ図はプログラマから見
た機能別ブロック間の関係を示すことを目的としている
。従って、これらの図は必ずしも現実の電気的および論
理的接続に正Ｕｌｔに対応していないことに７主意され
たい。
アプリケーションとライブラリ・ソフトウェア以下の説
明では、アプリケーション・ソフトウェアが例えば、Ｆ
ＯＲＴＲＡＮや°Ｃ゛のような高水準言語で書かれてお
り、標準ライブラリ・ルーチンを呼び出して、高速化サ
ブシステムを使用するものと想定している。これらの呼
出しは業界の事実上の標準に準拠している（つまり、全
体的に浮動小数点システムからのプロダクト命令セット
と互換性がある）。これらには、アプリケーション・デ
ータ区域と高速化サブシステムのデータ・キャッシュ・
メモリ間でデータを転送するルーチン、広範囲にわたる
計算、ある種の同期化ルーチンが含まれている。
明では、アプリケーション・ソフトウェアが例えば、Ｆ
ＯＲＴＲＡＮや°Ｃ゛のような高水準言語で書かれてお
り、標準ライブラリ・ルーチンを呼び出して、高速化サ
ブシステムを使用するものと想定している。これらの呼
出しは業界の事実上の標準に準拠している（つまり、全
体的に浮動小数点システムからのプロダクト命令セット
と互換性がある）。これらには、アプリケーション・デ
ータ区域と高速化サブシステムのデータ・キャッシュ・
メモリ間でデータを転送するルーチン、広範囲にわたる
計算、ある種の同期化ルーチンが含まれている。
このレベルでのソフトウェアはホスト・コンピュータ・
システム上で稼動し、必要とするアプリケーションを実
施する機能をもっている。これはライブラリとリンクさ
れて、高速化サブシステムをアクセスする。
システム上で稼動し、必要とするアプリケーションを実
施する機能をもっている。これはライブラリとリンクさ
れて、高速化サブシステムをアクセスする。
ライブラリはアプリケーション・ソフトウェアから見て
、高速化サブシステムと結ぶインタフニスの働きをする
。ライブラリは数百に及ぶ共通算術演算／アルゴリズム
・ルーチン群と、高速化サブシステムを初期設定し、ア
プリケーションの配列やデータ・セットのデータ転送を
開始するルチン群から構成されている。大部分のライブ
ラリ・ルーチンは入力パラメータと機能番号を装置ドラ
イバに渡すだけの機能しかないが、ある種のパラメータ
有効性検査が必要ならば組み入れることも可能である。
、高速化サブシステムと結ぶインタフニスの働きをする
。ライブラリは数百に及ぶ共通算術演算／アルゴリズム
・ルーチン群と、高速化サブシステムを初期設定し、ア
プリケーションの配列やデータ・セットのデータ転送を
開始するルチン群から構成されている。大部分のライブ
ラリ・ルーチンは入力パラメータと機能番号を装置ドラ
イバに渡すだけの機能しかないが、ある種のパラメータ
有効性検査が必要ならば組み入れることも可能である。
本好適実施例では、装置ドライバとのインタフェースは
システム呼出しくＳｙｓｔｅｍＣａｌｌｓ）を経由する
。しかし、ある種のオペレーティング・システムでは、
呼出しタスクが再スケジューリングのために受渡しされ
るので、呼出しに大きなオーバヘッドがかかっている。
システム呼出しくＳｙｓｔｅｍＣａｌｌｓ）を経由する
。しかし、ある種のオペレーティング・システムでは、
呼出しタスクが再スケジューリングのために受渡しされ
るので、呼出しに大きなオーバヘッドがかかっている。
装置ドライバ
装置トライバはオペレーティング・システムの一部と考
えることができ、アプリケーション・ソフトウェアより
も高度の特権レベルで実行される。装置トライバの主な
役割は次の通りである。
えることができ、アプリケーション・ソフトウェアより
も高度の特権レベルで実行される。装置トライバの主な
役割は次の通りである。
１）コマン１〜とパラメータをライブラリ・ルーチンか
ら高速化サブシステムのＭＥインタフェース・メモリに
置かれているコマンド待ち行列に転送すること。
ら高速化サブシステムのＭＥインタフェース・メモリに
置かれているコマンド待ち行列に転送すること。
２）転送すべきデータ（仮想メモリ・システムにある）
がメモリにロックされていることを確かめること。この
ためには、転送が連続ブロックに分割されていて、小さ
く分割した複数の転送が実際に行なわれているか、分散
／収集テーブルが作られていて、高速化サブシステムに
渡されていることが必要である。
がメモリにロックされていることを確かめること。この
ためには、転送が連続ブロックに分割されていて、小さ
く分割した複数の転送が実際に行なわれているか、分散
／収集テーブルが作られていて、高速化サブシステムに
渡されていることが必要である。
３）マイクロコードを複数のプロセッサにロートし、一
般的にはハードウェアとマイクロコートを既知の状態に
まですること（電源投入後か、新しいアプリケーション
かそれを使用する準備状態に置くため） ライブラリと装置トライバを新しいホスト上に移植する
最も困難な問題の１つは、装置１〜ライバである。これ
らは非常にオペレーティング・システムに依存する傾向
があるので、ホスト・システムの詳しい知識が要求され
る。任意的には、この種の問題を避けるために、物理メ
モリへのアクセスが許される場合には、ライブラリを直
接にハードウェアとのインタフェースにすることが可能
である。こうすれば、ドライバの必要性が回避される。
般的にはハードウェアとマイクロコートを既知の状態に
まですること（電源投入後か、新しいアプリケーション
かそれを使用する準備状態に置くため） ライブラリと装置トライバを新しいホスト上に移植する
最も困難な問題の１つは、装置１〜ライバである。これ
らは非常にオペレーティング・システムに依存する傾向
があるので、ホスト・システムの詳しい知識が要求され
る。任意的には、この種の問題を避けるために、物理メ
モリへのアクセスが許される場合には、ライブラリを直
接にハードウェアとのインタフェースにすることが可能
である。こうすれば、ドライバの必要性が回避される。
この方法で高速化サブシステムをアクセスすると、装置
ドライバを使用する場合よりも高速化される。しかし、
特に複数ユーザ環境では、安全保護が低下することにな
る。
ドライバを使用する場合よりも高速化される。しかし、
特に複数ユーザ環境では、安全保護が低下することにな
る。
マイクロコード監視ルーチン
マイクロコード監視ルーチンは、高速化サブシステムに
おける転送と計算以外の残りのタスクを取り扱うもので
ある。その主なタスクは、ホストとの連絡、制御プロセ
ッサ・プロセッサ・モジュール１１０とデータ転送プロ
セッサ・モジュール１２０間の作業分担、および内部と
外部の同期化である。
おける転送と計算以外の残りのタスクを取り扱うもので
ある。その主なタスクは、ホストとの連絡、制御プロセ
ッサ・プロセッサ・モジュール１１０とデータ転送プロ
セッサ・モジュール１２０間の作業分担、および内部と
外部の同期化である。
監視ルーチンは装置ドライバとは反対側の待ち行列の最
後に置かれており、作業を待ち行列から取り出す。（こ
れを行なうには、作業か空の待ち行列から取り出されな
いｊ：うにするためのある種の待ち行列管理が必要にな
る。） どの程度複雑になるかは、どのプロセッサが使用される
かによって決まり、また、ホストにどれだけの仕事をさ
せるか、あるいは高速化サブシステムに負担させるかに
大きく左右される。物理メモリと仮想メモリ・モデルの
個所で行なったベクトル・乗算コマンドの説明から明ら
かなように、監視ルーチンはいろいろな手法を採用する
ことができる。
後に置かれており、作業を待ち行列から取り出す。（こ
れを行なうには、作業か空の待ち行列から取り出されな
いｊ：うにするためのある種の待ち行列管理が必要にな
る。） どの程度複雑になるかは、どのプロセッサが使用される
かによって決まり、また、ホストにどれだけの仕事をさ
せるか、あるいは高速化サブシステムに負担させるかに
大きく左右される。物理メモリと仮想メモリ・モデルの
個所で行なったベクトル・乗算コマンドの説明から明ら
かなように、監視ルーチンはいろいろな手法を採用する
ことができる。
物理メモリ・アーキテクチャでは、監視ルーチンはデー
タ転送プロセッサ・モジュール１２０と制御プロセッサ
・モジュール１１０の間で分割される。データ転送プロ
セッサ・モジュール１２０の部分は、ホストと制御プロ
セッサ・モジュール１１０は直接にデータをやりとりで
きないので、コマンドの経路指定を行なうだけである。
タ転送プロセッサ・モジュール１２０と制御プロセッサ
・モジュール１１０の間で分割される。データ転送プロ
セッサ・モジュール１２０の部分は、ホストと制御プロ
セッサ・モジュール１１０は直接にデータをやりとりで
きないので、コマンドの経路指定を行なうだけである。
制御プロセッサ・モジュール１１０は作業の分散化とハ
ントシェイキングを組織化する。
ントシェイキングを組織化する。
この分割は任意的である。別の（好ましさの点で劣るが
）アーキテクチャでは、制御プロセッサ・モジュール１
１Ｇをデータ転送プロセッサ・モジュール１２０のスレ
ーブ・プロセッサ（その反対でなく）として働かせるこ
とも可能である。
）アーキテクチャでは、制御プロセッサ・モジュール１
１Ｇをデータ転送プロセッサ・モジュール１２０のスレ
ーブ・プロセッサ（その反対でなく）として働かせるこ
とも可能である。
仮想メ干り・モデルでは、データ転送プロセッサ・モジ
ュール１２０がマスクであり、制御プロセッサ・モジュ
ール１１０がスレーブになりでぃた。
ュール１２０がマスクであり、制御プロセッサ・モジュ
ール１１０がスレーブになりでぃた。
制御はその殆どがホスト側で取り扱われるので、監視ル
ーチンのＤＰＴ部分はコマンドの経路指定だけを扱えば
よい。制御プロセッサ・モジュール１１０が待ち行列管
理に関与するのはわずかである。
ーチンのＤＰＴ部分はコマンドの経路指定だけを扱えば
よい。制御プロセッサ・モジュール１１０が待ち行列管
理に関与するのはわずかである。
マイクロコード転送ルーチン（ＤＴＰ）これらのルーチ
ンは外部インタフェースの１つとデータ・キャッシュ・
メモリ間のデータ転送を取り扱う。インタフェースは主
にＶＭＥバス（とホスト・メモリ）に対するものである
。
ンは外部インタフェースの１つとデータ・キャッシュ・
メモリ間のデータ転送を取り扱う。インタフェースは主
にＶＭＥバス（とホスト・メモリ）に対するものである
。
ホスト・メモリとデータ・キャッシュ・メモリ間の転送
の大部分は、連続ブロック転送、分散／収集転送、ｎ番
目の語ごと、行／列２次元配列アクセスといったように
、転送の種類か狭い範囲に限られている。
の大部分は、連続ブロック転送、分散／収集転送、ｎ番
目の語ごと、行／列２次元配列アクセスといったように
、転送の種類か狭い範囲に限られている。
上記種類のいずれにも属さないタイプの転送はいずれも
、必要時に追加することができる。ここで注目すべき重
要７２点は、ベクトル加算がベクトル乗算と同じ転送ル
ーチンを使用することである。これが便利なのは、上述
したように、データ転送ルーチン（計算ルーチンと異な
り）はベクトル加算とベクトル乗算を区別する必要がな
いからである。
、必要時に追加することができる。ここで注目すべき重
要７２点は、ベクトル加算がベクトル乗算と同じ転送ル
ーチンを使用することである。これが便利なのは、上述
したように、データ転送ルーチン（計算ルーチンと異な
り）はベクトル加算とベクトル乗算を区別する必要がな
いからである。
マイクロコード転送ルーチン（ｃｐ）
これらのルーチンはデータ・キャッシュ・メモリの１つ
と浮動小数点プロセッサ・モジュール１３０の高速レジ
スタ・ファイル間のデータの転送を取り扱う。
と浮動小数点プロセッサ・モジュール１３０の高速レジ
スタ・ファイル間のデータの転送を取り扱う。
この場合も、データ・キャッシュ・メモリとレジスタ・
ファイル間の転送の大部分は、１ベクトル・インと１ベ
クトル・アウト、２ベクトル・インとｌベタ１−ル・ア
ラＩ・、１ベクトル・インとスカシ・アウトといったよ
うに、転送の種類が狭い範囲に隔られている。これらの
転送タイプはブタ型（タイプ）に応じてさらに分類する
ことができる。ベクトルは単純または複素数データ型に
分けることかでき、もっと特殊化された転送タイプもい
くつかある（ＦＦＴ、 畳み込みなど）。これらは汎用
ルーチンが使用されない場合に効率が向上する。
ファイル間の転送の大部分は、１ベクトル・インと１ベ
クトル・アウト、２ベクトル・インとｌベタ１−ル・ア
ラＩ・、１ベクトル・インとスカシ・アウトといったよ
うに、転送の種類が狭い範囲に隔られている。これらの
転送タイプはブタ型（タイプ）に応じてさらに分類する
ことができる。ベクトルは単純または複素数データ型に
分けることかでき、もっと特殊化された転送タイプもい
くつかある（ＦＦＴ、 畳み込みなど）。これらは汎用
ルーチンが使用されない場合に効率が向上する。
ここで注目すべき重要な点は、異なる演算で同じルーチ
ンが使用できることである。つまり、ベクトル加算は、
例えばベクトル乗算と同じ転送ルーチンを使用する。
ンが使用できることである。つまり、ベクトル加算は、
例えばベクトル乗算と同じ転送ルーチンを使用する。
マイクロコード計算ルーチン（ＦＰ）
各計算タイプごとに、（例えば）８つの加算、減算また
は必要な演算を行なうルーチンが用意されている。この
種のルーチンによって制御されるデータ転送は、高速レ
ジスタ・ファイル４３０、乗算機構４５０、加算機構４
４０、およびスクラッチバット１６１０を含む密結合デ
ータ通路内で行なわれるものだけである。（このデータ
通路には、いくつかの局所バスもあり、その中には第１
オペランド局所バス４３１、第２オペランド局所バス４
３２、結実用局所バス４３１、ループバック接続４３４
が含まれる。）この場合も、必要となるルーチンの多く
はいくつかの標準データ形式別に分類される。この分類
の１例として、ダイアシック・ベクトル演算（２・＼り
１ヘル・インと１ベクトル・アウト、例：ベクトル加算
またはベクトル乗算）がある。従って、標準テンプレー
トをあるカテゴリ内の各計算タイプごとにセットアツプ
することが可能である。これにより、ＦＰマイクロコー
１〜を高速に生成して、基本ベクトル演算の多くを取り
入れることができる。
は必要な演算を行なうルーチンが用意されている。この
種のルーチンによって制御されるデータ転送は、高速レ
ジスタ・ファイル４３０、乗算機構４５０、加算機構４
４０、およびスクラッチバット１６１０を含む密結合デ
ータ通路内で行なわれるものだけである。（このデータ
通路には、いくつかの局所バスもあり、その中には第１
オペランド局所バス４３１、第２オペランド局所バス４
３２、結実用局所バス４３１、ループバック接続４３４
が含まれる。）この場合も、必要となるルーチンの多く
はいくつかの標準データ形式別に分類される。この分類
の１例として、ダイアシック・ベクトル演算（２・＼り
１ヘル・インと１ベクトル・アウト、例：ベクトル加算
またはベクトル乗算）がある。従って、標準テンプレー
トをあるカテゴリ内の各計算タイプごとにセットアツプ
することが可能である。これにより、ＦＰマイクロコー
１〜を高速に生成して、基本ベクトル演算の多くを取り
入れることができる。
上述したように、レジスタ格納演算指定子はマイクロコ
ード演算コマンドを補強するために使用できる。これに
より、ある計算タイプのカテゴリ内の個々のルーチンす
へてを、１つのルーチンとして書くことができる。その
場合は、制御プロセッサ・モジュール１１０は計算タイ
プを指定するために演算レジスタをロートしなりればな
らない。
ード演算コマンドを補強するために使用できる。これに
より、ある計算タイプのカテゴリ内の個々のルーチンす
へてを、１つのルーチンとして書くことができる。その
場合は、制御プロセッサ・モジュール１１０は計算タイ
プを指定するために演算レジスタをロートしなりればな
らない。
短縮マイクロコート
上述したシステムは短縮マイクロコードを使用する機能
を備えているので、レジスタに格納されている演算指定
子をマイクロコード命令の残り部分と結合することがで
きる。これは実際には、本好適実施例では、上述したよ
うにＦＰモジュール１３０で使用されている。
を備えているので、レジスタに格納されている演算指定
子をマイクロコード命令の残り部分と結合することがで
きる。これは実際には、本好適実施例では、上述したよ
うにＦＰモジュール１３０で使用されている。
この種の短縮マイクロコードは多重プロセッサ・システ
ムの数値処理部分で使用すると、特に利点が得られる。
ムの数値処理部分で使用すると、特に利点が得られる。
その場合には、演算指定子短縮マイクロコードを使用す
ると、演算をオーバレイさせる必要がなくなる。
ると、演算をオーバレイさせる必要がなくなる。
従って、例えば、２つの配列を３個目の配列上にマツピ
ングする演算の場合（例：Ｃ１−＾ｉ ＋ Ｂｉ）には
、命令レジスタに演算指定子（例：”ＡＤＤ”）をロー
ドしてから、この種の演算列を開始させることができる
。この演算列は、演算を直接に指定しなかフたコードで
記述されることになる。
ングする演算の場合（例：Ｃ１−＾ｉ ＋ Ｂｉ）には
、命令レジスタに演算指定子（例：”ＡＤＤ”）をロー
ドしてから、この種の演算列を開始させることができる
。この演算列は、演算を直接に指定しなかフたコードで
記述されることになる。
従って、この機能を実時間拡張マイクロコードて使用す
ると、多重プロセッサ・システムにおりる２つのマイク
ロコー１〜・プロセッサ間のインタフェースにさらに高
度の柔軟性をもたせることかできる。
ると、多重プロセッサ・システムにおりる２つのマイク
ロコー１〜・プロセッサ間のインタフェースにさらに高
度の柔軟性をもたせることかできる。
また、命令を数値処理部分にロートするとき要求される
バンド幅を単純化することも可能になる。従って、アル
ゴリズム切替えやタスクの再分割がもっと効率よくなる
。
バンド幅を単純化することも可能になる。従って、アル
ゴリズム切替えやタスクの再分割がもっと効率よくなる
。
兄上天プ王イｌ
第３八図および第３Ｂ図を参照して上述したように、本
発明はマイクロコード・システムのマルチウェイ分岐に
全く新しい機能をもたせている。第３０図は、本好適実
施例においてアドレス境界の制約のないマルチウェイ分
岐を可能にするマイクロコード操作を示した概略図であ
る。
発明はマイクロコード・システムのマルチウェイ分岐に
全く新しい機能をもたせている。第３０図は、本好適実
施例においてアドレス境界の制約のないマルチウェイ分
岐を可能にするマイクロコード操作を示した概略図であ
る。
上述したように、本発明はマルチウェイ分岐をアドレス
境界の制約なしで行なうマイクロコード・コンピュータ
・システムの、アーキテクチャを提供するものである。
境界の制約なしで行なうマイクロコード・コンピュータ
・システムの、アーキテクチャを提供するものである。
さらに、代替宛先間の増分を可変にしている。相対アド
レス指定機能をもつシ一ケンサが使用されている。
レス指定機能をもつシ一ケンサが使用されている。
本好適実施例では、プログラム・カウンタがジャンプ宛
先の入力として使用されている。これはマルチウェイ分
岐を取り入れて、ベース宛先アドレスが異なるソースか
ら求められる多くの公知システムとは異なるものである
。
先の入力として使用されている。これはマルチウェイ分
岐を取り入れて、ベース宛先アドレスが異なるソースか
ら求められる多くの公知システムとは異なるものである
。
離散フーリエ 換実装ｆ１ｍｐｌｅ＋ｎａｎｔａｔｉｏ
ｎ）第３１図は、新規な方法で実現した離散フーリエ変
換の主要機能のいくつかを示す概略図である。
ｎ）第３１図は、新規な方法で実現した離散フーリエ変
換の主要機能のいくつかを示す概略図である。
この例では、実現しようとする変換は高速フーリエ変換
（ＦＦＴ）である。
（ＦＦＴ）である。
図示の例は１６点基数２複素数ＦＦＴである。勿論実世
界のＦＦＴはより多くのデータ点を使用して実現されて
いるが、この例では、いくつかの重要な点を示している
。ｎ点ＦＦＴには、ｌｏｇ ２ｎステージが必要である
ので、１０２４点ＦＦＴには１０ステージが必要になる
。各ステージでは、ｎ／２バタフライ計算を行なう必要
がある。
界のＦＦＴはより多くのデータ点を使用して実現されて
いるが、この例では、いくつかの重要な点を示している
。ｎ点ＦＦＴには、ｌｏｇ ２ｎステージが必要である
ので、１０２４点ＦＦＴには１０ステージが必要になる
。各ステージでは、ｎ／２バタフライ計算を行なう必要
がある。
バタフライ計算は次式で与えられる。
ｒＯ−Ｃ４＋ ［（ｆ６＊ｒ８）］ ＋ （Ｃ７◆ｒ９
）］ｒｌ＝ｒ５＋［（ｆ７＊ｒ８）］−（ｒ６申ｒ９）
］ｒ２ − Ｃ４−［（ｆｌｕｒ８）］ ＋ （
Ｃ７＊ｒ９）］ｒ３ − Ｃ５−［（ｆ７＊ｒ８）］
−（ｒ６＊ｒ９）］ただし、 ｒＯとｒｌは結果Ｃの実数部と虚数部である。
）］ｒｌ＝ｒ５＋［（ｆ７＊ｒ８）］−（ｒ６申ｒ９）
］ｒ２ − Ｃ４−［（ｆｌｕｒ８）］ ＋ （
Ｃ７＊ｒ９）］ｒ３ − Ｃ５−［（ｆ７＊ｒ８）］
−（ｒ６＊ｒ９）］ただし、 ｒＯとｒｌは結果Ｃの実数部と虚数部である。
ｒｌと「３は結果りの実数部と虚数部である。
Ｃ４とＣ５は入力Ａの実数部と虚数部である。
Ｃ６とＣ７は入力Ｂの実数部と虚数部である。
「８と「９は係数にの実数部と虚数部である。
（角かっこ［コ内の式は形式的にけ同しであり、大かっ
こ〔）内の式も形式的には同じであることに注意された
い。） 第３１図は４ステージＦＦＴ演算を図式化して示してお
り、各々の円は１つのバタフライ計算を表している。各
日の左側と結ばれている線はバタフライ計算に対する複
素数入力サンプル（ＡとＢ）がどこから得たものかを示
し、右側と結ばれている線は複素数の結果（ＣとＤ）が
どこに書き出されるかを示している。円内の数は複素数
フェーズ係数”ｋ”である。
こ〔）内の式も形式的には同じであることに注意された
い。） 第３１図は４ステージＦＦＴ演算を図式化して示してお
り、各々の円は１つのバタフライ計算を表している。各
日の左側と結ばれている線はバタフライ計算に対する複
素数入力サンプル（ＡとＢ）がどこから得たものかを示
し、右側と結ばれている線は複素数の結果（ＣとＤ）が
どこに書き出されるかを示している。円内の数は複素数
フェーズ係数”ｋ”である。
木刀法の好適実施例では、ＦＦＴアルゴリズムは第１図
に示すようなアーキテクチャにおいて、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０間で分割することによフて実現されている。第
３１図に示すように、アドレス計算は、特に非常に多数
のデータ点が必要になる場合は、意味がない。制御プロ
セッサ・モジュール＋１０はアドレス計算を実行して、
バタフライ計算のための正しいデータ・サンプルとフェ
ーズ係数の流れを作り出す。バタフライ計算は実際には
浮動小数点プロセッサ・モジュール１３０によって実行
される。
に示すようなアーキテクチャにおいて、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０間で分割することによフて実現されている。第
３１図に示すように、アドレス計算は、特に非常に多数
のデータ点が必要になる場合は、意味がない。制御プロ
セッサ・モジュール＋１０はアドレス計算を実行して、
バタフライ計算のための正しいデータ・サンプルとフェ
ーズ係数の流れを作り出す。バタフライ計算は実際には
浮動小数点プロセッサ・モジュール１３０によって実行
される。
各ステージでデータ点のいくつかに付いている陰影バー
は、この実施例で得られる新規なデータ処理を示してい
る。各ステージで示されている陰影バーは１つの中間デ
ータ転送のセットを示している。従って、例えば、プロ
セスの開始時には、入力データの８複素数語（０語）が
ロード・インされている。このデータ量だけでも、４つ
のバタフライ計算を実行するのに十分な入力となる。
は、この実施例で得られる新規なデータ処理を示してい
る。各ステージで示されている陰影バーは１つの中間デ
ータ転送のセットを示している。従って、例えば、プロ
セスの開始時には、入力データの８複素数語（０語）が
ロード・インされている。このデータ量だけでも、４つ
のバタフライ計算を実行するのに十分な入力となる。
（係数も与える必要がある。）陰影バーは最初の組の４
つのバタフライに対して、Ｃ語ｘＯ１Ｘ１．Ｘ２、×３
、Ｘ４、Ｘ８、Ｘ９、Ｘｌ０２Ｘｌｌがロード・インさ
れルコとを示している。４つのバタフライ計算が実行さ
れ、８個の０語からなる結果が転送される。さらに、正
しい組のフェーズ係数をロードするには、追加の転送が
いくつか必要である。（最初のステジでは１つだけのフ
ェーズ係数が使用されているが、異なるフェーズ係数の
個数は各ステージごとに２倍になることに注意されたい
。従って、各組の４バタフライには少な（ともバス１４
４の４サイクルが必要になる。２サイクルは８個の０語
の入力を持ち込むためのものであり、２サイクルは０語
の結果を再穆動するためのものである。（さらに、係数
を転送するために５番目の主サイクルが必要になる。、
） ８個の０語は５１２ビツト、つまり、１６個のＦ語に相
当するので、これは意味のあるデータ・ブロックとなる
。しかし、この方法は木好適実施例で提供される高バン
ド幅を利用できるという利点がある。
つのバタフライに対して、Ｃ語ｘＯ１Ｘ１．Ｘ２、×３
、Ｘ４、Ｘ８、Ｘ９、Ｘｌ０２Ｘｌｌがロード・インさ
れルコとを示している。４つのバタフライ計算が実行さ
れ、８個の０語からなる結果が転送される。さらに、正
しい組のフェーズ係数をロードするには、追加の転送が
いくつか必要である。（最初のステジでは１つだけのフ
ェーズ係数が使用されているが、異なるフェーズ係数の
個数は各ステージごとに２倍になることに注意されたい
。従って、各組の４バタフライには少な（ともバス１４
４の４サイクルが必要になる。２サイクルは８個の０語
の入力を持ち込むためのものであり、２サイクルは０語
の結果を再穆動するためのものである。（さらに、係数
を転送するために５番目の主サイクルが必要になる。、
） ８個の０語は５１２ビツト、つまり、１６個のＦ語に相
当するので、これは意味のあるデータ・ブロックとなる
。しかし、この方法は木好適実施例で提供される高バン
ド幅を利用できるという利点がある。
さらに、データをこのサイズのブロック単位で転送する
と、同期点で使用されるＣＰ／ＦＰハンドシェイキング
・ロジックにとって好都合であることが実証されている
。
と、同期点で使用されるＣＰ／ＦＰハンドシェイキング
・ロジックにとって好都合であることが実証されている
。
従って、ＦＦＴは次の２つの部分に分割されている。
制御プロセッサ・モジュール１１０は複素数データのア
ドレスとテーブル・シーケンス内のフェーズ係数位置を
、ステージとバタフライ数を関数として計算するソフト
ウェアを実行させる。アドレスが計算されると、制御プ
ロセッサ・モジュールで稼動中のプロセスは浮動小数点
プロセッサ・モジュール１３０に送り込まれるデータの
転送も制御する。浮動小数点プロセッサ・モジュール１
３０がバタフライ計算を完了すると（そして同期点にあ
ることを示すようにフラグをセットすると）、制御プロ
セッサ・モジュール１１０は結果を読み取って、それを
保管する。制御プロセッサ・モジュール１１０はバタフ
ライ計算が行なわれていることを知らない。同期点で浮
動小数点プロセッサ・モジュール１３０とデータをやり
とりするたりである。
ドレスとテーブル・シーケンス内のフェーズ係数位置を
、ステージとバタフライ数を関数として計算するソフト
ウェアを実行させる。アドレスが計算されると、制御プ
ロセッサ・モジュールで稼動中のプロセスは浮動小数点
プロセッサ・モジュール１３０に送り込まれるデータの
転送も制御する。浮動小数点プロセッサ・モジュール１
３０がバタフライ計算を完了すると（そして同期点にあ
ることを示すようにフラグをセットすると）、制御プロ
セッサ・モジュール１１０は結果を読み取って、それを
保管する。制御プロセッサ・モジュール１１０はバタフ
ライ計算が行なわれていることを知らない。同期点で浮
動小数点プロセッサ・モジュール１３０とデータをやり
とりするたりである。
ＦＰモジュール１３０は、式が上で定義したようにコー
ディングされている。ＱＬ純なリニア命令列によってバ
タフライを計算するソフトウェアを実行する。このルー
チンは正しい入力データと係数を得るために必要な複雑
なアドレス計算を知らなくてもよい。従って、このルー
チンはＣＰモジュール１１０で稼動するソフトウェアか
ら完全に切り離して書くことができる。
ディングされている。ＱＬ純なリニア命令列によってバ
タフライを計算するソフトウェアを実行する。このルー
チンは正しい入力データと係数を得るために必要な複雑
なアドレス計算を知らなくてもよい。従って、このルー
チンはＣＰモジュール１１０で稼動するソフトウェアか
ら完全に切り離して書くことができる。
この分割が利点としてもつ特徴は、各ステージのＦＴ’
プロシージャが最後の２つのステージまでそっくり同じ
にできることである。（最後の２ステージで実行される
バタフライ計算はより密に結合した０語入力を使用する
ので、ある種の中間結果を、レジスタ４３０に保持され
ているデータとしてＦＰ内で前送りできる。） この例は、プロセッサ間を独立にできることも示してい
る。ＦＰモジュール１３０によって実行されるプロシー
ジャは非常に単純に定義されているので、浮動小数点プ
ロセッサ・モジュール１３０が異なる言１算機構チップ
・セット上に再設計された場合は、この単純なバタフラ
イ・ルーチンだけを変更すればよいことになる。このこ
とは再アセンブルする場合も同じである。
プロシージャが最後の２つのステージまでそっくり同じ
にできることである。（最後の２ステージで実行される
バタフライ計算はより密に結合した０語入力を使用する
ので、ある種の中間結果を、レジスタ４３０に保持され
ているデータとしてＦＰ内で前送りできる。） この例は、プロセッサ間を独立にできることも示してい
る。ＦＰモジュール１３０によって実行されるプロシー
ジャは非常に単純に定義されているので、浮動小数点プ
ロセッサ・モジュール１３０が異なる言１算機構チップ
・セット上に再設計された場合は、この単純なバタフラ
イ・ルーチンだけを変更すればよいことになる。このこ
とは再アセンブルする場合も同じである。
ＣＰとＦＰのソフトウェアの実行は並列に行なわれ、ア
ルゴリズムが実行される速度が最も遅い部分で決まるよ
うにパイプライン化されている。
ルゴリズムが実行される速度が最も遅い部分で決まるよ
うにパイプライン化されている。
ＦＰ命令列はこのバタフライ計算を実行するに当たり、
ＦＦＴにおける最後の２つのバタフライを除くすべてに
ついて同じままである。従って、例えば、１０２４点の
複素数ＦＦＴでは、ＦＰモジュールは最初の８ステージ
の計算を行なうために、同じ命令列５１２を実行するこ
とになる。そめあと、ＦＦＴが最後の２ステージに対し
て異なる命令列の実行を開始する。
ＦＦＴにおける最後の２つのバタフライを除くすべてに
ついて同じままである。従って、例えば、１０２４点の
複素数ＦＦＴでは、ＦＰモジュールは最初の８ステージ
の計算を行なうために、同じ命令列５１２を実行するこ
とになる。そめあと、ＦＦＴが最後の２ステージに対し
て異なる命令列の実行を開始する。
重ＦＰモジュール付きＦＦＴ
もう１つの特に魅力のある構成は、４個のＦＰ千ジュー
ル１３０を備えた第１０図に示すようなシステムである
。
ル１３０を備えた第１０図に示すようなシステムである
。
性能に影響を与える主要要因は、バタフライ語算時間と
「バタフライ・カルキュレータ」 （例えは、ＦＰモジ
ュール１３０）に対するデータ転送バント幅の２つがあ
る。得られる性能はこれらのパラメータのどちらが満足
されなかったかによって決まる。以下の泪算例はＩＫ複
素数ＦＦＴ、基数２に関するものである。
「バタフライ・カルキュレータ」 （例えは、ＦＰモジ
ュール１３０）に対するデータ転送バント幅の２つがあ
る。得られる性能はこれらのパラメータのどちらが満足
されなかったかによって決まる。以下の泪算例はＩＫ複
素数ＦＦＴ、基数２に関するものである。
バタフライ計算スルーブツト
基数２のＦＦＴバタフライ」算式は、部分結果が再使用
可能であるとき１０回の演算（４回の乗算と６回の加算
／減算）からなっている。第１図（または第１０図）に
示すようなシステムでは、この計算は、式が＾ＬＵと乗
算機構を並列に使用することに役立たないので、ｌＯサ
イクルを要する。４２ｎｓサイクル時間を使用すると、
バタフライ計算には４２０ｎｓが必要になる。実際のサ
イクル時間は６回のＡＬＵ演算では５２ｎｓ、４回の乗
算では４２ｎｓ （総計３３０ｎｓ ）を必要とするが
、同期化、パイプライン始動、などのオーバヘットを含
めると、４００ｎｓになる。従って、「Ｐモジュールは
４００ｎｓでバタフライを引算することができる。
可能であるとき１０回の演算（４回の乗算と６回の加算
／減算）からなっている。第１図（または第１０図）に
示すようなシステムでは、この計算は、式が＾ＬＵと乗
算機構を並列に使用することに役立たないので、ｌＯサ
イクルを要する。４２ｎｓサイクル時間を使用すると、
バタフライ計算には４２０ｎｓが必要になる。実際のサ
イクル時間は６回のＡＬＵ演算では５２ｎｓ、４回の乗
算では４２ｎｓ （総計３３０ｎｓ ）を必要とするが
、同期化、パイプライン始動、などのオーバヘットを含
めると、４００ｎｓになる。従って、「Ｐモジュールは
４００ｎｓでバタフライを引算することができる。
転送バント幅
各基数２のバタフライ計算には、２個の複素数サンプル
と複素数係数（または反復係数）が必要である。この計
算からは、２個の複素数結果が得られる。総計では、５
個の複素数または１０個の浮動小数煮詰をバタフライご
とにデータ・キャッシュ・メモリ１４０とＦＰＵの間で
転送する必要がある。キャッシュ・メモリのバンド幅は
毎秒３２０ＭＢつまり、８０Ｍ浮動小数点語である。こ
のデータ速度は８個の連続する語が１つのメモリ・サイ
クル（１００ｎｓ ）で転送できるときだけ達成される
。しかし、ＦＦＴを実行させるときは、これは常に可能
である。メモリのバンド幅を最も効率よく使用する方法
は、メモリ・サイクル当たりに４バタフライのデータを
転送することである。従って、４回のバタフライ計算に
は５回のメモリ転送サイクルが必要になる。
と複素数係数（または反復係数）が必要である。この計
算からは、２個の複素数結果が得られる。総計では、５
個の複素数または１０個の浮動小数煮詰をバタフライご
とにデータ・キャッシュ・メモリ１４０とＦＰＵの間で
転送する必要がある。キャッシュ・メモリのバンド幅は
毎秒３２０ＭＢつまり、８０Ｍ浮動小数点語である。こ
のデータ速度は８個の連続する語が１つのメモリ・サイ
クル（１００ｎｓ ）で転送できるときだけ達成される
。しかし、ＦＦＴを実行させるときは、これは常に可能
である。メモリのバンド幅を最も効率よく使用する方法
は、メモリ・サイクル当たりに４バタフライのデータを
転送することである。従って、４回のバタフライ計算に
は５回のメモリ転送サイクルが必要になる。
１に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなっている。このＦＦＴに対してデータ転送速度で
許容される最小時間は、従って、（５１２０／４）４５
會１００ｎｓ−６４０マイクロ秒によって与えられる。
からなっている。このＦＦＴに対してデータ転送速度で
許容される最小時間は、従って、（５１２０／４）４５
會１００ｎｓ−６４０マイクロ秒によって与えられる。
しかし、このスルーブツト見積値は、最後の２ステージ
の効果を考慮に入れると、修正する必要がある。ステー
ジロー２で４個のバタフライ網算の組から得た結果の各
データ・セラ１−（８個の０語）は、中間結果をメモリ
に戻さなくても、ステージｎ−２の４バタフライとステ
ージｎ＋１の４バタフライを計算するのに十分である。
の効果を考慮に入れると、修正する必要がある。ステー
ジロー２で４個のバタフライ網算の組から得た結果の各
データ・セラ１−（８個の０語）は、中間結果をメモリ
に戻さなくても、ステージｎ−２の４バタフライとステ
ージｎ＋１の４バタフライを計算するのに十分である。
しかし、追加の組の係数が第２ステージで必要になる。
この正味の結果は６メモリ・サイクルだけで８バタフラ
イを計算することができる。（この手法はり。
イを計算することができる。（この手法はり。
ＲａｂｉｎｅｒとＢ、Ｇｏｌｄ共著「デジタル信号処理
の理論と応用」のｐ、５７７〜ｐ、５９９に詳しく説明
されている。） １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなるので、この２ステージＦＦＴアルゴリズムでデ
ータ転送速度によって規制される最小時間は次の通りで
ある。
の理論と応用」のｐ、５７７〜ｐ、５９９に詳しく説明
されている。） １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなるので、この２ステージＦＦＴアルゴリズムでデ
ータ転送速度によって規制される最小時間は次の通りで
ある。
（５１２０７８）Ｉｌｉ÷１ｏＯｎｓ・３８４マイクロ
秒この時間は見積転送時間である４００マイクロ秒以下
である。従って、使用可能なメモリのバンド幅は４つの
ＦＰモジュールを組として一緒に稼動させるのに適して
おり、４００マイクロ秒でＦＦＴが達成される。
秒この時間は見積転送時間である４００マイクロ秒以下
である。従って、使用可能なメモリのバンド幅は４つの
ＦＰモジュールを組として一緒に稼動させるのに適して
おり、４００マイクロ秒でＦＦＴが達成される。
必要とされるバンド幅を更に減少するために使用できる
手法は次のようにいくつかある。
手法は次のようにいくつかある。
（１）あるステージ内で使用される異なる係数の個数は
変化する。例えば、ステージ１はすべてのバタフライで
１つの係数値を使用し、ステージ２は２係数を使用し、
ステージ３は４係数を使用しく以下同じ）、ステージ１
０は５１２係数を使用する。
変化する。例えば、ステージ１はすべてのバタフライで
１つの係数値を使用し、ステージ２は２係数を使用し、
ステージ３は４係数を使用しく以下同じ）、ステージ１
０は５１２係数を使用する。
それより前のステージでは、ステージの開始時に（すべ
てのバタフライででなく）係数を初期設定するので、メ
モリ幅が大幅に節約される。
てのバタフライででなく）係数を初期設定するので、メ
モリ幅が大幅に節約される。
（２）４つのＦＦＴが並列に実行される場合は（その結
果、１つの高速化サブシステムにおける４つのＦＰモジ
ュール＋３０の各々は、１つ０ＦＦＴの１７４ではなく
個々のＦｌ・Ｔを副葬するために使用される）、係数を
４つのＦＰずへてに同報通信することができる。これに
より、転送の係数部分て使用されるメモリのバンド幅が
節約される。
果、１つの高速化サブシステムにおける４つのＦＰモジ
ュール＋３０の各々は、１つ０ＦＦＴの１７４ではなく
個々のＦｌ・Ｔを副葬するために使用される）、係数を
４つのＦＰずへてに同報通信することができる。これに
より、転送の係数部分て使用されるメモリのバンド幅が
節約される。
（３）２ステージ・バタフライ計算は３または４ステー
ジに拡張することが可能であるが、制約要因として、新
しいデータ、現在のデータ、および中間記憶域を保存す
るＦＰのレジスタ・ファイルのサイズがある。例えば、
４ステージ・アルゴリズムには１６個のサンプルと８個
の係数が必要であり、３２回のバタフライ計算後１６個
の結果が得られる。
ジに拡張することが可能であるが、制約要因として、新
しいデータ、現在のデータ、および中間記憶域を保存す
るＦＰのレジスタ・ファイルのサイズがある。例えば、
４ステージ・アルゴリズムには１６個のサンプルと８個
の係数が必要であり、３２回のバタフライ計算後１６個
の結果が得られる。
この結果、比率は３２バタフライ当たり１０メモリ・サ
イクルとなり、キャッシュ・メモリのバンド幅で１６０
マイクロ秒ごとにＦＦＴ計算をサポートできる。
イクルとなり、キャッシュ・メモリのバンド幅で１６０
マイクロ秒ごとにＦＦＴ計算をサポートできる。
これらの考え方はすべて、必要ならば基数４または基数
８のＦＦＴで採用可能である。実際には、広幅キャッシ
ュ・バス・アーキテクチャは基数がもっと大きいアルゴ
リズムで採用すると特に利点が得られる。
８のＦＦＴで採用可能である。実際には、広幅キャッシ
ュ・バス・アーキテクチャは基数がもっと大きいアルゴ
リズムで採用すると特に利点が得られる。
さらにγ１目すべきことは、バタフライ足代とステージ
の関係が異なるとしても、他の整数変換も同じ方法で複
数のバタフライ計算ステージに分割することができるこ
とである。従って、データ操作に関して上述した事柄は
他の離散整数変換にも応用が可能である。
の関係が異なるとしても、他の整数変換も同じ方法で複
数のバタフライ計算ステージに分割することができるこ
とである。従って、データ操作に関して上述した事柄は
他の離散整数変換にも応用が可能である。
ヒストグラム・アルゴリズム 装
第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示したもので
ある。
グラム・アルゴリズムを実行させる方法を示したもので
ある。
第１６図に示すように、数値プロセッサ・サブシステム
の計算部分におけるデータ通路は乗算機構４４０と加算
機構４５０だけでなく、データ通路のこの部分と密結合
しているスクラッチパッド・メモリ１６１０も含んでい
ることが好ましい。（このメモリはアドレス・ロジック
１６１１を備えている。）このスクラッチパッド・メモ
リ１６１１があると、モジュール１１０はアドレスを計
算して、データを局所的に取り出すことができる。この
メモリ１６１Ｏがない場合は、ＦＰモジュール１３０は
ＣＰモジュール１１Ｏにアドレスを与える必要かあり、
ｃＰそジュル１１０の方は参照機能を実行して、その結
果をトｅモジュール１３０に返してやる必要がある。こ
のためには、追加のハンドシエイキングが必要になるの
で、効率が非常に低下することになる。従って、この小
規模のデータ通路部分のアーキテクチャを、上述したよ
うに数値処理モジュールとのインタフェースで使用され
る大規模のデータ処理アーキテクチャと協働させると、
利点が得られる。
の計算部分におけるデータ通路は乗算機構４４０と加算
機構４５０だけでなく、データ通路のこの部分と密結合
しているスクラッチパッド・メモリ１６１０も含んでい
ることが好ましい。（このメモリはアドレス・ロジック
１６１１を備えている。）このスクラッチパッド・メモ
リ１６１１があると、モジュール１１０はアドレスを計
算して、データを局所的に取り出すことができる。この
メモリ１６１Ｏがない場合は、ＦＰモジュール１３０は
ＣＰモジュール１１Ｏにアドレスを与える必要かあり、
ｃＰそジュル１１０の方は参照機能を実行して、その結
果をトｅモジュール１３０に返してやる必要がある。こ
のためには、追加のハンドシエイキングが必要になるの
で、効率が非常に低下することになる。従って、この小
規模のデータ通路部分のアーキテクチャを、上述したよ
うに数値処理モジュールとのインタフェースで使用され
る大規模のデータ処理アーキテクチャと協働させると、
利点が得られる。
本好適実施例では、スクラッチパッド・メモリ１６１Ｏ
は３通りの使い方が可能である。超関数の計算などのア
ルゴリズムの場合にテーブル・メモリとして使用する方
法、局所スタックとして使用する方法、結果を収集する
ためにヒストグラム・アルゴリズムで使用する方法であ
る。
は３通りの使い方が可能である。超関数の計算などのア
ルゴリズムの場合にテーブル・メモリとして使用する方
法、局所スタックとして使用する方法、結果を収集する
ためにヒストグラム・アルゴリズムで使用する方法であ
る。
このスクラッチパッド・メモリをスタックとして使用で
きることは、サブシステムの計算部分の縁にあるデータ
・インタフェースをアーキテクチャ全体にとフて非常に
有利な方法で定義でき、そのインタフェースにあるレジ
スタ・ファイルにスタックとして使用できる機能をもた
せる必要がなくなるので、非花に有利である。
きることは、サブシステムの計算部分の縁にあるデータ
・インタフェースをアーキテクチャ全体にとフて非常に
有利な方法で定義でき、そのインタフェースにあるレジ
スタ・ファイルにスタックとして使用できる機能をもた
せる必要がなくなるので、非花に有利である。
共通高水準言語（ＦＯＲＴＲＡＮなど）で書いたルーチ
ンをマイクロコードにコンパイルすることは、マイクロ
コード・プログラムを生成する重要な手段である。ベク
トル演算を効率のよいマイクロコードにコンパイルする
ことは比較的容易である。
ンをマイクロコードにコンパイルすることは、マイクロ
コード・プログラムを生成する重要な手段である。ベク
トル演算を効率のよいマイクロコードにコンパイルする
ことは比較的容易である。
しかし、スカシ演算もかなりの部分が常にあるので、こ
れらをコンパイルすることは非常に厄介である。
れらをコンパイルすることは非常に厄介である。
スカシ・ルーチンをマイクロコードにコンパイルする作
業は、スタック・ベースのアーキテクチャが仮想計算機
として使用できる場合には特に行ないやすいことが明ら
かにされている。（従来のこれを行なうには、逆ボーラ
ンド・ロジックに変換する必要がある。） このスクラッチパッド・メモリを使用して結果を累積す
ることは、ヒストグラム・アルゴリズムにとっては好都
合である。ヒストグラム・アルゴリズムを実行させると
きは、ヒストグラム・データをテーブル・メモリに累積
することができる。
業は、スタック・ベースのアーキテクチャが仮想計算機
として使用できる場合には特に行ないやすいことが明ら
かにされている。（従来のこれを行なうには、逆ボーラ
ンド・ロジックに変換する必要がある。） このスクラッチパッド・メモリを使用して結果を累積す
ることは、ヒストグラム・アルゴリズムにとっては好都
合である。ヒストグラム・アルゴリズムを実行させると
きは、ヒストグラム・データをテーブル・メモリに累積
することができる。
これにより、データ・キャッシュ・バスへのアクセス・
ロートを追加することから避りられる。
ロートを追加することから避りられる。
密結合局所メ干りを使用してヒストグラム・データを収
集することは、画像処理アルゴリズムで特に利点がある
。多くの公知画像処理アルゴリズムはヒストグラム計算
を使用しているが、大量のデータを扱う必要があるので
、キャッシュのバンド幅に対する需要が非常に大きくな
る。本発明によれば、ヒストグラム・アルゴリズムを効
率よく使用することが可能になる。
集することは、画像処理アルゴリズムで特に利点がある
。多くの公知画像処理アルゴリズムはヒストグラム計算
を使用しているが、大量のデータを扱う必要があるので
、キャッシュのバンド幅に対する需要が非常に大きくな
る。本発明によれば、ヒストグラム・アルゴリズムを効
率よく使用することが可能になる。
第３２図は、多数の画像処理問題に応用できる比較的代
表的なヒストグラム・プロシージャの簡単な例を示した
ものである。同図から明らかなように、ヒストグラム・
テーブルはこのプロシージャの内側ループが繰り返えさ
れるたびにアクセスされる。従って、ヒストグラム・テ
ーブル用に密結合記憶域を用意すると、この種のプロシ
ージャで要求されるバンド幅を大幅に節約することがで
きる。
表的なヒストグラム・プロシージャの簡単な例を示した
ものである。同図から明らかなように、ヒストグラム・
テーブルはこのプロシージャの内側ループが繰り返えさ
れるたびにアクセスされる。従って、ヒストグラム・テ
ーブル用に密結合記憶域を用意すると、この種のプロシ
ージャで要求されるバンド幅を大幅に節約することがで
きる。
プレビュー・そ−ドのパイプライン 式アルゴリズム
本明細書に記載されている重要な開示事項は、プレビュ
ー・モードでソフトウェア制御の２ ｆｉ ／にッファ
を使用してパイプライン方式アルゴリズムを実行させて
、同期点を通過する平均スループットを維持する方法で
ある。
ー・モードでソフトウェア制御の２ ｆｉ ／にッファ
を使用してパイプライン方式アルゴリズムを実行させて
、同期点を通過する平均スループットを維持する方法で
ある。
第３３図は第２０図に示すようなソフトウェア制御２重
バッファを備えたハードウェアでパイプライン方式アル
ゴリズムを実行させる方法を示したものである。
バッファを備えたハードウェアでパイプライン方式アル
ゴリズムを実行させる方法を示したものである。
上述したように、ソフトウェア制御の２重バッファを使
用すると、高速計算機構と高度の制御間のクロック境界
を越えるときに非常に好都合である。しかし、注目すべ
きことは、ソフトウェア制御の２重バッファの利点を広
範囲にわたるパイプライン方式のアルゴリズムにも生か
すことができることである。
用すると、高速計算機構と高度の制御間のクロック境界
を越えるときに非常に好都合である。しかし、注目すべ
きことは、ソフトウェア制御の２重バッファの利点を広
範囲にわたるパイプライン方式のアルゴリズムにも生か
すことができることである。
２重バッファリング用の好ましいサブシステムはソフト
ウェアで分割された２重ポート・メモリを使用している
ので、メモリの上半分を一方のプロセッサに割り振り、
下半分を他方のプロセッサに割り振ることができる。（
この割振りは曳方咥プロセッサが切替え準備状態にある
ことを示すそれぞれのフラグをセットすると、切り替え
られる。） このメモリをアクセスすると、追加ビットはそのアクセ
スに「物理」、「論理」または「プレビュー」のタグを
付ける。物理アクセスは全メモリ内のリテラル・アクセ
スと解釈され、２重バッファリングは無視される。論理
アクセスは２重バッフアイリング切替え状態によって判
断される追加アドレス・ビットによって補充されている
。
ウェアで分割された２重ポート・メモリを使用している
ので、メモリの上半分を一方のプロセッサに割り振り、
下半分を他方のプロセッサに割り振ることができる。（
この割振りは曳方咥プロセッサが切替え準備状態にある
ことを示すそれぞれのフラグをセットすると、切り替え
られる。） このメモリをアクセスすると、追加ビットはそのアクセ
スに「物理」、「論理」または「プレビュー」のタグを
付ける。物理アクセスは全メモリ内のリテラル・アクセ
スと解釈され、２重バッファリングは無視される。論理
アクセスは２重バッフアイリング切替え状態によって判
断される追加アドレス・ビットによって補充されている
。
プレビュー・アクセスは読取りだけに使用され論理アク
セスでアクセスされる側とはｌ 、ｋｔ （７）メモリ
・バンクに移る。プレビュー・アクセスを使用すると、
パイプライン方式アルゴリズムにおける同期点でのデー
タ流れの非効率が避けられるので非常に有利である。
セスでアクセスされる側とはｌ 、ｋｔ （７）メモリ
・バンクに移る。プレビュー・アクセスを使用すると、
パイプライン方式アルゴリズムにおける同期点でのデー
タ流れの非効率が避けられるので非常に有利である。
例えば、標準２重バッファリング方式が第１図に示すよ
うなシステムで使用される場合は、スワップを行なうた
びに、それが空になる前にデータ・パイプラインを再び
一杯にする必要がある。この実施例では、サンプルのベ
クトル演算は浮動小数点プロセッサが各バッファ分のデ
ータに対して８回の計算を行なう必要がある。このこと
は、３サイクル分のオーバヘッドが使用されて、８語の
データごとにバイブラインを一杯にし、空にすることを
意味する。その結果、全体の平均処理時間に付加される
割合が高くなることは明らかである。
うなシステムで使用される場合は、スワップを行なうた
びに、それが空になる前にデータ・パイプラインを再び
一杯にする必要がある。この実施例では、サンプルのベ
クトル演算は浮動小数点プロセッサが各バッファ分のデ
ータに対して８回の計算を行なう必要がある。このこと
は、３サイクル分のオーバヘッドが使用されて、８語の
データごとにバイブラインを一杯にし、空にすることを
意味する。その結果、全体の平均処理時間に付加される
割合が高くなることは明らかである。
木明細書に記載されている新規事項の１つは、「ソフト
」２重バッファリングを使用してこの問題を解決したこ
とである。プレビュー・モードを使用すると、一方のポ
ートが他方の半分側にあるデータを調べてから、それを
交換することができる。このモードによると、制御プロ
セッサがその作業を終えて、続行前にバッファ交換を待
っているとき、浮動小数点プロセッサのバイブラインを
常に一杯にしておくことができる。
」２重バッファリングを使用してこの問題を解決したこ
とである。プレビュー・モードを使用すると、一方のポ
ートが他方の半分側にあるデータを調べてから、それを
交換することができる。このモードによると、制御プロ
セッサがその作業を終えて、続行前にバッファ交換を待
っているとき、浮動小数点プロセッサのバイブラインを
常に一杯にしておくことができる。
２重バッファリングは、多重プロセッサ・システムにお
いて数値プロセッサと大容量キャッシュ・メモリ間のイ
ンタフェースにあるレジスタ・ファイルで使用するのが
好ましい。レジスタ・ファイルを分割すると、キャッシ
ュ・メモリ＋４０でブタ衝突が起こるのを回避できる。
いて数値プロセッサと大容量キャッシュ・メモリ間のイ
ンタフェースにあるレジスタ・ファイルで使用するのが
好ましい。レジスタ・ファイルを分割すると、キャッシ
ュ・メモリ＋４０でブタ衝突が起こるのを回避できる。
この実施例では、５ポート付きレジスタ・ファイル４３
０が２重バッファのメモリとなるように使用されている
。しかし、他の実現方法の使用も可能である。
０が２重バッファのメモリとなるように使用されている
。しかし、他の実現方法の使用も可能である。
本発明によれば、ハードウェアで２重バッファリングを
行なう従来のシステムよりも柔軟性に富んだシステムが
速度を損なうことなく得られる。
行なう従来のシステムよりも柔軟性に富んだシステムが
速度を損なうことなく得られる。
特に、「プレビュー」モードを使用すると、この２重バ
ッファリングを取り入れたシステムを多数のパイプライ
ン環境で汎用インタフェース・アーキテクチャとしてイ
吏用することができる。
ッファリングを取り入れたシステムを多数のパイプライ
ン環境で汎用インタフェース・アーキテクチャとしてイ
吏用することができる。
性能制約要因
性能最大化の基本的制約要因となるものを挙げると、次
の６つがある。
の６つがある。
入出力バント幅（これは本好適実施例では４０ＭＢ／秒
になっている）。
になっている）。
データ・キャッシュ・メモリ・バンド幅（これは本好適
実施例では３２０ＭＢ／秒になりている）。
実施例では３２０ＭＢ／秒になりている）。
浮動小数点プロセッサ・モジュール１３０の保持レジス
タとレジスタ・ファイル間のデータ転送速度。これは現
在はデータ・キャッシュ・メモリ・バント幅以下になっ
ている。
タとレジスタ・ファイル間のデータ転送速度。これは現
在はデータ・キャッシュ・メモリ・バント幅以下になっ
ている。
アドレス計算速度（これは本好適実施例では、毎秒１０
０万回が代表例であるが、実行されるアルゴリズムに非
常に左右されやすい）。
０万回が代表例であるが、実行されるアルゴリズムに非
常に左右されやすい）。
持続浮動ノ」１数点計算速度。本好適実施例では、単精
度「加算」の場合、これは２８ｎｓサイクル時間以下で
ある（より高速の構成要素が利用可能になれば、向上の
余地がある）。単精度乗算の場合は４２ｎｓサイクル時
間以下である。
度「加算」の場合、これは２８ｎｓサイクル時間以下で
ある（より高速の構成要素が利用可能になれば、向上の
余地がある）。単精度乗算の場合は４２ｎｓサイクル時
間以下である。
並列に使用される数値処理モジュールの数。
性能の評価
特定のアルゴリズムでその性能を決める要因は以下に挙
げる条件のどれが該当するかによって非？Ｋに左右され
る。
げる条件のどれが該当するかによって非？Ｋに左右され
る。
ソース・データと結果がどこに保管されるか・性能はデ
ータがデータ・キャッシュ・メモリに保管されるとき最
大化される。データがオフボードに保管される場合は、
データ人出力転送が制約要因となる可能性が大ぎい。達
成可能な入出力速度は通常、関与する周辺装置とサポー
トされる転送の種類（単一かブロックか）によって決ま
る。入出力速度が毎秒４０ＭＢであると、計算速度は３
個の数がすべての計算に関係するような４算では、３．
３ＭＦＬＯＰＳまでである。
ータがデータ・キャッシュ・メモリに保管されるとき最
大化される。データがオフボードに保管される場合は、
データ人出力転送が制約要因となる可能性が大ぎい。達
成可能な入出力速度は通常、関与する周辺装置とサポー
トされる転送の種類（単一かブロックか）によって決ま
る。入出力速度が毎秒４０ＭＢであると、計算速度は３
個の数がすべての計算に関係するような４算では、３．
３ＭＦＬＯＰＳまでである。
データと算術演算との比率：浮動小数点計算速度または
データ転送速度がボトルネックとなるかどうかは、これ
によって決まる。計算量の割にデータが少ないアルゴリ
ズム（例： ＦＦＴ ）は浮動小数点プロセッサ・モジ
ュール１３０の速度が制約要因となる。データ転送に制
限されるアルゴリズムの例としては、１回の算術演算に
３個のデータ値を必要とするベクトル加算がある。
データ転送速度がボトルネックとなるかどうかは、これ
によって決まる。計算量の割にデータが少ないアルゴリ
ズム（例： ＦＦＴ ）は浮動小数点プロセッサ・モジ
ュール１３０の速度が制約要因となる。データ転送に制
限されるアルゴリズムの例としては、１回の算術演算に
３個のデータ値を必要とするベクトル加算がある。
データ・キャッシュ・メモリ内のデータのレイアウト・
データ・キャッシュ・メモリと浮動小数点プロセッサ・
モジュール１３０間の最大転送速度が得られるのは、８
個の連続するＦ語（つまり、各々が３２ビツトからなる
浮動小数煮詰）が−緒に転送されるときだけである。あ
るアルゴリズムでのデータがこのブロック転送機能を利
用できない場合は、正味データ転送速度は低下すること
になる。これを表にまとめると、次の通りである。
データ・キャッシュ・メモリと浮動小数点プロセッサ・
モジュール１３０間の最大転送速度が得られるのは、８
個の連続するＦ語（つまり、各々が３２ビツトからなる
浮動小数煮詰）が−緒に転送されるときだけである。あ
るアルゴリズムでのデータがこのブロック転送機能を利
用できない場合は、正味データ転送速度は低下すること
になる。これを表にまとめると、次の通りである。
Ｆ語の個数 １還盈１
８ ８０ ＭＦＦ語秒
大部分のアルゴリズムはより高速の転送速度を利用する
ことができる（実際には、ＦＦＴでさえも上述したよう
に高速の転送速度を利用できる）。
ことができる（実際には、ＦＦＴでさえも上述したよう
に高速の転送速度を利用できる）。
操作の並行：これにより、オフボード人出力転送を浮動
小数点計算と並行に行なうことができる。アルゴリズム
（またはアルゴリズムの列）がこの機能を使用できる場
合は、入出力転送速度が相対的に遅くても、全体の引算
速度は影響を受りることはない。
小数点計算と並行に行なうことができる。アルゴリズム
（またはアルゴリズムの列）がこの機能を使用できる場
合は、入出力転送速度が相対的に遅くても、全体の引算
速度は影響を受りることはない。
複数のＦＰ、アルゴリズムが割算バウンド（束縛）であ
り、メモリや人出力のバンド幅に制限されないときは、
ＦＰを複数にすると、メモリ・ハンド幅を越えない限り
、１つの浮動小数点プロセッサ・モジュール１３０の性
能は倍になる。例えば、ＦＰが４つのときは、ムク１〜
ル加算性能は向上しないが、ＦＦＴは４倍の速度で計算
される。
り、メモリや人出力のバンド幅に制限されないときは、
ＦＰを複数にすると、メモリ・ハンド幅を越えない限り
、１つの浮動小数点プロセッサ・モジュール１３０の性
能は倍になる。例えば、ＦＰが４つのときは、ムク１〜
ル加算性能は向上しないが、ＦＦＴは４倍の速度で計算
される。
以上説明したことから理解されるように、本明細書中に
開示した新規事項は広範囲にわたって応用することがで
きると共に、広範囲にわたって改良または変形が可能で
ある。従って、特許請求の範囲に記載された内容は上述
した各種実施例に制約されるものではなく、またこれら
の実施例に関する記載に制約されるものでもなく、特許
請求の範囲に明確化された請求事項のみに制約されるも
のである。
開示した新規事項は広範囲にわたって応用することがで
きると共に、広範囲にわたって改良または変形が可能で
ある。従って、特許請求の範囲に記載された内容は上述
した各種実施例に制約されるものではなく、またこれら
の実施例に関する記載に制約されるものでもなく、特許
請求の範囲に明確化された請求事項のみに制約されるも
のである。
第１図は新規の３プロセツサ・アーキテクチャをもつ数
値高速化サブシステムの概要を示すブロック図である。 第２八図は本発明の好適実施例における制御プロセッサ
・モジュール１１０のいくつかの主要ｍ分の構成を示す
ブロック図であり、第２Ｂ図は木発明の好適実施例にお
ける制御プロセッサ・モジュール１１０で使用されてい
るマイクロ命令形式のフィルド割振りを示す概略図であ
る。 第３Ａ図は本発明の好適実施例におけるデータ転送プロ
セッサ・モジュールのいくつかの主要部分の構成を示す
ブロック図であり、第３Ｂ図はデータ転送プロセッサ・
モジュールにおいて定数アドレスを選択的に駆動してシ
ーケンサ・バス３１Ｓ上に送出するために使用されるロ
ジックの詳細を示すブロック図であり、第３Ｃ図は本発
明の好適実施例におけるデータ転送プロセッサ・モジュ
ール１２０で使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。 第佃、 ４Ｂ、 ＩＩｃおよび４Ｄ図は木発明の好適実
施例において浮動小数点プロセッサとして使用される数
値処理モジュール１３０のいくつかの主要部分の構成を
示す図であり、第４Ａ図は制御プロセッサ・モジュール
１１０とのインタフェースのいくつかの主要部分を示す
ブロック図、第４Ｂ図は木発明の好適実施例におりる浮
動小数点プロセッサ内のデータ通路のいくつかの主要部
分を示すブロック図、第４Ｃ図は木発明の好適実施例に
おける浮動小数点プロセッサ内の制御ロジックのいくつ
かの主要部分を示すブロック図、第４Ｄ図は本発明の好
適実施例における数値プロセッサ・モジュール１３０に
使用されているマイクロ命令形式のフィールド割振りを
示す概略図である。 第５図は本発明の好適実施例におけるデータ・キャッシ
ュ・メモリのいくつかの主要部分の構成を示すブロック
図である。 第６図は本発明の好適実施例におけるホスト・インタフ
ェース・ロジックの構成を示すブロック図である。 第７図は本発明の好適実施例におりるデータ・バイブ・
インタフェース・ロジックの構成を示すブロック図であ
る。 第８図は本発明の好適実施例におけるＧＩＰインタフェ
ース・ロジックの構成を示すブロック図である。 第９八図はアブイケーション向き数値処理モジュール（
「アルゴリズム高速化機構」）１３０゛を含む数値高速
化サブシステムの概要図であり、第９Ｂ図はアルゴリズ
ム高速化機構１３０°のアーキテクチャが汎用浮動ノコ
１数点モジュール１３０のそれとどのような違いがある
かを示す概略図である。 第１０図は複数の数値プロセッシング・サブ・サブシス
テムを含むサブシステムを示すブロック図である。 第１１図は本発明の好適実施例における制御プロセッサ
・モジュール（とデータ転送プロセッサ）の一部である
整数プロセッサ機構（ユニット）のいくつかの主要部分
の構成を示すブロック図であ第１２図は本発明の好適実
施例におりる制御プロセッサの一部であるアドレス生成
機構のいくつかの主要部分を示すブロック図である。 第１３図は本発明の好適実施例におりる制御プロセッサ
（とデータ転送プロセッサ）の一部であるシーケンサの
いくつかの主要部分の構成を示すブロック図である。 第１４Ａ図は１６ビツト・アドレス生成機構（または他
の低解像度サブプロセッサ）が３２ビツト・システムで
使用されるようにするために、本発明の好適実施例で使
用されているハードウェアをボす概略図であり、第１４
８図は低解像度データ・ソースを高速システムで使用す
るために、本発明の好適実施例で使用されているハード
ウェアの各種動作モードで使用される入力を示す表口で
ある。 第１５図は本発明の好適実施例における制御プロセッサ
・モジュールとデータ転送プロセッサ・モジュール間の
インタフェースを示す概略図であ第１６図は本発明の好
適実施例における浮動小数点プロセッサ内の数値演算用
の一部データ通路のいくつかの主要部分の構成を示すブ
ロック図である。 第１７図は非レジスタ格納マイクロコード・ビットのセ
ットアツプ時間を短縮するために、本発明の好適実施例
において浮動小数点プロセッサ内で使用されるロジック
を示すブロック図である。 第１８図は慣例の二重バッファのハードウェア構成およ
び制御の形態を示すブロック図である。 第１９図は外部で制御されるビットの１つで２重ポート
・レジスタ・ファイルが使用される別の公知２重バッフ
ァリング手法を示すブロック図である。 第２０図は本発明の好適実施例の新規２重バッファリン
グがどのように構成され、どのようにソフトウェアで制
御されて、複数の任意選択アクセス・モードが得られる
かを示す概略図である。 第２１図は２５６ビツト幅のキャッシュ・バスとのイン
タフェースとなる保持レジスタと６４ビツト幅であるレ
ジスタ・ファイル間をクロ・ンク境界にまたがって行な
われるデータ転送のために、本発明の好適実施例で使用
されるロシ・ンクを示す概略図である。 第２２図はｃｐモジュール＋１０ とＦＰモモニ、−ル
１３０間をインタフェースで結ぶために、本発明の好適
実施例で使用されるハントシエイキング・ロシ・ンクの
状態図である。 第２３図は第９図または第１０図に示すようなシステム
において複数のＦＰまたは複数のアルゴリズム高速化機
構（またはその両方）から１つを選択するために、本発
明の好適実施例で使用される制御定義を示す概略図であ
る。 第２４．２５および２６図はキャッシュ・メモリとのデ
ータ・インタフェースのアーキテクチャを示すブロック
図である。 第２７図は複数の装置の書込み可能制御記憶機構とのイ
ンタフェースとなる直列ループにおいてマイクロコート
の転送とローディングの制御を効率化するために、本発
明の好適実施例で使用されるバー１−ウェア構成を示す
概略図である。 第２８図は複数のプロセッサのいずれかに、あるいはあ
る特定のプロセッサ群にマイクロコーＦ ’ｃロードす
ることを可能にするために、本発明の好適実施例で使用
される直列ループ構成を示す概略図である。 第２９図は多重プロセッサ・システムにおける数値プロ
セッサの制御記憶機構に直列にまたは並列に書き込むこ
とを可能にするために、本発明の好適実施例で使用され
るロジックを示す概略図である。 第３０図はアドレス境界の制約なしでマルチウェイ分岐
を可能にするために、本発明の好適実施例で使用される
マイクロコード動作を示す概略図である。 第３１図は離散フーリエ変換アルゴリズムを実行させる
方法を示す概略図である。 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示すフローチ
ャートである。 第３３図は第２０図に示したようなソフＩ・ウェア制御
２重バッファを含むバーＩ〜ウェアてバイブライン・ア
ルゴリズムを実行さゼる方法を示すフロチャートである
。 第３４．３５．３６および３７図は、それぞれか第７図
に示すようなデータ・パイプ・インタフェースを備えて
いる第１図に示すような複数のサブシステムの構成を示
す概略図である。 第３８Ａ図は主ポートの好ましい物理的レイアウトを示
す配置図であり、第３８Ｂ図は第３８Ａ図の主ポート上
にホストされた子ポートの好ましい物理的レイアウトを
示す配置図であり、第３８Ｂ図のポートはＦＰモジュー
ル１３０の主要構成要素が搭載されており、これらの２
ボードが一緒になって、第１図に示すような完全なシス
テムが得られることを示している。 第３９図は浮動小数点プロセッサ・モジュール内のスタ
ック・レジスタの好適実施例を示すブロック図である。 第４０Ａ図は制御プロセッサ・モジュール＋１０（とデ
ータ転送モジュール１２０）内のシーケンサと共に本発
明の好適実施例で使用される一部の支援ロジックを示す
ブロック図であり、第４０Ｂ図はマルチウェイ分岐操作
時に割込みを引き起こすマイクロ命令列を示す概略図で
ある。 第４１図はホスト・コンピュータと、画像処理サブシス
テムと、少なくとも２つの数値高速化サブシステムとを
備え、これらが主バスと２つの高バンド幅バックレーン
・バスで結ばれているコンピュータ・システムを示す概
略図である。 第４２図は第１図に示すようなシステムにおいて２つの
配列を一緒に（要素単位で）乗算し、その結果を第３の
配列に格納するステップの涜れを示すフローチャートで
ある。 第４３図は１つまたは２つ以上の数値処理モジュールと
同じ広幅データ・バス上に高速キャッシュ・メモリを備
えたサンプル・システムを示すブロック図である。 第４４＾、４４Ｂおよび４４Ｃ図はｃｐ％ＤＴＰ、およ
びＦＰのそれぞれのプログラミング環境を示す概略図で
ある。 第４５図は制御記憶機構から取り出したマイクロコード
のフィールドに命令レジスタの内容を代入するロジック
を示すブロック図である。 第４６図は語アドレスの偶数／奇数構造が缶詰転送操作
からどのようにして得られるかを示す説明図である。 第４７図は語アドレスの偶数／奇数構造が缶詰転送操作
から得るとき使用されるタイミング構成を示す信号波形
図である。 ＣＤ八へス１１２
値高速化サブシステムの概要を示すブロック図である。 第２八図は本発明の好適実施例における制御プロセッサ
・モジュール１１０のいくつかの主要ｍ分の構成を示す
ブロック図であり、第２Ｂ図は木発明の好適実施例にお
ける制御プロセッサ・モジュール１１０で使用されてい
るマイクロ命令形式のフィルド割振りを示す概略図であ
る。 第３Ａ図は本発明の好適実施例におけるデータ転送プロ
セッサ・モジュールのいくつかの主要部分の構成を示す
ブロック図であり、第３Ｂ図はデータ転送プロセッサ・
モジュールにおいて定数アドレスを選択的に駆動してシ
ーケンサ・バス３１Ｓ上に送出するために使用されるロ
ジックの詳細を示すブロック図であり、第３Ｃ図は本発
明の好適実施例におけるデータ転送プロセッサ・モジュ
ール１２０で使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。 第佃、 ４Ｂ、 ＩＩｃおよび４Ｄ図は木発明の好適実
施例において浮動小数点プロセッサとして使用される数
値処理モジュール１３０のいくつかの主要部分の構成を
示す図であり、第４Ａ図は制御プロセッサ・モジュール
１１０とのインタフェースのいくつかの主要部分を示す
ブロック図、第４Ｂ図は木発明の好適実施例におりる浮
動小数点プロセッサ内のデータ通路のいくつかの主要部
分を示すブロック図、第４Ｃ図は木発明の好適実施例に
おける浮動小数点プロセッサ内の制御ロジックのいくつ
かの主要部分を示すブロック図、第４Ｄ図は本発明の好
適実施例における数値プロセッサ・モジュール１３０に
使用されているマイクロ命令形式のフィールド割振りを
示す概略図である。 第５図は本発明の好適実施例におけるデータ・キャッシ
ュ・メモリのいくつかの主要部分の構成を示すブロック
図である。 第６図は本発明の好適実施例におけるホスト・インタフ
ェース・ロジックの構成を示すブロック図である。 第７図は本発明の好適実施例におりるデータ・バイブ・
インタフェース・ロジックの構成を示すブロック図であ
る。 第８図は本発明の好適実施例におけるＧＩＰインタフェ
ース・ロジックの構成を示すブロック図である。 第９八図はアブイケーション向き数値処理モジュール（
「アルゴリズム高速化機構」）１３０゛を含む数値高速
化サブシステムの概要図であり、第９Ｂ図はアルゴリズ
ム高速化機構１３０°のアーキテクチャが汎用浮動ノコ
１数点モジュール１３０のそれとどのような違いがある
かを示す概略図である。 第１０図は複数の数値プロセッシング・サブ・サブシス
テムを含むサブシステムを示すブロック図である。 第１１図は本発明の好適実施例における制御プロセッサ
・モジュール（とデータ転送プロセッサ）の一部である
整数プロセッサ機構（ユニット）のいくつかの主要部分
の構成を示すブロック図であ第１２図は本発明の好適実
施例におりる制御プロセッサの一部であるアドレス生成
機構のいくつかの主要部分を示すブロック図である。 第１３図は本発明の好適実施例におりる制御プロセッサ
（とデータ転送プロセッサ）の一部であるシーケンサの
いくつかの主要部分の構成を示すブロック図である。 第１４Ａ図は１６ビツト・アドレス生成機構（または他
の低解像度サブプロセッサ）が３２ビツト・システムで
使用されるようにするために、本発明の好適実施例で使
用されているハードウェアをボす概略図であり、第１４
８図は低解像度データ・ソースを高速システムで使用す
るために、本発明の好適実施例で使用されているハード
ウェアの各種動作モードで使用される入力を示す表口で
ある。 第１５図は本発明の好適実施例における制御プロセッサ
・モジュールとデータ転送プロセッサ・モジュール間の
インタフェースを示す概略図であ第１６図は本発明の好
適実施例における浮動小数点プロセッサ内の数値演算用
の一部データ通路のいくつかの主要部分の構成を示すブ
ロック図である。 第１７図は非レジスタ格納マイクロコード・ビットのセ
ットアツプ時間を短縮するために、本発明の好適実施例
において浮動小数点プロセッサ内で使用されるロジック
を示すブロック図である。 第１８図は慣例の二重バッファのハードウェア構成およ
び制御の形態を示すブロック図である。 第１９図は外部で制御されるビットの１つで２重ポート
・レジスタ・ファイルが使用される別の公知２重バッフ
ァリング手法を示すブロック図である。 第２０図は本発明の好適実施例の新規２重バッファリン
グがどのように構成され、どのようにソフトウェアで制
御されて、複数の任意選択アクセス・モードが得られる
かを示す概略図である。 第２１図は２５６ビツト幅のキャッシュ・バスとのイン
タフェースとなる保持レジスタと６４ビツト幅であるレ
ジスタ・ファイル間をクロ・ンク境界にまたがって行な
われるデータ転送のために、本発明の好適実施例で使用
されるロシ・ンクを示す概略図である。 第２２図はｃｐモジュール＋１０ とＦＰモモニ、−ル
１３０間をインタフェースで結ぶために、本発明の好適
実施例で使用されるハントシエイキング・ロシ・ンクの
状態図である。 第２３図は第９図または第１０図に示すようなシステム
において複数のＦＰまたは複数のアルゴリズム高速化機
構（またはその両方）から１つを選択するために、本発
明の好適実施例で使用される制御定義を示す概略図であ
る。 第２４．２５および２６図はキャッシュ・メモリとのデ
ータ・インタフェースのアーキテクチャを示すブロック
図である。 第２７図は複数の装置の書込み可能制御記憶機構とのイ
ンタフェースとなる直列ループにおいてマイクロコート
の転送とローディングの制御を効率化するために、本発
明の好適実施例で使用されるバー１−ウェア構成を示す
概略図である。 第２８図は複数のプロセッサのいずれかに、あるいはあ
る特定のプロセッサ群にマイクロコーＦ ’ｃロードす
ることを可能にするために、本発明の好適実施例で使用
される直列ループ構成を示す概略図である。 第２９図は多重プロセッサ・システムにおける数値プロ
セッサの制御記憶機構に直列にまたは並列に書き込むこ
とを可能にするために、本発明の好適実施例で使用され
るロジックを示す概略図である。 第３０図はアドレス境界の制約なしでマルチウェイ分岐
を可能にするために、本発明の好適実施例で使用される
マイクロコード動作を示す概略図である。 第３１図は離散フーリエ変換アルゴリズムを実行させる
方法を示す概略図である。 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示すフローチ
ャートである。 第３３図は第２０図に示したようなソフＩ・ウェア制御
２重バッファを含むバーＩ〜ウェアてバイブライン・ア
ルゴリズムを実行さゼる方法を示すフロチャートである
。 第３４．３５．３６および３７図は、それぞれか第７図
に示すようなデータ・パイプ・インタフェースを備えて
いる第１図に示すような複数のサブシステムの構成を示
す概略図である。 第３８Ａ図は主ポートの好ましい物理的レイアウトを示
す配置図であり、第３８Ｂ図は第３８Ａ図の主ポート上
にホストされた子ポートの好ましい物理的レイアウトを
示す配置図であり、第３８Ｂ図のポートはＦＰモジュー
ル１３０の主要構成要素が搭載されており、これらの２
ボードが一緒になって、第１図に示すような完全なシス
テムが得られることを示している。 第３９図は浮動小数点プロセッサ・モジュール内のスタ
ック・レジスタの好適実施例を示すブロック図である。 第４０Ａ図は制御プロセッサ・モジュール＋１０（とデ
ータ転送モジュール１２０）内のシーケンサと共に本発
明の好適実施例で使用される一部の支援ロジックを示す
ブロック図であり、第４０Ｂ図はマルチウェイ分岐操作
時に割込みを引き起こすマイクロ命令列を示す概略図で
ある。 第４１図はホスト・コンピュータと、画像処理サブシス
テムと、少なくとも２つの数値高速化サブシステムとを
備え、これらが主バスと２つの高バンド幅バックレーン
・バスで結ばれているコンピュータ・システムを示す概
略図である。 第４２図は第１図に示すようなシステムにおいて２つの
配列を一緒に（要素単位で）乗算し、その結果を第３の
配列に格納するステップの涜れを示すフローチャートで
ある。 第４３図は１つまたは２つ以上の数値処理モジュールと
同じ広幅データ・バス上に高速キャッシュ・メモリを備
えたサンプル・システムを示すブロック図である。 第４４＾、４４Ｂおよび４４Ｃ図はｃｐ％ＤＴＰ、およ
びＦＰのそれぞれのプログラミング環境を示す概略図で
ある。 第４５図は制御記憶機構から取り出したマイクロコード
のフィールドに命令レジスタの内容を代入するロジック
を示すブロック図である。 第４６図は語アドレスの偶数／奇数構造が缶詰転送操作
からどのようにして得られるかを示す説明図である。 第４７図は語アドレスの偶数／奇数構造が缶詰転送操作
から得るとき使用されるタイミング構成を示す信号波形
図である。 ＣＤ八へス１１２
Claims (1)
- 【特許請求の範囲】 １）各制御ストアからも命令シーケンスを実行するよう
に、各々、接続された複数のプロセッサと、 前記制御ストアのそれぞれに接続された並列ポートをそ
れぞれ有し、および直列入力および出力ポートを、それ
ぞれ、有する複数の直列／並列レジスタと を具え、前記直列ポートを直列に接続して、前記複数の
制御ストアに直列ループ・インタフェースを与えるよう
になし、 データを可及的迅速にシフトする第１モード、およびデ
ータを前記各制御ストアに並列にロードする第２モード
において、前記直列／並列レジスタを選択的に動作させ
ることができるようにした２）前記プロセッサのうちの
少なくとも１つは、各ローカル・データ・キャッシュ・
メモリへのデータ・アクセスに対する優先権を持ち、お
よび前記プロセッサによって、前記直列ループから前記
直列／並列レジスタを介して、または前記キャッシュ・
メモリからのいずれかによって、前記プロセッサの前記
各制御ストアに命令をロードすることができるようにし
たことを特徴とする請求項１記載のマルチプロセッサ・
サブシステム。 ３）前記直列／並列レジスタの各々は直列ポートを有し
、当該直列ポートを前記直列／並列レジスタの前記直列
インタフェースを介して、前記直列／並列レジスタの少
なくとも他の１つにおける各直列ポートに直列に接続し
、および前記直列／並列レジスタのうちの少なくとも１
つは当該レジスタの前記直列入力ポートを有し、当該直
列入力ポートを、前記直列／並列レジスタの少なくとも
他の１つの前記各直列入力ポートに並列に接続して、前
記直列ループを構成したことを特徴とする請求項１記載
のマルチプロセッサ・サブシステム。 ４）前記プロセッサのうち、相互に類似する複数のプロ
セッサを、相互に類似する各拡張モジュール上に取り付
け、および前記拡張モジュールのうちの少なくともいく
つかを、残余の前記拡張モジュールから物理的に分離可
能になし、および前記拡張モジュールのうちの少なくと
も１つが、前記直列ループ内において、前記拡張モジュ
ールのうちの別の１つの上において前記直列／並列レジ
スタのうちの１つと並列に配置された直列／並列レジス
タを含むように前記直列ループを構成したことを特徴と
する請求項１記載のマルチプロセッサ・サブシステム。 ５）データ・キャッシュ・メモリと、 非同期でかつ同時に動作可能な制御プロセッサおよび数
値プロセッサと を具え、 前記数値プロセッサをマイクロコード化し、当該数値プ
ロセッサにおいて書き込み可能な制御ストアからの命令
を実行し、 および前記制御ストアによって、前記数値プロセッサに
よる前記データ・キャッシュ・メモリへのアクセスを制
御し、および前記数値プロセッサを指令して命令シーケ
ンスを実行することが可能であつて、 および前記数値プロセッサを、キャッシュ・バスによっ
て前記データ・キャッシュ・メモリに接続し、前記キャ
ッシュ・バスは１２８ライン以上の幅を有するものとな
し、および前記制御プロセッサによって前記数値プロセ
ッサを指令して、前記キャッシュ・バス上に受信された
データを前記数値プロセッサの前記書き込み可能な制御
ストアにロードすることができるように構成したことを
特徴とするプロセシング・システム。 ６）前記書き込み制御ストアを、少なくとも１００ビッ
ト幅に構成したことを特徴とする請求項５記載のマルチ
プロセッサ・サブシステム。 ７）前記書き込み制御ストアを、少なくとも１００ビッ
ト幅に構成し、および前記キャッシュ・バスを前記書き
込み可能な制御ストアの幅の２倍以上の幅になしたこと
を特徴とする請求項５記載のマルチプロセッサ・サブシ
ステム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8806855A GB2217055A (en) | 1988-03-23 | 1988-03-23 | Loading microcode |
| GB8806869A GB2215884A (en) | 1988-03-23 | 1988-03-23 | Parallel load via wide bus |
| GB8806869 | 1988-03-23 | ||
| GB8806855 | 1988-03-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228864A true JPH0228864A (ja) | 1990-01-30 |
Family
ID=26293675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069399A Pending JPH0228864A (ja) | 1988-03-23 | 1989-03-23 | マルチプロセッサ・サブシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5056015A (ja) |
| EP (1) | EP0334625A3 (ja) |
| JP (1) | JPH0228864A (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2633414B1 (fr) * | 1988-06-27 | 1993-07-09 | Bull Sa | Systeme informatique a interconnexion centrale |
| US5210847A (en) * | 1989-05-19 | 1993-05-11 | Compaq Computer Corporation | Noncacheable address random access memory |
| DE69123987T2 (de) * | 1990-01-31 | 1997-04-30 | Hewlett Packard Co | Stossbetrieb für Mikroprozessor mit externem Systemspeicher |
| US5412785A (en) * | 1990-04-09 | 1995-05-02 | Motorola, Inc. | Microprogrammed data processor which includes a microsequencer in which a next microaddress output of a microROM is connected to the or-plane of an entry PLA |
| DE69133025T2 (de) * | 1990-08-31 | 2002-11-21 | Texas Instruments Inc | Multiprozessorsystem |
| EP0477595A3 (en) * | 1990-09-26 | 1992-11-19 | Siemens Aktiengesellschaft | Cache memory device with m bus connections |
| US5287531A (en) * | 1990-10-31 | 1994-02-15 | Compaq Computer Corp. | Daisy-chained serial shift register for determining configuration of removable circuit boards in a computer system |
| JPH0594546A (ja) * | 1991-02-05 | 1993-04-16 | American Teleph & Telegr Co <Att> | デジタルプロセツサ |
| JPH04270440A (ja) * | 1991-02-26 | 1992-09-25 | Fujitsu Ltd | アクセス方式 |
| US5313610A (en) * | 1991-07-03 | 1994-05-17 | Picker International, Inc. | Direct memory access control device for use with a single n-bit bus with MOF the n-bits reserved for control signals and (n-m) bits reserved for data addresses |
| JPH05181982A (ja) * | 1991-12-27 | 1993-07-23 | Nec Eng Ltd | 大規模集積回路装置 |
| US5386532A (en) * | 1991-12-30 | 1995-01-31 | Sun Microsystems, Inc. | Method and apparatus for transferring data between a memory and a plurality of peripheral units through a plurality of data channels |
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| JP3055999B2 (ja) * | 1992-03-16 | 2000-06-26 | 日本電気株式会社 | マイクロプログラム制御装置群 |
| GB2266606B (en) * | 1992-04-27 | 1996-02-14 | Intel Corp | A microprocessor with an external command mode |
| GB2266605B (en) * | 1992-04-27 | 1995-10-11 | Intel Corp | Microprocessor having a run/stop pin for accessing an idle mode |
| JPH06203005A (ja) * | 1992-10-27 | 1994-07-22 | Eastman Kodak Co | 高速区分化ニューラルネットワーク及びその構築方法 |
| JP3231429B2 (ja) * | 1992-11-06 | 2001-11-19 | 株式会社日立製作所 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
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| GB9508932D0 (en) * | 1995-05-02 | 1995-06-21 | Xilinx Inc | FPGA with parallel and serial user interfaces |
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