JPH0594546A - デジタルプロセツサ - Google Patents

デジタルプロセツサ

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JPH0594546A
JPH0594546A JP4020679A JP2067992A JPH0594546A JP H0594546 A JPH0594546 A JP H0594546A JP 4020679 A JP4020679 A JP 4020679A JP 2067992 A JP2067992 A JP 2067992A JP H0594546 A JPH0594546 A JP H0594546A
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JP4020679A
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Alan Joel Greenberger
ジヨエル グリーンバーガー アラン
Lawrence Allen Rigge
アレン リツジ ローレンス
Mark Ernest Thierbach
エルンスト テイエルバツハ マーク
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American Telephone and Telegraph Co Inc
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Abstract

(57)【要約】 【目的】 プロセッサのコア機能に影響を与えることな
く、新機能を追加することのできるデジタルプロセッサ
アーキテキチャを提供する。 【構成】 本発明のプロセッサコアは、ＡＬＵ及びレジ
スタファイル（アキュムレータ）を有する。ＡＬＵの出
力はマルチプレクサと結合され、その出力はレジスタフ
ァイルの入力に結合される。レジスタファイルの出力は
ＡＬＵの一出力に結合される。ファンクションユニット
はコアとは独立し、入力がレジスタファイルの出力に結
合され、出力がマルチプレクサのもう一方の入力に結合
される。コアは既定の指示セットに従って動作する。フ
ァンクションユニットは、用途に応じて再設計され、コ
アによって制御された指定の（設定されていない）指示
セットに従って動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータアーキテ
クチャに関し、特に集積回路へのインプリメンテーショ
ンのための、拡張機能を持つデジタルプロセッサアーキ
テキチャに関する。
【０００２】
【従来の技術】マイクロコントローラ、マイクロプロセ
ッサ、あるいはデジタルシグナルプロセッサのようなシ
ングルチップデジタルプロセッサは、数多く用いられて
いるデジタルコンピュータであり、インテリジェント制
御、情報処理、あるいは実時間信号処理が重要とされ
る、全ての用途に用いられているものである。デジタル
プロセッサが効果的に実行できるタスクは、プロセッサ
の内部構成すなわちアーキテクチャによって決まる。タ
スクにより汎用性を持たせるためには、アーキテクチャ
に汎用性を持たせる必要がある。例えば、パーソナルコ
ンピュータ等に用いられているような、マイクロプロセ
ッサのアーキテクチャは、フライス盤のマイクロコント
ローラに比べて、より汎用的な情報を扱うように指向し
ている。デジタルシグナルプロセッサ（ＤＳＰ）は、専
用デジタルコンピュータである。マイクロプロセッサと
異なり、ＤＳＰはデータを効率よく、繰り返し処理でき
るように設計されている。例えば、ＤＳＰはフィルタ、
検出、モデム内のアナログ信号の発生等に用いられる。
ＤＳＰはまた、個々の電話線、及び電子交換システムの
トランクからの信号情報を処理するのにも用いられる。
【０００３】
【発明が解決しようとする課題】特定のタスクを効率良
い手法で、効果的に実行できる、マイクロプロセッサ、
マイクロコントローラあるいはＤＳＰは、現在の所市販
されていない。新しいデジタルプロセッサを設計する、
あるいは必要なタスクを効率的に実行できるように、古
いプロセッサに新しい機能を追加して、再設計すれば良
いことは明かである。しかし、このようなやり方は高価
で、時間がかかる。さらに、既存のプロセッサに新しい
機能を追加することは、プロセッサの全体の効率に悪影
響を与える。例えば、既存のマイクロプロセッサあるい
はＤＳＰに新機能を追加（つまり新しい指示及び／ある
いはプロセッサのハードウェアへの追加）することによ
って、プロセッサの本来の指示の実行速度が低下するこ
とがある。一般に、追加された機能によって、プロセッ
サの全体としての効率が低下するために、前述のような
手段は良い解決策とは言えない。従って、本発明の目的
は、プロセッサの既存の、あるいはコア機能に大きな影
響を与えることなく、新機能を追加することのできる、
新規のデジタルプロセッサアーキテキチャを提供するこ
とである。
【０００４】
【課題を解決するための手段】本発明のプロセッサで
は、用途に応じた集積回路技術を用いて、単一チップに
集積でき、機能の拡張性を有するデジタルプロセッサア
ーキテクチャを提供する。本発明では、デジタルプロセ
ッサに共通の機能及び用途に応じた機能をインプリメン
トし、集積回路内に配置し、共通機能をインプリメント
し、第１の指示セットに応答するプロセッサコアを用い
ることによって、前述の所望の機能を可能とする。プロ
セッサコアはレジスタファイル及びＡＬＵを有し、レジ
スタファイルの入力がＡＬＵの出力に結合され、レジス
タファイルの出力がＡＬＵの入力に結合される。本発明
によるデジタルプロセッサは、用途に応じた機能をイン
プリメントし、第２の指示セットに応答し、出力及びレ
ジスタファイルの出力に結合された入力を有するファン
クションユニットを有し、ＡＬＵの出力とレジスタファ
イルの入力との間に配置され、レジスタファイルの入力
を、ＡＬＵの出力とファンクションユニットの出力との
間でスイッチングするための、選択手段とを有すること
を特徴とする。
【０００５】
【実施例】図２に、本発明による実施例を示す。デジタ
ルプロセッサ（番号無し）のプロセッサコア２は、デー
タ処理ユニット１０及び制御ユニット１７を有する。制
御ユニット１７は、既定の指示セットに応答し、データ
処理ユニット１０の動作を制御する。データ処理ユニッ
ト１０では、算術論理ユニット（ＡＬＵ）１１の一入力
がレジスタファイル（アキュムレータ）１２の出力と結
合され、レジスタファイル１２の入力がＡＬＵ１１の出
力と結合される。コア２にはファンクションユニット７
が追加され、制御ユニット１７に応答し、入力がレジス
タファイル１２の出力と結合される。さらに、データ処
理ユニット１０は選択手段（マルチプレクサ）１３を有
し、ＡＬＵ１１の出力とレジスタファイル１２の入力と
の間に配置され、レジスタファイルへの入力として、フ
ァンクションユニット７あるいはＡＬＵ１１の出力を選
択するための、選択手段を有する。デジタルプロセッサ
の指示セットの一部はファンクションユニット７に属
し、残りの指示セットは固定されプロセッサコア２に属
する。あるいは、コア２が、通常は既定された、あるい
は固定された、第１の指示セットに応答しても良い。フ
ァンクションユニット７は、第２の指示セットに応答
し、それらはファンクションユニット７の動作には依存
しない。
【０００６】前述の本発明の実施例に関して、以下によ
り詳細に説明する。図１はＤＳＰ１の実施例であり、Ｄ
ＳＰコア２を有し、単一のＩＣに集積化されている。Ｄ
ＳＰコア２は、内部ＲＡＭ３、内部ＲＯＭ４、あるいは
外部メモリ（図示せず）からの指示を、インターフェー
ス５を介して実行する。さらに、ＤＳＰコア２は、Ｄ−
Ａコンバータ（図示せず）のような外部入出力（Ｉ／
Ｏ）デバイスと、Ｉ／Ｏインターフェースを介して通信
しても良い。ＤＳＰ１には特別機能として、ファンクシ
ョンユニット７が追加され、ＤＳＰコア２のファンクシ
ョンユニットポートを介して、ＤＳＰコア２と通信を行
う。さらに、ファンクションユニット７もまた、Ｉ／Ｏ
インターフェース６を介して外部Ｉ／Ｏデバイスと通信
し、適当なデータ転送を行っても良い。
【０００７】ファンクションユニット７によってインプ
リメントされた機能にかかわらず、ＤＳＰコア２は実質
的に同じであることがわかる。現在用いられている、特
定用途集積回路（ＡＳＩＣ）設計技術によれば、ＤＳＰ
１は、ファンクションユニット７（及び必要ならばＲＯ
Ｍ４内のコーディング）以外は、所望の各種のＤＳＰ１
にすることができる。各種ＤＳＰ１のファンクションユ
ニット７は、特別機能を効率良く実行するように、回路
機能をライブラリによって設計されるか、高性能及び最
小チップサイズを実現するために、完全に特定の手法で
設計される。これによって、各利用者への特定用途のＤ
ＳＰ設計の費用と時間を、標準ＤＳＰコア２の長所を損
なうことなく、減らすことができる。よって、利用者の
システムの特定の要求を満たすＤＳＰ１を作る際に、Ｄ
ＳＰ１を用いるシステムを開発するための共通のソフト
ウェアツールを使える利点がある。
【０００８】ＤＳＰコア２の特定の実施例及び、ＤＳＰ
１の具体例のためのファンクションユニット７の具体例
を、図２に示す。ＤＳＰコア２は、データ／算術ユニッ
ト（ＤＡＵ）１０（一部図示）を有し、ＤＡＵ１０は、
算術論理ユニット（ＡＬＵ）１１及びアキュムレータあ
るいはレジスタセット１２からなる。ファンクションユ
ニット７とＤＳＰコア２とのインターフェースのため
に、マルチプレクサ１３がＡＬＵ１１出力とアキュムレ
ータ１２との間に追加される。ファンクションユニット
７からアキュムレータ１２へデータがロードされると、
マルチプレクサによって、バス１４を介してファンクシ
ョンユニット７からデータが取り出される。ＤＳＰコア
２の動作がファンクションユニット７に影響しないよう
に、マルチプレクサ１３は、データをＡＬＵ１１から取
り出すように設定されている。ファンクションユニット
７へのデータは、バス１５を介してアキュムレータ１２
の出力から送られる。このようにして、ファンクション
ユニット７の動作が必要とされた際に、ＡＬＵ１１の代
わりにファンクションユニット７が用いられる。ファン
クションユニット７による、ＤＳＰコア２の性能への影
響については、データがマルチプレクサ１３を通過する
際の若干の遅延を受ける以外には、大きな影響を与える
ことはない。
【０００９】図示したファンクションユニット７の実施
例によって、電話の符号化の際の、バレルシフト及びロ
ジック２０内のビットフィールドの引き抜き／挿入を、
効率良く行うことができる。ロジック２０の動作に関し
ては、本発明の理解のためには不要なので、詳しくは述
べない。実際の機能及びファンクションユニット７の動
作は、本発明による利点を示すために図示する。ロジッ
ク２０へのデータは、バス１５を介してＤＳＰコアか
ら、内部バスから、あるいは交互にアキュムレータ２３
とレジスタ２４から、のいずれかによって、マルチプレ
クサ２１、２２によって選択される。ファンクションユ
ニット７からのデータ出力は、バス１４を介してコア２
に帰され、マルチプレクサ１３を通じてアキュムレータ
１２に記憶される。
【００１０】制御ユニット１７はメモリ（図１の３、
４、あるいは外部メモリ）からの指示を受け、ＤＡＵ１
０（及びＤＳＰコア２内に図示されていない他の回路）
を制御し、間接的にファンクションユニット７を制御す
る。実施例ではコア２を制御する指示は、以下に述べる
数種の特定の指示以外は既定あるいは固定であり、制御
ユニット１７もコア２の指示を、ファンクションユニッ
ト７とは独立して解釈する。よって、コア２は、柔軟性
を持って設計されたファンクションユニットに対し
て、”固定”された設計となる。
【００１１】ファンクションユニット７はファンクショ
ンユニット制御２５によって制御され、ファンクション
ユニット制御２５はコア２内の制御ユニット１７によっ
て制御される。制御ユニット１７は、ファンクションユ
ニット７への指示を受け、それらの指示を実行するよう
に、ファンクションユニット制御２５へコマンドを送
る。ファンクションユニット７用に指定された指示の一
部は、ビットフィールドとして知られる、ビットの指定
番号を通常有し、コマンドバス１８を介してファンクシ
ョンユニット制御２５に送られる。
【００１２】前述のように、コア２への指示は数種の特
定の指示以外は既定されいる。例えば、ブランチ指示で
は、ブランチ状態はファンクションユニット７からのフ
ラグに依存する。よって、図示されたファンクションユ
ニット７の実施例では、ビット値、符号、エラーフラグ
等のフラグビットは、処理のためフラグバス１９を介し
て制御ユニット１７へ送り返される。さらに、マルチプ
レクサ１３が再設定されることを必要とするような、ア
キュムレータ１２及びファンクションユニット７間での
データ移動のための特定の指示等は、ファンクションユ
ニット７の回路構成によって変更される。例えば、実施
例ではコア２は１あるいは２ワードをバス１５に送出し
てファンクションユニット７と通信し、バス１４から１
あるいは２ワードを読み出す。バス１４、１５間のワー
ドのやり取りでは、コア２はファンクションユニット７
のデータ処理のために、１あるいは２クロック待つこと
になる。
【００１３】
【発明の効果】以上に述べたように、本発明では、デジ
タルプロセッサに共通の機能及び用途に応じた機能をイ
ンプリメントし、集積回路内に配置し、共通機能をイン
プリメントし、第１の指示セットに応答するプロセッサ
コアを用いることによって、プロセッサの既存の、ある
いはコア機能に大きな影響を与えることなく、新機能を
追加することのできる、新規のデジタルプロセッサアー
キテキチャを提供することができる効果がある。
【図面の簡単な説明】
【図１】本発明による、デジタル信号プロセッサの実施
例のブロック図
【図２】本発明による、ＤＳＰコア及び図１に示したＤ
ＳＰの実施例のファンクションユニットの詳細を示すブ
ロック図
【符号の説明】
１ デジタル信号プロセッサ（ＤＳＰ） ２ ＤＳＰコア ３ 内部ＲＡＭ ４ 内部ＲＯＭ ５ 外部メモリインターフェース ６ Ｉ／Ｏインターフェース ７ ファンクションユニット １０ データ処理ユニット １１ 算術論理ユニット（ＡＬＵ） １２ アキュムレータ １３ マルチプレクサ １４ データバス １５ データバス １７ 制御ユニット １８ コマンドバス １９ フラグバス ２０ ロジック ２１ マルチプレクサ ２２ マルチプレクサ ２３ アキュムレータ ２４ レジスタ ２５ ファンクションユニット制御
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン ジヨエル グリーンバーガー アメリカ合衆国 18104 ペンシルヴアニ ア アレンタウン、エヌ33ストリート 1133 (72)発明者 ローレンス アレン リツジ アメリカ合衆国 18049 ペンシルヴアニ ア エマウス、エヌ セブンス ストリー ト サークル 935 (72)発明者 マーク エルンスト テイエルバツハ アメリカ合衆国 18104 ペンシルヴアニ ア アレンタウン、ウエア ミル ロード 2282

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサコア（２）を有するデジタル
    プロセッサにおいて、前記プロセッサコアが、 既定の指示セットに応答する制御ユニット（１７）と、 制御ユニットに応答し、算術論理ユニット（ＡＬＵ、１
    １）及び、レジスタファイル（１２）を有し、算術論理
    ユニットの入力がレジスタファイルの出力と結合され、
    算術論理ユニットの出力がレジスタファイルの入力に結
    合されているような、データ処理ユニット（１０）と、 制御ユニットに応答し、レジスタファイルの出力に結合
    された入力と、出力とを有するファンクションユニット
    （７）と、 算術論理ユニットの出力とレジスタファイルの入力との
    間に配置され、レジスタファイルへの入力として、算術
    論理ユニットあるいはファンクションユニットの出力を
    選択する選択手段（１３）とを有し、 指示セットの一部がファンクションユニットに属し、指
    示セットの他の部分が既定され、プロセッサコアに属す
    ることを特徴とするデジタルプロセッサ。
  2. 【請求項２】 レジスタファイル及び選択手段も、制御
    ユニットに応答することを特徴とする、請求項１に記載
    のデジタルプロセッサ。
  3. 【請求項３】 ファンクションユニットが、プロセッサ
    コア内の制御ユニットに応答して、ファンクションユニ
    ットの動作を制御するコントローラ（２５）を有するこ
    とを特徴とする、請求項２に記載のデジタルプロセッ
    サ。
  4. 【請求項４】 選択手段がマルチプレクサであることを
    特徴とする、請求項３に記載のデジタルプロセッサ。
  5. 【請求項５】 レジスタファイルが複数のレジスタを有
    することを特徴とする、請求項４に記載のデジタルプロ
    セッサ。
JP4020679A 1991-02-05 1992-01-10 デジタルプロセツサ Pending JPH0594546A (ja)

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JP4020679A Pending JPH0594546A (ja) 1991-02-05 1992-01-10 デジタルプロセツサ

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EP (1) EP0498595B1 (ja)
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