JPH02288254A - 半導体装置およびその配線基板 - Google Patents
半導体装置およびその配線基板Info
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- JPH02288254A JPH02288254A JP10763489A JP10763489A JPH02288254A JP H02288254 A JPH02288254 A JP H02288254A JP 10763489 A JP10763489 A JP 10763489A JP 10763489 A JP10763489 A JP 10763489A JP H02288254 A JPH02288254 A JP H02288254A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 238000004806 packaging method and process Methods 0.000 abstract description 17
- 229920005989 resin Polymers 0.000 abstract description 4
- 239000011347 resin Substances 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 238000004080 punching Methods 0.000 abstract 1
- 230000017525 heat dissipation Effects 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 238000001816 cooling Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体装置忘よびその配線基板技術に関し、
特に、たとえばZiP形パッケージ構造の半導体装置な
どの高密度実装用の半導体装置およびその配線基板技術
に適用して有効な技術に関する。
特に、たとえばZiP形パッケージ構造の半導体装置な
どの高密度実装用の半導体装置およびその配線基板技術
に適用して有効な技術に関する。
[従来の技術]
たとえば、シングル・イン・ライン・パッケージ構造の
半導体装置の一つとして、ZiP形パッケージ構造の半
導体装置がある(「電子材料」1988年5月発行P1
14〜pH6記載)。
半導体装置の一つとして、ZiP形パッケージ構造の半
導体装置がある(「電子材料」1988年5月発行P1
14〜pH6記載)。
このZiP形パッケージ構造の半導体装置は、パッケー
ジ本体の一側に一列に一配設されたアウターリードが交
互に異なる方向に互い違いに突出され、またパッケージ
本体から放熱板が露出された構造とされていることによ
り、配線基板への高密度実装が可能とされている。
ジ本体の一側に一列に一配設されたアウターリードが交
互に異なる方向に互い違いに突出され、またパッケージ
本体から放熱板が露出された構造とされていることによ
り、配線基板への高密度実装が可能とされている。
[発明が解決しようとする課題]
しかしながら、前記したような構造の半導体装置は、放
熱板とリードフレームとが互いに別体とされてパッケー
ジ本体に別々に組み込まれて製造されるため、製造工程
が複雑化してコスト高となり、また装置自体が複雑化し
大形化して高密度実装化の向上が妨げられている。
熱板とリードフレームとが互いに別体とされてパッケー
ジ本体に別々に組み込まれて製造されるため、製造工程
が複雑化してコスト高となり、また装置自体が複雑化し
大形化して高密度実装化の向上が妨げられている。
また、アウターリードの先端側が起立されてピン挿入形
のパッケージ構造とされているため、配線基板への両面
実装が困難とされ、この点からも高密度実装化の向上が
妨げられている。
のパッケージ構造とされているため、配線基板への両面
実装が困難とされ、この点からも高密度実装化の向上が
妨げられている。
一方、このような半導体装置が配線基板に高密度に実装
される場合には、冷却効果を図るために各半導体装置が
冷却用の空間を介して互いに配置される。
される場合には、冷却効果を図るために各半導体装置が
冷却用の空間を介して互いに配置される。
このため、その冷却用の空間スペースにより、各半導体
装置間の配置間隔が大きくなり、高密度実装化の向上が
妨げられている。
装置間の配置間隔が大きくなり、高密度実装化の向上が
妨げられている。
また、この種の配線基板技術として、複数の半導体装置
を実装した配線基板(サブボード)が別体の配線基板(
メインボード)上に複数配設されるものがある。
を実装した配線基板(サブボード)が別体の配線基板(
メインボード)上に複数配設されるものがある。
しかしながら、この配線基板技術は、配線基板(サブボ
ード)が配線基板(メインボード)上に水平に配設され
るので、各配線基板(サブボード)の総面積が配線基板
(メインボード)の総面積以上となるような高密度な実
装は不可能とされている。
ード)が配線基板(メインボード)上に水平に配設され
るので、各配線基板(サブボード)の総面積が配線基板
(メインボード)の総面積以上となるような高密度な実
装は不可能とされている。
本発明の目的は、高密度実装化の向上を図ることができ
る半導体装置およびその配線基板技術を提供することに
ある。
る半導体装置およびその配線基板技術を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
[課題を解決するための手段]
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、第1の発明の半導体装置の構造は、リードフ
レームによって形成されたリードと、放熱板とを備えて
いる半導体装置であって、前記リードの形成前において
前記リードフレームに一体的に連接されていた放熱板用
形成部により、前記放熱板が形成されている構造とした
ものである。
レームによって形成されたリードと、放熱板とを備えて
いる半導体装置であって、前記リードの形成前において
前記リードフレームに一体的に連接されていた放熱板用
形成部により、前記放熱板が形成されている構造とした
ものである。
第2の発明の半導体装置の構造は、パッケージ本体の一
側にアウターリードが一列配設されている半導体装置で
あって、隣接する前記リードが互いに異なる外側方向に
折り曲げられ、各リードの先端側が平伏されて配線基板
への表面実装可能とされている構造としたものである。
側にアウターリードが一列配設されている半導体装置で
あって、隣接する前記リードが互いに異なる外側方向に
折り曲げられ、各リードの先端側が平伏されて配線基板
への表面実装可能とされている構造としたものである。
第3の発明の配線基板の構造は、半導体装置が複数実装
される配線基板であって、前記複数の半導体装置本体間
に放熱板が介在されて外部に露呈されている構造とした
ものである。
される配線基板であって、前記複数の半導体装置本体間
に放熱板が介在されて外部に露呈されている構造とした
ものである。
第4の発明の配線基板の構造は、第1配線基板上に第2
配線基板が起立され、この起立状奮の第2配線基板に半
導体装置が実装される構造としたものである。
配線基板が起立され、この起立状奮の第2配線基板に半
導体装置が実装される構造としたものである。
[作用コ
前記した第1の発明の半導体装置の構造によれば、放熱
板がリードフレームに一体的に連接されていた放熱板用
形成部によって形成されていることにより、リードフレ
ームと放熱板とを半導体装置本体に別体として別々に組
み込むことな(、同時に組み込んで製造することが可能
とされるので、製造工程を簡略化することができ、また
装置自体を小形化することができるので、高密度実装化
の向上を図ることができる。
板がリードフレームに一体的に連接されていた放熱板用
形成部によって形成されていることにより、リードフレ
ームと放熱板とを半導体装置本体に別体として別々に組
み込むことな(、同時に組み込んで製造することが可能
とされるので、製造工程を簡略化することができ、また
装置自体を小形化することができるので、高密度実装化
の向上を図ることができる。
第2の発明の半導体装置の構造によれば、隣接するリー
ドが互いに異なる外側方向に折り曲げられていることに
より、配線基板上のパッド間隔を縮小化することができ
、また各リードの先端側が平伏されて配線基板への表面
実装可能とされていることにより、配線基板への両面実
装が可能とされるので、高密度実装化の向上を図ること
ができる。
ドが互いに異なる外側方向に折り曲げられていることに
より、配線基板上のパッド間隔を縮小化することができ
、また各リードの先端側が平伏されて配線基板への表面
実装可能とされていることにより、配線基板への両面実
装が可能とされるので、高密度実装化の向上を図ること
ができる。
第3の発明の配線基板の構造によれば、配線基板に複数
実装されている半導体装置本体間に放熱板が介在されて
外部に露呈されていることにより、この放熱板を通じて
効率的な放熱効果を得ることができ、このため、各半導
体装置本体間に配設されていた放熱用の空間スペースを
不要とすることができるので、高密度実装化の向上を図
ることができる。
実装されている半導体装置本体間に放熱板が介在されて
外部に露呈されていることにより、この放熱板を通じて
効率的な放熱効果を得ることができ、このため、各半導
体装置本体間に配設されていた放熱用の空間スペースを
不要とすることができるので、高密度実装化の向上を図
ることができる。
第4の発明によれば、第1配線基板上に第2配線基板が
起立されていることにより、各第2配線基板の総面積を
第1配線基板の面積以上とする実装が可能とされ、また
第2配線基板への半導体装置の両面実装が可能とされる
ので、高密度実装化の向上を図ることができる。
起立されていることにより、各第2配線基板の総面積を
第1配線基板の面積以上とする実装が可能とされ、また
第2配線基板への半導体装置の両面実装が可能とされる
ので、高密度実装化の向上を図ることができる。
[実施例1]
第1図は本発明の一実施例である半導体装置を示す断面
図、第2図はその半導体装置の側面図、第3図はその半
導体装置に用いられているリードフレームを示す平面図
である。
図、第2図はその半導体装置の側面図、第3図はその半
導体装置に用いられているリードフレームを示す平面図
である。
本実施例にふける半導体装置1は、シングル・イン・ラ
イン・パッケージ構造とされ、また隣接するアウターリ
ードが異なる外側方向に互い違いに折り曲げられている
、所謂zip形のピン挿入形パッケージ構造とされてい
る。
イン・パッケージ構造とされ、また隣接するアウターリ
ードが異なる外側方向に互い違いに折り曲げられている
、所謂zip形のピン挿入形パッケージ構造とされてい
る。
第3図に示すように、本実施例の半導体装置1に用いら
れるリードフレーム2は、アウターリード部およびイン
ナーリード部を形成する複数のり−ド3と、各リード3
間を互いに連結しているダム片4と、放熱フィンなどの
放熱板5を形成する放熱板用形成片6と、各リード3.
ダム片4.放熱板用形成片6 (放熱板用形成部)が一
体的に連接されているフレーム部7とから構成されてい
る。
れるリードフレーム2は、アウターリード部およびイン
ナーリード部を形成する複数のり−ド3と、各リード3
間を互いに連結しているダム片4と、放熱フィンなどの
放熱板5を形成する放熱板用形成片6と、各リード3.
ダム片4.放熱板用形成片6 (放熱板用形成部)が一
体的に連接されているフレーム部7とから構成されてい
る。
前記フレーム部7には、リードフレーム2の搬送時や位
置決め時などのガイドとなるガイド孔7aが形成されて
いる。
置決め時などのガイドとなるガイド孔7aが形成されて
いる。
このようなリードフレーム2は、前記した各部によって
構成される単位フレームが第3図の横方向に複数連接さ
れ、またリードフレーム2は、たとえば熱伝導率の大き
い金属性薄板を打ち抜いて形成されている。
構成される単位フレームが第3図の横方向に複数連接さ
れ、またリードフレーム2は、たとえば熱伝導率の大き
い金属性薄板を打ち抜いて形成されている。
第1図に示すように、本実施例の半導体装置1は、前記
したリードフレーム2によって形成されるリード3およ
び放熱板5の内側部位と、半導体チップ8とが樹脂封止
されてパッケージ本体9が形成されている。
したリードフレーム2によって形成されるリード3およ
び放熱板5の内側部位と、半導体チップ8とが樹脂封止
されてパッケージ本体9が形成されている。
パッケージ本体9内において、半導体チップ8上のポン
ディングパッド8aとリード3のインナーリード部とは
、ボンディングワイヤ10によって電気的に接続されて
いる。
ディングパッド8aとリード3のインナーリード部とは
、ボンディングワイヤ10によって電気的に接続されて
いる。
また、半導体チップ8と一部のリード3のインナーリー
ド部および放熱板5の内側部位とは、第1図の紙面垂直
方向において所定の絶縁膜など(図示せず)を介して互
いに重合されて絶縁されている。
ド部および放熱板5の内側部位とは、第1図の紙面垂直
方向において所定の絶縁膜など(図示せず)を介して互
いに重合されて絶縁されている。
一方、パッケージ本体9の上面からは、前記放熱板用形
成片6によって形成された放熱板5の外側部位が該パッ
ケージ本体9外に露出されていて、前記絶縁膜を介して
放熱板5に伝導された半導体チップ80発熱がパッケー
ジ本体9外に放出される構造とされている。
成片6によって形成された放熱板5の外側部位が該パッ
ケージ本体9外に露出されていて、前記絶縁膜を介して
放熱板5に伝導された半導体チップ80発熱がパッケー
ジ本体9外に放出される構造とされている。
また、パッケージ本体9の下面からは、リード3のアウ
ターリード部が該パッケージ本体9外に突出されている
。
ターリード部が該パッケージ本体9外に突出されている
。
リード3のアウターリード部は、互いに隣接するアウタ
ーリード部が第2図に示すように互いに異なる外側方向
に互い違いに折り曲げられている。
ーリード部が第2図に示すように互いに異なる外側方向
に互い違いに折り曲げられている。
次に、本実施例の半導体装置の製造方法の一例について
述べる。
述べる。
先ず、たとえば第3図に示すリードフレーム2上に半導
体チップ8を銀ペーストなどからなる絶縁膜などを介し
て接合して搭載した後に、半導体チップ8上のポンディ
ングパッド8aとリードのインナーリード部とを金線な
どのボンディングワイヤ10によって結線する。
体チップ8を銀ペーストなどからなる絶縁膜などを介し
て接合して搭載した後に、半導体チップ8上のポンディ
ングパッド8aとリードのインナーリード部とを金線な
どのボンディングワイヤ10によって結線する。
次いで、トランスファモールドなどによりリードフレー
ム2のリード3および放熱板用形成片6の内側部位をエ
ポキシ系などの樹脂によって樹脂封止してパッケージ本
体9を形成する。
ム2のリード3および放熱板用形成片6の内側部位をエ
ポキシ系などの樹脂によって樹脂封止してパッケージ本
体9を形成する。
次いで、このパッケージ本体9の形成後に、リードフレ
ーム2の所定部位を切断分離し、リード3のアウターリ
ード部を第2図に示すように互いに違いに異なる外側方
向に折り曲げ成形する。
ーム2の所定部位を切断分離し、リード3のアウターリ
ード部を第2図に示すように互いに違いに異なる外側方
向に折り曲げ成形する。
本実施例においては、このようにして第1図に示すよう
な半導体装置1が製造される。
な半導体装置1が製造される。
この場合に、本実施例の半導体装置1によれば、放熱板
5がリードフレーム2の一部である放熱板用形成片6に
よって形成されていることにより、リード3および放熱
板5が同時に樹脂封止されてパッケージ本体9に組み込
まれて製造されるので、リード3および放熱板5が別々
に組み込まれる構造の半導体装置に比べ、製造工程の簡
略化や製造コストの低廉化および装置の小形化を図るこ
とができる。
5がリードフレーム2の一部である放熱板用形成片6に
よって形成されていることにより、リード3および放熱
板5が同時に樹脂封止されてパッケージ本体9に組み込
まれて製造されるので、リード3および放熱板5が別々
に組み込まれる構造の半導体装置に比べ、製造工程の簡
略化や製造コストの低廉化および装置の小形化を図るこ
とができる。
また、前記した装置の小形化および放熱板5による放熱
効果により、この種の半導体装置の高密度実装化の向上
を図ることができる。
効果により、この種の半導体装置の高密度実装化の向上
を図ることができる。
〔実施例2〕
第4図は本発明の他の実施例である半導体装置を示す斜
視図、第5図はその側面図、第6図はその半導体装置が
実装された配線基板を示す断面図である。
視図、第5図はその側面図、第6図はその半導体装置が
実装された配線基板を示す断面図である。
この実施例2の半導体装置1は、前記した実施例1と同
様に、シングル・イン・ラインの21p形パンケージ構
造とされ、その製造方法および構造についても前記した
実施例1と略同様とされている。
様に、シングル・イン・ラインの21p形パンケージ構
造とされ、その製造方法および構造についても前記した
実施例1と略同様とされている。
しかし、この実施例2の半導体装置1において、リード
3のアウターリード部は、前記した実施例1のリード3
のアウターリード部と異なり、各先端側が第4図ないし
第5図に示すように弧状に折り曲げられ平伏されて表面
実装形のパッケージ構造とされている。
3のアウターリード部は、前記した実施例1のリード3
のアウターリード部と異なり、各先端側が第4図ないし
第5図に示すように弧状に折り曲げられ平伏されて表面
実装形のパッケージ構造とされている。
この実施例20半導体装置1によれば、表面実装形のZ
Ip形のパッケージ構造とされて配線基板の両面への実
装が可能とされていることにより、前記した実施例1の
半導体装置1より高密度実装化を図ることができる構造
とされている。
Ip形のパッケージ構造とされて配線基板の両面への実
装が可能とされていることにより、前記した実施例1の
半導体装置1より高密度実装化を図ることができる構造
とされている。
たとえば、前記した構造の実施例2の半導体装置1は、
第6図に示すようにプリント配線基板11に複数列設さ
れてはんだ付けなどによって表面実装される。
第6図に示すようにプリント配線基板11に複数列設さ
れてはんだ付けなどによって表面実装される。
この第6図に示す実装状態において、各半導体装置1σ
hツケ一ジ本体9間には、熱伝導率の高い金属性薄板か
らなるヒートシンクなどの放熱板12が介在されて外部
に露呈されている。
hツケ一ジ本体9間には、熱伝導率の高い金属性薄板か
らなるヒートシンクなどの放熱板12が介在されて外部
に露呈されている。
放熱板12は、熱伝導片12aが放熱片12bに所定の
間隔をおいて垂設されて一体的に形成されている。
間隔をおいて垂設されて一体的に形成されている。
放熱板12の熱伝導片12aは、各半導体装置1のパッ
ケージ本体9間に挿入されてその側面に接触され、また
放熱片12bは、各パッケージ本体9の上面に接触され
てパッケージ本体9間の外部に露呈されている。
ケージ本体9間に挿入されてその側面に接触され、また
放熱片12bは、各パッケージ本体9の上面に接触され
てパッケージ本体9間の外部に露呈されている。
そして、各パッケージ本体9内の半導体チップ8からの
発熱が主に熱伝導片12aを通じて放熱片12bに伝導
されて該放熱片12bから外部に放出される構造とされ
ている。
発熱が主に熱伝導片12aを通じて放熱片12bに伝導
されて該放熱片12bから外部に放出される構造とされ
ている。
したがって、この放熱構造によれば、各パッケージ本体
9間に放熱用の空間スペースを配設することなく、放熱
板12を通じて効率的な放熱効果を得ることができるの
で、各パッケージ本体9間の配置間隔の縮小化を通じて
高密度実装化の向上を図ることができる。
9間に放熱用の空間スペースを配設することなく、放熱
板12を通じて効率的な放熱効果を得ることができるの
で、各パッケージ本体9間の配置間隔の縮小化を通じて
高密度実装化の向上を図ることができる。
また、各半導体装置1が放熱板12を介して互いに連結
状態とされるので、たとえば各半導体装置1を放熱板1
2に装着し、この装着状態で各半導体装置1をはんだ付
けなどによって配線基板11に実装させることにより、
実装時の容易化を図ることができる。
状態とされるので、たとえば各半導体装置1を放熱板1
2に装着し、この装着状態で各半導体装置1をはんだ付
けなどによって配線基板11に実装させることにより、
実装時の容易化を図ることができる。
また、実装時などにおける各半導体装置1の転倒などを
確実に防止することができる。
確実に防止することができる。
なお、実施例2における放熱構造において、放熱板12
は熱伝導片12aが各半導体装置1のパッケージ本体9
間に挟持されて装着されている構造とされていることに
より、該放熱板12の装着時の容易化やコストの低廉化
が図られているが、たとえば放熱板12が各パッケージ
本体9に所定の接合材によって接合されている構造とす
ることも可能である。
は熱伝導片12aが各半導体装置1のパッケージ本体9
間に挟持されて装着されている構造とされていることに
より、該放熱板12の装着時の容易化やコストの低廉化
が図られているが、たとえば放熱板12が各パッケージ
本体9に所定の接合材によって接合されている構造とす
ることも可能である。
〔実施例3〕
第7図は本発明の他の実施例である配線基板を示す斜視
図である。
図である。
この実施例3の配線基板13は、第7図に示すように、
メインボードとしてのプリント第1配線基板14とサブ
ボードとしてのプリント第2配線基板15とを備え、第
1配線基板14の表面に第2配線基板15が接合され垂
直に起立されている。
メインボードとしてのプリント第1配線基板14とサブ
ボードとしてのプリント第2配線基板15とを備え、第
1配線基板14の表面に第2配線基板15が接合され垂
直に起立されている。
第1配線基板14の表面および第2配線基板15の両面
に夫々形成されている各配線(図示せず)は、互いに電
気的に接続されている。
に夫々形成されている各配線(図示せず)は、互いに電
気的に接続されている。
前記第2配線基板15の両面には、前記した実施例20
半導体装置1が放熱板12を介して複数実装されている
。
半導体装置1が放熱板12を介して複数実装されている
。
したがって、実施例3の配線基板13にふいても前記し
た実施例2と同様に、半導体装置10両面実装が可能と
されるので、高密度実装化の向上を図ることができる。
た実施例2と同様に、半導体装置10両面実装が可能と
されるので、高密度実装化の向上を図ることができる。
しかしながら、特に、この実施例3の配線基板13にお
いては、前記したように第1配線基板14上に第2配線
基板15が起立されていることにより、各第2配線基板
15の総面積を第1配線基板14の総面積以上とする実
装が可能とされているので、このような構造から高密度
実装化の向上を図ることができる。
いては、前記したように第1配線基板14上に第2配線
基板15が起立されていることにより、各第2配線基板
15の総面積を第1配線基板14の総面積以上とする実
装が可能とされているので、このような構造から高密度
実装化の向上を図ることができる。
また、第7図に示すように、パッケージ本体9の短辺側
を第1配線基板14側とする実装が可能とされるので、
この点からも高密度実装化の向上を図ることができる。
を第1配線基板14側とする実装が可能とされるので、
この点からも高密度実装化の向上を図ることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例1〜3に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例1〜3に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
たとえば、前記実施例1の半導体装置1においては、ピ
ン挿入形構造とされているが、たとえば前記実施例2の
半導体装置1と同様に表面実装可能造とすることも可能
である。
ン挿入形構造とされているが、たとえば前記実施例2の
半導体装置1と同様に表面実装可能造とすることも可能
である。
また、前記実施例2.3の配線基板においては、表面実
装形パッケージ構造の半導体装置lが実装されているが
、たとえば前記実施例2の半導体装置1のようなピン挿
入形パッケージ本体の半導体装置1が実装される構造と
することも可能である。
装形パッケージ構造の半導体装置lが実装されているが
、たとえば前記実施例2の半導体装置1のようなピン挿
入形パッケージ本体の半導体装置1が実装される構造と
することも可能である。
更に、前記実施例1.2における放熱板5. 12の形
状は、図示するものに限定されるものではなく、任意の
形状とすることが可能である。
状は、図示するものに限定されるものではなく、任意の
形状とすることが可能である。
[発明の効果]
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。
って得られる効果を簡単に説明すれば、次のとおりであ
る。
すなわち、前記した第1の発明の半導体装置の構造によ
れば、放熱板がリードフレームに一体的に連接されてい
た放熱板用形成部によって形成されていることにより、
リードフレームと放熱板とを半導体装置本体に別体とし
て別々に組み込むことなく、同時に組み込んで製造する
ことが可能とされるので、製造工程を簡略化することが
でき、また装置自体の構造を簡素化し小形化することが
できるので、高密度実装化の向上を図ることができる。
れば、放熱板がリードフレームに一体的に連接されてい
た放熱板用形成部によって形成されていることにより、
リードフレームと放熱板とを半導体装置本体に別体とし
て別々に組み込むことなく、同時に組み込んで製造する
ことが可能とされるので、製造工程を簡略化することが
でき、また装置自体の構造を簡素化し小形化することが
できるので、高密度実装化の向上を図ることができる。
第2の発明の半導体装置の構造によれば、隣接するリー
ドが互いに異なる外側方向に折り曲げられていることに
より、配線基板上のパッド間隔を縮小訛することができ
、また各リードの先端側が平伏されて配線基板への表面
実装可能とされていることにより、配線基板への両面実
装が可能とされるので、高密度実装化の向上を図ること
ができる。
ドが互いに異なる外側方向に折り曲げられていることに
より、配線基板上のパッド間隔を縮小訛することができ
、また各リードの先端側が平伏されて配線基板への表面
実装可能とされていることにより、配線基板への両面実
装が可能とされるので、高密度実装化の向上を図ること
ができる。
第3の発明の配線基板の構造によれば、配線基板に複数
実装されている半導体装置本体間に放熱板が介在されて
外部に露呈されていることにより、この放熱板を通じて
効率的な放熱効果を得ることができ、このため、各半導
体装置本体間に配設されていた放熱用の空間スペースを
不要とすることができるので、高密度実装化の向上を図
ることができる。
実装されている半導体装置本体間に放熱板が介在されて
外部に露呈されていることにより、この放熱板を通じて
効率的な放熱効果を得ることができ、このため、各半導
体装置本体間に配設されていた放熱用の空間スペースを
不要とすることができるので、高密度実装化の向上を図
ることができる。
第4の発明によれば、第1配線基板上に第2配線基板が
起立されていることにより、各第2配線基板の総面積を
第1配線基板の総面積以上とする実装が可能とされ、ま
た第2配線基板への半導体装置の両面実装が可能とされ
るので、高密度実装化の向上を図ることができる。
起立されていることにより、各第2配線基板の総面積を
第1配線基板の総面積以上とする実装が可能とされ、ま
た第2配線基板への半導体装置の両面実装が可能とされ
るので、高密度実装化の向上を図ることができる。
第1図は本発明の一実施例である半導体装置を示す断面
図、 第2図はその半導体装置の側面図、 第3図はその半導体装置に用いられているIJ−ドフレ
ームを示す平面図、 第4図は本発明の他の実施例である半導体装置を示す斜
視図、 第5図はその側面図、 第6図はその半導体装置が実装された配線基板を示す断
面図、 第7図は本発明の他の実施例である配線基板を示す斜視
図である。 1・・・半導体装置、2・・・リードフレーム、3・・
・リード、4・・・ダム片、5.12・・・放熱板、6
・・・放熱板用形成片(放熱板用形成部) 、?・・・
フレーム部、7a・・・ガイド孔、8・・・半導体チッ
プ、8a・・・ポンディングパッド、9・・・パッケー
ジ本体、10・・・ボンディングワイヤ、11.13・
・・配線基板、12a・・・熱伝導片、12b・・・放
熱板、14・・・第1配線基板、15・・・第2配線基
第 図 第 図
図、 第2図はその半導体装置の側面図、 第3図はその半導体装置に用いられているIJ−ドフレ
ームを示す平面図、 第4図は本発明の他の実施例である半導体装置を示す斜
視図、 第5図はその側面図、 第6図はその半導体装置が実装された配線基板を示す断
面図、 第7図は本発明の他の実施例である配線基板を示す斜視
図である。 1・・・半導体装置、2・・・リードフレーム、3・・
・リード、4・・・ダム片、5.12・・・放熱板、6
・・・放熱板用形成片(放熱板用形成部) 、?・・・
フレーム部、7a・・・ガイド孔、8・・・半導体チッ
プ、8a・・・ポンディングパッド、9・・・パッケー
ジ本体、10・・・ボンディングワイヤ、11.13・
・・配線基板、12a・・・熱伝導片、12b・・・放
熱板、14・・・第1配線基板、15・・・第2配線基
第 図 第 図
Claims (1)
- 【特許請求の範囲】 1、リードフレームによって形成されたリードと、放熱
板とを備えている半導体装置であって、前記リードの形
成前において前記リードフレームに一体的に連接されて
いた放熱板用形成部により、前記放熱板が形成されてい
ることを特徴とする半導体装置。 2、パッケージ本体の一側にアウターリードが一列配設
されている半導体装置であって、隣接する前記リードが
互いに異なる外側方向に折り曲げられ、各リードの先端
側が平伏されて表面実装用のパッケージ構造とされてい
ることを特徴とする半導体装置。 3、半導体装置が複数実装される配線基板であって、前
記複数の半導体装置本体間に放熱板が介在されて外部に
露呈されていることを特徴とする配線基板。 4、第1配線基板上に第2配線基板が起立され、この起
立状態の第2配線基板に半導体装置が実装されることを
特徴とする配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10763489A JPH02288254A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置およびその配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10763489A JPH02288254A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置およびその配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02288254A true JPH02288254A (ja) | 1990-11-28 |
Family
ID=14464165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10763489A Pending JPH02288254A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置およびその配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02288254A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5394607A (en) * | 1993-05-20 | 1995-03-07 | Texas Instruments Incorporated | Method of providing low cost heat sink |
-
1989
- 1989-04-28 JP JP10763489A patent/JPH02288254A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5394607A (en) * | 1993-05-20 | 1995-03-07 | Texas Instruments Incorporated | Method of providing low cost heat sink |
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