JPH02285967A - 電圧形インバータのパルス幅変調制御回路 - Google Patents
電圧形インバータのパルス幅変調制御回路Info
- Publication number
- JPH02285967A JPH02285967A JP1103656A JP10365689A JPH02285967A JP H02285967 A JPH02285967 A JP H02285967A JP 1103656 A JP1103656 A JP 1103656A JP 10365689 A JP10365689 A JP 10365689A JP H02285967 A JPH02285967 A JP H02285967A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- offset
- voltage
- voltage command
- phase voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229920006395 saturated elastomer Polymers 0.000 abstract description 6
- 239000000306 component Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- XDDAORKBJWWYJS-UHFFFAOYSA-N glyphosate Chemical compound OC(=O)CNCP(O)(O)=O XDDAORKBJWWYJS-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、電圧形インバータのパルス幅変調(PWM)
制御回路に関する。
制御回路に関する。
(従来の技術)
従来から知られている多相の電圧形インバータのパルス
幅変調制御回路(以下、単にrPWM回路」という)を
、第3図を参照しつつ説明する。同図は電圧形PWMイ
ンバータシステム(相数n=2゜3.4.・・・)を示
しており、PWM回路1′はキャリア信号発生手段12
.比較手段13〜15及び駆動手段16により構成され
、インバータ主回路2を構成する各スイッチング素子S
LxgSx□、S2□、S!!、・・・Snx、Snz
に対しパルスを出力してインバータ主回路2の出力電圧
を制御している。
幅変調制御回路(以下、単にrPWM回路」という)を
、第3図を参照しつつ説明する。同図は電圧形PWMイ
ンバータシステム(相数n=2゜3.4.・・・)を示
しており、PWM回路1′はキャリア信号発生手段12
.比較手段13〜15及び駆動手段16により構成され
、インバータ主回路2を構成する各スイッチング素子S
LxgSx□、S2□、S!!、・・・Snx、Snz
に対しパルスを出力してインバータ主回路2の出力電圧
を制御している。
上記PWM回路1′の各部の動作波形を第4図に示す、
即ち、PWM回路1′は、同図(a)に示す如く直流電
源電圧Edの172が基準電位として与えられる各相電
圧指令Vrx〜Vrnと三角波状のキャリア信号Vc(
振幅はEd/2に相当する)とを比較手段13〜15に
より大小比較して生成したPWM信号信号−1〜Pnス
イッチング素子S1t、Sxz、S2□、Stz、・・
・、 Sn□、Snzの開閉を決定し、各相出力電圧V
工〜Vnの平均値が各相電圧指令Vr□〜Vrnに一致
するように駆動手段16から前記各スイッチング素子に
パルスを与え、インバータ主回路2を制御するものであ
る。
即ち、PWM回路1′は、同図(a)に示す如く直流電
源電圧Edの172が基準電位として与えられる各相電
圧指令Vrx〜Vrnと三角波状のキャリア信号Vc(
振幅はEd/2に相当する)とを比較手段13〜15に
より大小比較して生成したPWM信号信号−1〜Pnス
イッチング素子S1t、Sxz、S2□、Stz、・・
・、 Sn□、Snzの開閉を決定し、各相出力電圧V
工〜Vnの平均値が各相電圧指令Vr□〜Vrnに一致
するように駆動手段16から前記各スイッチング素子に
パルスを与え、インバータ主回路2を制御するものであ
る。
(発明が解決しようとする課題)
しかし、従来のPWM回路1′では、第4図に示すよう
に各相電圧指令Vr工〜Vrnの基準電位が電源電圧E
c+の1/2の点としてそれぞれ与えられており、比較
手段13〜15はこれらの電圧指令Vr工〜Vrnとキ
ャリア信号Vcとを直接比較するため、各相電圧指令V
rx〜Vrnの振幅が士(直流電源電圧Ed)/2を越
える場合にインバータ主回路2の各相出力電圧v1〜V
nが飽和してしまう。
に各相電圧指令Vr工〜Vrnの基準電位が電源電圧E
c+の1/2の点としてそれぞれ与えられており、比較
手段13〜15はこれらの電圧指令Vr工〜Vrnとキ
ャリア信号Vcとを直接比較するため、各相電圧指令V
rx〜Vrnの振幅が士(直流電源電圧Ed)/2を越
える場合にインバータ主回路2の各相出力電圧v1〜V
nが飽和してしまう。
このため、従来では、(直流電源電圧Ed)/2より波
高値の大きい各相出力電圧v1〜Vnを得ることができ
ず、線間電圧もこれらの電圧v1〜Vnに応じて飽和し
たものになって幅広い制御ができないという問題があっ
た。なお、第4図(b)は、このときのインバータ主回
路2の第1相の出力電圧v1及び■1の平均波形を示し
ている。
高値の大きい各相出力電圧v1〜Vnを得ることができ
ず、線間電圧もこれらの電圧v1〜Vnに応じて飽和し
たものになって幅広い制御ができないという問題があっ
た。なお、第4図(b)は、このときのインバータ主回
路2の第1相の出力電圧v1及び■1の平均波形を示し
ている。
本発明は、上記問題点を解決するために提案されたもの
であって、線間電圧の飽和を解消して制御範囲の拡大を
図った電圧形インバータのパルス幅変調制御回路を提供
することを目的とする。
であって、線間電圧の飽和を解消して制御範囲の拡大を
図った電圧形インバータのパルス幅変調制御回路を提供
することを目的とする。
(課題を解決するための手段)
上記目的を達成するため、本発明では、ある相の出力電
圧指令の振幅が直流電源電圧Edの1/2を越える場合
は、相電圧指令の超過分をオフセットとして各相の相電
圧指令からそれぞれ減算することによって飽和が発生す
る相の出力電圧を±(直流電源電圧Ed)/2の範囲に
抑えると同時に、飽和していない他の相に前記超過分を
補わせることとした。
圧指令の振幅が直流電源電圧Edの1/2を越える場合
は、相電圧指令の超過分をオフセットとして各相の相電
圧指令からそれぞれ減算することによって飽和が発生す
る相の出力電圧を±(直流電源電圧Ed)/2の範囲に
抑えると同時に、飽和していない他の相に前記超過分を
補わせることとした。
即ち、本発明は、キャリア信号と基準信号とを比較手段
に入力してパルス幅変調信号を生成し、このパルス幅変
調信号に基づき電圧形インバータ主回路を制御するパル
ス幅変調制御回路において。
に入力してパルス幅変調信号を生成し、このパルス幅変
調信号に基づき電圧形インバータ主回路を制御するパル
ス幅変調制御回路において。
前記インバータ主回路の直流電源電圧の172よりも大
きい各相電圧指令の振幅の超過分をオフセットとして出
力するオフセット演算手段と、各相電圧指令から前記オ
フセットをそれぞれ減算して前記基準信号を発生させる
減算手段とを備えたことを特徴とする。
きい各相電圧指令の振幅の超過分をオフセットとして出
力するオフセット演算手段と、各相電圧指令から前記オ
フセットをそれぞれ減算して前記基準信号を発生させる
減算手段とを備えたことを特徴とする。
(作用)
まず、PWM回路はn個(n =213141”’)の
相電圧指令Vr+m>(m =1,2.−、i、−、n
)を受けており。
相電圧指令Vr+m>(m =1,2.−、i、−、n
)を受けており。
PWM回路は直流電源電圧がEdであるn相電圧形イン
バータの各スイッチング素子に開閉のためのパルスを出
力するものとする。
バータの各スイッチング素子に開閉のためのパルスを出
力するものとする。
今、ある相電圧指令Vr<1の振幅がE+/2を越えた
とすると、オフセット演算手段は相電圧指令Vr+a+
+の大きさ(絶対値)がEa/2を越える部分を検出し
、オフセットvafstを出力する。ここで、オフセッ
トV o f s tは、例えばi相の相電圧指令Vr
+i+がEd/2を越えたときには。
とすると、オフセット演算手段は相電圧指令Vr+a+
+の大きさ(絶対値)がEa/2を越える部分を検出し
、オフセットvafstを出力する。ここで、オフセッ
トV o f s tは、例えばi相の相電圧指令Vr
+i+がEd/2を越えたときには。
Vorst= Vr+i> −Ed/ 2
(1)となり、相電圧指令■r(1)が−EH11より
小さくなったときには、 VIltst=Vr<ir+Ed/2 (2
)となって減算手段に出力される。
(1)となり、相電圧指令■r(1)が−EH11より
小さくなったときには、 VIltst=Vr<ir+Ed/2 (2
)となって減算手段に出力される。
各減算手段は、各相電圧指令vr(菖)と上記オフセッ
トとの差 vr(醜) Vofst
(3)をそれぞれ演算する。
トとの差 vr(醜) Vofst
(3)をそれぞれ演算する。
従って、前記i相の基準信号Vr(i+’は、(3)式
においてm = iとした式及び(1)、 (2)式よ
り、Vr+i>がEH11を越えたときには、 Vr(i)’=Ec+/2 (
4)となり、 Vrci)が−Ed/2より小さくなっ
たときには。
においてm = iとした式及び(1)、 (2)式よ
り、Vr+i>がEH11を越えたときには、 Vr(i)’=Ec+/2 (
4)となり、 Vrci)が−Ed/2より小さくなっ
たときには。
Vr(i)’ = −Hd/2
(5)となる。
(5)となる。
このとき、i相思外の他の相1例えば、j相。
k相の制御信号Vr(j+’、Vr+に+’は、(3)
式においてm=j又はkとした式及び(1)、 (2)
式より、Vr(i>がEd/2を越えたときには。
式においてm=j又はkとした式及び(1)、 (2)
式より、Vr(i>がEd/2を越えたときには。
Vr+j>’ = Vr(j)−V@fnt=Vr+j
)−Vrci)+Ed/2 (6)Vrck)’
= Vr(kt −V*fst= Vr(kt−Vr
(i)+ Ed/ 2 (7)となり、Vr+i)
がEd/2より小さくなったときには。
)−Vrci)+Ed/2 (6)Vrck)’
= Vr(kt −V*fst= Vr(kt−Vr
(i)+ Ed/ 2 (7)となり、Vr+i)
がEd/2より小さくなったときには。
Vr+j+’ = Vrcj+−Vofst=Vrcj
>−Vr(i>−Ed/2 (8)Vr+に+’
= Vr(k>−Vafst=Vr(k+−Vr(L
+ Ed/2 (9)となる。
>−Vr(i>−Ed/2 (8)Vr+に+’
= Vr(k>−Vafst=Vr(k+−Vr(L
+ Ed/2 (9)となる。
減算手段はこれらの演算結果を各相の基準信号vr(1
1)′として各比較手段にそれぞれ出力し、各比較手段
は上記基準信号V r < m > ’とキャリア信号
とを比較してインバータを構成する各スイッチング素子
に制御パルスを与える。
1)′として各比較手段にそれぞれ出力し、各比較手段
は上記基準信号V r < m > ’とキャリア信号
とを比較してインバータを構成する各スイッチング素子
に制御パルスを与える。
このときのインバータの交流側の線間電圧を見てみると
、例えばi相・j相線間型圧Vijは、Vr(i+がE
d/2を越えたとき及びVr(i)がEd/2より小さ
くなったときの何れも、(4) −(6)或いは(5)
−(8)より。
、例えばi相・j相線間型圧Vijは、Vr(i+がE
d/2を越えたとき及びVr(i)がEd/2より小さ
くなったときの何れも、(4) −(6)或いは(5)
−(8)より。
Vij=Vrci+−Vr(j+ (
to)となる。
to)となる。
また、j相・k相間電圧V j kはVr(i)がEd
/2を越えたとき及びVr+i+がEd/2より小さく
なつたときの何れも、 (4)−(7)或いは(5)
−(9)より。
/2を越えたとき及びVr+i+がEd/2より小さく
なつたときの何れも、 (4)−(7)或いは(5)
−(9)より。
Vjk= Vrtj+ −Vr<k>
(11)となる。
(11)となる。
従って、i相電圧指令Vr(i+の大きさ(絶対値)が
インバータの直流電源電圧Edの172を越えた場合に
、他の相の相電圧指令Vr(m+(m≠i)の大きさが
172より小さいときには、(10)、(11)式から
れかるように、従来のように比較手段で飽和するという
事態の発生を抑えることができ、各l1ArJj電圧指
令vIIIm′、即ちVru+++−Vr+rs’+(
m、m’=1.。
インバータの直流電源電圧Edの172を越えた場合に
、他の相の相電圧指令Vr(m+(m≠i)の大きさが
172より小さいときには、(10)、(11)式から
れかるように、従来のように比較手段で飽和するという
事態の発生を抑えることができ、各l1ArJj電圧指
令vIIIm′、即ちVru+++−Vr+rs’+(
m、m’=1.。
・・・、n、 m≠m r )に、より一致するインバ
ータの相電圧出力が得られる。更に、 lVr+i+
−Vrtj>I≦Ed又はIVr+i+ −Vrck>
I≦Edの関係を常に満足するなら、上記(6)〜(9
)式のvr(j)′及びVrtk+’はEdより大きく
なることはないので、比較手段においてVrtJr’及
びVr(k)’も飽和することが全くなく、線間電圧指
令Vr+m+−Vr(+s’+(m、m’=1、・・・
、n、 m≠m′)に完全に一致するインバータの出力
線間電圧V am’を得ることができる。
ータの相電圧出力が得られる。更に、 lVr+i+
−Vrtj>I≦Ed又はIVr+i+ −Vrck>
I≦Edの関係を常に満足するなら、上記(6)〜(9
)式のvr(j)′及びVrtk+’はEdより大きく
なることはないので、比較手段においてVrtJr’及
びVr(k)’も飽和することが全くなく、線間電圧指
令Vr+m+−Vr(+s’+(m、m’=1、・・・
、n、 m≠m′)に完全に一致するインバータの出力
線間電圧V am’を得ることができる。
なお、相電圧指令Vr++uの振幅が直流電源電圧Ed
の1/2を越えない場合には、オフセント演算手段は0
を出力するので、従来と同様に各相電圧指令はそのまま
比較手段に入力される。
の1/2を越えない場合には、オフセント演算手段は0
を出力するので、従来と同様に各相電圧指令はそのまま
比較手段に入力される。
(実施例)
第1図は本発明の一実施例であり、電圧形インバータ(
相数n=3)を制御するPWM回路1は、第3図と同様
のキャリア信号発生手段12、比較手段13〜15及び
駆動手段16に加え、新たに、オフセット演算手段31
及び減算手段32〜34が付加された回路構成となって
いる。なお、インバータ主回路2の構成は、実質的に第
3図と同一である。
相数n=3)を制御するPWM回路1は、第3図と同様
のキャリア信号発生手段12、比較手段13〜15及び
駆動手段16に加え、新たに、オフセット演算手段31
及び減算手段32〜34が付加された回路構成となって
いる。なお、インバータ主回路2の構成は、実質的に第
3図と同一である。
インバータ主回路2の直流電源電圧をEdとすると、オ
フセント演算手段31は、第1相〜第3相の相電圧指令
Vr(1)〜Vl−(3)が±Ed/2を越えるか否か
を検出して検出結果に応じたオフセットV6(stを出
力し、減算手段32〜34では各相電圧指令Vrcb=
Vr(3)から前記オフセットV a l s tを減
算してその減算結果Vr<L)’〜Vrc3>’を比較
手段13〜15にそれぞれ出力する。
フセント演算手段31は、第1相〜第3相の相電圧指令
Vr(1)〜Vl−(3)が±Ed/2を越えるか否か
を検出して検出結果に応じたオフセットV6(stを出
力し、減算手段32〜34では各相電圧指令Vrcb=
Vr(3)から前記オフセットV a l s tを減
算してその減算結果Vr<L)’〜Vrc3>’を比較
手段13〜15にそれぞれ出力する。
比較手段13〜15は、上記Vr(1+′〜Vrch’
を基準信号としてキャリア信号発生手段12が発生する
三角波状のキャリア信号Vcと比較し、インバータ各相
の出力を制御するPWM信号P工〜P3を作成する。駆
動手段16は、これらのPWM信号信号−1〜P3づい
て各スイッチング素子S工4.S1□。
を基準信号としてキャリア信号発生手段12が発生する
三角波状のキャリア信号Vcと比較し、インバータ各相
の出力を制御するPWM信号P工〜P3を作成する。駆
動手段16は、これらのPWM信号信号−1〜P3づい
て各スイッチング素子S工4.S1□。
Sat、Szz、 S3□、8口に対するパルスを出力
する。
する。
ここで、各部の動作は相電圧指令Vr(+l)(m =
L2.3)の振幅に応じて次のようになる。
L2.3)の振幅に応じて次のようになる。
1)相電圧指令vr(+1)の振幅が≦Ed/2のとき
オフセット演算手段31の出力するオフセットVsfs
tはOになり、比較手段13〜15は相電圧指令Vr(
1)〜Vr+:hをキャリア信号Vcと直接比較するこ
とによりPWM信号信号−1〜P3力する。
オフセット演算手段31の出力するオフセットVsfs
tはOになり、比較手段13〜15は相電圧指令Vr(
1)〜Vr+:hをキャリア信号Vcと直接比較するこ
とによりPWM信号信号−1〜P3力する。
2)相電圧指令Vruw+の振幅が>Ed/2のとき第
2図はこの場合の各部の波形を示している。
2図はこの場合の各部の波形を示している。
以下、同図を参照しながら説明する。
オフセット演算手段31は相電圧出力指令Vl−(1)
〜Vrr:hの大きさがE、、+/2を越える部分を検
出して、オフセットV a f s tを出力する。
〜Vrr:hの大きさがE、、+/2を越える部分を検
出して、オフセットV a f s tを出力する。
例えば、第1相の#i電圧指令Vt−(1)の大きさが
Ed/2を越えたとすると、 ■Vr(1>>Ed/2のときは、 Votst=Vrt1)Ed/2 (12)■
Vr(1)< E d/ 2のときは、Vafst=
Vrcl)+ Ed/2 (13)となる。
Ed/2を越えたとすると、 ■Vr(1>>Ed/2のときは、 Votst=Vrt1)Ed/2 (12)■
Vr(1)< E d/ 2のときは、Vafst=
Vrcl)+ Ed/2 (13)となる。
減算手段32〜34は、各相電圧指令Vr(1)〜Vr
(3)と上記(12)又は(13)式のVafstとの
減算をそれぞれ行う。即ち、各減算手段32〜34は基
準信号Vrで1)′〜Vrr:b’として、上記■の場
合には、Vr(l )’ : Vrrl)−V++fi
t= Ed/ 2 (14)Vrc2+’ =
Vr(2)−Vatst= Vrth −Vr(1)+
Ed/2 (15)Vr(:b’ = Vr+
3+ −Vofst=Vr(3)−Vrcl++Ed/
2 (16)をそれぞれ出力し、上記■の場合に
は、Vrr1+’=Vrcl)−Vafst=−Ed/
2 (17)Vrt2>’ = Vrc2+ −V
afst=Vr<2)−Vrrb −Ed/2
(18)Vr(3)’ = Vrt:b −Vafst
=Vr+3+−Vr+1+−Ed/2 (19
)をそれぞれ出力する。
(3)と上記(12)又は(13)式のVafstとの
減算をそれぞれ行う。即ち、各減算手段32〜34は基
準信号Vrで1)′〜Vrr:b’として、上記■の場
合には、Vr(l )’ : Vrrl)−V++fi
t= Ed/ 2 (14)Vrc2+’ =
Vr(2)−Vatst= Vrth −Vr(1)+
Ed/2 (15)Vr(:b’ = Vr+
3+ −Vofst=Vr(3)−Vrcl++Ed/
2 (16)をそれぞれ出力し、上記■の場合に
は、Vrr1+’=Vrcl)−Vafst=−Ed/
2 (17)Vrt2>’ = Vrc2+ −V
afst=Vr<2)−Vrrb −Ed/2
(18)Vr(3)’ = Vrt:b −Vafst
=Vr+3+−Vr+1+−Ed/2 (19
)をそれぞれ出力する。
このとき、インバータ主回路2の線間電圧■、2゜V
z z * V a 1は、 V、、 = Vrrl>’ −Vrt2>’ = Vr
t1> −Vrt2)V、、 = Vr(2+’ −V
rt:h’ = Vr+2+ −Vr(:bV、、=
Vr(3>’ −Vr+1+’ = Vr+3+ −V
r<bとなる。
z z * V a 1は、 V、、 = Vrrl>’ −Vrt2>’ = Vr
t1> −Vrt2)V、、 = Vr(2+’ −V
rt:h’ = Vr+2+ −Vr(:bV、、=
Vr(3>’ −Vr+1+’ = Vr+3+ −V
r<bとなる。
3相全てがlVr+j+ −Vr(k+l≦Ed(jt
k=1.2,3゜j≠k)を満たす場合には、(14)
〜(19)式かられかるように、制御信号Vrd+’〜
V r< 3 >’の大きさはEa/2を越えることは
ない(即ち比較手段で飽和することが全くない)ので、
第2図において例示した第1相及び第2相の線間電圧v
1□並びにその平均波形を発生させることができる。
k=1.2,3゜j≠k)を満たす場合には、(14)
〜(19)式かられかるように、制御信号Vrd+’〜
V r< 3 >’の大きさはEa/2を越えることは
ない(即ち比較手段で飽和することが全くない)ので、
第2図において例示した第1相及び第2相の線間電圧v
1□並びにその平均波形を発生させることができる。
このように、各相間でオフセットが相殺されるため、線
間電圧指令(Vr(l)−Vr(2)、Vrch −V
r(3)pVrc:h−Vrcld通りの線間電圧V
11 T V 23 +vJ□を得ることができ、制御
範囲を大幅に拡大することが可能になる。
間電圧指令(Vr(l)−Vr(2)、Vrch −V
r(3)pVrc:h−Vrcld通りの線間電圧V
11 T V 23 +vJ□を得ることができ、制御
範囲を大幅に拡大することが可能になる。
なお、上記実施例では3相インバータのPWM回路につ
いて説明したが1本発明は3相以外の多相インバータに
も適用できることはいうまでもない。
いて説明したが1本発明は3相以外の多相インバータに
も適用できることはいうまでもない。
(発明の効果)
以上のように本発明によれば、多相PWMインバータの
相電圧指令が直流電gWt圧の1/2を越える場合に、
その超過分を各相の相電圧指令から減算することにした
ので、各線間電圧の最大値が直流電源電圧以下の範囲で
飽和することがなく。
相電圧指令が直流電gWt圧の1/2を越える場合に、
その超過分を各相の相電圧指令から減算することにした
ので、各線間電圧の最大値が直流電源電圧以下の範囲で
飽和することがなく。
インバータの出力制御範囲を拡大することができるとい
う効果がある。
う効果がある。
第1図は本発明の一実施例を示す電圧形PWMインバー
タシステムの構成図、第2図は第1図における各部の動
作を示す波形図、第3図は従来のPWM回路を説明する
ための電圧形PWMインバータシステムの構成図、第4
図は第3図における各部の動作を示す波形図である。 1・・・PWM回路 2・・・インバータ主回路1
2・・・キャリア信号発生手段 13〜15・・・比較
手段16・・・駆動手段 31・・・オフセット演算
手段32〜34・・・減算手段
タシステムの構成図、第2図は第1図における各部の動
作を示す波形図、第3図は従来のPWM回路を説明する
ための電圧形PWMインバータシステムの構成図、第4
図は第3図における各部の動作を示す波形図である。 1・・・PWM回路 2・・・インバータ主回路1
2・・・キャリア信号発生手段 13〜15・・・比較
手段16・・・駆動手段 31・・・オフセット演算
手段32〜34・・・減算手段
Claims (1)
- 【特許請求の範囲】 キャリア信号と基準信号とを比較手段に入力してパルス
幅変調信号を生成し、このパルス幅変調信号に基づいて
電圧形インバータ主回路を制御するパルス幅変調制御回
路において、 前記インバータ主回路の直流電源電圧の1/2よりも大
きい各相電圧指令の振幅の超過分をオフセットとして出
力するオフセット演算手段と、各相電圧指令から前記オ
フセットをそれぞれ減算して前記基準信号を発生させる
減算手段と、を備えたことを特徴とする電圧形インバー
タのパルス幅変調制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1103656A JPH02285967A (ja) | 1989-04-24 | 1989-04-24 | 電圧形インバータのパルス幅変調制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1103656A JPH02285967A (ja) | 1989-04-24 | 1989-04-24 | 電圧形インバータのパルス幅変調制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02285967A true JPH02285967A (ja) | 1990-11-26 |
Family
ID=14359824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1103656A Pending JPH02285967A (ja) | 1989-04-24 | 1989-04-24 | 電圧形インバータのパルス幅変調制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02285967A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5631819A (en) * | 1995-04-17 | 1997-05-20 | Hitachi, Ltd. | Power converter |
-
1989
- 1989-04-24 JP JP1103656A patent/JPH02285967A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5631819A (en) * | 1995-04-17 | 1997-05-20 | Hitachi, Ltd. | Power converter |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960004260B1 (ko) | 교류출력변환기의 병렬운전제어장치 | |
KR960000802B1 (ko) | 3상 교류 출력 변환기의 병렬 운전 제어장치 | |
EP0531151B1 (en) | Pulse-width-modulation method for providing extended linearity, reduced commutation losses and increase in inverter/converter output voltage | |
US5099408A (en) | System for controlling a PWM inverter having delay time compensation | |
WO2017221339A1 (ja) | 電力変換装置 | |
US11218079B2 (en) | Power conversion device | |
KR960005691B1 (ko) | 전력 변환 장치 | |
US5623192A (en) | Apparatus for carrying out current control for variable speed driver and method for carrying out current control therefor | |
JP2793327B2 (ja) | 無効電力補償装置 | |
JPH02290168A (ja) | 多相インバータの出力直流分防止装置 | |
JPH02285967A (ja) | 電圧形インバータのパルス幅変調制御回路 | |
JP2708648B2 (ja) | 並列運転制御装置 | |
JP3488320B2 (ja) | インバータの同期切り換え回路 | |
JP2006042480A (ja) | インバータ制御装置 | |
JP4231970B2 (ja) | Acモータの電圧飽和処理装置 | |
JP3509935B2 (ja) | 電圧形pwmコンバータの制御装置 | |
JPH05184154A (ja) | 交流出力変換器の並列運転制御装置 | |
JPH11225477A (ja) | フィルタリング機能付き正弦波コンバータ | |
JP2780492B2 (ja) | Pwm方式電圧形インバータ | |
CA2142618C (en) | Apparatus for carrying out current control for variable speed driver and method for carrying out current control therefor | |
JPH03135389A (ja) | 電圧形インバータの制御方法及びその装置 | |
JPH01298959A (ja) | Pwmコンバータ装置 | |
JPH10150775A (ja) | 電力変換装置 | |
KR19980054431A (ko) | 컨버터의 전류/전압 제어장치 | |
JPH09215336A (ja) | Npcインバータの制御装置 |