JPH02285967A - 電圧形インバータのパルス幅変調制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電圧形インバータのパルス幅変調（ＰＷＭ）
制御回路に関する。

（従来の技術） 従来から知られている多相の電圧形インバータのパルス
幅変調制御回路（以下、単にｒＰＷＭ回路」という）を
、第３図を参照しつつ説明する。同図は電圧形ＰＷＭイ
ンバータシステム（相数ｎ＝２゜３．４．・・・）を示
しており、ＰＷＭ回路１′はキャリア信号発生手段１２
．比較手段１３〜１５及び駆動手段１６により構成され
、インバータ主回路２を構成する各スイッチング素子Ｓ
ＬｘｇＳｘ□、Ｓ２□、Ｓ！！、・・・Ｓｎｘ、Ｓｎｚ
に対しパルスを出力してインバータ主回路２の出力電圧
を制御している。

上記ＰＷＭ回路１′の各部の動作波形を第４図に示す、
即ち、ＰＷＭ回路１′は、同図（ａ）に示す如く直流電
源電圧Ｅｄの１７２が基準電位として与えられる各相電
圧指令Ｖｒｘ〜Ｖｒｎと三角波状のキャリア信号Ｖｃ（
振幅はＥｄ／２に相当する）とを比較手段１３〜１５に
より大小比較して生成したＰＷＭ信号信号−１〜Ｐｎス
イッチング素子Ｓ１ｔ、Ｓｘｚ、Ｓ２□、Ｓｔｚ、・・
・、　Ｓｎ□、Ｓｎｚの開閉を決定し、各相出力電圧Ｖ
工〜Ｖｎの平均値が各相電圧指令Ｖｒ□〜Ｖｒｎに一致
するように駆動手段１６から前記各スイッチング素子に
パルスを与え、インバータ主回路２を制御するものであ
る。

（発明が解決しようとする課題） しかし、従来のＰＷＭ回路１′では、第４図に示すよう
に各相電圧指令Ｖｒ工〜Ｖｒｎの基準電位が電源電圧Ｅ
ｃ＋の１／２の点としてそれぞれ与えられており、比較
手段１３〜１５はこれらの電圧指令Ｖｒ工〜Ｖｒｎとキ
ャリア信号Ｖｃとを直接比較するため、各相電圧指令Ｖ
ｒｘ〜Ｖｒｎの振幅が士（直流電源電圧Ｅｄ）／２を越
える場合にインバータ主回路２の各相出力電圧ｖ１〜Ｖ
ｎが飽和してしまう。

このため、従来では、（直流電源電圧Ｅｄ）／２より波
高値の大きい各相出力電圧ｖ１〜Ｖｎを得ることができ
ず、線間電圧もこれらの電圧ｖ１〜Ｖｎに応じて飽和し
たものになって幅広い制御ができないという問題があっ
た。なお、第４図（ｂ）は、このときのインバータ主回
路２の第１相の出力電圧ｖ１及び■１の平均波形を示し
ている。

本発明は、上記問題点を解決するために提案されたもの
であって、線間電圧の飽和を解消して制御範囲の拡大を
図った電圧形インバータのパルス幅変調制御回路を提供
することを目的とする。

（課題を解決するための手段） 上記目的を達成するため、本発明では、ある相の出力電
圧指令の振幅が直流電源電圧Ｅｄの１／２を越える場合
は、相電圧指令の超過分をオフセットとして各相の相電
圧指令からそれぞれ減算することによって飽和が発生す
る相の出力電圧を±（直流電源電圧Ｅｄ）／２の範囲に
抑えると同時に、飽和していない他の相に前記超過分を
補わせることとした。

即ち、本発明は、キャリア信号と基準信号とを比較手段
に入力してパルス幅変調信号を生成し、このパルス幅変
調信号に基づき電圧形インバータ主回路を制御するパル
ス幅変調制御回路において。

前記インバータ主回路の直流電源電圧の１７２よりも大
きい各相電圧指令の振幅の超過分をオフセットとして出
力するオフセット演算手段と、各相電圧指令から前記オ
フセットをそれぞれ減算して前記基準信号を発生させる
減算手段とを備えたことを特徴とする。

（作用） まず、ＰＷＭ回路はｎ個（ｎ　＝２１３１４１”’）の
相電圧指令Ｖｒ＋ｍ＞（ｍ　＝１，２．−、ｉ、−、ｎ
）を受けており。

ＰＷＭ回路は直流電源電圧がＥｄであるｎ相電圧形イン
バータの各スイッチング素子に開閉のためのパルスを出
力するものとする。

今、ある相電圧指令Ｖｒ＜１の振幅がＥ＋／２を越えた
とすると、オフセット演算手段は相電圧指令Ｖｒ＋ａ＋
＋の大きさ（絶対値）がＥａ／２を越える部分を検出し
、オフセットｖａｆｓｔを出力する。ここで、オフセッ
トＶ　ｏ　ｆ　ｓ　ｔは、例えばｉ相の相電圧指令Ｖｒ
＋ｉ＋がＥｄ／２を越えたときには。

Ｖｏｒｓｔ＝　Ｖｒ＋ｉ＞　−Ｅｄ／　２　　　　　　
（１）となり、相電圧指令■ｒ（１）が−ＥＨ１１より
小さくなったときには、 ＶＩｌｔｓｔ＝Ｖｒ＜ｉｒ＋Ｅｄ／２　　　　　　（２
）となって減算手段に出力される。

各減算手段は、各相電圧指令ｖｒ（菖）と上記オフセッ
トとの差 ｖｒ（醜）　　　Ｖｏｆｓｔ　　　　　　　　　　　　
　　　（３）をそれぞれ演算する。

従って、前記ｉ相の基準信号Ｖｒ（ｉ＋’は、（３）式
においてｍ　＝　ｉとした式及び（１）、　（２）式よ
り、Ｖｒ＋ｉ＞がＥＨ１１を越えたときには、 Ｖｒ（ｉ）’＝Ｅｃ＋／２　　　　　　　　　　　　（
４）となり、　Ｖｒｃｉ）が−Ｅｄ／２より小さくなっ
たときには。

Ｖｒ（ｉ）’　＝　−Ｈｄ／２　　　　　　　　　　　
　　　（５）となる。

このとき、ｉ相思外の他の相１例えば、ｊ相。

ｋ相の制御信号Ｖｒ（ｊ＋’、Ｖｒ＋に＋’は、（３）
式においてｍ＝ｊ又はｋとした式及び（１）、　（２）
式より、Ｖｒ（ｉ＞がＥｄ／２を越えたときには。

Ｖｒ＋ｊ＞’　＝　Ｖｒ（ｊ）−Ｖ＠ｆｎｔ＝Ｖｒ＋ｊ
）−Ｖｒｃｉ）＋Ｅｄ／２　　　　（６）Ｖｒｃｋ）’
　＝　Ｖｒ（ｋｔ　−Ｖ＊ｆｓｔ＝　Ｖｒ（ｋｔ−Ｖｒ
（ｉ）＋　Ｅｄ／　２　　　（７）となり、Ｖｒ＋ｉ）
がＥｄ／２より小さくなったときには。

Ｖｒ＋ｊ＋’　＝　Ｖｒｃｊ＋−Ｖｏｆｓｔ＝Ｖｒｃｊ
＞−Ｖｒ（ｉ＞−Ｅｄ／２　　　　（８）Ｖｒ＋に＋’
　＝　Ｖｒ（ｋ＞−Ｖａｆｓｔ＝Ｖｒ（ｋ＋−Ｖｒ（Ｌ
＋　　Ｅｄ／２　　　　　（９）となる。

減算手段はこれらの演算結果を各相の基準信号ｖｒ（１
１）′として各比較手段にそれぞれ出力し、各比較手段
は上記基準信号Ｖ　ｒ　＜　ｍ　＞　’とキャリア信号
とを比較してインバータを構成する各スイッチング素子
に制御パルスを与える。

このときのインバータの交流側の線間電圧を見てみると
、例えばｉ相・ｊ相線間型圧Ｖｉｊは、Ｖｒ（ｉ＋がＥ
ｄ／２を越えたとき及びＶｒ（ｉ）がＥｄ／２より小さ
くなったときの何れも、（４）　−（６）或いは（５）
−（８）より。

Ｖｉｊ＝Ｖｒｃｉ＋−Ｖｒ（ｊ＋　　　　　　　　　（
ｔｏ）となる。

また、ｊ相・ｋ相間電圧Ｖ　ｊ　ｋはＶｒ（ｉ）がＥｄ
／２を越えたとき及びＶｒ＋ｉ＋がＥｄ／２より小さく
なつたときの何れも、　（４）−（７）或いは（５）　
−（９）より。

Ｖｊｋ＝　Ｖｒｔｊ＋　−Ｖｒ＜ｋ＞　　　　　　　　
　（１１）となる。

従って、ｉ相電圧指令Ｖｒ（ｉ＋の大きさ（絶対値）が
インバータの直流電源電圧Ｅｄの１７２を越えた場合に
、他の相の相電圧指令Ｖｒ（ｍ＋（ｍ≠ｉ）の大きさが
１７２より小さいときには、（１０）、（１１）式から
れかるように、従来のように比較手段で飽和するという
事態の発生を抑えることができ、各ｌ１ＡｒＪｊ電圧指
令ｖＩＩＩｍ′、即ちＶｒｕ＋＋＋−Ｖｒ＋ｒｓ’＋（
ｍ、ｍ’＝１．。

・・・、ｎ、　ｍ≠ｍ　ｒ　）に、より一致するインバ
ータの相電圧出力が得られる。更に、　ｌＶｒ＋ｉ＋　
−Ｖｒｔｊ＞Ｉ≦Ｅｄ又はＩＶｒ＋ｉ＋　−Ｖｒｃｋ＞
Ｉ≦Ｅｄの関係を常に満足するなら、上記（６）〜（９
）式のｖｒ（ｊ）′及びＶｒｔｋ＋’はＥｄより大きく
なることはないので、比較手段においてＶｒｔＪｒ’及
びＶｒ（ｋ）’も飽和することが全くなく、線間電圧指
令Ｖｒ＋ｍ＋−Ｖｒ（＋ｓ’＋（ｍ、ｍ’＝１、・・・
、ｎ、　ｍ≠ｍ′）に完全に一致するインバータの出力
線間電圧Ｖ　ａｍ’を得ることができる。

なお、相電圧指令Ｖｒ＋＋ｕの振幅が直流電源電圧Ｅｄ
の１／２を越えない場合には、オフセント演算手段は０
を出力するので、従来と同様に各相電圧指令はそのまま
比較手段に入力される。

（実施例） 第１図は本発明の一実施例であり、電圧形インバータ（
相数ｎ＝３）を制御するＰＷＭ回路１は、第３図と同様
のキャリア信号発生手段１２、比較手段１３〜１５及び
駆動手段１６に加え、新たに、オフセット演算手段３１
及び減算手段３２〜３４が付加された回路構成となって
いる。なお、インバータ主回路２の構成は、実質的に第
３図と同一である。

インバータ主回路２の直流電源電圧をＥｄとすると、オ
フセント演算手段３１は、第１相〜第３相の相電圧指令
Ｖｒ（１）〜Ｖｌ−（３）が±Ｅｄ／２を越えるか否か
を検出して検出結果に応じたオフセットＶ６（ｓｔを出
力し、減算手段３２〜３４では各相電圧指令Ｖｒｃｂ＝
Ｖｒ（３）から前記オフセットＶ　ａ　ｌ　ｓ　ｔを減
算してその減算結果Ｖｒ＜Ｌ）’〜Ｖｒｃ３＞’を比較
手段１３〜１５にそれぞれ出力する。

比較手段１３〜１５は、上記Ｖｒ（１＋′〜Ｖｒｃｈ’
を基準信号としてキャリア信号発生手段１２が発生する
三角波状のキャリア信号Ｖｃと比較し、インバータ各相
の出力を制御するＰＷＭ信号Ｐ工〜Ｐ３を作成する。駆
動手段１６は、これらのＰＷＭ信号信号−１〜Ｐ３づい
て各スイッチング素子Ｓ工４．Ｓ１□。

Ｓａｔ、Ｓｚｚ、　Ｓ３□、８口に対するパルスを出力
する。

ここで、各部の動作は相電圧指令Ｖｒ（＋ｌ）（ｍ　＝
　Ｌ２．３）の振幅に応じて次のようになる。

１）相電圧指令ｖｒ（＋１）の振幅が≦Ｅｄ／２のとき
オフセット演算手段３１の出力するオフセットＶｓｆｓ
ｔはＯになり、比較手段１３〜１５は相電圧指令Ｖｒ（
１）〜Ｖｒ＋：ｈをキャリア信号Ｖｃと直接比較するこ
とによりＰＷＭ信号信号−１〜Ｐ３力する。

２）相電圧指令Ｖｒｕｗ＋の振幅が＞Ｅｄ／２のとき第
２図はこの場合の各部の波形を示している。

以下、同図を参照しながら説明する。

オフセット演算手段３１は相電圧出力指令Ｖｌ−（１）
〜Ｖｒｒ：ｈの大きさがＥ、、＋／２を越える部分を検
出して、オフセットＶ　ａ　ｆ　ｓ　ｔを出力する。

例えば、第１相の＃ｉ電圧指令Ｖｔ−（１）の大きさが
Ｅｄ／２を越えたとすると、 ■Ｖｒ（１＞＞Ｅｄ／２のときは、 Ｖｏｔｓｔ＝Ｖｒｔ１）Ｅｄ／２　　　　　（１２）■
Ｖｒ（１）＜　　Ｅ　ｄ／　２のときは、Ｖａｆｓｔ＝
　Ｖｒｃｌ）＋　Ｅｄ／２　　　　　（１３）となる。

減算手段３２〜３４は、各相電圧指令Ｖｒ（１）〜Ｖｒ
（３）と上記（１２）又は（１３）式のＶａｆｓｔとの
減算をそれぞれ行う。即ち、各減算手段３２〜３４は基
準信号Ｖｒで１）′〜Ｖｒｒ：ｂ’として、上記■の場
合には、Ｖｒ（ｌ　）’　：　Ｖｒｒｌ）−Ｖ＋＋ｆｉ
ｔ＝　Ｅｄ／　２　　　　（１４）Ｖｒｃ２＋’　＝　
Ｖｒ（２）−Ｖａｔｓｔ＝　Ｖｒｔｈ　−Ｖｒ（１）＋
　Ｅｄ／２　　　　（１５）Ｖｒ（：ｂ’　＝　Ｖｒ＋
３＋　−Ｖｏｆｓｔ＝Ｖｒ（３）−Ｖｒｃｌ＋＋Ｅｄ／
２　　　　（１６）をそれぞれ出力し、上記■の場合に
は、Ｖｒｒ１＋’＝Ｖｒｃｌ）−Ｖａｆｓｔ＝−Ｅｄ／
２　　　（１７）Ｖｒｔ２＞’　＝　Ｖｒｃ２＋　−Ｖ
ａｆｓｔ＝Ｖｒ＜２）−Ｖｒｒｂ　−Ｅｄ／２　　　　
（１８）Ｖｒ（３）’　＝　Ｖｒｔ：ｂ　−Ｖａｆｓｔ
＝Ｖｒ＋３＋−Ｖｒ＋１＋−Ｅｄ／２　　　　　（１９
）をそれぞれ出力する。

このとき、インバータ主回路２の線間電圧■、２゜Ｖ　
ｚ　ｚ　＊　Ｖ　ａ　１は、 Ｖ、、　＝　Ｖｒｒｌ＞’　−Ｖｒｔ２＞’　＝　Ｖｒ
ｔ１＞　−Ｖｒｔ２）Ｖ、、　＝　Ｖｒ（２＋’　−Ｖ
ｒｔ：ｈ’　＝　Ｖｒ＋２＋　−Ｖｒ（：ｂＶ、、＝　
Ｖｒ（３＞’　−Ｖｒ＋１＋’　＝　Ｖｒ＋３＋　−Ｖ
ｒ＜ｂとなる。

３相全てがｌＶｒ＋ｊ＋　−Ｖｒ（ｋ＋ｌ≦Ｅｄ（ｊｔ
ｋ＝１．２，３゜ｊ≠ｋ）を満たす場合には、（１４）
〜（１９）式かられかるように、制御信号Ｖｒｄ＋’〜
Ｖ　ｒ＜　３　＞’の大きさはＥａ／２を越えることは
ない（即ち比較手段で飽和することが全くない）ので、
第２図において例示した第１相及び第２相の線間電圧ｖ
１□並びにその平均波形を発生させることができる。

このように、各相間でオフセットが相殺されるため、線
間電圧指令（Ｖｒ（ｌ）−Ｖｒ（２）、Ｖｒｃｈ　−Ｖ
ｒ（３）ｐＶｒｃ：ｈ−Ｖｒｃｌｄ通りの線間電圧Ｖ　
１１　Ｔ　Ｖ　２３　＋ｖＪ□を得ることができ、制御
範囲を大幅に拡大することが可能になる。

なお、上記実施例では３相インバータのＰＷＭ回路につ
いて説明したが１本発明は３相以外の多相インバータに
も適用できることはいうまでもない。

（発明の効果） 以上のように本発明によれば、多相ＰＷＭインバータの
相電圧指令が直流電ｇＷｔ圧の１／２を越える場合に、
その超過分を各相の相電圧指令から減算することにした
ので、各線間電圧の最大値が直流電源電圧以下の範囲で
飽和することがなく。

インバータの出力制御範囲を拡大することができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す電圧形ＰＷＭインバー
タシステムの構成図、第２図は第１図における各部の動
作を示す波形図、第３図は従来のＰＷＭ回路を説明する
ための電圧形ＰＷＭインバータシステムの構成図、第４
図は第３図における各部の動作を示す波形図である。 １・・・ＰＷＭ回路　　　２・・・インバータ主回路１
２・・・キャリア信号発生手段　１３〜１５・・・比較
手段１６・・・駆動手段　　３１・・・オフセット演算
手段３２〜３４・・・減算手段

Claims (1)

1. 【特許請求の範囲】 キャリア信号と基準信号とを比較手段に入力してパルス
   幅変調信号を生成し、このパルス幅変調信号に基づいて
   電圧形インバータ主回路を制御するパルス幅変調制御回
   路において、 前記インバータ主回路の直流電源電圧の１／２よりも大
   きい各相電圧指令の振幅の超過分をオフセットとして出
   力するオフセット演算手段と、各相電圧指令から前記オ
   フセットをそれぞれ減算して前記基準信号を発生させる
   減算手段と、を備えたことを特徴とする電圧形インバー
   タのパルス幅変調制御回路。