JPH02285326A - Active matrix type liquid crystal display element - Google Patents
Active matrix type liquid crystal display elementInfo
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば薄膜トランジスタ（ＴＰＴ）をアク
ティブ素子として用いたアクティブマトリックス型液晶
表示素子に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an active matrix liquid crystal display device using, for example, a thin film transistor (TPT) as an active element.
（従来の技術）
アクティブマトリックス型液晶表示素子は、画素毎に設
けられたスイッチ素子によって、表示素子アレイに画像
信号を選択的に印加することにより、高コントラストで
クロストークのない鮮明な画像を得ようとするものであ
る。液晶表示素子は薄型・軽量、低消費電力等の特徴を
有し、携帯用機器のデイスプレィに多（用いられている
が、特に、高精細を要求されるパーソナルコンピュータ
のデイスプレィやＴＶ用に対しては、アクティブマトリ
ックス型への要求が高まっている。(Prior art) Active matrix type liquid crystal display elements obtain clear images with high contrast and no crosstalk by selectively applying image signals to the display element array using switch elements provided for each pixel. This is what we are trying to do. Liquid crystal display elements have characteristics such as thinness, light weight, and low power consumption, and are widely used in displays of portable devices, but are particularly suitable for personal computer displays and TVs that require high definition. The demand for active matrix type is increasing.
第４図はスイッチ素子としてＴＰＴを用いたアクティブ
マトリックス型液晶表示素子の駆動原理を説明するため
の図である。同図において、走査線１と信号線２の各交
点には、ＴＰＴ３を介して液晶層４と画素容量５が接続
されている。そして、走査回路６は走査線１に順次ゲー
トパルスを印加し、それに同期して、信号ホールド回路
７は走査線１の１ライン分の画像信号を信号線２に出力
する。ＴＦＴ３は所定の走査線１にゲートパルスが印加
されている間で導通状態“となり、そのとき所定の信号
線２に出力されている画像信号に応じて、画素容量５に
電荷が蓄積され、液晶層４が駆動される。更に、ゲート
パルスが次の走査線１に移ると、ＴＦＴ３は非導通状態
になり、蓄積された電荷は次に走査を受けるまで保持さ
れる結果、液晶層４の表示状態が維持される。FIG. 4 is a diagram for explaining the driving principle of an active matrix type liquid crystal display element using TPT as a switch element. In the figure, a liquid crystal layer 4 and a pixel capacitor 5 are connected to each intersection of a scanning line 1 and a signal line 2 via a TPT 3. Then, the scanning circuit 6 sequentially applies gate pulses to the scanning line 1 , and in synchronization therewith, the signal hold circuit 7 outputs an image signal for one line of the scanning line 1 to the signal line 2 . The TFT 3 is in a conductive state while a gate pulse is applied to a predetermined scanning line 1, and charges are accumulated in the pixel capacitor 5 in accordance with the image signal output to a predetermined signal line 2 at that time, and the liquid crystal The layer 4 is driven. Furthermore, when the gate pulse moves to the next scanning line 1, the TFT 3 becomes non-conductive, and the accumulated charge is held until the next scan. As a result, the display on the liquid crystal layer 4 The state is maintained.
第５図はこの種のアクティブマトリックス型液晶表示素
子の一画素分の一例を示す概略図であり、同図（ａ）は
アレイ基板上での平面図、同図（ｂ）は同図（ａ）のＢ
−Ｂ−面を矢印方向からみたときに対応する断面図を表
している。同図に示すように、ＴＦＴ３はガラス基板１
０上に形成され、走査線１と一体のゲート電極１１、ゲ
ート絶縁膜１２、信号線２と一体のドレイン電極１３、
表示電極１４に接続されたソース電極１５、及び半導体
層１６から構成されている。また、走査線１と概略平行
な方向には、補助容量線１７が表示電極１４と部分的に
ゲート絶縁膜１２を介して対向するように形成されてお
り、表示電極１４と補助容量線１７の重なり部分で付加
的な補助容量が得られる。この補助容量は第４図におけ
る画素容量５を増加させ、保持期間でのＴＦＴ３の漏れ
電流、及び表示電極１４と他の電極の間の容量結合によ
る表示電極電位の変動を緩和する働きを持つ。FIG. 5 is a schematic diagram showing an example of one pixel of this type of active matrix liquid crystal display element, in which (a) is a plan view on the array substrate, and (b) is a plan view of the same (a). ) of B
-B- represents a corresponding cross-sectional view when viewed from the direction of the arrow. As shown in the figure, the TFT 3 is connected to the glass substrate 1.
0, a gate electrode 11 integrated with the scanning line 1, a gate insulating film 12, a drain electrode 13 integrated with the signal line 2,
It is composed of a source electrode 15 connected to a display electrode 14 and a semiconductor layer 16. Further, in a direction approximately parallel to the scanning line 1, an auxiliary capacitor line 17 is formed so as to partially face the display electrode 14 with the gate insulating film 12 in between. Additional auxiliary capacity is provided at the overlap. This auxiliary capacitor increases the pixel capacitance 5 in FIG. 4 and has the function of alleviating leakage current of the TFT 3 during the holding period and fluctuations in display electrode potential due to capacitive coupling between the display electrode 14 and other electrodes.
方、ガラス基板１８上には共通電極１９が形成されてお
り、液晶層４を介してガラス基板１０と対向している。On the other hand, a common electrode 19 is formed on the glass substrate 18 and faces the glass substrate 10 with the liquid crystal layer 4 interposed therebetween.
そして、表示電極１４と共通電極１９の間の電界により
、所定の表示がなされる。A predetermined display is produced by the electric field between the display electrode 14 and the common electrode 19.
第６図は走査線１や信号線２等に印加される電圧波形の
一例を示す図である。同図において、走査線１に印加さ
れるゲートパルスはオン時がｖｇ１オフ時が０であり、
また、信号線２に印加される信号電圧の波形は１フレー
ムごとにＶｓｉｇ＋とＶｓｌｇ の間で切り替わって
いる。そして、共通電極１９には■Ｃｏｌ１の電圧が印
加されている。FIG. 6 is a diagram showing an example of voltage waveforms applied to the scanning line 1, signal line 2, etc. In the figure, the gate pulse applied to scanning line 1 is vg1 when it is on, and 0 when it is off.
Further, the waveform of the signal voltage applied to the signal line 2 is switched between Vsig+ and Vslg every frame. A voltage of ■Col1 is applied to the common electrode 19.
（発明が解決しようとする課題）
ところで、第５図に示したＴＦＴ３では、ゲート電極１
１とソース電極１５の重複部に大きな容量結合が生じる
という固有の問題が発生する。この結果、第 図に示す
ように、ゲートパルス立ち下がり前後で、表示電極電位
にΔＶなる電位降下が生じる。このΔＶは、ΔＶ＝Ｃｇ
ｓ−Ｖｇ／（Ｃｐｅｌ ＋Ｃｇｓ） （式１）という
式で表される。(Problem to be Solved by the Invention) By the way, in the TFT 3 shown in FIG.
An inherent problem arises in that large capacitive coupling occurs in the overlapping portion of the source electrode 1 and the source electrode 15. As a result, as shown in FIG. 3, a potential drop of ΔV occurs in the display electrode potential before and after the fall of the gate pulse. This ΔV is ΔV=Cg
It is expressed by the formula s-Vg/(Cpel +Cgs) (Formula 1).
ここで、Ｃｇｓはソース・ゲート間容Ｑ％ Ｃｐｅｌは
画素容量、Ｖｇはゲートパルス電圧を示している。Here, Cgs is the source-gate capacitance Q%, Cpel is the pixel capacitance, and Vg is the gate pulse voltage.
この式において、仮に、Δ■が表示領域内のすべての画
素間で等しいときは、共通電極電位を調整することによ
り、実質的にΔＶを打ち消すことは可能である。しかし
実際には、ΔＶを一定にすることは困難である。その最
も大きな要因は例えば、フォトプロセスにおいて回転モ
ードのマスクアライメント誤差が生じるため、表示領域
面内にＣｇｓの分布が発生するからである。これによる
ΔＶの分布は、共通電極電位の調整によるΔＶ補償を困
難にし、結果として、フリッカ現象等の表示上の問題を
生じる。In this equation, if Δ■ is equal among all pixels in the display area, it is possible to substantially cancel ΔV by adjusting the common electrode potential. However, in reality, it is difficult to keep ΔV constant. The biggest reason for this is, for example, that a mask alignment error in a rotation mode occurs in a photo process, resulting in a Cgs distribution within the plane of the display area. This distribution of ΔV makes it difficult to compensate for ΔV by adjusting the common electrode potential, resulting in display problems such as flicker.
第７図はアクティブマトリックス型液晶表示素子の一画
素分の他の例を示す断面図である。この従来例では、第
５図に示した従来例に比べ、走査線１の長平方向に沿う
形で、ドレイン電極１３を挟んで両側にソース電極１５
を設けている点が異なっている。そして、ゲート電極１
１とソース電極１５の間にアライメント誤差が生じたと
しても、ソースφゲート市複部の面積が全体で等しくな
るように構成されている。この結果、Ｃｇｓ即ち△■の
表示領域面内分布を小さく抑えることが可能である。FIG. 7 is a sectional view showing another example of one pixel of an active matrix liquid crystal display element. Compared to the conventional example shown in FIG.
The difference is that it has a . And gate electrode 1
Even if an alignment error occurs between the source electrode 1 and the source electrode 15, the area of the source φ gate area is made equal throughout. As a result, it is possible to suppress the in-plane distribution of Cgs, that is, Δ■ within the display area.
しかしながら、この構造では、ゲート電極１１を形成す
るに当たり信号線２を表示電極１４に向かって突出させ
、本来表示電極１４となるべき部分に下レイン電極１３
やソース電極１５が形成されるため、画素の開口部面積
が減少し光透過率が低くなるという問題が生じる。更に
、ＴＦＴサイズが第５図に示した場合に比べ大きくなる
ため、必然的にソース・ゲート間容ｆｆｉｃｇｓが大き
くなってしまう。この結果、液晶の誘電率の変動や表示
電極・共通電極間距離の表示領域面内分布等による画素
容量ｃｐｃｌの変動によって、ΔＶの変動が大きくなっ
てしまう。そこで、補助容量線１７の面積を増加させて
補助容量を増加させることにより、Δ■の変動を抑える
方法が考えられる。しかしながら、補助容量線１７は例
えば製造工程簡略化を目的として金属膜で形成されるこ
とが多く、更に、光透過率が低下することになる。However, in this structure, when forming the gate electrode 11, the signal line 2 is made to protrude toward the display electrode 14, and the lower rain electrode 13 is placed in the portion that should originally become the display electrode 14.
Since the source electrode 15 is formed, the problem arises that the area of the aperture of the pixel is reduced and the light transmittance is lowered. Furthermore, since the TFT size is larger than that shown in FIG. 5, the source-gate capacitance fficgs inevitably becomes larger. As a result, fluctuations in ΔV increase due to fluctuations in the pixel capacitance cpcl due to fluctuations in the dielectric constant of the liquid crystal, distribution of the distance between the display electrode and the common electrode within the display area, and the like. Therefore, a method can be considered to suppress the fluctuation of Δ■ by increasing the area of the auxiliary capacitance line 17 to increase the auxiliary capacitance. However, the auxiliary capacitance line 17 is often formed of a metal film, for example, for the purpose of simplifying the manufacturing process, and furthermore, the light transmittance is reduced.
この発明は、このような事情に鑑みてなされたものであ
る。This invention was made in view of such circumstances.
［発明の構成コ
（課題を解決するための手段）
この発明は、絶縁基板上でゲート電極、ゲート絶縁膜、
半導体膜、ソース電極及びドレイン電極から構成される
ＴＰＴを、ゲート電極と一体の行選択線及びドレイン電
極と一体の列選択線の交点付近に配置してマトリックス
状にし、且つソース電極に画素電極を接続してなるアレ
イ基板と、絶縁基板上に共通電極を形成してなる対向基
板との間に液晶を挟持してなるアクティブマトリックス
型液晶表示素子についてのものである。そして、ソース
電極とドレイン電極は行選択線の長手方向に沿って並べ
られ、且つドレイン電極は凹部を有し、ソース電極はこ
の凹部に挿入された形状である。[Configuration of the Invention (Means for Solving the Problems) This invention provides a method for forming a gate electrode, a gate insulating film, and a gate electrode on an insulating substrate.
A TPT composed of a semiconductor film, a source electrode, and a drain electrode is arranged in a matrix shape near the intersection of a row selection line integrated with a gate electrode and a column selection line integrated with a drain electrode, and a pixel electrode is connected to the source electrode. This relates to an active matrix type liquid crystal display element in which liquid crystal is sandwiched between a connected array substrate and a counter substrate formed by forming a common electrode on an insulating substrate. The source electrode and the drain electrode are arranged along the longitudinal direction of the row selection line, the drain electrode has a recess, and the source electrode is inserted into the recess.
（作 用）
この発明では、ソース電極とドレイン電極の形状を工夫
することにより、ソース・ゲート間容量Ｃｇｓの表示領
域面内での変動を小さく抑えながら、一画素に占めるＴ
ＰＴの面積を小さくすることを可能にしている。(Function) In this invention, by devising the shapes of the source electrode and the drain electrode, the variation in the source-gate capacitance Cgs within the display area can be suppressed while reducing the T occupied by one pixel.
This makes it possible to reduce the area of PT.
（実施例） 以下、図面を参照してこの発明の詳細な説明する。(Example) Hereinafter, the present invention will be described in detail with reference to the drawings.
第、１図はこの発明の一実施例におけるアレイ基板上の
一画素部分を示す平面図である。第１図において、ＴＰ
Ｔ２０は行選択線２１と一体のゲート電極２２、列選択
線２３と一体のドレイン電極２４、表示電極２５に接続
されたソース電極２６及び半導体層２７から構成されて
いる。そして、行選択線２１の長手方向２８に垂直な方
向に、ソース電極２６を挟んで両側にドレイン電極２４
を設けている。また、ドレイン電極２４は１つの凹部２
９を有する形状例えば“Ｕ°字形であり、ソース電極２
６は凹部２９に挿入された形になっている。更に、ＴＦ
Ｔ２０のチャネル長を第５図や第７図の場合と同様にす
るため、対向するドレイン電極２４の凹部２９及びソー
ス電極２６の先端部は、半円形になっている。そして、
表示電極２５の下部に、行選択線２１と概略平行な方向
に補助容量線３０を形成している。FIG. 1 is a plan view showing one pixel portion on an array substrate in an embodiment of the present invention. In Figure 1, TP
T20 is composed of a gate electrode 22 integrated with the row selection line 21, a drain electrode 24 integrated with the column selection line 23, a source electrode 26 connected to the display electrode 25, and a semiconductor layer 27. Drain electrodes 24 are provided on both sides of the source electrode 26 in a direction perpendicular to the longitudinal direction 28 of the row selection line 21.
has been established. In addition, the drain electrode 24 has one recess 2
9, for example, a U° shape, and the source electrode 2
6 is inserted into the recess 29. Furthermore, T.F.
In order to make the channel length of T20 similar to that in FIGS. 5 and 7, the recess 29 of the drain electrode 24 and the tip of the source electrode 26 facing each other are semicircular. and,
An auxiliary capacitance line 30 is formed below the display electrode 25 in a direction substantially parallel to the row selection line 21.
第２図はこの発明の一実施例における一画素部分の断面
図であり、第１図におけるＡ−Ａ−断面を矢印方向から
みたときに相当する。第２図において製造工程に従って
説明すると、例えばガラスからなる絶縁基板４０の一生
面上には、例えば遮光性材料であるＣｒ（クロム）膜を
スパッタ法で被膜した後、所定の形状にフォトエツチン
グすることによりゲート電極２２が形成され、更に、こ
れを覆うように例えば酸化シリコン（ＳｉＯｘ）からな
るゲート絶縁膜４１がプラズマＣＶＤ法により形成され
ている。ここで、図示はしていないが、ゲート電極２２
が形成される際に、同じ工程で行選択線２１と補助容量
線３０も形成される。FIG. 2 is a sectional view of one pixel portion in one embodiment of the present invention, and corresponds to the AA section in FIG. 1 viewed from the direction of the arrow. To explain the manufacturing process in FIG. 2, a Cr (chromium) film, which is a light-shielding material, is coated on the entire surface of an insulating substrate 40 made of glass, for example, by sputtering, and then photo-etched into a predetermined shape. As a result, a gate electrode 22 is formed, and furthermore, a gate insulating film 41 made of silicon oxide (SiOx), for example, is formed by plasma CVD so as to cover this. Although not shown here, the gate electrode 22
, row selection line 21 and storage capacitance line 30 are also formed in the same process.
また、ゲート絶縁膜４１が、第１図におけるゲート電極
２２とソース電極２６の間に介在する絶縁膜である。そ
して、ゲート絶縁膜４１のゲート電極２２に対向する部
分には、例えばｉ型の水素化アモルファスシリコン（ａ
−８ｔ：Ｈ）からなる半導体層２７がプラズマＣＶＤ法
を利用して形成されており、更に、半導体層２７上には
互いに電気的に分離されたｎ型ａ−８ｉ：Ｈからなるド
レイン領域４２とソース領域４３が、同じくプラズマＣ
ＶＤ法を利用して設けられている。そして、半導体層２
７のソース領域４３側に隣接するゲート絶縁膜４１上に
は、例えばＩ’ＴＯ（インジウム・チン・オキサイド）
膜をスパッタ法で被膜した後、所定の形状にフォトエツ
チングすることにより表示電極２５が設けられている。Further, the gate insulating film 41 is an insulating film interposed between the gate electrode 22 and the source electrode 26 in FIG. A portion of the gate insulating film 41 facing the gate electrode 22 is made of, for example, i-type hydrogenated amorphous silicon (a
A semiconductor layer 27 made of -8t:H) is formed using a plasma CVD method, and further on the semiconductor layer 27 is a drain region 42 made of n-type a-8i:H that is electrically isolated from each other. and source region 43 are also plasma C
It is provided using the VD method. And semiconductor layer 2
For example, I'TO (indium tin oxide) is formed on the gate insulating film 41 adjacent to the source region 43 side of No. 7.
Display electrodes 25 are provided by coating the film by sputtering and then photo-etching it into a predetermined shape.
また、ソース領域４３にはソース電極２６の一端が接続
され、ソース電極２６の他端は表示電極２５上に延在し
て接続されている。更に、ドレイン領域４２にはドレイ
ン電極２４の一端が接続されている。ここで、ドレイン
電極２４とソース電極２６は、例えばＭｏ（モリブデン
）膜とＡＩ（アルミニウム）膜とをスパッタ法で順次被
膜した後、所定の形状にフォトエツチングするという同
じ工程で形成しており、また、図示はしていないが、第
１図における列選択線２３もドレイン電極２４とソース
電極２６と同じ工程で形成している。こうして、所望の
アレイ基板４４が得られる。一方、例えばガラスからな
る絶縁基板４５の一生面上には、例えばＩＴＯからなる
共通電極４６が形成されることにより、対向基板４７が
構成されている。そして、アレイ基板４４の一生面上に
は、更に全面に例えば低温キュア型のポリイミド（ＰＩ
）からなる配向膜４８が形成されており、また、＝、を
内基板４７の一生面上にも全面に同じく、例えば低温キ
ュア型のポリイミドからなる配向膜４９が形成されてい
る。そして、アレイ基板４４と対向基板４７の一生面上
に、各々の配向膜４ｇ、４９を所定の方向に布等でこす
ることにより、ラビングによる配向処理がそれぞれ施さ
れるようになる。更に、アレイ基板４４と対向基板４７
とは互いの一生面側が対向し且つ互いの配向軸が概略９
０°をなすように組み合わせられ、これにより得られる
間隙には液晶５０が挟持されている。そして、アレイ基
板４４と対向基板４７の他主面側には、それぞれ偏光板
５１．５２が被着されており、アレイ基板４４と対向基
板４７のどちらか一方の他主面側から照明を行う形にな
っている。Further, one end of the source electrode 26 is connected to the source region 43, and the other end of the source electrode 26 extends over and is connected to the display electrode 25. Furthermore, one end of the drain electrode 24 is connected to the drain region 42 . Here, the drain electrode 24 and the source electrode 26 are formed in the same process, for example, by sequentially coating a Mo (molybdenum) film and an AI (aluminum) film by sputtering and then photoetching them into a predetermined shape. Although not shown, the column selection line 23 in FIG. 1 is also formed in the same process as the drain electrode 24 and source electrode 26. In this way, a desired array substrate 44 is obtained. On the other hand, a common electrode 46 made of, for example, ITO is formed on the entire surface of an insulating substrate 45 made of, for example, glass, thereby forming a counter substrate 47 . The whole surface of the array substrate 44 is further covered with, for example, low-temperature cure type polyimide (PI).
), and an alignment film 49 made of, for example, low-temperature cure type polyimide is formed on the entire surface of the inner substrate 47. Then, by rubbing the respective alignment films 4g and 49 in a predetermined direction with a cloth or the like on the entire surface of the array substrate 44 and the counter substrate 47, an alignment treatment by rubbing is performed, respectively. Furthermore, an array substrate 44 and a counter substrate 47
and the two surfaces face each other and their orientation axes are approximately 9
They are combined so as to form an angle of 0°, and the liquid crystal 50 is sandwiched in the gap thus obtained. Polarizing plates 51 and 52 are attached to the other main surfaces of the array substrate 44 and the counter substrate 47, respectively, and illumination is performed from the other main surface of either the array substrate 44 or the counter substrate 47. It's in shape.
この実施例では、行選択線２１の長手方向２８に沿う形
で、“Ｕ”字形のドレイン電極２４とこの凹部に挿入さ
れたソース電極２６を形成することにより、長手方向２
８でのアライメント誤差に起因したゲート・ソース問答
ＨＣｇｓの変動を少なくすることができる。実際に、こ
の実施例は第５図に示した従来例の場合に比べ、フリッ
カ現象による表示不良が大幅に減少した。また、ＴＰＴ
２Ｇのソース電極２６をドレイン電極２４に挿入して形
成することにより、ソース電極２６の外周部を有効にチ
ャネル部形成に利用できるため、ＴＰＴ２０のサイズを
縮小することができる。実際に、この実施例は第７図に
示した従来例の場合に比べ、Ｃｇｓは１６％減少し、透
過率は補助容量減少の効果を含めて１９％増加した。In this embodiment, a "U"-shaped drain electrode 24 and a source electrode 26 inserted into this recess are formed along the longitudinal direction 28 of the row selection line 21.
It is possible to reduce fluctuations in the gate-source interrogation HCgs caused by alignment errors at 8. In fact, in this embodiment, display defects due to flicker phenomenon were significantly reduced compared to the conventional example shown in FIG. Also, TPT
By inserting and forming the 2G source electrode 26 into the drain electrode 24, the outer circumferential portion of the source electrode 26 can be effectively used for forming the channel portion, so that the size of the TPT 20 can be reduced. In fact, in this example, compared to the conventional example shown in FIG. 7, Cgs decreased by 16% and transmittance increased by 19% including the effect of reducing the auxiliary capacity.
第３図はこの発明の他の実施例におけるアレイ基板上の
一画素部分を示す平面図である。この実施例は第１図に
示した実施例と比べ、ドレイン電極２４とソース電極２
６の形状が異なっている。FIG. 3 is a plan view showing one pixel portion on an array substrate in another embodiment of the invention. This embodiment is different from the embodiment shown in FIG.
6 has a different shape.
即ち、ドレイン電極２４は２つの凹部２９を有する形状
例えば“Ｈ”文字を９０″回転させてなる形状であり、
ソース電極２６はドレイン電極２４の両側に２つに分割
され凹部２９に挿入された形になっている。また、ＴＦ
Ｔ２０のチャネル長を第５図や第７図の場合と同様にす
るため、対向するドレイン電極２４の凹部２９及びソー
ス電極２６の先端部は、半円形になっている。That is, the drain electrode 24 has a shape having two recesses 29, for example, a shape formed by rotating the letter "H" by 90",
The source electrode 26 is divided into two parts on both sides of the drain electrode 24 and inserted into a recess 29 . Also, T.F.
In order to make the channel length of T20 similar to that in FIGS. 5 and 7, the recess 29 of the drain electrode 24 and the tip of the source electrode 26 facing each other are semicircular.
この実施例では、行選択線２１の長手方向２８に沿う形
で、“Ｈ“字形を９０”回転させた形状のドレイン電極
２４とこの凹部に挿入されたソース電極２６を形成する
ことにより、長手方向２８のみならずこれに直交する方
向でのアライメント誤差に起因したゲート・ソース問答
ＱＣｇＳの変動を少なくすることができる。実際に、こ
の実施例は第１図に示した実施例よりも更に、フリッカ
現象による表示不良が減少した。また、第１図に示した
実施例と同様に、ソース電極２６をドレイン電極２４に
挿入して形成することにより、ソース電極２６の外周部
を有効にチャネル部形成に利用できるため、ＴＦＴ２０
のサイズを縮小することができる。実際に、この実施例
は第７図に示した従来例の場合に比べ、Ｃｇｓは１５％
減少し、透過率は補助容量減少の効果を含めて１２％増
加した。In this embodiment, a drain electrode 24 having a shape obtained by rotating an "H" shape by 90 degrees and a source electrode 26 inserted into this recess are formed along the longitudinal direction 28 of the row selection line 21. It is possible to reduce fluctuations in the gate-source response QCgS due to alignment errors not only in the direction 28 but also in the direction orthogonal thereto.In fact, this embodiment is even more effective than the embodiment shown in FIG. Display defects due to flicker phenomenon have been reduced.Furthermore, by forming the source electrode 26 by inserting it into the drain electrode 24, as in the embodiment shown in FIG. Since it can be used for forming TFT20
can be reduced in size. In fact, this embodiment has a Cgs of 15% compared to the conventional example shown in FIG.
The transmittance increased by 12%, including the effect of reduced auxiliary volume.
なお、今までの実施例において、対向するドレイン電極
２４とソース電極２６の端部は半円形としていたが、こ
の形状は多角形等であってもよい。In the embodiments described above, the ends of the opposing drain electrode 24 and source electrode 26 are semicircular, but this shape may be polygonal or the like.
また、ソース電極２６は一つに繋げられていても或いは
２個以上に分割されていてもよく、また、補助容量線３
０は必要なければ特に設けなくても支障はない。Further, the source electrode 26 may be connected into one or divided into two or more, and the auxiliary capacitance line 3
If 0 is not necessary, there is no problem even if it is not provided.
［発明の効果］
この発明は、ドレイン電極とソース電極の形状を工夫す
ることにより、マスクアライメント誤差に起因するフリ
ッカ現象を軽減し、且つ光透過率の高い優れた表示性能
を有するアクティブマトリックス型液晶表示素子が得ら
れる。[Effects of the Invention] The present invention provides an active matrix liquid crystal that reduces flickering caused by mask alignment errors and has excellent display performance with high light transmittance by devising the shapes of the drain electrode and source electrode. A display element is obtained.
第１図はこの発明の一実施例におけるアレイ基板上の一
画素部分の平面図、第２図は第１図に示した実施例にお
ける一画素部分の断面図、第３図はこの発明の他の実施
例におけるアレイ基板上の一画素部分の平面図、第４図
は従来のアクティブマトリクス型液晶表示素子の一例に
おける駆動原理を説明するための図、第５図は従来のア
クティブマトリックス型液晶表示素子の一画素分の一例
を示す概略図、第６図は従来のアクティブマトリックス
型液晶表示素子で用いられる電圧波形の一例を示す図、
第７図は従来のアクティブマトリックス型液晶表示素子
の一画素分の他の例を示す断面図である。
２０・・・薄膜トランジスタ、２１・・・行選択線２３
・・・列選択線、 ２４・・・ドレイン電極２５
・・・表示電極、 ２６・・・ソース電極２７・
・・ドレイン電極、２８・・・長手方向２９・・・凹部
、 ４０．４５・・・絶縁基板４４・・・ア
レイ基板、 ４６・・・共通電極４７・・・対向基板
、 ５０・・・液晶代理人 弁理士 則 近 憲
佑
同 竹 花 喜久男
第１図
第３図
第２図
第４図
（ａ）
（ｂ）
第
図
第
図
第
図FIG. 1 is a plan view of one pixel portion on an array substrate in an embodiment of the present invention, FIG. 2 is a cross-sectional view of one pixel portion in the embodiment shown in FIG. FIG. 4 is a diagram for explaining the driving principle in an example of a conventional active matrix liquid crystal display element, and FIG. 5 is a plan view of one pixel portion on an array substrate in the embodiment of A schematic diagram showing an example of one pixel of an element, FIG. 6 is a diagram showing an example of a voltage waveform used in a conventional active matrix liquid crystal display element,
FIG. 7 is a sectional view showing another example of one pixel of a conventional active matrix liquid crystal display element. 20... Thin film transistor, 21... Row selection line 23
...Column selection line, 24...Drain electrode 25
...Display electrode, 26...Source electrode 27.
...Drain electrode, 28...Longitudinal direction 29...Concave portion, 40.45...Insulating substrate 44...Array substrate, 46...Common electrode 47...Counter substrate, 50...Liquid crystal Agent Patent Attorney Nori Ken Yudo Takehana Kikuo Figure 1 Figure 3 Figure 2 Figure 4 (a) (b) Figure Figure Figure Figure
Claims (1)
ース電極及びドレイン電極から構成される薄膜トランジ
スタを、前記ゲート電極と一体の行選択線及び前記ドレ
イン電極と一体の列選択線の交点付近に配置してマトリ
ックス状にし、且つ前記ソース電極に画素電極を接続し
てなるアレイ基板と、絶縁基板上に共通電極を形成して
なる対向基板との間に液晶を挟持してなるアクティブマ
トリックス型液晶表示素子において、前記ソース電極と
前記ドレイン電極は前記行選択線の長手方向に沿って並
べられ、且つ前記ドレイン電極は凹部を有し、前記ソー
ス電極は前記凹部に挿入された形状であることを特徴と
するアクティブマトリックス型液晶表示素子。A thin film transistor composed of a gate electrode, a gate insulating film, a semiconductor film, a source electrode, and a drain electrode is arranged on an insulating substrate near the intersection of a row selection line integrated with the gate electrode and a column selection line integrated with the drain electrode. an active matrix type liquid crystal display in which a liquid crystal is sandwiched between an array substrate in which pixel electrodes are connected to the source electrodes in a matrix shape, and a counter substrate in which a common electrode is formed on an insulating substrate; In the element, the source electrode and the drain electrode are arranged along the longitudinal direction of the row selection line, the drain electrode has a recess, and the source electrode is inserted into the recess. Active matrix type liquid crystal display element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105908A JPH02285326A (en) | 1989-04-27 | 1989-04-27 | Active matrix type liquid crystal display element |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1105908A JPH02285326A (en) | 1989-04-27 | 1989-04-27 | Active matrix type liquid crystal display element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285326A true JPH02285326A (en) | 1990-11-22 |
Family
ID=14419970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105908A Pending JPH02285326A (en) | 1989-04-27 | 1989-04-27 | Active matrix type liquid crystal display element |
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