JPH0227401A - Offsetting control circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、オフセット制御回路、さらには比較器や差動
増幅回路などにおいて生じるオフセットの補正に適用し
て有効な技術に関するもので、例えばＬＳＩ（大規模半
導体集積回路装置）内にて比較器や差動増幅回路などの
入力オフセットを自動的に補正させる技術に利用して有
効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a technique that is effective when applied to offset control circuits, as well as correction of offsets occurring in comparators, differential amplifier circuits, etc. The present invention relates to a technology that can be effectively used to automatically correct input offsets of comparators, differential amplifier circuits, etc. in large-scale semiconductor integrated circuit devices (large-scale semiconductor integrated circuit devices).
［従来の技術］
例えば、高精度を要求されるところに使用される比較器
や差動増幅回路では、その入力オフセットを精密に補正
する必要がある。[Prior Art] For example, in comparators and differential amplifier circuits used where high precision is required, it is necessary to precisely correct input offsets.
このため、従来では、高精度を要する比較器や差動増幅
回路をＬＳＩに組み込んだ場合に、オフセット補正用の
外部端子を設け、この外部端子にポテンショメータを外
付けして入力オフセットをゼロにするような調整操作を
個別に行なっていた（例えばＮＥＣ発行「産業用リニア
ＩＣデータブック１９８７年版」２７３頁参照）。For this reason, conventionally, when a comparator or differential amplifier circuit that requires high precision is incorporated into an LSI, an external terminal for offset correction is provided, and a potentiometer is externally attached to this external terminal to reduce the input offset to zero. Such adjustment operations were performed individually (for example, see page 273 of "Industrial Linear IC Data Book 1987 Edition" published by NEC).
［発明が解決しようとする課題］
しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによって明らかとされた。[Problems to be Solved by the Invention] However, the inventors have found that the above-mentioned technique has the following problems.
すなわち、一般に、ＬＳＩなどの半導体集積回路装置で
は、Ｉｌ造および実装のコストを低減させるなどの理由
により、外部端子の数いわゆるピン数をできるだけ少な
くすることが望まれている。That is, in general, in semiconductor integrated circuit devices such as LSIs, it is desired to reduce the number of external terminals, ie, the number of pins, as much as possible for reasons such as reducing manufacturing and mounting costs.
このような状況の下で、通常は使用されることが少ない
オフセット補正用の外部端子を設けることは好ましくな
い、また、外付ポテンショメータを用いる従来の方法で
は、オフセットを精密に補正するためのトリミング工程
が別に必要となる。Under these circumstances, it is undesirable to provide an external terminal for offset correction, which is rarely used, and the conventional method of using an external potentiometer requires trimming to precisely correct the offset. A separate process is required.
本発明の目的は、比較器や差動増幅回路などのオフセッ
トを、外部端子を使わずに、ＬＳＩ内部にて自動的に補
正できるようにする、という技術を提供することにある
。An object of the present invention is to provide a technology that allows offsets of comparators, differential amplifier circuits, etc. to be automatically corrected within an LSI without using external terminals.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.
すなわち、比較動作または差動動作を行なう被制御回路
の出力変化点を検出する出力変化検出手段と、この出力
変化検出手段が上記出力変化点を検出するまで出力レベ
ルを連続的に変化させる可変レベル発生手段と、上記被
制御回路に伝達される入力レベルに上記可変レベル発生
手段の出力レベルを加えるレベル制御回路とを有するも
のである。That is, an output change detection means for detecting the output change point of a controlled circuit that performs a comparison operation or a differential operation, and a variable level that continuously changes the output level until the output change detection means detects the output change point. The variable level generating means has a generating means, and a level control circuit that adds the output level of the variable level generating means to the input level transmitted to the controlled circuit.
［作用］
上記した手段によれば、被制御回路のオフセットをゼロ
にするような補正レベルが自動的に設定され、この設定
された補正レベルによって上記被制御回路の入力レベル
が加算または減算修正されるようになる。[Operation] According to the above-described means, a correction level that makes the offset of the controlled circuit zero is automatically set, and the input level of the controlled circuit is corrected by addition or subtraction according to the set correction level. Become so.
これにより、比較器や差動増幅回路などのオフセットを
、外部端子を使わずに、ＬＳＩ内部にて自動的に補正で
きるようにする。という目的が達成される。This allows offsets of comparators, differential amplifier circuits, etc. to be automatically corrected within the LSI without using external terminals. That purpose is achieved.
［実施例］
以下、本発明の好敵な実施例を図面を参照しながら説明
する。[Embodiments] Preferred embodiments of the present invention will be described below with reference to the drawings.
なお、図において、同一符号は同一あるいは相当部分を
示すものとする。In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
第１図は本発明の技術が適用されたオフセット制御回路
の一実施例を示したものであって、１は被制御回路であ
る比較器、２は比較器１の入出力を切り換える切換回路
、３は比較動作または差動動作を行なう被制御回路の出
力変化点を検出する出力変化検出回路、４は出力変化検
出回路３が上記出力変化点を検出するまで出力レベルＩ
を連続的に変化させる可変レベル発生回路、５は被制御
回路である比較器１のリファレンス人力（−）に伝達さ
れる入力レベルＲｉに上記可変レベル発生回路４の出力
レベルエを加えるレベル制御回路である。FIG. 1 shows an embodiment of an offset control circuit to which the technology of the present invention is applied, in which 1 is a comparator which is a controlled circuit, 2 is a switching circuit for switching input and output of the comparator 1, 3 is an output change detection circuit that detects an output change point of a controlled circuit that performs a comparison operation or a differential operation; 4 is an output change detection circuit that maintains the output level I until the output change detection circuit 3 detects the output change point.
5 is a level control circuit which adds the output level E of the variable level generating circuit 4 to the input level Ri transmitted to the reference power (-) of the comparator 1, which is a controlled circuit. be.
ここで、切換回路２は、アナログスイッチ２１およびマ
ルチプレクサ２２などによって構成される。アナログス
イッチ２１は、オフセット補正を行なう初期化（イニシ
ャライズ）時に、比較器１のアナログ比較入力（＋）と
リファレンス入力（−）とを互いに同電位に短絡する。Here, the switching circuit 2 includes an analog switch 21, a multiplexer 22, and the like. The analog switch 21 short-circuits the analog comparison input (+) and reference input (-) of the comparator 1 to the same potential at the time of initialization to perform offset correction.
マルチプレクサ２２は、初期化時に比較器１の２値論理
レベルによる比較出力Ｃｏを出力変化検出回路３の入力
側に切り換える。Ｉｓは初期化設定信号であって、アナ
ログスイッチ２１とマルチプレクサ２２の各制御端子に
入力される。The multiplexer 22 switches the comparison output Co based on the binary logic level of the comparator 1 to the input side of the output change detection circuit 3 at the time of initialization. Is is an initialization setting signal, which is input to each control terminal of the analog switch 21 and multiplexer 22.
出力変化検出回路３は、第１．第２の保持回路（Ｄ−Ｆ
／Ｆ）３１，３２、インバータ３３、ＮＯＲゲート３４
などによって構成される。第１の保持回路３１は、比較
器１の出力Ｇｏの立ち下がりでセットされる。第２の保
持回路３２は、上記出力Ｃｏの立ち上がりでセットされ
る。インバータ３３は、比較器１の出力ｃｏを反転して
第２の保持回路３２に入力させる。ＮＯＲゲート３４は
。The output change detection circuit 3 includes the first. Second holding circuit (D-F
/F) 31, 32, inverter 33, NOR gate 34
It is composed of etc. The first holding circuit 31 is set at the falling edge of the output Go of the comparator 1. The second holding circuit 32 is set at the rising edge of the output Co. The inverter 33 inverts the output co of the comparator 1 and inputs it to the second holding circuit 32 . The NOR gate 34 is.
第１．第２の保持回路３１．３２の各セット出力ＱＡ、
ＱＢの論理和（ＱＡ＋ＱＢ）をとり、この論理和出力を
変化点検出出力Ｄｏとして出力する。1st. Each set output QA of the second holding circuit 31, 32,
The logical sum (QA+QB) of QB is taken, and the logical sum output is output as the change point detection output Do.
可変レベル発生回路４は、２ ｉｆ！！ｎ桁カウンタ４
１、電流加算型のＤＡ変換回路４２、ＮＡＮＤゲート４
３などによって構成される。カウンタ４１は、出力変化
検出回路３が比較器１の出力変化点を検出するまでクロ
ックＣＫによって歩進駆動される。ＤＡ変換回路４２は
電流加算型の並列入力型ＤＡ変換器であって、カウンタ
４１のカント値を電流値に変換する。ＮＡＮＤゲート４
３は、リセット信号Ｒが入力されてから上記変化点検出
出力Ｄｏが発せられるまでの間、クロックＣＫをカウン
タ４１に入力させる。この場合、カウンタ４１のカウン
ト値Ｑ１〜Ｑｎのうち、ＤＡ変換回路４２に入力されて
電流値に変換されるのはＱ１〜Ｑｎ−１までであって、
最上位の１ビツトＱｎは正負の符号を示す符号ビットＣ
として使われるようになっている。The variable level generating circuit 4 has a 2 if! ! n digit counter 4
1. Current addition type DA conversion circuit 42, NAND gate 4
3 etc. The counter 41 is driven in steps by the clock CK until the output change detection circuit 3 detects the output change point of the comparator 1. The DA conversion circuit 42 is a current addition type parallel input type DA converter, and converts the cant value of the counter 41 into a current value. NAND gate 4
3 inputs the clock CK to the counter 41 from when the reset signal R is input until when the change point detection output Do is issued. In this case, among the count values Q1 to Qn of the counter 41, only Q1 to Qn-1 are input to the DA conversion circuit 42 and converted into current values, and
The most significant bit Qn is a sign bit C indicating the positive or negative sign.
It is now used as a.
レベル制御回路５は利得が１になるように負帰還をかけ
られた演算増幅器５１．アナログ切換スイッチ５２．イ
ンバータ５３などによって構成される。演算増幅ｌ！５
１は、上記可変レベル発生回路４の出力レベルエを上記
比較器１のリファレンス入力レベルＲｉに加える。アナ
ログ切換スイッチ５２は、上記出力レベルＩの正負極性
を上記符号ビットＣの論理レベルに従って切り換える。The level control circuit 5 is an operational amplifier 51. which is subjected to negative feedback so that the gain is 1. Analog changeover switch 52. It is composed of an inverter 53 and the like. Operational amplification! 5
1 adds the output level E of the variable level generating circuit 4 to the reference input level Ri of the comparator 1. The analog changeover switch 52 switches the positive or negative polarity of the output level I according to the logic level of the sign bit C.
以上のように構成されたオフセット制御回路について、
以下その動作を説明する。Regarding the offset control circuit configured as above,
The operation will be explained below.
第２図は、第１図に示したオフセット制御回路の動作例
を示す。FIG. 2 shows an example of the operation of the offset control circuit shown in FIG.
第１図および第２図において、まず、初期化信号Ｉｓが
Ｈにセットされると、切換回＠２によって、被制御回路
である比較器工の比較入力（＋）とリファレンス入力（
−）とが互いに同電位に短絡されるとともに、その比較
出力Ｃｏが出力変化検出回路３の検出入力側に切り換え
られる。In FIGS. 1 and 2, first, when the initialization signal Is is set to H, the switching circuit @2 causes the comparison input (+) and reference input (
-) are short-circuited to the same potential, and the comparison output Co is switched to the detection input side of the output change detection circuit 3.
この初期化状態にてリセット信号、Ｒｓを与えると、可
変レベル発生回路５の出力レベルエが最低レベルから最
高レベルまで連続的に変化する。この連続的に変化する
レベルＩは、レベル制御回路５によって上記比較器ｌの
リファレンス入力レベルに加えられる。When the reset signal Rs is applied in this initialized state, the output level of the variable level generating circuit 5 changes continuously from the lowest level to the highest level. This continuously changing level I is added by the level control circuit 5 to the reference input level of the comparator I.
ここで、比較器１のリファレンス入力レベルがオフセッ
トゼロとなる点を通過すると、つまり可変レベル発生回
路４の出力レベルＩが比較器１の入力オフセットＶｏｆ
に相当するレベルを通過すると、この通過の前後で比較
器１の比較出力Ｃ。Here, when the reference input level of the comparator 1 passes the point where the offset becomes zero, that is, the output level I of the variable level generation circuit 4 becomes the input offset Vof of the comparator 1.
When passing a level corresponding to , the comparison output C of comparator 1 before and after this passage.
の論理がＨからＬまたはＬからＨに反転する。このとき
の比較器１の出力変化は、出力変化検出回路４によって
検出される。The logic of is inverted from H to L or from L to H. The output change of the comparator 1 at this time is detected by the output change detection circuit 4.
出力変化検出回路４は、比較器ｌの比較出力ＣＯが変化
すると同時に検出出力ＤｏをＨがらしに切り換えて、可
変レベル発生回路４内のカウンタ４１の歩進動作を停止
させる。これにより、可変レベル発生回路４の出力レベ
ルエは、上記比較器１の比較出力Ｃｏが反転した直後の
レベル、すなわち比較器１の入力オフセットがゼロに補
正された直後のレベルに固定される。このようにして固
定されたレベルは、次にリセット信号Ｒが与えられるま
で保持される。The output change detection circuit 4 switches the detection output Do to a high level at the same time as the comparison output CO of the comparator 1 changes, and stops the step-by-step operation of the counter 41 in the variable level generation circuit 4. Thereby, the output level E of the variable level generation circuit 4 is fixed at the level immediately after the comparison output Co of the comparator 1 is inverted, that is, the level immediately after the input offset of the comparator 1 is corrected to zero. The level fixed in this manner is maintained until the next reset signal R is applied.
以上のようにして、比較ｉｌｌの入力オフセットが自動
的に補正されるとともに、この補正された状態が保持さ
れる。この後、初期化信号ｌ５ｔｔＬにリセットすれば
、入力オフセットがゼロに補正された状態の比較器１は
、オフセット制御回路側から開放されて、通常の使用状
態に復帰する。As described above, the input offset of the comparison ill is automatically corrected, and this corrected state is maintained. Thereafter, by resetting to the initialization signal l5ttL, the comparator 1 whose input offset has been corrected to zero is released from the offset control circuit side and returns to its normal operating state.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である比較器のオフセット
補正に適用した場合について説明したが、それに限定さ
れるものではなく１例えば第３図に示すように、多段接
続された差動増幅回路１−１〜１−ｍのオフセット補正
にも適用できる。In the above explanation, the invention made by the present inventor is mainly applied to the offset correction of a comparator, which is the background field of application, but the invention is not limited to this. Thus, the present invention can also be applied to offset correction of differential amplifier circuits 1-1 to 1-m connected in multiple stages.
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.
すなわち、比較器や差動増幅回路などのオフセットを、
外部端子を使わずに、ＬＳＩ内部にて自動的に補正でき
るようになる、という効果が得られる。In other words, the offset of comparators and differential amplifier circuits, etc.
The effect is that correction can be automatically performed inside the LSI without using external terminals.
第１図は本発明の一実施例によるオフセット制御回路を
示す図、
第２図は第１図に示した回路の動作例を示す図。
第３図は本発明の別の実施例を示す図である。FIG. 1 is a diagram showing an offset control circuit according to an embodiment of the present invention, and FIG. 2 is a diagram showing an example of the operation of the circuit shown in FIG. 1. FIG. 3 is a diagram showing another embodiment of the present invention.
Claims (1)
変化点を検出する出力変化検出手段と、この出力変化検
出手段が上記出力変化点を検出するまで出力レベルを連
続的に変化させる可変レベル発生手段と、上記被制御回
路に伝達される入力レベルに上記可変レベル発生手段の
出力レベルを加えるレベル制御回路とを備えたことを特
徴とするオフセット制御回路。 ２、比較動作または差動動作を行なう被制御回路の出力
の立ち下がりでセットされる第１の保持回路と、上記出
力の立ち上がりでセットされる第２の保持回路とを有し
、上記第１、第２の保持回路の各セット出力の論理和を
上記出力の変化点検出出力として出力する出力変化検出
手段を備えた特許請求の範囲第１項記載のオフセット制
御回路。 ３、出力変化検出手段が被制御回路の出力の変化点を検
出するまで歩進駆動されるカウンタと、このカウンタの
カウント値をＤＡ変換して出力するＤＡ変換回路とを有
する可変レベル発生手段を備えた特許請求の範囲第１項
または第２項記載のオフセット制御回路。[Claims] 1. Output change detection means for detecting an output change point of a controlled circuit that performs a comparison operation or a differential operation, and an output change detection means that continuously maintains the output level until the output change detection means detects the output change point. 1. An offset control circuit comprising: variable level generating means for changing the output level; and a level control circuit for adding an output level of the variable level generating means to an input level transmitted to the controlled circuit. 2. A first holding circuit that is set at the falling edge of the output of the controlled circuit that performs a comparison operation or a differential operation, and a second holding circuit that is set at the rising edge of the output; 2. The offset control circuit according to claim 1, further comprising output change detection means for outputting the logical sum of each set output of the second holding circuit as a change point detection output of the output. 3. Variable level generating means having a counter that is driven step by step until the output change detection means detects a change point in the output of the controlled circuit, and a DA conversion circuit that converts the count value of this counter into DA and outputs it. An offset control circuit according to claim 1 or 2, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176814A JPH0227401A (en) | 1988-07-15 | 1988-07-15 | Offsetting control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176814A JPH0227401A (en) | 1988-07-15 | 1988-07-15 | Offsetting control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227401A true JPH0227401A (en) | 1990-01-30 |
Family
ID=16020311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176814A Pending JPH0227401A (en) | 1988-07-15 | 1988-07-15 | Offsetting control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227401A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1988
- 1988-07-15 JP JP63176814A patent/JPH0227401A/en active Pending
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