JPH02271743A - データ通信方式 - Google Patents
データ通信方式Info
- Publication number
- JPH02271743A JPH02271743A JP9342289A JP9342289A JPH02271743A JP H02271743 A JPH02271743 A JP H02271743A JP 9342289 A JP9342289 A JP 9342289A JP 9342289 A JP9342289 A JP 9342289A JP H02271743 A JPH02271743 A JP H02271743A
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- JP
- Japan
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- signal
- data
- control signal
- channel
- call control
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- 238000004891 communication Methods 0.000 title claims description 15
- 230000005540 biological transmission Effects 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ通信方式に関し、特にデジタルデータ通
信網におけるデータ通信方式に関する。
信網におけるデータ通信方式に関する。
従来、この種のデータ通信方式においては、呼制御用の
データチャネル内に割り当てられた個別呼制御ビットと
は別に、割り当てられたチャネル内の少なくとも１ビツ
トを用いてデータ制御信号を伝送する構成となっていた
。
データチャネル内に割り当てられた個別呼制御ビットと
は別に、割り当てられたチャネル内の少なくとも１ビツ
トを用いてデータ制御信号を伝送する構成となっていた
。
上述した従来のデータ通信方式は、各チャネルに割り当
てられたビット列のうち、１ビツトを呼制御信号に使用
し、また少なくとも別の１ビツトをデータ制御信号用に
使用している。一般的にデータ制御信号の変化はデータ
信号の変化に比べ大幅に少なく、また呼制御信号も同様
に低速度での伝送が可能である。
てられたビット列のうち、１ビツトを呼制御信号に使用
し、また少なくとも別の１ビツトをデータ制御信号用に
使用している。一般的にデータ制御信号の変化はデータ
信号の変化に比べ大幅に少なく、また呼制御信号も同様
に低速度での伝送が可能である。
従ってこれら低速の制御信号にそれぞれ１ビツトをｖｌ
り当てる従来のデータ通信方式では、デジタル伝送路の
使用効率が低くなり、かつ扱えるデータの伝送速度も制
御信号背低下するという欠点がある。
り当てる従来のデータ通信方式では、デジタル伝送路の
使用効率が低くなり、かつ扱えるデータの伝送速度も制
御信号背低下するという欠点がある。
本発明のデータ通信方式は、デジタル伝送路で結んだ複
数の交換機間でデータ通信を行うデジタルデータ通信網
において、前記各交換機はデータを透過的に伝送するデ
ータチャネルと呼制御を行う呼制御信号を伝送する個別
線チャネルとを有するデジタルインタフェース装置を有
し、このデジタルインタフェース装置はデータ通信にお
けるデータ制御信号と前記呼制御信号とを時分割多重化
する多重化手段と、この多重化手段による多重化信号を
前記個別線チャネルに送出する送出手段と、前記個別線
チャネルの信号からデータ制御信号と呼制御信号とを分
離する分離手段とを備えることを特徴とする。
数の交換機間でデータ通信を行うデジタルデータ通信網
において、前記各交換機はデータを透過的に伝送するデ
ータチャネルと呼制御を行う呼制御信号を伝送する個別
線チャネルとを有するデジタルインタフェース装置を有
し、このデジタルインタフェース装置はデータ通信にお
けるデータ制御信号と前記呼制御信号とを時分割多重化
する多重化手段と、この多重化手段による多重化信号を
前記個別線チャネルに送出する送出手段と、前記個別線
チャネルの信号からデータ制御信号と呼制御信号とを分
離する分離手段とを備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すデジタルインタフェー
ス装置のブロック図、第２図は第１図におけるデジタル
インタフェース装置で使用されるフレームの一例を示す
フレーム構成図である。
ス装置のブロック図、第２図は第１図におけるデジタル
インタフェース装置で使用されるフレームの一例を示す
フレーム構成図である。
第２図（ａ）においてｌフレームは１つの個別線チャネ
ル（以下５ＣＨ）と、３０のデータチャネル（以下ＤＣ
ＨＯ，〜ＤＣＨ２９）とから構成されている。ＳＣＨは
、呼制御信号等を送受するためｎ個のフレームを集めて
１マルチフレーム（第１のマルチフレーム）を構成する
。また、第２図（ｂ）に示すように３個の第１のマルチ
フレーム０，１．２を一組にして第２のマルチフレーム
を構成している。なお第２のマルチフレームでは第１の
マルチフレーム０．１を呼制御信号に割り当て、第１の
マルチフレーム２をデータ制御信号に割り当てる。この
割当て方法は、マルチフレーム構成を変えることにより
任意に設定することができ、また他の複数の信号を更に
多重化することも可能である。
ル（以下５ＣＨ）と、３０のデータチャネル（以下ＤＣ
ＨＯ，〜ＤＣＨ２９）とから構成されている。ＳＣＨは
、呼制御信号等を送受するためｎ個のフレームを集めて
１マルチフレーム（第１のマルチフレーム）を構成する
。また、第２図（ｂ）に示すように３個の第１のマルチ
フレーム０，１．２を一組にして第２のマルチフレーム
を構成している。なお第２のマルチフレームでは第１の
マルチフレーム０．１を呼制御信号に割り当て、第１の
マルチフレーム２をデータ制御信号に割り当てる。この
割当て方法は、マルチフレーム構成を変えることにより
任意に設定することができ、また他の複数の信号を更に
多重化することも可能である。
次に、第１図において本実施例におけるデジタルインタ
フェース装置はドライバ（以下ＤＲＶ）１と、多重化回
路（以下ＭＵＸ）２．３と、呼制御信号記憶回路（以下
ＭＣ）４と、データ制御信号記憶回路（以下ＭＤ）５と
、制御装置（以下ＣＴＬ）’６と、データ制御信号受信
バッファ（以下ＢＤ）７と、呼制御信号受信バッファ（
以下ＢＣ）８と、展開回路（以下ＤＭＸ）９．１０と、
レシーバ（以下ＲＣＶ）１１と、タイミング発生回路（
以下ＴＭＧ）１２とを備えており、ＣＴＬ６及びＴＭＧ
１２により各回路を制御する。
フェース装置はドライバ（以下ＤＲＶ）１と、多重化回
路（以下ＭＵＸ）２．３と、呼制御信号記憶回路（以下
ＭＣ）４と、データ制御信号記憶回路（以下ＭＤ）５と
、制御装置（以下ＣＴＬ）’６と、データ制御信号受信
バッファ（以下ＢＤ）７と、呼制御信号受信バッファ（
以下ＢＣ）８と、展開回路（以下ＤＭＸ）９．１０と、
レシーバ（以下ＲＣＶ）１１と、タイミング発生回路（
以下ＴＭＧ）１２とを備えており、ＣＴＬ６及びＴＭＧ
１２により各回路を制御する。
続いて本実施例の動作について説明する。
交換機からデジタル伝送路に出る方向の動作は次のよう
になる。データ制御信号及び呼制御信号は、交換機本体
とのＣＰＵバス１５を介してＣＴＬ６に送られてくる。
になる。データ制御信号及び呼制御信号は、交換機本体
とのＣＰＵバス１５を介してＣＴＬ６に送られてくる。
ＣＴＬ６は送られてきた情報をそれぞれＭＤ５及びＭＣ
４に記憶する。第１のＭＵＸ３は第２のマルチフレーム
を作成するために使用され、ＴＭＧ１２からの信号に従
ってＭＣ４及びＭＤ５から信号を読み出して時分割多重
化を行い、個別線チャネルを作成する。第２のＭＵＸ２
は交換機からの入力データ信号１３とＭＵＸ３からの信
号の多重化を行い、第１のマルチフレームを作成する。
４に記憶する。第１のＭＵＸ３は第２のマルチフレーム
を作成するために使用され、ＴＭＧ１２からの信号に従
ってＭＣ４及びＭＤ５から信号を読み出して時分割多重
化を行い、個別線チャネルを作成する。第２のＭＵＸ２
は交換機からの入力データ信号１３とＭＵＸ３からの信
号の多重化を行い、第１のマルチフレームを作成する。
ＭＵＸ２からの信号はＤＲＶｌを介してデジタル伝送路
１４に送出される。
１４に送出される。
一方デジタル伝送路１６からの信号はＲＣＶｌｌにてユ
ニポーラ信号に変換され、第１のＤＭＸｌｏによって各
チャネルの信号はデータチャネル信号と個別線チャネル
に分離される。分離されたデータチャネル信号は出力デ
ータ信号１７として交換機に送出され、また個別線チャ
ネルは第２のＤＭＸ９によってデータ制御信号と呼制御
信号とに分離され、それぞれＢＤ７とＢＯ２に記憶され
る。ＣＴＬ６はＢＤ７とＢＯ８からデータ制御信号と呼
制御信号を読み出してＣＰＵバス１５を介して交換機の
制御装置（図示省略）に送出する。
ニポーラ信号に変換され、第１のＤＭＸｌｏによって各
チャネルの信号はデータチャネル信号と個別線チャネル
に分離される。分離されたデータチャネル信号は出力デ
ータ信号１７として交換機に送出され、また個別線チャ
ネルは第２のＤＭＸ９によってデータ制御信号と呼制御
信号とに分離され、それぞれＢＤ７とＢＯ２に記憶され
る。ＣＴＬ６はＢＤ７とＢＯ８からデータ制御信号と呼
制御信号を読み出してＣＰＵバス１５を介して交換機の
制御装置（図示省略）に送出する。
呼の設定はＣＴＬ６の指示により、ＭＣ４を起動して発
信信号１選択信号を送出する。また被呼側交換機におい
ては、ＣＴＬ６が発呼側交換機からの呼制御信号をＢＯ
８を介して読み出し、着信。
信信号１選択信号を送出する。また被呼側交換機におい
ては、ＣＴＬ６が発呼側交換機からの呼制御信号をＢＯ
８を介して読み出し、着信。
選択信号等の呼制御情報を交換機本体に知らせ、内線デ
ータ加入者に接続する。また交換機の内線データ加入者
からのデータ制御情報は、同様にＣＰＵバス１５を介し
てＣＴＬ６に送られ、ＭＤ５゜ＭＵＸ３，２．ＤＲＶＩ
を介してデジタル伝送路１４に送出される。対局ではＲ
ＣＶＩ １．ＤＭＸｌｏ、９．ＢＤ７を介してＣＴＬ６
に到着し、ＣＴＬ６はＣＰＵバス１５を介して交換機の
制御装置へ送出し、対局の内線データ加入者に伝送され
る。
ータ加入者に接続する。また交換機の内線データ加入者
からのデータ制御情報は、同様にＣＰＵバス１５を介し
てＣＴＬ６に送られ、ＭＤ５゜ＭＵＸ３，２．ＤＲＶＩ
を介してデジタル伝送路１４に送出される。対局ではＲ
ＣＶＩ １．ＤＭＸｌｏ、９．ＢＤ７を介してＣＴＬ６
に到着し、ＣＴＬ６はＣＰＵバス１５を介して交換機の
制御装置へ送出し、対局の内線データ加入者に伝送され
る。
なお、本実施例においては被制御信号、データ制御信号
の制御及び読取りをＣＴＬ６によって行っているが、こ
の信号を交換機内部にあらかじめ定めたタイムスロット
上に乗せて制御することも同様に可能である。
の制御及び読取りをＣＴＬ６によって行っているが、こ
の信号を交換機内部にあらかじめ定めたタイムスロット
上に乗せて制御することも同様に可能である。
以上説明したように本発明は、各局に備えるデジタルイ
ンタフェース装置の個別線信号を呼制御信号とデータ制
御信号で時分割多重使用することにより、デジタル伝送
路の使用効率を高め、また割り当てられたデータチャネ
ル内ですべてのビットをデータ信号用に使用できるので
、より高速のデータを扱えるという効果がある。
ンタフェース装置の個別線信号を呼制御信号とデータ制
御信号で時分割多重使用することにより、デジタル伝送
路の使用効率を高め、また割り当てられたデータチャネ
ル内ですべてのビットをデータ信号用に使用できるので
、より高速のデータを扱えるという効果がある。
第１図は本発明の一実施例を示すデジタルインタフェー
ス装置のブロック図、第２図は第１図におけるデジタル
インタフェース装置で使用されるフレームの一例を示す
フレーム構成図である。 １・・・ドライバ（ＤＲＶ） 、２．３・・・多重化回
路（ＭＵＸ）、４・・・呼制御信号記憶回路＜ＭＣ）、
５・・・データ制御信号記憶回路（ＭＤ）、６・・・制
御装置（ＣＴＬ）、７・・・データ制御信号受信バッフ
ァ（ＢＤ）、８・・・呼制御信号受信バッファ（ＢＣ）
、９．１０・・・展開回路（ＤＭＸ）、１１・・・レシ
ーバ（ＲＣＶ） １：２・・・タイミング発生回路（
ＴＭＧ） 、１ Ｂ・・・入力データ信号、１４．１６
・・・デジタル伝送路、１５・・・ＣＰＵバス、１７・
・・出力データ信号。
ス装置のブロック図、第２図は第１図におけるデジタル
インタフェース装置で使用されるフレームの一例を示す
フレーム構成図である。 １・・・ドライバ（ＤＲＶ） 、２．３・・・多重化回
路（ＭＵＸ）、４・・・呼制御信号記憶回路＜ＭＣ）、
５・・・データ制御信号記憶回路（ＭＤ）、６・・・制
御装置（ＣＴＬ）、７・・・データ制御信号受信バッフ
ァ（ＢＤ）、８・・・呼制御信号受信バッファ（ＢＣ）
、９．１０・・・展開回路（ＤＭＸ）、１１・・・レシ
ーバ（ＲＣＶ） １：２・・・タイミング発生回路（
ＴＭＧ） 、１ Ｂ・・・入力データ信号、１４．１６
・・・デジタル伝送路、１５・・・ＣＰＵバス、１７・
・・出力データ信号。
Claims (1)
- デジタル伝送路で結んだ複数の交換機間でデータ通信を
行うデジタルデータ通信網において、前記各交換機はデ
ータを透過的に伝送するデータチャネルと呼制御を行う
呼制御信号を伝送する個別線チャネルとを有するデジタ
ルインタフェース装置を有し、このデジタルインタフェ
ース装置はデータ通信におけるデータ制御信号と前記呼
制御信号とを時分割多重化する多重化手段と、この多重
化手段による多重化信号を前記個別線チャネルに送出す
る送出手段と、前記個別線チャネルの信号からデータ制
御信号と呼制御信号とを分離する分離手段とを備えるこ
とを特徴とするデータ通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342289A JPH02271743A (ja) | 1989-04-12 | 1989-04-12 | データ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342289A JPH02271743A (ja) | 1989-04-12 | 1989-04-12 | データ通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271743A true JPH02271743A (ja) | 1990-11-06 |
Family
ID=14081864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9342289A Pending JPH02271743A (ja) | 1989-04-12 | 1989-04-12 | データ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271743A (ja) |
-
1989
- 1989-04-12 JP JP9342289A patent/JPH02271743A/ja active Pending
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