JPH02265245A - Semiconductor device - Google Patents
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置に関し、特に半導体装置の端子電
極として使用されるバンプ（Ｂｕｍｐ）の構造の改良に
関し、
耐ショック性と耐湿性とを同時に実現する構造のバンプ
を有する半導体装置を提供することを目的とし、
基板７上に形成された導電性を有する配、線層１と、
該配線層Ｉの表面の一部が露出するように窓開けされた
絶縁膜２と、
該絶縁膜２の窓部周縁上から該絶縁膜２上に延びるよう
に形成され、該絶縁膜２を露出する溝６が咳窓部の外側
に形成された樹脂膜３と、該配線層１と該樹脂膜３とを
覆い、少なくとも該溝６の内面まで形成されたバリアメ
タル層４と、該バリアメタル層４を形成した領域の上に
形成したバンプ５とを有するように構成する。[Detailed Description of the Invention] [Summary] The present invention relates to a semiconductor device, and particularly to an improvement in the structure of a bump used as a terminal electrode of a semiconductor device, and provides a structure that simultaneously achieves shock resistance and moisture resistance. The purpose of the present invention is to provide a semiconductor device having a bump having conductivity formed on a substrate 7, a wiring layer 1, and a window opened so that a part of the surface of the wiring layer I is exposed. an insulating film 2; a resin film 3 formed on the outside of the cough window with a groove 6 extending from the periphery of the window of the insulating film 2 onto the insulating film 2 and exposing the insulating film 2; , a barrier metal layer 4 that covers the wiring layer 1 and the resin film 3 and is formed up to at least the inner surface of the groove 6, and bumps 5 that are formed on the area where the barrier metal layer 4 is formed. Configure.
本発明は、半導体装置に関し、特に半導体装置の端子電
極として使用されるバンプ（Ｂ ｕ ｍ ｐ ）の構造
の改良に関するものである。The present invention relates to a semiconductor device, and particularly to an improvement in the structure of a bump used as a terminal electrode of a semiconductor device.
従来、半導体集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃ４
ｒｃｕｉｔ：■ｃ）のチップとパッケージのリードとの
接続をとる方法として、ワイヤボンディング（Ｗｉｒｅ
Ｂｏｎｄｉｎｇ ）法が広く一般に用いられてきた。Conventionally, semiconductor integrated circuits (Integrated C4
Wire bonding is a method for connecting the rcut:■c) chip and package leads.
The bonding method has been widely used.
しかし、近年のチップは集積度の増加に伴い機能も増加
し、それを引き出すためのビン数も増加している。そし
て、ビン数の増加はチップの大型化を招く。これは集積
度を上げてチップを小型化しようとすることと相矛盾す
る問題であった。However, with the increase in the degree of integration of chips in recent years, the functions have also increased, and the number of bins to extract them has also increased. Furthermore, an increase in the number of bins leads to an increase in the size of the chip. This was a problem that contradicted the attempt to increase the degree of integration and reduce the size of chips.
そこで、ビン数の増加に対し、チンプ上のバッドのピ・
ンチをワイヤボンディングに比べて狭くしてチップを小
型化でき、かつチップの高さを低くできる方法としてＴ
ＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂａｎｄ
ｉｎｇ）技術が使われだしている。これは、チップとリ
ードとを接合するために、突起状金属（バンプと言われ
る）をチップの電極部分に被着させ、バンプとリードと
を加圧・加熱することにより、バンプとリードの金属と
の間に合金を生成させて、瞬時に全てのバンプ電極とリ
ードとを接合するものである。Therefore, as the number of bins increases, the number of bad pins on the chimp increases.
T is a method that can reduce the size of the chip by making the chip narrower than wire bonding, and also reduce the height of the chip.
AB (Tape Automated Band
ing) technology is beginning to be used. In order to bond the chip and leads, a protruding metal (referred to as a bump) is attached to the electrode part of the chip, and the bump and lead are pressed and heated. All bump electrodes and leads are instantly joined by forming an alloy between the bump electrodes and the leads.
第３図を用いて、従来のバンプ電極の構造と、その形成
方法を説明する。The structure of a conventional bump electrode and its formation method will be explained using FIG.
まず、基板２７上の絶縁膜２８上に形成され、チップの
信号を外部へ引き出す電極部分のＡｌ配線２１の周辺部
分を覆うように、ＰＳＣ（リン珪酸ガラス）膜２２を形
成した後、ＡＩ！、配線２１を露出させるための窓開け
をする。その後、アセンブリ時に加わるストレスを緩衝
するため、ＰＳＧ膜２２の全面を覆うように、ポリイミ
ド２３を形成する。その後、Ａ２配線２１とポリイミド
２３の上に、下地のＡｌ配線２１を保護するためのバリ
アメタル層２４を形成する。その後、レジストを全面に
塗布してパターニングし、バンプ２５の形成部を開孔し
た後、メツキによってバンプ２５を形成する。First, a PSC (phosphosilicate glass) film 22 is formed on the insulating film 28 on the substrate 27 so as to cover the peripheral part of the Al wiring 21 of the electrode part for extracting the chip's signal to the outside. , a window is opened to expose the wiring 21. Thereafter, polyimide 23 is formed to cover the entire surface of PSG film 22 in order to buffer stress applied during assembly. Thereafter, a barrier metal layer 24 is formed on the A2 wiring 21 and the polyimide 23 to protect the underlying Al wiring 21. Thereafter, a resist is applied to the entire surface and patterned, holes are formed in the areas where the bumps 25 are to be formed, and then the bumps 25 are formed by plating.
上記したバリアメタル層２４は、全てのｉ配！ｆＭ２１
を短絡してメツキ工程での導通層として利用されるが、
メツキ工程後はバターニングされ、各Ａ１配線２１毎に
分割される。The above-described barrier metal layer 24 has all i-arrangements! fM21
It is used as a conductive layer in the plating process by short-circuiting the
After the plating process, it is patterned and divided into each A1 wiring 21.
ところが、従来第３図のようにバンプを形成した場合、
水分をよく通すポリイミドが表面に露出されてしまい、
図中矢印で示したような経路により外部から水分が浸入
し、Ａｌ配線２１を腐食するといった問題を招いてしま
う。そのため、耐湿性に欠けるという問題があった。However, when bumps are conventionally formed as shown in Figure 3,
Polyimide, which allows moisture to pass through well, is exposed on the surface,
Moisture infiltrates from the outside through the path shown by the arrow in the figure, causing problems such as corrosion of the Al wiring 21. Therefore, there was a problem of lacking moisture resistance.
また、第４図のようにへ！配線２１に前述の腐食が起こ
らないようにするため、ポリイミド２３をＡｌ配線２１
に接触しないようにＰＳＧ膜２膜上２上開けすると、バ
ンプ２５の下のＰＳＣ膜の角の部分でポリイミド２３に
覆われていない図中Ａのような部分ができてしまう。そ
して、この部分Ａは角であるため、アセンブリ時にバン
プ２５とリードを押さえつける圧力によるストレスが集
中して、クラック２６が発生することがあるといった問
題が生じている。Also, as shown in Figure 4! In order to prevent the above-mentioned corrosion from occurring on the wiring 21, the polyimide 23 is replaced with the Al wiring 21.
If the upper part of the PSG film 2 is opened so as not to come into contact with the polyimide 23, a corner portion of the PSC film under the bump 25 will be formed as shown in A in the figure, which is not covered with the polyimide 23. Since this portion A is a corner, there is a problem in that stress due to pressure pressing the bump 25 and leads is concentrated during assembly, and cracks 26 may occur.
つまり、従来は耐湿性の優れた構造を形成すれば耐ショ
ック性が下がってしまい、耐ショック性の優れた構造を
形成すれば耐湿性が下がってしまい、２つの問題点を同
時に解決することが困難であった。In other words, conventionally, if a structure with excellent moisture resistance was formed, the shock resistance would be reduced, and if a structure with excellent shock resistance was formed, the moisture resistance would be reduced. It was difficult.
従って、本発明は耐ショック性と耐湿性とを同時に実現
する構造のバンプを有する半導体装置を提供することを
目的とする。Accordingly, an object of the present invention is to provide a semiconductor device having a bump structure that achieves shock resistance and moisture resistance at the same time.
基板７上に形成された導電性を有する配線Ｎ１と、
該配線Ｎ１の表面の一部が露出するように窓開けされた
絶縁膜２と、
該絶縁膜２の窓部周縁上から該絶縁膜２上に延びるよう
に形成され、該絶縁膜２を露出する溝６が該窓部の外側
に形成された樹脂膜３と、該配ｖＡ層１と該樹脂膜３と
を覆い、少なくとも該溝６の内面まで形成されたバリア
メタル層４と、該バリアメタル層４を形成した領域の上
に形成したバンプ５とを有するように構成する。A conductive wiring N1 formed on a substrate 7; an insulating film 2 with a window opened so that a part of the surface of the wiring N1 is exposed; A groove 6 is formed extending over the insulation film 2 and covering the resin film 3 formed on the outside of the window, the distribution layer 1 and the resin film 3, and at least covers the resin film 3 formed on the outside of the window. 6, and bumps 5 formed on the region where the barrier metal layer 4 is formed.
第１図は本発明の詳細な説明するための図である。 FIG. 1 is a diagram for explaining the present invention in detail.
本発明では第１図のように、ポリイミド３に、バンプ５
が形成されているＰＳＧ２上の領域で溝６を設けて、水
分をよく通すポリイミドを分断しであるので、もし外部
から水分が浸入しても、この溝６の内面に形成された水
分を通さないバリアメタルＮ４によって、水分が食い止
められる。In the present invention, bumps 5 are formed on polyimide 3 as shown in FIG.
Grooves 6 are provided in the area on the PSG 2 where the grooves 6 are formed to divide the polyimide, which allows moisture to pass through, so even if moisture infiltrates from the outside, the moisture formed on the inner surface of the grooves 6 will not pass through. Moisture is stopped by barrier metal N4.
また、同時にＰＳＧ膜の角の部分もポリイミド３で覆わ
れているので、アセンブリ時のストレスでクランクが発
生するようなことはない。Furthermore, since the corner portions of the PSG film are also covered with polyimide 3, no cranking will occur due to stress during assembly.
第１図（ａ）、（ｂ）を用いて、本発明の一実施例を説
明する。第１図（ａ）は、本発明のバンプ構造の断面図
を示し、第１図（ｂ）は、（ａ）を上からみた平面図で
ある。ただし、第１図（ｂ）は煩雑になるのを避けるた
め、＾２配線１と溝６とバンプ形成領域５ａを抜き出し
て示した。An embodiment of the present invention will be described using FIGS. 1(a) and 1(b). FIG. 1(a) shows a sectional view of the bump structure of the present invention, and FIG. 1(b) is a plan view of FIG. 1(a) seen from above. However, in order to avoid complication in FIG. 1(b), the ^2 wiring 1, groove 6, and bump forming region 5a are extracted and shown.
第１図（ａ）のようなバンプ構造を形成する方法は、ま
ず、基板７上にＰＳＧから成る絶縁膜８を形成し、この
上にＩＣから外部へ信号を取り出す電極部分であるへ！
配線１を幅３０μｍ、長さ８０μｍ、厚さ１μｍに形成
した後、全面にＰＳＧ２を１．２μｍの厚さに均一に塗
布する。なお、絶縁膜２．８はＰＳＧ以外に、ＣＶＤ法
で形成した５ｉＯｚ膜等を使用してもよい。The method of forming a bump structure as shown in FIG. 1(a) is to first form an insulating film 8 made of PSG on a substrate 7, and then form an electrode portion on top of this which takes out signals from the IC to the outside!
After the wiring 1 is formed to have a width of 30 μm, a length of 80 μm, and a thickness of 1 μm, PSG 2 is uniformly applied to the entire surface to a thickness of 1.2 μm. Note that, instead of PSG, the insulating film 2.8 may be a 5iOz film formed by a CVD method.
次に、＾２配線１上のＰＳＧに２０μｍの幅の窓を開け
るために、ＰＳＧ２上にレジストを塗布してパターニン
グし、窓を形成する。Next, in order to open a window with a width of 20 μm in the PSG on the ^2 wiring 1, a resist is applied on the PSG 2 and patterned to form a window.
次に、全面にポリイミド３を厚さ２μｍに均一に塗布し
た後、ポリイミド膜をパターニングし、へ！配線を露出
する窓とその周囲をかこむ幅５μｍの溝６を形成する。Next, after uniformly applying polyimide 3 to a thickness of 2 μm over the entire surface, the polyimide film was patterned, and then! A window exposing the wiring and a groove 6 having a width of 5 μm surrounding the window are formed.
次に、全面に厚さ５０００人のチタン（Ｔｉ ）と厚さ
３０００人のパラジウム（Ｐｄ）を金バンプを形成する
領域にスパッタによって形成し、バリアメタル層４を形
成する。このバリアメタル層４は、電解メツキで金バン
プを形成する時の下地となるもので、チップの全てのバ
ンプはバリアメタル４で接続され、−度にメツキが終わ
るようになっている。なお、図ではＴｉとＰｄをまとめ
てバリアメタル層４として図示している。Next, a barrier metal layer 4 is formed by sputtering titanium (Ti) to a thickness of 5,000 thick and palladium (Pd) to a thickness of 3,000 thick over the entire surface in areas where gold bumps are to be formed. This barrier metal layer 4 serves as a base for forming gold bumps by electrolytic plating, and all the bumps on the chip are connected by the barrier metal 4, so that plating is completed in one step. Note that in the figure, Ti and Pd are collectively shown as a barrier metal layer 4.
次に、陽極に金（Ａｕ） 、陰極にバリアメタル層４を
接続した電解メツキによってＡｕを幅５０μｍ。Next, gold (Au) was connected to the anode and the barrier metal layer 4 was connected to the cathode by electrolytic plating to form a layer of Au with a width of 50 μm.
高さ５０μｍに形成して、バンプ５を形成する。この後
、バリアメタル層は各バンプ毎に独立に分割されるよう
に除去される。なお、このバンプ５は、上から見ると幅
５（ｂｚｍｏ、長さ１００μｍの長方形をしている。The bumps 5 are formed to have a height of 50 μm. Thereafter, the barrier metal layer is removed so that each bump is independently divided. Note that this bump 5 has a rectangular shape with a width of 5 (bzmo) and a length of 100 μm when viewed from above.
以上の工程を経て、第１図（ａ）のようなバンプ電極を
構成した後、パッケージの錫（Ｓｎ）メツキしたリード
部分とバンプ５を押さえつけて加熱し、Ａｕ−５ｎの共
晶合金を生成し、この部分を接合する。なお、この接合
に要する時間は１秒程度で、ワイヤボンディングに比べ
て橿めて短時間にアセンブリが完了する。After completing the above steps to form a bump electrode as shown in Figure 1(a), the tin (Sn) plated lead portion of the package and the bump 5 are pressed together and heated to form an Au-5n eutectic alloy. Then join this part. Note that the time required for this bonding is about 1 second, and the assembly can be completed in a much shorter time than wire bonding.
以上のように形成したバンプ電極は、溝６でポリイミド
３が分断されているので、もし外部から水分が浸入して
も、溝６の部分の水分を通さないバリアメタル層４で食
い止められるため、ｉ配線１が外部からの水分で腐食さ
れるようなことはない。In the bump electrode formed as described above, the polyimide 3 is divided by the grooves 6, so even if moisture enters from the outside, it will be stopped by the barrier metal layer 4 that does not allow moisture to pass through the grooves 6. The i-wiring 1 will not be corroded by moisture from the outside.
また、ＰＳＧＳ２Ｏ２の部分は、ポリイミド３で覆われ
ているので、アセンブリ時の加圧でストレスが加わって
も、ポリイミド３でショックを吸収し、クランクが発生
するようなことはない。Furthermore, since the PSGS2O2 portion is covered with polyimide 3, even if stress is applied due to pressurization during assembly, the polyimide 3 absorbs the shock and no cranking occurs.
次に、第２図（ａ）、（ｂ）を用いて本発明の別の実施
例を説明する。第１図と同様に、第２図（ａ）はバンプ
構造の断面図を示し、第２図（ｂ）は、（ａ）を上から
みた平面図である。Next, another embodiment of the present invention will be described using FIGS. 2(a) and 2(b). Similar to FIG. 1, FIG. 2(a) shows a cross-sectional view of the bump structure, and FIG. 2(b) is a plan view of FIG. 2(a) seen from above.
このバンプ電極の構造は、溝６がバンプを形成している
ＰＳＧＳ２Ｏ２域より、外側のＰＳＧ膜２上に設けられ
ているものである。この場合のバリアメタル而４は、金
ハンプ形成後に少なくとも溝６の内面まで残して残りを
除去しであるものである。この構造においても、バンプ
５を形成している領域内のポリイミド３の全面をバリア
メタル層４で覆っているので、やはり外部からの水分の
浸入を防ぐことができ、かつアセンブリ時のストレスで
クラックが発生するようなこともない。The structure of this bump electrode is such that the groove 6 is provided on the PSG film 2 outside the PSGS2O2 region where the bump is formed. In this case, the barrier metal 4 is made by leaving at least the inner surface of the groove 6 and removing the rest after forming the gold hump. In this structure as well, since the entire surface of the polyimide 3 in the region where the bump 5 is formed is covered with the barrier metal layer 4, it is possible to prevent moisture from entering from the outside and prevent cracks due to stress during assembly. There is no such thing as occurring.
以上説明したように本発明によれば、バンプを形成した
領域内のポリイミドの溝によって、水分をよく通すポリ
イミドを分断し、バンプ形成領域付近のポリイミドを水
分を通さないバリアメタル層で覆うことで、Ａ２配線へ
の外部からの水分の浸入を防ぐことができ、ｌ配線の腐
食を防ぐことができる。As explained above, according to the present invention, the polyimide, which is permeable to moisture, is divided by the grooves of the polyimide in the area where the bumps are formed, and the polyimide near the bump formation area is covered with a barrier metal layer that does not allow moisture to pass through. , A2 wiring can be prevented from infiltrating moisture from the outside, and corrosion of the l wiring can be prevented.
また同時に、ＰＳＧ膜の角の部分をポリイミドで覆って
いるので、アセンブリ時のストレスを吸収し、クランク
が発生するようなこともなくなる。At the same time, since the corners of the PSG film are covered with polyimide, the stress during assembly is absorbed and cranking is prevented.
つまり、耐）易性と耐ショック性の両方を同時に実現す
ることができるという効果を奏する。In other words, it is possible to achieve both ease of use and shock resistance at the same time.
従って、バンプ電極を用いた半導体装置の信頬性を向上
させるのに寄与するところが大きい。Therefore, it greatly contributes to improving the reliability of semiconductor devices using bump electrodes.
第１図は、本発明の原理、及び一実施例を説明するため
の図面であり、
第２図は、本発明の別の一実施例を説明するための図面
であり、
第３図と第４図は、従来の技術とその問題点を説明する
ための図面である。
１．２１・・・へ！配線 ２，２２・・・ｐｓｃ膜
３２３・・・ポリイミド ４．２４・・・バリアメタ
ル層５．２５・・・バンプ ６・・・溝２６・
・・クラック ７，２７・・・基板８・・・絶縁膜
孝芝」り／）禄イ享了 と イｎ間 頭声２．２名え日
月耳う２第 ３ 図
ｊシト；・グｒドＥｌ、Ｅｌ ごラフ −実シタそ上、
イづ１・］”２１暫りと一θメ７すうＣ第 １ 図
イ楚末刀桟イ社どでの廖目霊色をｔえ明す６図番 ４
図FIG. 1 is a drawing for explaining the principle of the present invention and one embodiment. FIG. 2 is a drawing for explaining another embodiment of the present invention. FIG. 4 is a diagram for explaining the conventional technology and its problems. To 1.21...! Wiring 2, 22...PSC film 323...Polyimide 4.24...Barrier metal layer 5.25...Bump 6...Groove 26...
・・Crack 7, 27...Substrate 8...Insulating film Takashi'ri/) Between Rokui Kyoryo and In Head voice 2.2 Name Sun Moon Listen 2 3rd figure rdo El, El Gorafu - Mishita Soue,
Izu 1.]” 21 and 1 Theta Me 7 C No. 1 Figure A Revealing the light of the light at the end of the sword at the shrine, Figure 6 No. 4
figure
Claims (1)
と、 該配線層（１）の表面の一部が露出するように窓開けさ
れた絶縁膜（２）と、 該絶縁膜（２）の窓部周縁上から該絶縁膜（２）上に延
びるよう形成され、該絶縁膜（２）を露出する溝（６）
が該窓部の外側に形成された樹脂膜（３）と、 該配線層（１）と該樹脂膜（３）とを覆い、少なくとも
該溝（６）の内面まで形成されたバリアメタル層（４）
と、 該バリアメタル層（４）を形成した領域の上に形成した
バンプ（５）とを有することを特徴とする半導体装置。[Claims] A conductive wiring layer (1) formed on a substrate (7)
an insulating film (2) with a window opened so that a part of the surface of the wiring layer (1) is exposed; and an insulating film (2) extending from the periphery of the window of the insulating film (2) onto the insulating film (2) a groove (6) which is formed to expose the insulating film (2);
a resin film (3) formed on the outside of the window, and a barrier metal layer (covering the wiring layer (1) and the resin film (3) and extending to at least the inner surface of the groove (6)). 4)
and a bump (5) formed on a region in which the barrier metal layer (4) is formed.
Priority Applications (1)
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|---|---|---|---|
| JP8727989A JPH02265245A (en) | 1989-04-06 | 1989-04-06 | Semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222407A (en) * | 2005-02-08 | 2006-08-24 | Hannstar Display Corp | Structure and method for bonding ic chip |
-
1989
- 1989-04-06 JP JP8727989A patent/JPH02265245A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222407A (en) * | 2005-02-08 | 2006-08-24 | Hannstar Display Corp | Structure and method for bonding ic chip |
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