JP4046568B2 - Semiconductor device, stacked semiconductor device, and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To stably manufacture a semiconductor device capable of being mounted at a high density with the high reliability at low costs. <P>SOLUTION: A secondary wiring 3 for electrically connecting an electrode pad 2 to an external unit is formed along an area from the formation surface of the integrated circuit of a semiconductor chip 1 to a side surface thereof. Thus, unlike a conventional semiconductor device in which a side surface of a secondary wiring is exposed from a laminating interface between a semiconductor chip and a protection film, when a semiconductor wafer is divided into the semiconductor chips, a breakage or the like of a chipping and dicing blade does not occur, nor do beards, sags or the like of the secondary wiring occur. Further, since a thickness of several tens of &mu;m is not necessary for the secondary wiring, it is possible to shorten a wiring formation time, and to intend to reduce costs in view of a material. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、積層型半導体装置およびそれらの製造方法に関し、特に、ＣＳＰ（チップ・サイズ・パッケージ）により高密度実装が可能な半導体装置、積層型半導体装置およびそれらの製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の一例として、例えば、特開平７−４５６４９号公報には、図２３に示すような半導体装置が開示されている。
【０００３】
この半導体装置は、半導体チップ１の一方の表面側に、外部との信号の入出力を行う複数の電極パッド２を有する集積回路（図示せず）と、複数の電極パッド間を電気的に接続する１次配線２２とが設けられている。また、半導体チップ１の中心から見て電極パッド２の外側部分に一部重畳するように、電極パッド２と外部とを電気的に接続する２次配線３が設けられている。２次配線３の側面は、半導体チップ１の表面を覆うように設けられた保護膜２１と半導体チップ１との積層界面から露出している。集積回路と外部との信号入出力は、１次配線２２および電極パッド２を介して２次配線３から行われる。
【０００４】
この半導体装置の構成では、半導体チップをリードフレームのダイパッド上にダイボンディング剤を介して搭載し、電極パッドとリードフレームのインナーリードとをボンディングワイヤによって接続して樹脂封止する構成の半導体装置に比べて、薄型化を図ることができ、高密度実装が可能となる。
【０００５】
この半導体装置は、例えば、図２４（ａ）〜（ｃ）に示すような方法によって作製される。
【０００６】
まず、図２４（ａ）に示すように、半導体ウェハ１ａに切断線として形成されたダイシングライン１１を挟んで隣接する集積回路に接続された電極パッド２のそれぞれを、蒸着法などにより厚み５０μｍ程度の２次配線３によって電気的に接続する。このとき、半導体ウェハ１ａ上に複数列にわたって形成された集積回路のうち、奇数列目の集積回路に設けられた２つの電極パッド２の一方と偶数列目の集積回路に設けられた２つの電極パッド２の一方とが、２次配線３によって電気的に接続され、他方側は接続されない。
【０００７】
次に、図２４（ｂ）に示すように、２次配線３が形成された半導体ウェハ１ａの表面に、シート状の封止用樹脂を積層し、上下から加熱した金型で押圧して硬化することによって、保護膜２１を形成する。または、溶媒を含む液状の封止用樹脂をスピンコート法により塗布して、それを乾燥・硬化することによって保護膜２１を形成してもよい。
【０００８】
このようにして保護膜２１を形成した後、ダイシングライン１１に沿って半導体ウェハ１ａをダイシング工程によって切断することにより、半導体チップ１の一側面のみに２次配線３が露出された複数の半導体装置が作製される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置においては、以下のような問題がある。
【００１０】
まず、上記ダイシング工程において、半導体ウェハ１ａを２次配線３と同時に切断するため、半導体ウェハ１の切断面がギザギザになり、チッピングと称される状態になる。このようなチッピングが生じると、外観上望ましくない。また、このチッピングが集積回路領域まで達することがあり、このような場合には回路特性にも影響が生じる。さらに、ダイシングブレードに割れが発生し、ダイシングブレードの寿命を著しく劣化させることがある。
【００１１】
また、上記ダイシング工程において、半導体ウェハ１を２次配線３と同時に切断しており、通常、金属等からなる２次配線３は延性を有するため、ヒゲ３ａ、ダレ３ｂなどが発生する。このようなヒゲ３ａ、ダレ３ｂなどが生じると、隣接する配線との間で電気的に短絡する恐れがある。
【００１２】
また、２次配線３の側面が外部と電気的に接続されるため、所定の厚さが必要とされる。ワイヤボンディングによって２次配線を外部と電気的に接続する場合には、少なくとも数十μｍの厚さ（および幅）が必要とされるため、２次配線３の形成のための蒸着時間が長くなる。
【００１３】
また、２次配線３の側面にハンダ等によってバンプ(外部接続用端子)を設ける場合には、２次配線３をＮｉ、Ｃｕ等によって形成することが考えられるが、Ｎｉ、Ｃｕ等は、酸化されると良好なハンダ接合を得ることができない。また、酸化の影響を少なくするために２次配線３をＡｕによって形成することも考えられるが、この場合、ハンダバンプとＡｕとの比率においてＡｕが多くなると、脆弱な合金層となって、良好な接続信頼性を得ることができない。さらに、配線全体がＡｕである場合には、脆弱な合金層になることは避けられない。
【００１４】
本発明は、このような従来技術の課題を解決するためになされたものであり、信頼性が高く、低コストで安定して作製することができ、高密度実装が可能な半導体装置、積層型半導体装置およびそれらの製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから、前記集積回路形成面に対して垂直状態になった側面部分上まで連続して設けられ、該側面部分上において外部と電気的に接続される２次配線と、該２次配線を覆って前記集積回路形成面上に設けられており、該２次配線部分上の所望の領域に外部接続用端子が設けられる開口部が形成された保護膜と、を具備することを特徴とし、そのことにより上記目的が達成される。
【００１６】
また、本発明の半導体装置は、集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから、前記集積回路形成面に対して該集積回路形成面から離れるにつれて該集積回路形成面に相対する面側に位置するように傾斜した傾斜面上まで連続して設けられ、該傾斜面上において外部と電気的に接続される２次配線と、該２次配線を覆って前記集積回路形成面上に設けられており、該２次配線部分上の所望の領域に外部接続用端子が設けられる開口部が形成された保護膜と、を具備することを特徴とし、そのことにより上記目的が達成される。
【００１７】
前記２次配線は、複数の導電層からなっていてもよい。
【００１８】
好ましくは、前記側面部分の長さが２０μｍ以上１００μｍ以下である。
【００１９】
好ましくは、前記傾斜面おいて、前記集積回路形成面側の傾斜開始点と、該集積回路形成面に相対する面側の傾斜終了点との平面距離が、前記２次配線の厚みの２倍よりも小さく、２０μｍ以上１００μｍ以下である。
【００２０】
好ましくは、前記傾斜面おいて、前記集積回路形成面側の傾斜開始点と、該集積回路形成面に相対する面側の傾斜終了点との平面距離が、前記２次配線の厚みの２倍以上である。
【００２１】
本発明の積層型半導体装置は、請求項１に記載の第１の半導体装置と、集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから、前記集積回路形成面に対して垂直状態になった側面部分上まで連続して設けられた２次配線とを具備する第２の半導体装置とを備え、該第２の半導体装置上に前記第１の半導体装置が積層されて、該第１半導体装置および該第２の半導体装置のそれぞれの前記側面部上に設けられた前記２次配線部分同士が電気的に接続されていることを特徴とし、そのことにより上記目的が達成される。
また、本発明の積層型半導体装置は、請求項２に記載の第１の半導体装置と、集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから、前記集積回路形成面から離れるにつれて該集積回路形成面に相対する面側に位置するように傾斜した傾斜面上まで連続して設けられた２次配線とを具備する第２の半導体装置とを備え、該第２の半導体装置上に前記第１の半導体装置が積層されて、該第１半導体装置および該第２の半導体装置のそれぞれの前記傾斜面上に設けられた前記２次配線部分同士が電気的に接続されていることを特徴とし、そのことにより上記目的が達成される。
【００２２】
好ましくは、前記２次配線部分同士がボンディングワイヤによって電気的に接続されている。
【００２３】
好ましくは、前記第２の半導体装置は、該第２の半導体装置と同じ構成の第３の半導体装置上に積層されて、それぞれの前記側面部上または前記傾斜面上に設けられた前記２次配線部分同士が電気的に接続されている。
【００２４】
好ましくは、前記第１の半導体装置の前記集積回路形成面は、前記第２の半導体装置の前記集積回路形成面よりも小さく、該第２の半導体装置の前記集積回路形成面が露出するように前記第１の半導体装置が積層されており、該第２の半導体装置の露出した集積回路形成面部分に外部接続用端子が設けられており、該外部接続用端子の上部先端と、前記第２の半導体装置の前記開口部に設けられる外部接続用端子の上部先端とがほぼ同一面に配置される。
【００２５】
本発明の半導体装置の製造方法は、集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられ、該集積回路形成面側の領域がスクライブラインによって複数に区切られた半導体ウェハを作製する工程と、前記スクライブラインに沿って、前記集積回路形成面に垂直な側面部を有する溝を形成する工程と、次いで、前記集積回路形成面上と前記溝の前記側面部上とに絶縁膜を形成する工程と、該絶縁膜上に、前記集積回路形成面に形成された前記各電極パッドとそれぞれ電気的に接続された２次配線を、前記集積回路形成面から前記溝の前記側面部上にかけて連続して形成する工程と、次いで、前記集積回路形成面上に前記２次配線部分を覆って保護膜を形成する工程と、前記２次配線における前記集積回路形成面上に位置する部分上の所望の領域および前記溝全体の領域に、外部接続用端子および外部との電気的な接続部がそれぞれ設けられる開口部を前記保護膜に形成する工程と、次いで、前記溝の内部において前記半導体ウェハを分割して半導体チップを形成する工程とを含み、そのことにより上記目的が達成される。
【００２６】
また、本発明の半導体装置の製造方法は、集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられ、該集積回路形成面側の領域がスクライブラインによって複数に区切られた半導体ウェハを作製する工程と、前記スクライブラインに沿って、前記集積回路形成面から離れるにつれて該集積回路形成面に相対する面側に位置するように傾斜した傾斜面を有する溝を形成する工程と、次いで、前記集積回路形成面上と前記溝の前記傾斜面上とに絶縁膜を形成する工程と、該絶縁膜上に、前記集積回路形成面に形成された前記各電極パッドとそれぞれ電気的に接続された２次配線を、前記集積回路形成面から前記溝の前記傾斜面上にかけて連続して形成する工程と、次いで、前記集積回路形成面上に前記２次配線部分を覆って保護膜を形成する工程と、前記２次配線における前記集積回路形成面上に位置する部分上の所望の領域および前記溝全体の領域に、外部接続用端子および外部との電気的な接続部がそれぞれが設けられる開口部を前記保護膜に形成する工程と、次いで、前記溝の内部において前記半導体ウェハを分割して半導体チップを形成する工程とを含み、そのことにより上記目的が達成される。
【００２７】
好ましくは、前記溝がダイシングによって形成され、前記半導体ウェハがダイシングによって分割される。
【００２８】
好ましくは、前記傾斜面を有する前記溝が、最外周から内側になるにつれて厚く形成された円盤状のダイシングブレードを用いたダイシングによって形成される。
【００２９】
好ましくは、前記半導体チップを形成する工程において、前記半導体ウェハの前記集積回路形成面に相対する面を切削することによって該半導体ウェハが分割される。
【００３０】
本発明の積層型半導体装置の製造方法は、請求項１３に記載の半導体装置の製造方法により第１の半導体装置を製造する工程と、集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから前記集積回路形成面に対して垂直状態になった側面部分上まで連続して設けられた２次配線とを具備する第２の半導体装置を製造する工程と、該第２の半導体装置上に前記第１の半導体装置を積層する工程と、相互に積層状態になった前記第１半導体装置および前記第２の半導体装置のそれぞれの前記側面部上に設けられた前記２次配線部分同士を電気的に接続する工程とを含み、そのことにより上記目的が達成される。
また、本発明の積層型半導体装置の製造方法は、請求項１４に記載の半導体装置の製造方法により第１の半導体装置を製造する工程と、集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから、前記集積回路形成面から離れるにつれて該集積回路形成面に相対する面側に位置するように傾斜した傾斜面上まで連続して設けられた２次配線とを具備する第２の半導体装置を製造する工程と、該第２の半導体装置上に前記第１の半導体装置を積層する工程と、相互に積層状態になった前記第１半導体装置および前記第２の半導体装置のそれぞれの前記傾斜面上に設けられた前記２次配線部分同士を電気的に接続する工程とを含み、そのことにより上記目的が達成される。
【００３１】
好ましくは、前記２次配線部分同士がボンディングワイヤによって電気的に接続されている。
【００３２】
以下に、本発明の作用について説明する。
【００３３】
本発明にあっては、電極パッドと外部との電気的接続を行う２次配線が、半導体チップの集積回路形成面から側面まで延在して設けられている。半導体チップと保護膜との積層界面から２次配線の側面（断面）が露出している従来の半導体装置のように、半導体ウェハから半導体チップに分割する際に２次配線と同時に切断するのではなく、例えば半導体ウェハに形成した溝（半導体チップの側面となる部分）に２次配線を形成してから半導体チップに分割するため、チッピング、ダイシングブレードの破損などが発生せず、２次配線のヒゲ、ダレなども発生しない。従って、半導体装置の信頼性を向上させ、安定して半導体装置を作製することができる。また、半導体チップと保護膜との積層界面から露出している２次配線の側面（断面）を外部接続に用いる従来の半導体装置のように、２次配線に数十μｍもの厚みを必要としないため、配線形成時間を短縮化することができ、材料面で低コスト化を図ることができる。従って、低コストで、信頼性が高い、チップサイズのパッケージ（ＣＳＰ）を、安定して作製することができる。
【００３４】
また、２次配線を、半導体チップの集積回路形成面から側面にかけて連続して設けることによって、不連続な２次配線を設ける場合に比べて配線抵抗を小さくすることができる。これは、配線抵抗が小さい金属からなる配線層が連続して設けられている方が、不連続な場合に比べて、介在金属（複数層の２次配線の場合）、接触抵抗などがすくなくなるため、配線抵抗が小さくなって半導体装置の高性能化を図ることができる。また、半導体チップの集積回路形成面と側面との間で２次配線の境界面が存在しないために、境界面でのオープン不良などが発生せず、高い信頼性を得ることができる。
【００３５】
また、２層以上の導電層からなる２次配線を設けることによって、下地層との密着性を向上させると共に、バンプまたは２次配線間の接続手段との接続信頼性を向上させることができる。
【００３６】
また、２次配線が設けられている半導体チップの集積回路形成面と側面とが垂直に形成されている場合、２次配線を集積回路形成面と側面とに同時に形成して、抵抗が低い連続した２次配線を形成するためには、２次配線が設けられている側面部分を２０μｍ以上１００μｍ以下の長さにすることが好ましい。
【００３７】
また、半導体チップの側面に傾斜面を設けることによって、２次配線を集積回路形成面と側面とに同時に形成することが容易になり、抵抗が低い連続した２次配線を安定して形成することができる。
【００３８】
また、半導体チップの側面に設けられた傾斜面おいて、集積回路形成面側の傾斜開始点と、集積回路形成面と相対する面側の傾斜終了点との平面距離が、２次配線の厚みの２倍よりも小さい場合、２次配線を集積回路形成面と側面とに同時に形成して、抵抗が低い連続した２次配線をさらに安定して形成するためには、２次配線が設けられている側面部分を２０μｍ以上１００μｍ以下の長さにすることが好ましい。
【００３９】
また、半導体チップの側面に設けられた傾斜面おいて、集積回路形成面側の傾斜開始点と、集積回路形成面と相対する面側の傾斜終了地点との平面距離を、２次配線の厚みの２倍以上とすることによって、２次配線を集積回路形成面と側面とに同時に形成することがさらに容易になり、抵抗が低い連続した２次配線をさらに安定して形成することができる。
【００４０】
また、２次配線上に外部接続用端子を形成することによって、半導体チップと同じサイズのパッケージにおいて、従来のボール・グリッド・アレイ（ＢＧＡ）と同等の基板実装性を得ることができる。
【００４１】
また、本発明の半導体装置を複数積層して、２次配線間を電気的に接続することによって、高集積化された半導体装置、種々の半導体装置を組み合わせてシステム化されたシステム・イン・パッケージと称される半導体装置などを、チップサイズパッケージ（ＣＳＰ）で実現することができる。
【００４２】
また、２次配線間の接続手段としてボンディングワイヤを用いることによって、種々の半導体装置を組み合わせる場合においても、配線形成用のマスク等が不要となり、低コスト化を図ることができると共に、即座に対応することができる。
【００４３】
また、最上部に配置された半導体装置に第１サイズの外部接続用端子を設け、他の半導体装置に第１サイズよりも大きな第２サイズの外部接続用端子を設けて、外部接続用端子の上部先端をほぼ同一面に配置することによって、種々の半導体装置を積層する場合において、多数の外部接続端子を設けることができるため、デザイン的な制限を低減することができる。
【００４４】
本発明の半導体装置の製造方法にあっては、集積回路と複数の電極パッドと１次配線とを有し、スクライブラインによって複数の領域に区切られた半導体ウェハを作製して、スクライブラインに沿って半導体ウェハに溝を形成し、溝部に絶縁膜を形成する。そして、半導体ウェハの集積回路形成面と溝部とに２次配線を同時に形成して、半導体ウェハを半導体装置に分割する。これによって、半導体チップ毎に２次配線の形成を行う必要がなく、半導体チップの側面上の２次配線を、集積回路形成面と同時に形成することができるため、工程を簡略化することができる。また、半導体チップの集積回路形成面と側面との間に境界面が無い連続した２次配線が形成されるため、配線抵抗が小さく、境界面でのオープン不良も生じない。
【００４５】
また、スクライブラインに沿って、ダイシングを行うことによって半導体ウェハに溝を容易に形成することができる。
【００４６】
また、スクライブラインに沿って、最外周から内側に向かって厚く形成された円盤状のダイシングブレードを用いてダイシングを行うことによって、２次配線の形成を容易に行うことができる傾斜面を有する溝形状を容易に形成することができる。
【００４７】
また、２次配線形成工程の後、少なくとも集積回路形成面上に保護膜を形成し、２次配線上の所望の領域に開口部を形成して、その開口部に外部接続端子を形成することによって、高集積化された半導体装置、種々の半導体装置を組み合わせてシステム化されたシステム・イン・パッケージと称される半導体装置などにおいて、従来のチップサイズパッケージ（ＣＳＰ）等のエリアアレイパッケイジと同等の取り扱い性（基板実装のし易さ）を得ることができる。
【００４８】
また、本発明の半導体装置の製造方法により作製された複数の半導体装置を積層して、２次配線間を電気的に接続することによって、高集積化された半導体装置、種々の半導体装置を組み合わせてシステム化されたシステム・イン・パッケージと称される半導体装置などを、チップサイズパッケージ（ＣＳＰ）で実現することができる。
【００４９】
また、２次配線間をボンディングワイヤで接続することによって、種々の半導体装置を組み合わせる場合においても、配線形成用のマスク等が不要となり、低コスト化を図ることができると共に、即座に対応することができる。
【００５０】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００５１】
（実施形態１−１）
図１は、本発明の一実施形態である半導体装置の構成を示す断面図である。
【００５２】
本実施形態１−１の半導体装置において、集積回路（図示せず）と電極パッド２とが形成された半導体チップ１の側面には、段差が設けられており、その側面は、集積回路形成面に対して垂直に形成されている。そして、半導体チップ１の表面（集積回路形成面）から側面にかけて、電極パッド２と電気的に接続された２次配線３が設けられている。
【００５３】
ここで、２次配線３とは、半導体ウェハまたは半導体チップ１の作製工程以降に形成される配線であり、半導体ウェハまたは半導体チップ１の作製工程において形成される１次配線（図示せず）と区別するために２次配線と称している。従って、集積回路と、集積回路と外部との電気信号の授受を行う電極パッド２とを電気的に接続する配線などが１次配線となり、電極パッド２よりも外部に近い側の配線は２次配線３となる。
【００５４】
２次配線３と外部とを接続するための外部接続端子等の電気的接続手段（図示せず）は、半導体チップ１の表面に設けられた２次配線領域および側面に設けられた２次配線領域のいずれにも形成可能である。
【００５５】
電気的接続手段として、例えば、Ａｕボンディングワイヤ、またはボンディングワイヤのボール部のみを使用するＡｕワイヤバンプなどを用いる場合には、2次配線３としてＡｌ層を用いることができる。
【００５６】
また、電気的接続手段として、Ｓｎを主成分とするハンダバンプを用いる場合には、２次配線３として、下層から順に、Ｎｉ層およびＡｕ層の２層を形成することが好ましい。Ｎｉ層によってハンダとの接合性を得ることが可能となり、Ａｕ層によってＮｉ層表面の酸化を防止すると共にハンダの濡れ性を向上させることができる。また、Ｃｕは電気伝導度が良好であるため、さらに下層にＣｕ層を設けることが好ましい。下層にＣｕ層を形成する場合には、配線がハンダに取り込まれてしまうため、Ｎｉ層がバリア層としても機能する。また、電極パッド２がＡｌを主成分とする場合には、ＡｌとＣｕとの相互拡散を防ぐために、さらに下層にＣｒ、ＴｉまたはＴｉ−Ｗ等を形成することが好ましい。
【００５７】
次に、このように構成された本実施形態１−１の半導体装置の製造方法について説明する。図２は、本実施形態１−１の半導体装置の製造工程を示す断面図である。
【００５８】
まず、図２（ａ）に示すように、集積回路（図示せず）と１次配線（図示せず）と電極パッド２とが同じ表面側に設けられた半導体ウェハ１ａを作製する。本実施形態では、１次配線と電極パッド２として、Ａｌを主成分とする金属からなるものを用いた。
【００５９】
通常、半導体チップ１は、スクライブライン１１に沿って半導体ウェハ１ａを分割することによって作製されるが、本実施形態においては、分割を行わずにウェハ状態で以降の工程を行う。ダイシング後に２次配線３等を形成することも可能であるが、工程がかなり複雑となるため、本実施形態のようにウェハ状態で２次配線３を形成する方が好ましい。
【００６０】
図２（ｂ）に示すように、半導体ウェハ１表面のスクライブライン１１に沿って溝１２を形成する。ここでは、半導体ウェハ１ａの集積回路形成面と相対する面（裏面）まで達しないように、溝１２を形成する。
【００６１】
ここで、溝１２を半導体ウェハ１ａの集積回路形成面と相対する面（裏面）まで形成しない理由は、以下の通りである。まず、第１に、半導体ウェハ１ａの裏面まで溝１２を形成すると、溝１２が深くなりすぎるため、後述するレジストの感光性などに不具合が生じるからである。
【００６２】
第２に、溝１２の形成前に予め半導体ウェハ１ａの裏面を研磨等によって薄くしておけば、溝１２を半導体ウェハ１ａの裏面まで形成したとしても、レジストの感光性などに不具合は生じないが、この場合には、溝１２部分に形成された２次配線に不具合が生じるからである。以下に、その場合の製造方法と不具合とを説明する。
【００６３】
図２（ｂ）に示す工程の前に、予め半導体ウェハ１ａの裏面側を研磨して厚み６０μｍまで薄くする。次に、図２（ｂ）に示す工程において、溝１２を半導体ウェハ１ａの裏面まで形成する。このとき、溝１２が半導体ウェハ１ａの裏面まで達しているため、半導体ウェハ１ａが個片になって工程が複雑にならないように、図２（ｃ）に示す次の工程においてもダイシング用シート１５は除去しない。
【００６４】
この状態で、図２（ｃ）に示す工程において、２次配線３をメッキにより形成すると、溝１２部において、メッキ液がダイシング用シート１５に触れるため、メッキ液に耐え得るものを使用する。その結果、溝１２の底面においてダイシング用シート１５上に２次配線３が形成される。このダイシング用シート１５に伸縮性などがあると、ダイシング用シート１５上の２次配線３にダメージが与えられるため、剛性を有するものを使用する。その後、半導体ウェハ１ａからダイシング用シート１５を除去する際に、２次配線３にダメージが与えられるため、好ましくない。
【００６５】
溝１２の形状としては、深さ方向に２０μｍ以上とすることが好ましい。溝１２の深さが２０μｍ以上であれば、後の工程でメッキ層を溝の側面に形成して、半導体装置として分割することによって、半導体チップ１の側面に設けられた２次配線３の長さを２０μｍ以上として、その２次配線上にワイヤバンプ、ワイヤボンディング等を容易に形成することができる。また、さらに充分な接続信頼性を確保するためには、バンプ径またはワイヤボンディングによる接続領域を広くくした方が好ましい。
【００６６】
一方、通常、配線をパターニングする場合には、感光性を有するドライフィルムまたはレジストが用いられるが、溝１２部の拡大図である図３に示すように、例えば厚み１０μｍのレジストを形成する場合に、溝１２の側面形状が深さ１２０μｍで垂直に形成されると、後のフォト工程で用いられる光は１３０μｍの厚みのレジストを通過することになる。このような材料を通過すると、光が減衰してパターニングが困難となるため、現在のところ、技術的には１２０μｍ程度が限界とされている。また、電解メッキで配線を形成する場合には、レジスト厚は、通常、形成しようとする配線の厚さと同じか、またはそれ以上の厚さで形成される。従って、例えば配線の厚さが１０μｍであれば、配線厚と溝１２の深さの合計を１２０μｍ以下とする必要がある。
【００６７】
本実施形態１−１においては、２次配線３を厚み１０μｍ弱に形成するため、加工の安定性を考慮して、溝１２の深さを１００μｍ以下とすることが好ましい。同様に、リフトオフ法によって配線のパターニングを行う場合においても、１μｍ〜２μｍ程度のレジスト厚および配線厚となるため、溝１２の深さを１００μｍ以下とすることが好ましい。
【００６８】
以上を考慮して、本実施形態１−１においては、図２（ｂ）に示すように、ダイシング用シート１５を半導体ウェハ１ａの裏面に貼り付けた後、図４に示すように、深さ６０μｍ、幅１００μｍの溝１２を形成するために、厚さ８０μｍのダイシングブレード１４を取り付けたダイシング装置を用いて、溝１２を形成した。ここで、ダイシングブレード１４の厚さを８０μｍとした理由は、厚さ１００μｍのダイシングブレードを用いると、１００μｍを超える幅でウェハが余分に除去されてしまい、設計どおりに加工できないことがあるからである。溝１２の形成後、固定用のダイシング用シート１５は取り除く。なお、本実施形態では、溝１２をダイシング装置を用いて形成しているが、レーザによって溝１２を形成する方法等、種々の方法を用いることができる。また、ここでは、半導体ウェハ１ａを完全に切断してしまうわけではないので、半導体ウェハ１ａをダイシング装置に固定することができれば、ダイシング用シート１５を用いずにダイシングを行うこともできる。
【００６９】
次に、図２（ｃ）に示すように、半導体ウェハ１ａの集積回路形成面と溝部１２とに２次配線３を形成する。ここでは、電解メッキ法によって、主導体層として電気伝導度の良好なＣｕ層を設けて、その上層に、Ｓｎを主成分とするハンダとの接合に寄与するＮｉ層と、Ｎｉ層の酸化防止等の役割を有するＡｕ層とを順に形成する場合について説明する。
【００７０】
まず、ＣＶＤ法によりＳｉＯ２からなる絶縁膜（図示せず）を半導体ウェハ１ａの集積回路形成面および溝１２部に形成する。なお、集積回路形成面には、半導体ウェハ１の作製工程においてＳｉＯ２等の絶縁膜が形成されていることが多いため、これを利用することも可能であるが、本実施形態においては、耐湿性の劣化を防ぐため、溝１２部と集積回路形成面を完全に覆うようにＳｉＯ２膜を形成した。
【００７１】
次に、スクライブライン１１の領域において、後の工程で溝１２ａを形成する領域、および電極パッド２の領域にＳｉＯ２膜の開口部を設けるために、ＳｉＯ２膜の上をレジストまたはドライフイルムで覆い、フォトリソグラフィーによりパターニングする。そして、ドライエッチングにより、フォトリソグラフィーにてレジストまたはドライフィルムに形成された開口部のＳｉＯ２膜を除去した後、アセトン等によりレジストまたはドライフイルムを除去する。
【００７２】
さらに、１次配線と２次配線３との間でクロストークが生じることが懸念される場合には、以下の方法により樹脂からなる膜を形成することが好ましい。上記ＳｉＯ２膜の上に、レジストまたはドライフィルムの代わりに感光性ポリイミド等の感光性樹脂をワニス状態でスピンコート法により成膜し、乾燥後、フォトリソグラフィーによりパターニングして、硬化のための熱処理を行う。その後、上記と同様にしてドライエッチングにより、開口部のＳｉＯ２膜を除去する。このようにして、絶縁層として、ＳｉＯ２膜とポリイミド膜との２層からなる絶縁層を形成する。なお、ポリイミド膜等の樹脂膜を形成する場合には、ＳｉＯ２膜を省略することも可能である。
【００７３】
次に、スパッタリング法により、Ｔｉ−Ｗ層およびＣｕ層を順に形成する。ここで、Ｔｉ−Ｗ層はＡｌ系金属とＣｕ系金属との間の相互拡散を防ぐために設けられ、Ｃｕ層は後の電解Ｃｕメッキ工程においてメッキ形成および下地との密着性を良好にするために設けられる。
【００７４】
次に、レジストまたはドライフィルムを積層して、フォトリソグラフィーにより、２次配線３が所望のパターンとなるように、集積回路形成面および溝部１２にレジストまたはドライフィルムの開口部を形成する。なお、溝１２部中央の領域は、後の工程で溝１２ａの形成を行うため、溝１２の中心から±３０μｍ程度の領域（幅６０μｍ程度の領域）がメッキされないように、レジストまたはドライフイルムで覆われるようにする。
【００７５】
そして、電界メッキにより、レジストまたはドライフィルムの開口部に、Ｃｕ層、Ｎｉ層およびＡｕ層を順に形成し、その後、レジストまたはドライフイルムをアセトン等により除去する。
【００７６】
次に、上記スパッタリングにより形成されたＴｉ−Ｗ層およびＣｕ層を、Ａｕ／Ｎｉ／Ｃｕのパターンをマスクとして薬液によりエッチングして、２次配線３を形成する。
【００７７】
このようにして作製された２次配線エッジ部を図５に示す。なお、この図５は、半導体装置の完成状態を示す部分断面図である。この例では、半導体チップ１の集積回路形成面および側面に形成された２次配線３は、集積回路形成面と側面との境界部において連続した構造となっている。このような連続構造の２次配線３では、図６に示すような不連続な構造の２次配線３に比べて、配線抵抗が小さくなる。この理由は、図６に示す不連続な２次配線３では、半導体チップ１の集積回路形成面と側面との境界部で、不連続な境界面が形成されるため、接触抵抗が生じるからである。また、図６に示す不連続な２次配線３の場合には、製造または使用の過程においてオープン不良が生じるおそれがある。
【００７８】
図５に示すような半導体チップ１の集積回路形成面から側面にかけて連続した構造の２次配線３は、半導体ウェハ１ａの集積回路形成面と溝１２部とで２次配線３を同時に形成することによって形成することができる。一方、図６に示すような半導体チップ１の集積回路形成面と側面の境界部で不連続な２次配線３は、半導体チップ１（または半導体ウェハ１ａ）の集積回路形成面に２次配線３を形成した後に、側面に形成した場合に形成される。
【００７９】
次に、図２（ｄ）に示すように、２次配線３が形成された半導体ウエハ１ａを分割するために、半導体ウエハ１ａの裏面にダイシング用シート１５を貼り付け、上記図２（ｂ）に示すダイシングブレード１４よりも厚みが薄いダイシングブレード１４ａを用いて半導体ウェハ１ａを分割する。本実施形態では、３０μｍ厚みのダイシングブレード１４ａを用いた。このようにして半導体ウェハ１ａを分割することによって、図２（ｅ）に示すような半導体装置が完成する。
【００８０】
（実施形態１−２）
図７は、本実施形態１−２の半導体装置の構成を示す断面図である。
【００８１】
本実施形態１−２の半導体装置は、実施形態１−１の半導体装置と同様に、集積回路（図示せず）と電極パッド２とが形成された半導体チップ１の側面が表面（集積回路形成面）に対して垂直に形成されており、半導体チップ１の集積回路形成面から側面にかけて、電極パッド２と電気的に接続された２次配線３が設けられている。
【００８２】
さらに、半導体チップ１の集積回路形成面および側面を覆うように保護膜２１が設けられており、保護膜２１に設けられた開口部に２次配線３と外部とを電気的に接続するための外部接続端子５が設けられている。また、半導体チップ１の側面に設けられた２次配線３を、例えばワイヤボンディング等の電気的接続手段により外部と接続する場合には、半導体チップ１の側面を覆う保護膜２１部分にも、所望の領域に２次配線３との接続部となる開口部を設けることができる。
【００８３】
次に、このように構成された本実施形態１−２の半導体装置の製造方法について、説明する。図８は、本実施形態１−２の半導体装置の製造工程を示す断面図である。なお、ここでは、実施形態１−１で説明した図２と異なる工程についてのみ説明を行う。
【００８４】
図２（ａ）〜図２(ｃ)と同様に、半導体ウェハ１ａの集積回路形成面および溝１２部に２次配線３を形成する工程までを行った後、図８（ａ）に示すように、保護膜２１を形成する。
【００８５】
保護膜２１は、種々の方法により形成することができるが、本実施形態では、感光性樹脂をスピンコートして乾燥させた後、フォトリソグラフィーにより、後の工程で半導体ウェハ１ａの集積回路形成面に外部接続端子５を設ける領域と、スクライブライン１１の溝１２ａを設ける領域とに開口部を設ける。さらに、必要に応じて、溝１２の側面に設けられた２次配線３上の領域にも開口部を設ける。その後、感光性樹脂を熱処理により硬化することによって、保護膜２１が形成される。
【００８６】
次に、図８（ｂ）に示すように、保護膜２１の開口部に外部接続端子５を形成する。本実施形態では、Ｓｎを主成分とする金属からなる球状のハンダ（ハンダボール）を用いて、リフロー炉により熱処理を行って外部接続端子５を形成した。
【００８７】
次に、図８（ｃ）に示すように、２次配線３が形成された半導体ウエハ１ａを分割するために、半導体ウエハ１ａの裏面にダイシング用シート１５を貼り付け、ダイシングブレード１４ａを用いて半導体ウェハ１ａを分割することによって、図８（ｄ）に示すような半導体装置が完成する。この工程は、図２（ｄ）および図２（ｅ）と同様に行うことができる。
【００８８】
このようにして作製された本実施形態の半導体装置は、外部接続端子５を介して基板実装を行うことができる。また、複数の半導体装置が積層された積層型半導体装置において、本実施形態の半導体装置を最上層に積層して用いることもできる。この場合には、半導体チップ１の側面に設けた２次配線３上の保護膜２１についても、ワイヤボンド等の接続手段により電気的接続を行うための開口部を設けておく。さらに、必要に応じて、図８（ａ）に示す工程の後に外部接続端子５を設けずに図８(ｃ)に示す半導体ウェハの分割工程を行って作製した半導体装置を、２層目以降に積層することも可能である。
【００８９】
（実施形態１−３）
図９は、本実施形態１−３の半導体装置の構成を示す断面図である。
【００９０】
本実施形態１−３の半導体装置は、実施形態１−１の半導体装置と同様に、集積回路（図示せず）と電極パッド２とが形成された半導体チップ１の側面が表面（集積回路形成面）に対して垂直に形成されており、半導体チップ１の集積回路形成面から側面にかけて、電極パッド２と電気的に接続された２次配線３が設けられている。
【００９１】
さらに、半導体チップ１の集積回路形成面を覆うように保護膜２１が設けられており、保護膜２１に設けられた開口部に２次配線３と外部とを電気的に接続するための外部接続端子５が設けられている。本実施形態では、半導体チップ１の側面には保護膜２１は設けられていない。
【００９２】
次に、このように構成された本実施形態１−３の半導体装置の製造方法について、説明する。図１０は、本実施形態１−３の半導体装置の製造工程を示す断面図である。なお、ここでは、実施形態１−１で説明した図２および実施形態１−２で説明した図８と異なる工程についてのみ説明を行う。
【００９３】
図２（ａ）〜図２(ｃ)と同様に、半導体ウェハ１ａの集積回路形成面および溝１２部に２次配線３を形成する工程までを行った後、図１０（ａ）に示すように、保護膜２１を形成する。図８（ａ）と同様に、感光性樹脂をスピンコートして乾燥させた後、フォトリソグラフィーにより、後の工程で半導体ウェハ１ａの集積回路形成面に外部接続端子５を設ける領域と、スクライブライン１１領域全体（溝１２全体の領域）とに開口部を設ける。その後、感光性樹脂を熱処理により硬化することによって、保護膜２１が形成される。
【００９４】
次に、図１０（ｂ）に示すように、保護膜２１の開口部に外部接続端子５を形成する。本実施形態でも、図８（ｂ）と同様に、Ｓｎを主成分とする金属からなる球状のハンダ（ハンダボール）を用いて、リフロー炉により熱処理を行って外部接続端子５を形成した。
【００９５】
次に、図１０（ｃ）に示すように、２次配線３が形成された半導体ウエハ１ａを分割するために、半導体ウエハ１ａの裏面にダイシング用シート１５を貼り付け、ダイシングブレード１４ａを用いて半導体ウェハ１ａを分割することによって、図１０（ｄ）に示すような半導体装置が完成する。この工程は、図２（ｄ）および図２（ｅ）、図８（ｃ）および図８（ｄ）と同様に行うことができる。
【００９６】
このようにして作製された本実施形態の半導体装置は、外部接続端子５を介して基板実装を行うことができる。また、複数の半導体装置が積層された積層型半導体装置において、本実施形態の半導体装置を最上層に積層して用いることもできる。この場合には、半導体チップ１の側面に設けた２次配線３上に保護膜２１が存在しないため、ワイヤボンド等の接続手段により２次配線３間の電気的接続を行うことができる。さらに、必要に応じて、図１０（ａ）に示す工程の後に外部接続端子５を設けずに図１０(ｃ)に示す半導体ウェハの分割工程を行って作製した半導体装置を、２層目以降に積層することも可能である。
【００９７】
(実施形態２−１)
図１１は、本実施形態２−１の半導体装置の構成を示す断面図である。
【００９８】
本実施形態２−１の半導体装置は、実施形態１−１の半導体装置と比べると、集積回路（図示せず）と電極パッド２とが形成された半導体チップ１の側面に、表面（集積回路形成面）に対して傾斜する傾斜面を有している。半導体チップ１の両側面において、集積回路形成面側の傾斜開始点ａ−ａ間の距離Ａは、裏面側の傾斜終了点ｂ−ｂ間の距離Ｂよりも短くなっている。そして、半導体チップ１の集積回路形成面から側面（傾斜面部分）にかけて、電極パッド２と電気的に接続された２次配線３が設けられている。このような傾斜面を側面に設けることにより、２次配線３の形成が容易になる。
【００９９】
次に、このように構成された本実施形態２−１の半導体装置の製造方法について説明する。図１２は、本実施形態２−１の半導体装置の製造工程を示す断面図である。
【０１００】
まず、図１２（ａ）に示すように、集積回路（図示せず）と１次配線（図示せず）と電極パッド２とが同じ表面側に設けられた半導体ウェハ１ａを作製する。本実施形態では、実施形態１−１と同様に、１次配線と電極パッド２として、Ａｌを主成分とする金属からなるものを用いた。
【０１０１】
次に、図１２（ｂ）に示すように、半導体ウェハ１表面のスクライブライン１１に沿って溝１２を形成する。ここでは、半導体ウェハ１１の集積回路形成面と相対する面（裏面）まで達しないように、溝１２を形成する。
【０１０２】
溝１２の形状としては、図１１に示す半導体チップ１の側面のように、集積回路形成面側に傾斜開始点ａを有し、集積回路形成面と相対する面（裏面）側に傾斜終了点ｂを有する傾斜面を設ける。また、溝１２の深さ方向は、半導体チップ１の側面に設けられた２次配線３の長さ（ワイヤバンプ、ワイヤボンディング等の接続面の幅）を２０μｍ以上とすることができる深さであれば、その２次配線３上にワイヤバンプ、ワイヤボンディング等を容易に形成することができる。また、さらに充分な接続信頼性を確保するためには、バンプ径またはワイヤボンディングによる接続領域を広くした方が好ましい。
【０１０３】
一方、溝１２部の拡大図である図１３に示すように、例えば厚み１０μｍのレジストを形成する場合に、溝１２の側面形状において、傾斜開始点ａと傾斜終了点ｂとの平面距離がレジストまたはドライフイルムの厚さ以上であれば、その分だけ光が透過するレジスト厚さが少なくなるため、溝１２の深さを１２０μｍ以上にすることも可能である。また、通常、レジストまたはドライフィルムの厚さは、形成しようとする配線の厚さと同じか、またはそれ以上の厚さで形成される。従って、溝１２の傾斜開始点ａと傾斜終了点ｂとの平面距離は、２次配線３の厚さ以上とすることが好ましい。
【０１０４】
また、本実施形態２−１においては、２次配線３を厚み１０μｍ弱に形成するため、傾斜開始点ａと傾斜終了点ｂとの平面距離を１０μｍ以上とすることが好ましい。従って、例えばスクライブライン１１の幅を１００μｍとすると、溝１２の底面ｂ−ｂの幅は、片側１０μｍずつ狭い８０μｍ以下となるように、溝１２を形成することが好ましい。
【０１０５】
以上のように、２次配線３が設けられる半導体チップ１の側面は、傾斜開始点ａ−ａ間の平面距離（図１１の寸法Ａ）が傾斜終了点ｂ−ｂ間の平面距離（図１１の寸法Ｂ）よりも、２次配線３の厚みの２倍の範囲内で小さな場合には、溝１２の深さは、加工安定性も考慮して、１００μｍ以下とする必要があり、２次配線３の厚さの２倍以上の場合には、溝１２の深さを１００μｍ以上とすることも可能となる。また、傾斜開始点ａと傾斜終了点ｂの平面距離（寸法ＡとＢとの差）が大きくなるほど、溝１２の深さも大きく設定することができる。
【０１０６】
以上のことは、実施形態１−１と同様に、電解メッキ法、リフトオフ法、さらにはレジストパターニング後配線材料を半導体ウエハ全体に形成し、化学研磨によって配線パターンを行う方法等においても、同様である。本実施形態２−１のように、半導体チップ１の側面に傾斜面を有する場合には、実施形態１−１よりもパターニングが容易となり、溝１２の深さを１２０μｍ以上とすることも、場合によっては可能となる。
【０１０７】
バンプ径またはボンディングワイヤのボール部の接続領域は広いほど好ましいため、本実施形態２−１では、ワイヤボンディング等の接続部においてバンプ径またはボール径１００μｍで接続可能となるように、溝１２の深さを１００μｍとした。また、傾斜開始点ａ−ａ間の距離Ａは１００μｍ、傾斜終了点ｂ−ｂ間の距離Ｂは８０μｍとした。
【０１０８】
本実施形態２−１においては、図１２（ｂ）に示すように、ダイシング用シート１５を半導体ウェハ１ａの裏面に貼り付けた後、最外周から内側に向かって厚く形成された円盤状のダイシングブレード１４ｂを取り付けたダイシング装置を用いて、溝１２を形成した。なお、本実施形態２−１では、傾斜面を平面としたが、湾曲面を有しているものであってもよい。
【０１０９】
次に、図１２（ｃ）に示すように、半導体ウェハ１ａの集積回路形成面と溝部１２とに２次配線３を形成する。ここでは、実施形態１と同様に、電解メッキ法によって、主導体層として電気伝導度の良好なＣｕ層を設けて、その上層に、Ｓｎを主成分とするハンダとの接合に寄与するＮｉ層と、Ｎｉ層の酸化防止等の役割を有するＡｕ層とを順に形成する場合について説明する。
【０１１０】
まず、ＣＶＤ法によりＳｉＯ２からなる絶縁膜（図示せず）を半導体ウェハ１ａの集積回路形成面および溝１２部に形成する。
【０１１１】
次に、スクライブライン１１の領域において、後の工程で溝１２ａを形成する領域、および電極パッド２の領域にＳｉＯ２膜の開口部を設けるために、ＳｉＯ２膜の上をレジストまたはドライフイルムで覆い、フォトリソグラフィーによりパターニングする。本実施形態では、実施形態１−１に比べて溝１２の深さが深くなっているものの、溝１２に傾斜面を有しているため、ＳｉＯ２膜の形成およびフォトリソグラフィーによるパターニングが容易となる。
【０１１２】
次に、ドライエッチングにより、フォトリソグラフィーにてレジストまたはドライフィルムに形成された開口部のＳｉＯ２膜を除去した後、アセトン等によりレジストまたはドライフイルムを除去する。
【０１１３】
さらに、１次配線と２次配線３との間でクロストークが生じることが懸念される場合には、以下の方法により樹脂からなる膜を形成することが好ましい。上記ＳｉＯ２膜の上に、レジストまたはドライフィルムの代わりに感光性ポリイミド等の感光性樹脂をワニス状態でスピンコート法により成膜し、乾燥後、フォトリソグラフィーによりパターニングして、硬化のための熱処理を行う。その後、上記と同様にしてドライエッチングにより、開口部のＳｉＯ２膜を除去する。このようにして、絶縁層として、ＳｉＯ２膜とポリイミド膜との２層からなる絶縁層を形成する。なお、ポリイミド膜を形成する場合には、実施形態１−１と同様に、ＳｉＯ２膜を省略することも可能である。
【０１１４】
次に、スパッタリング法により、Ｔｉ−Ｗ層およびＣｕ層を順に形成する。次に、レジストまたはドライフィルムを積層して、フォトリソグラフィーにより、２次配線３が所望のパターンとなるように、集積回路形成面および溝部１２にレジストまたはドライフィルムの開口部を形成する。なお、溝１２部中央の領域は、後の工程で溝１２ａの形成を行うため、溝１２の中心から±３０μｍ程度の領域（幅６０μｍ程度の領域）がメッキされないように、レジストまたはドライフイルムで覆われるようにする。本実施形態では、実施形態１−１に比べて、溝１２の深さが深くなっているものの、溝１２に傾斜面を設けているため、レジストまたはドライフィルムの形成およびフォトリソグラフィーによるパターニングが容易となる。
【０１１５】
そして、電界メッキにより、レジストまたはドライフィルムの開口部に、Ｃｕ層、Ｎｉ層およびＡｕ層を順に形成し、その後、レジストまたはドライフイルムをアセトン等により除去する。
【０１１６】
次に、上記スパッタリングにより形成されたＴｉ−Ｗ層およびＣｕ層を、Ａｕ／Ｎｉ／Ｃｕのパターンをマスクとして薬液によりエッチングして、２次配線３を形成する。本実施形態２−１においても、半導体チップ１の集積回路形成面および側面に形成された２次配線３は、集積回路形成面と側面との境界部において連続した構造となっており、配線抵抗を小さくすることができると共に、オープン不良を防ぐことができる。
【０１１７】
次に、図１２（ｄ）に示すように、２次配線３が形成された半導体ウエハ１ａを分割するために、半導体ウエハ１ａの裏面にダイシング用シート１５を貼り付け、厚み３０μｍのダイシングブレード１４ａを用いて半導体ウェハ１ａを分割する。このようにして半導体ウェハ１ａを分割することによって、図１２（ｅ）に示すような半導体装置が完成する。
【０１１８】
(実施形態２−２)
図１４は、本実施形態２−２の半導体装置の構成を示す断面図である。
【０１１９】
本実施形態２−２の半導体装置は、実施形態２−１の半導体装置と同様に、集積回路（図示せず）と電極パッド２とが形成された半導体チップ１の側面に、表面（集積回路形成面）に対して傾斜する傾斜面を有している。半導体チップ１の両側面において、集積回路形成面側の傾斜開始点ａ−ａ間の距離Ａは、裏面側の傾斜終了点ｂ−ｂ間の距離Ｂよりも短くなっている。そして、半導体チップ１の集積回路形成面から側面（傾斜面部分）にかけて、電極パッド２と電気的に接続された２次配線３が設けられている。このような傾斜面を側面に設けることにより、２次配線３の形成が容易になる。
【０１２０】
さらに、半導体チップ１の集積回路形成面を覆うように保護膜２１が設けられており、保護膜２１に設けられた開口部に２次配線３と外部とを電気的に接続するための外部接続端子５が設けられている。
【０１２１】
次に、このように構成された本実施形態２−２の半導体装置の製造方法について、説明する。図１５は、本実施形態２−２の半導体装置の製造工程を示す断面図である。なお、ここでは、実施形態２−１で説明した図１２と異なる工程についてのみ説明を行う。
【０１２２】
図１２（ａ）〜図１２(ｃ)と同様に、半導体ウェハ１ａの集積回路形成面および溝１２部に２次配線３を形成する工程までを行った後、図１５（ａ）に示すように、保護膜２１を形成する。ここでは、実施形態１−２で説明した図１０（ａ）と同様に、感光性樹脂をスピンコートして乾燥させた後、フォトリソグラフィーにより、後の工程で半導体ウェハ１ａの集積回路形成面に外部接続端子５を設ける領域と、スクライブライン１１領域全体（溝１２全体の領域）とに開口部を設ける。その後、感光性樹脂を熱処理により硬化することによって、保護膜２１が形成される。
【０１２３】
次に、図１５（ａ）に示すように、保護膜２１の開口部に外部接続端子５を形成する。本実施形態でも、図１０（ｂ）と同様に、Ｓｎを主成分とする金属からなる球状のハンダ（ハンダボール）を用いて、リフロー炉により熱処理を行って外部接続端子５を形成した。
【０１２４】
次に、図１５（ｂ）に示すように、２次配線３が形成された半導体ウエハ１ａを分割するために、半導体ウエハ１ａの裏面にダイシング用シート１５を貼り付け、ダイシングブレード１４ａを用いて半導体ウェハ１ａを分割することによって、図１５（ｃ）に示すような半導体装置が完成する。この工程は、図２（ｄ）および図２（ｅ）、図８（ｃ）および図８（ｄ）、図１０（ｃ）および図１０（ｄ）、図１２（ｄ）および図１２（ｅ）と同様に行うことができる。
【０１２５】
このようにして作製された本実施形態の半導体装置は、外部接続端子５を介して基板実装を行うことができる。また、複数の半導体装置が積層された積層型半導体装置において、本実施形態の半導体装置を最上層に積層して用いることもできる。この場合には、半導体チップ１の側面に設けた２次配線３上に保護膜２１が存在しないため、ワイヤボンド等の接続手段により２次配線３間の電気的接続を行うことができる。
【０１２６】
さらに、必要に応じて、図１５（ａ）に示す工程において、保護膜２１の形成後に、外部接続端子５を設けずに半導体ウェハの分割工程を行って作製した半導体装置を、２層目以降に積層することも可能である。
【０１２７】
(実施形態３−１)
図１６は、本実施形態３−１の半導体装置の構成を示す断面図である。
【０１２８】
本実施形態３−１の半導体装置は、実施形態２−１の半導体装置と同様に、集積回路（図示せず）と電極パッド２とが形成された半導体チップ１の側面に、表面（集積回路形成面）に対して傾斜する傾斜面を有している。但し、本実施形態３−１では、半導体チップ１の側面のほとんどが傾斜面で占められており、半導体チップ１の厚さが実施形態２−１と比べて薄くなっている。
【０１２９】
半導体チップ１の両側面において、集積回路形成面側の傾斜開始点ａ−ａ間の距離Ａは、裏面側の傾斜終了点ｂ−ｂ間の距離Ｂよりも短くなっている。そして、半導体チップ１の集積回路形成面から側面（傾斜面）にかけて、電極パッド２と電気的に接続された２次配線３が設けられている。このような傾斜面を側面に設けることにより、２次配線３の形成が容易になる。
【０１３０】
次に、このように構成された本実施形態３−１の半導体装置の製造方法について説明する。図１７は、本実施形態３−１の半導体装置の製造工程を示す断面図である。
【０１３１】
まず、図１７（ａ）に示すように、集積回路（図示せず）と１次配線（図示せず）と電極パッド２とが同じ表面側に設けられた半導体ウェハ１ａを作製する。本実施形態では、実施形態１−１と同様に、１次配線と電極パッド２として、Ａｌを主成分とする金属からなるものを用いた。
【０１３２】
次に、図１７（ｂ）に示すように、ダイシング用シート１５を半導体ウェハ１ａの裏面に貼り付けた後、半導体ウェハ１表面のスクライブライン１１に沿って溝１２を形成する。溝１２の形状としては、実施形態２−１と同様に、集積回路形成面側に傾斜開始点ａを有し、集積回路形成面と相対する面（裏面）側に傾斜終了点ｂを有する溝１２を、深さ１００μｍ、傾斜開始点ａ−ａ間の距離Ａ＝１００μｍ、傾斜終了点ｂ−ｂ間の距離Ｂ＝８０μｍとなるように、最外周から内側に向かって厚く形成された円盤状のダイシングブレード１４ｂを取り付けたダイシング装置を用いて、溝１２を形成した。
【０１３３】
次に、図１７（ｃ）に示すように、半導体ウェハ１ａの集積回路形成面と溝部１２とに２次配線３を形成する。ここでは、実施形態１と同様に、電解メッキ法によって、主導体層として電気伝導度の良好なＣｕ層を設けて、その上層に、Ｓｎを主成分とするハンダとの接合に寄与するＮｉ層と、Ｎｉ層の酸化防止等の役割を有するＡｕ層とを順に形成する場合について説明する。
【０１３４】
まず、ＣＶＤ法によりＳｉＯ２からなる絶縁膜（図示せず）を半導体ウェハ１ａの集積回路形成面および溝１２部に形成する。
【０１３５】
次に、スクライブライン１１の領域において、後の工程でウェハ１ａを薄くする際に除去される領域、および電極パッド２の領域にＳｉＯ２膜の開口部を設けるために、ＳｉＯ２膜の上をレジストまたはドライフイルムで覆い、フォトリソグラフィーによりパターニングする。本実施形態では、実施形態１−１に比べて溝１２の深さが深くなっているものの、溝１２に傾斜面を有しているため、ＳｉＯ２膜の形成およびフォトリソグラフィーによるパターニングが容易となる。
【０１３６】
次に、ドライエッチングにより、フォトリソグラフィーにてレジストまたはドライフィルムに形成された開口部のＳｉＯ２膜を除去した後、アセトン等によりレジストまたはドライフイルムを除去する。
【０１３７】
さらに、１次配線と２次配線３との間でクロストークが生じることが懸念される場合には、以下の方法により樹脂からなる膜を形成することが好ましい。上記ＳｉＯ２膜の上に、レジストまたはドライフィルムの代わりに感光性ポリイミド等の感光性樹脂をワニス状態でスピンコート法により成膜し、乾燥後、フォトリソグラフィーによりパターニングして、硬化のための熱処理を行う。その後、上記と同様にしてドライエッチングにより、開口部のＳｉＯ２膜を除去する。このようにして、絶縁層として、ＳｉＯ２膜とポリイミド膜との２層からなる絶縁層を形成する。なお、ポリイミド膜を形成する場合には、実施形態１−１と同様に、ＳｉＯ２膜を省略することも可能である。
【０１３８】
次に、スパッタリング法により、Ｔｉ−Ｗ層およびＣｕ層を順に形成する。次に、レジストまたはドライフィルムを積層して、フォトリソグラフィーにより、２次配線３が所望のパターンとなるように、集積回路形成面および溝部１２にレジストまたはドライフィルムの開口部を形成する。なお、溝１２部中央の領域は、後の工程で半導体ウェハ１ａを薄くする工程で除去されるため、溝１２の中心から±４０μｍ程度の領域（幅８０μｍ程度の領域）がメッキされないように、レジストまたはドライフイルムの開口部は設けないようにする。本実施形態では、実施形態１−１に比べて溝１２の深さが深くなっているものの、溝１２に傾斜面を設けているため、レジストまたはドライフィルムの形成およびフォトリソグラフィーによるパターニングが容易となる。
【０１３９】
そして、電界メッキにより、レジストまたはドライフィルムの開口部に、Ｃｕ層、Ｎｉ層およびＡｕ層を順に形成して厚さを１０μｍとし、その後、レジストまたはドライフイルムをアセトン等により除去する。
【０１４０】
次に、上記スパッタリングにより形成されたＴｉ−Ｗ層およびＣｕ層を、Ａｕ／Ｎｉ／Ｃｕのパターンをマスクとして薬液によりエッチングして、２次配線３を形成する。本実施形態３−１においても、半導体チップ１の集積回路形成面および側面に形成された２次配線３は、集積回路形成面と側面との境界部において連続した構造となっており、配線抵抗を小さくすることができると共に、オープン不良を防ぐことができる。
【０１４１】
ここで、上記実施形態２−１においては、図１２（ｄ）に示すように、２次配線３が形成された半導体ウェハ１ａをダイシングにより分割したが、本実施形態では、図１７（ｄ）に示すように、半導体ウェハ１ａの裏面から研磨を行って半導体ウェハ１ａの厚みを薄くすることにより、個々の半導体装置に分割する。このとき、半導体ウェハ１ａの集積回路形成面を保護すると共に、個々の半導体装置が分割される際に飛散しないように、保護用シートまたは薄板状固定治具１６等によって予め保護しておく。
【０１４２】
半導体ウェハ１ａ裏面の研磨が完了した後、保護用シートまたは薄板状固定ｆ治具１６を除去して、図１７（ｅ）に示すような半導体装置が完成する。
【０１４３】
(実施形態３−２)
図１８は、本実施形態３−２の半導体装置の構成を示す断面図である。
【０１４４】
本実施形態３−２の半導体装置は、実施形態３−１の半導体装置と同様に、集積回路（図示せず）と電極パッド２とが形成された半導体チップ１の側面に、表面（集積回路形成面）に対して傾斜する傾斜面を有している。また、半導体チップ１の側面のほとんどが傾斜面で占められており、半導体チップ１の厚さが実施形態２−２と比べて薄くなっている。
【０１４５】
半導体チップ１の両側面において、集積回路形成面側の傾斜開始点ａ−ａ間の距離Ａは、裏面側の傾斜終了点ｂ−ｂ間の距離Ｂよりも短くなっている。そして、半導体チップ１の集積回路形成面から側面（傾斜面部分）にかけて、電極パッド２と電気的に接続された２次配線３が設けられている。このような傾斜面を側面に設けることにより、２次配線３の形成が容易になる。
【０１４６】
さらに、半導体チップ１の集積回路形成面を覆うように保護膜２１が設けられており、保護膜２１に設けられた開口部に２次配線３と外部とを電気的に接続するための外部接続端子５が設けられている。
【０１４７】
次に、このように構成された本実施形態３−２の半導体装置の製造方法について、説明する。図１９は、本実施形態３−２の半導体装置の製造工程を示す断面図である。なお、ここでは、実施形態３−１で説明した図１７と異なる工程についてのみ説明を行う。
【０１４８】
図１７（ａ）〜図１７(ｃ)と同様に、半導体ウェハ１ａの集積回路形成面および溝１２部に２次配線３を形成する工程までを行った後、図１９（ａ）に示すように、保護膜２１を形成する。ここでは、実施形態１−２で説明した図１０（ａ）と同様に、感光性樹脂をスピンコートして乾燥させた後、フォトリソグラフィーにより、後の工程で半導体ウェハ１ａの集積回路形成面に外部接続端子５を設ける領域と、スクライブライン１１領域全体（溝１２全体の領域）とに開口部を設ける。その後、感光性樹脂を熱処理により硬化することによって、保護膜２１が形成される。
【０１４９】
次に、図１９（ｂ）に示すように、半導体ウェハ１ａの裏面から研磨を行って半導体ウェハ１ａの厚みを薄くすることにより、個々の半導体装置に分割する。このとき、半導体ウェハ１ａの集積回路形成面を保護すると共に、個々の半導体装置が分割される際に飛散しないように、保護用シートまたは薄板状固定治具１６等によって予め保護しておく。
【０１５０】
半導体ウェハ１ａ裏面の研磨が完了した後、耐熱性の保護用シートまたは薄板状固定治具１６を除去する前に、図１９（ｃ）に示すように、保護用シートまたは薄板状固定治具１７によって、半導体チップ１の集積回路形成面と対向する面（半導体チップ１の裏面）側を固定して、保護用シートまたは薄板状固定治具１６を除去する。このときの保護用シートまたは薄板状固定治具１７の耐熱性は、後のリフロー処理の熱に耐えるものであればよい。
【０１５１】
次に、図１９（ｃ）に示すように、保護膜２１の開口部に外部接続端子５を形成する。本実施形態でも、図１０（ｂ）と同様に、Ｓｎを主成分とする金属からなる球状のハンダ（ハンダボール）を用いて、リフロー炉により熱処理を行って外部接続端子５を形成した。
【０１５２】
その後、保護用シートまたは薄板状固定治具１７を除去して、図１９（ｄ）に示すような半導体装置が完成する。
【０１５３】
このようにして作製された本実施形態の半導体装置は、外部接続端子５を介して基板実装を行うことができる。また、複数の半導体装置が積層された積層型半導体装置において、本実施形態の半導体装置を最上層に積層して用いることもできる。この場合には、半導体チップ１の側面に設けた２次配線３上に保護膜２１が存在しないため、ワイヤボンド等の接続手段により２次配線３間の電気的接続を行うことができる。さらに、必要に応じて、図１９（ｃ）に示す工程の後で保護用シートまたは薄板状固定治具１６を除去して分割された、外部接続端子５を設けていない半導体装置を、２層目以降に積層することも可能である。
【０１５４】
なお、上記実施形態１−１〜実施形態３−２では、半導体チップ１の集積回路形成面および側面において、２次配線３の金属層として、下層から、Ｔｉ−Ｗ層、Ｃｕ層、Ｃｕ層、Ｎｉ層およびＡｕ層の５層を形成している。このように複数層の配線を形成することによって、下地との密着性、相互拡散の防止、外部接続端子等の接続信頼性を保持することが可能である。
【０１５５】
また、上記実施形態１−１〜実施形態３−２では、外部接続端子５としてボール形状のハンダを用いているが、ペースト状ハンダを印刷して、熱処理によってバンプを形成する方法等、種々の方法を用いることができる。また、２次配線３の最表面層をＡｕ層とした場合にはＡｕからなるワイヤバンプ、ボンディングワイヤ等も接続可能である。
【０１５６】
さらに、上記実施形態１−１〜実施形態３−２において、半導体チップ１の集積回路形成面から側面に延在して設けられた２次配線３上の所望の領域に、保護膜２１の開口部を設けることによって、半導体装置を積層して用いるなど、様々な使用方法が可能であり、汎用性を有する半導体装置とすることができる。また、半導体装置単体で基板実装する場合には、半導体チップ１の集積回路形成面に設けられた２次配線３上の領域のみ、保護膜２１の開口部を設けてもよい。
【０１５７】
これまでの説明では、半導体チップ１に設けられる傾斜面を、図の説明上、左右の両側面に形成する例を示しているが、２次配線３を一方の側面にのみ形成する場合には、２次配線３を形成する側面のみに傾斜面を形成してもよく、傾斜面の数、形状などは特に制限されるものではない。
【０１５８】
（実施形態４）
図２０は、本実施形態４の積層型半導体装置の構成を示す断面図である。
【０１５９】
この積層型半導体装置は、上記実施形態１−１〜実施形態３−２の半導体装置が複数積層された構造を有している。なお、この例では、側面の配線形成が容易で薄型化が可能な実施形態３−１および実施形態３−２の半導体装置を用いて、実施形態３−１の半導体装置を最上層に、実施形態３−２の半導体装置を２〜４層目に積層しているが、上記実施形態１−１〜実施形態３−２のいずれの半導体装置を用いてもよい。
【０１６０】
半導体装置間を接合するためには、通常、ダイボンド材として用いられるペースト材料(絶縁性)、シート状材料等、種々の接着材を用いることができる。本実施形態では、熱可塑性接着シートを用いて、半導体装置を接合した。
【０１６１】
半導体装置を単体で基板実装する場合には、半導体装置の最表面にポリイミド等の樹脂からなる保護膜が形成されるが、半導体装置を積層する場合においては、最上層に積層される半導体装置以外のみにポリイミド等からなる保護膜２１を形成し、それ以外の半導体装置は保護膜２１を省略して、シート状の接着シートのみによって絶縁を行うようにしてもよい。熱可塑性接着材は、加熱することによって弾性率が低くなり、加圧することによって、接合対象物の形状に沿って変形する。従って、熱可塑性接着シートによって、２次配線３間の空隙を埋めると共に、２次配線３と積層される半導体装置の裏面との間の絶縁膜としての役割を果たすことができる。
【０１６２】
熱圧着を行った後に、室温付近まで温度が下がると、半導体装置同士が固定される。半導体装置間の電気的接続は、Ａｕからなるボンディングワイヤ４によって、半導体チップ１の側面に設けられた２次配線３を電気的に接続することによって行った。ボンディングワイヤ４部は、ポッティング、トランスファモールドなどによって樹脂（図示せず）で保護しても良い。このように、ボンディングワイヤ４部を保護することによって、半導体装置のハンドリング性が向上する。
【０１６３】
図２１は、本実施形態４の積層型半導体装置の他の構成を示す断面図である。
【０１６４】
この例では、最上層の半導体装置のサイズ（表面積）が、２層目〜４層目の半導体装置のサイズ（表面積）よりも小さくなっている。このように、異なる種類、サイズの半導体装置を積層することも可能である。
【０１６５】
図２２は、本実施形態４の積層型半導体装置の他の構成を示す断面図である。
【０１６６】
この例では、最上層の半導体装置のサイズ（表面積）が、２層目〜４層目の半導体装置のサイズよりも小さくなっている。また、最上層および２層目の半導体装置にはポリイミド等の樹脂からなる保護膜２１が形成されており、２層目の半導体装置に設けられた外部接続端子５ａのサイズが、最上層の半導体装置に設けられた外部接続端子５よりもサイズが大きく、外部接続端子５ａの上端と外部接続端子５の上端の高さがほぼ同一面となっている。このように、最上層の半導体装置の表面積が小さく、その表面に形成可能な外部接続端子５の数が少ない場合でも、２層目以降の半導体装置に、最上層の半導体装置に設けられた外部接続端子５よりもサイズが大きい外部接続端子５ａを、上端の高さがほぼ同一となるように設けることによって、全体として、外部接続端子の数を多くすることができる。
【０１６７】
【発明の効果】
以上説明したように、本発明によれば、電極パッドと外部との電気的接続を行う２次配線が、半導体チップの集積回路形成面から側面まで延在して設けられている。これによって、半導体チップと保護膜との積層界面から２次配線の側面が露出している従来の半導体装置のように、半導体ウェハから半導体チップに分割する際に、チッピング、ダイシングブレードの破損などが発生せず、２次配線のヒゲ、ダレなどが発生しない。従って、半導体装置の信頼性を向上させ、安定して半導体装置を作製することができる。また、２次配線に数十μｍもの厚みを必要としないため、配線形成時間を短縮化することができ、材料面で低コスト化を図ることができる。従って、低コストで、信頼性が高い、チップサイズのパッケージ（ＣＳＰ）を、安定して作製することができる。
【０１６８】
また、２次配線を、半導体チップの集積回路形成面から側面にかけて連続して設けることによって、不連続な２次配線を設ける場合に比べて配線抵抗を小さくすることができる。これは、配線抵抗が小さい金属からなる配線層が連続して設けられている方が、不連続な場合に比べて、介在金属（複数層の２次配線の場合）、接触抵抗などがすくなくなるため、配線抵抗が小さくなって半導体装置の高性能化を図ることができる。また、半導体チップの集積回路形成面と側面との間で２次配線の境界面が存在しないために、境界面でのオープン不良などが発生せず、高い信頼性を得ることができる。
【０１６９】
また、２層以上の導電層からなる２次配線を設けることによって、下地層との密着性を向上させると共に、バンプまたは２次配線間の接続手段との接続信頼性を向上させることができる。
【０１７０】
また、２次配線が設けられている半導体チップの集積回路形成面と側面とが垂直に形成されている場合、２次配線を集積回路形成面と側面とに同時に形成して、抵抗が低い連続した２次配線を形成するためには、２次配線が設けられている側面部分を２０μｍ以上１００μｍ以下の長さにすることが好ましい。
【０１７１】
また、半導体チップの側面に傾斜面を設けることによって、２次配線を集積回路形成面と側面とに同時に形成することが容易になり、抵抗が低い連続した２次配線を安定して形成することができる。
【０１７２】
また、半導体チップの側面に設けられた傾斜面おいて、集積回路形成面側の傾斜開始点と、集積回路形成面と相対する面側の傾斜終了点との平面距離が、２次配線の厚みの２倍よりも小さい場合、２次配線を集積回路形成面と側面とに同時に形成して、抵抗が低い連続した２次配線をさらに安定して形成するためには、２次配線が設けられている側面部分を２０μｍ以上１００μｍ以下の長さにすることが好ましい。
【０１７３】
また、半導体チップの側面に設けられた傾斜面おいて、集積回路形成面側の傾斜開始点と、集積回路形成面と相対する面側の傾斜終了地点との平面距離を、２次配線の厚みの２倍以上とすることによって、２次配線を集積回路形成面と側面とに同時に形成することがさらに容易になり、抵抗が低い連続した２次配線をさらに安定して形成することができる。
【０１７４】
また、２次配線上に外部接続用端子を形成することによって、半導体チップと同じサイズのパッケージにおいて、従来のボール・グリッド・アレイ（ＢＧＡ）と同等の基板実装性を得ることができる。
【０１７５】
また、本発明の半導体装置を複数積層して、２次配線間を電気的に接続することによって、高集積化された半導体装置、種々の半導体装置を組み合わせてシステム化されたシステム・イン・パッケージと称される半導体装置などを、チップサイズパッケージ（ＣＳＰ）で実現することができる。
【０１７６】
また、２次配線間の接続手段としてボンディングワイヤを用いることによって、種々の半導体装置を組み合わせる場合においても、配線形成用のマスク等が不要となり、低コスト化を図ることができると共に、即座に対応することができる。
【０１７７】
また、最上部に配置された半導体装置に第１サイズの外部接続用端子を設け、他の半導体装置に第１サイズよりも大きな第２サイズの外部接続用端子を設けて、外部接続用端子の上部先端をほぼ同一面に配置することによって、種々の半導体装置を積層する場合において、多数の外部接続端子を設けることができるため、デザイン的な制限を低減することができる。
【０１７８】
また、本発明の半導体装置の製造方法にあっては、集積回路と複数の電極パッドと１次配線とを有し、スクライブラインによって複数の領域に区切られた半導体ウェハを作製して、スクライブラインに沿って半導体ウェハに溝を形成し、溝部に絶縁膜を形成する。そして、半導体ウェハの集積回路形成面と溝部とに２次配線を同時に形成して、半導体ウェハを半導体装置に分割する。これによって、半導体チップ毎に２次配線の形成を行う必要がなく、半導体チップの側面上の２次配線を、集積回路形成面と同時に形成することができるため、工程を簡略化することができる。また、半導体チップの集積回路形成面と側面とで境界面のない連続した２次配線が形成されるため、配線抵抗が小さく、境界面でのオープン不良も生じない。
【０１７９】
また、スクライブラインに沿って、ダイシングを行うことによって半導体ウェハに溝を容易に形成することができる。
【０１８０】
また、スクライブラインに沿って、最外周から内側に向かって厚く形成された円盤状のダイシングブレードを用いてダイシングを行うことによって、２次配線の形成を容易に行うことができる傾斜面を有する溝形状を容易に形成することができる。
【０１８１】
また、２次配線形成工程の後、少なくとも集積回路形成面上に保護膜を形成し、２次配線上の所望の領域に開口部を形成して、その開口部に外部接続端子を形成することによって、高集積化された半導体装置、種々の半導体装置を組み合わせてシステム化されたシステム・イン・パッケージと称される半導体装置などにおいて、チップサイズパッケージ（ＣＳＰ）の取り扱い性（基板実装のし易さ）を向上させることができる。
【０１８２】
また、本発明の半導体装置の製造方法により作製された複数の半導体装置を積層して、２次配線間を電気的に接続することによって、高集積化された半導体装置、種々の半導体装置を組み合わせてシステム化されたシステム・イン・パッケージと称される半導体装置などを、チップサイズパッケージ（ＣＳＰ）で実現することができる。
【０１８３】
また、２次配線間をボンディングワイヤで接続することによって、種々の半導体装置を組み合わせる場合においても、配線形成用のマスク等が不要となり、低コスト化を図ることができると共に、即座に対応することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の構成を示す断面図である。
【図２】（ａ）〜（ｅ）は、それぞれ、実施形態１−１の半導体装置の製造工程を示す断面図である。
【図３】本発明の一実施形態である半導体装置における溝部の断面形状を示す拡大図である。
【図４】実施形態１−１の半導体装置における溝部の断面形状を示す拡大図である。
【図５】本発明の一実施形態である半導体装置におけるエッジ部（半導体チップの集積回路形成面と側面とで連続した２次配線）の拡大図である
【図６】本発明の一実施形態である半導体装置におけるエッジ部（半導体チップの集積回路形成面と側面とで不連続な２次配線）の拡大図である
【図７】実施形態１−２の半導体装置の構成を示す断面図である。
【図８】（ａ）〜（ｄ）は、それぞれ、実施形態１−２の半導体装置の製造工程を示す断面図である。
【図９】実施形態１−３の半導体装置の構成を示す断面図である。
【図１０】（ａ）〜（ｄ）は、それぞれ、実施形態１−３の半導体装置の製造工程を示す断面図である。
【図１１】実施形態２−１の半導体装置の構成を示す断面図である。
【図１２】（ａ）〜（ｅ）は、それぞれ、実施形態２−１の半導体装置の製造工程を示す断面図である。
【図１３】実施形態２−１の半導体装置における溝部の断面形状を示す拡大図である。
【図１４】実施形態２−２の半導体装置の構成を示す断面図である。
【図１５】（ａ）〜（ｃ）は、それぞれ、実施形態２−２の半導体装置の製造工程を示す断面図である。
【図１６】実施形態３−１の半導体装置の構成を示す断面図である。
【図１７】（ａ）〜（ｅ）は、それぞれ、実施形態３−１の半導体装置の製造工程を示す断面図である。
【図１８】実施形態３−２の半導体装置の構成を示す断面図である。
【図１９】（ａ）〜（ｄ）は、それぞれ、実施形態３−２の半導体装置の製造工程を示す断面図である。
【図２０】実施形態４の積層型半導体装置の構成を示す断面図である。
【図２１】実施形態４の積層型半導体装置の他の構成を示す断面図である。
【図２２】実施形態４の積層型半導体装置の他の構成を示す断面図である。
【図２３】従来の半導体装置の構成を示す断面図である。
【図２４】（ａ）〜（ｃ）は、それぞれ、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１ 半導体チップ
１ａ 半導体ウェハ
２ 電極パッド
３ ２次配線
３ａ ２次配線の不良（ヒゲ）
３ｂ ２次配線の不良（ダレ）
４ ボンディングワイヤ
５、５ａ 外部接続端子
１１ スクライブライン
１２、１２ａ 溝
１４、１４ａ、１４ｂ ダイシングブレード
１５ ダイシング用シート
１６ 集積回路形成面保護用のシートまたは薄板状固定治具
１７ シートまたは薄板状固定治具
２１ 保護膜
２２ １次配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, a stacked semiconductor device, and a manufacturing method thereof, and more particularly, to a semiconductor device capable of high-density mounting by CSP (chip size package), a stacked semiconductor device, and a manufacturing method thereof.
[0002]
[Prior art]
As an example of a conventional semiconductor device, for example, Japanese Patent Application Laid-Open No. 7-45649 discloses a semiconductor device as shown in FIG.
[0003]
In this semiconductor device, an integrated circuit (not shown) having a plurality of electrode pads 2 for inputting / outputting signals to / from the outside on one surface side of a semiconductor chip 1 is electrically connected between the plurality of electrode pads. Primary wiring 22 is provided. Further, secondary wiring 3 for electrically connecting the electrode pad 2 and the outside is provided so as to partially overlap the outer portion of the electrode pad 2 when viewed from the center of the semiconductor chip 1. The side surface of the secondary wiring 3 is exposed from the laminated interface between the protective film 21 provided so as to cover the surface of the semiconductor chip 1 and the semiconductor chip 1. Signal input / output between the integrated circuit and the outside is performed from the secondary wiring 3 via the primary wiring 22 and the electrode pad 2.
[0004]
In this semiconductor device configuration, a semiconductor chip is mounted on a die pad of a lead frame via a die bonding agent, and the electrode pad and the inner lead of the lead frame are connected by a bonding wire to be sealed with a resin. Compared with this, the thickness can be reduced, and high-density mounting becomes possible.
[0005]
This semiconductor device is produced by, for example, a method as shown in FIGS.
[0006]
First, as shown in FIG. 24 (a), each electrode pad 2 connected to an integrated circuit adjacent to the semiconductor wafer 1a with a dicing line 11 formed as a cutting line is about 50 μm thick by vapor deposition or the like. The secondary wiring 3 is electrically connected. At this time, one of the two electrode pads 2 provided in the odd-numbered integrated circuit and the two electrodes provided in the even-numbered integrated circuit among the integrated circuits formed over the plurality of columns on the semiconductor wafer 1a. One of the pads 2 is electrically connected by the secondary wiring 3, and the other side is not connected.
[0007]
Next, as shown in FIG. 24B, a sheet-like sealing resin is laminated on the surface of the semiconductor wafer 1a on which the secondary wiring 3 is formed, and is cured by pressing with a die heated from above and below. By doing so, the protective film 21 is formed. Alternatively, the protective film 21 may be formed by applying a liquid sealing resin containing a solvent by a spin coating method and drying and curing the resin.
[0008]
After forming the protective film 21 in this way, a plurality of semiconductor devices in which the secondary wiring 3 is exposed only on one side surface of the semiconductor chip 1 by cutting the semiconductor wafer 1a along the dicing line 11 by a dicing process. Is produced.
[0009]
[Problems to be solved by the invention]
However, the conventional semiconductor device has the following problems.
[0010]
First, in the dicing step, since the semiconductor wafer 1a is cut simultaneously with the secondary wiring 3, the cut surface of the semiconductor wafer 1 becomes jagged and is in a state called chipping. Such chipping is undesirable in appearance. Further, this chipping may reach the integrated circuit region, and in such a case, the circuit characteristics are affected. Furthermore, cracks may occur in the dicing blade, which may significantly deteriorate the life of the dicing blade.
[0011]
Further, in the dicing process, the semiconductor wafer 1 is cut simultaneously with the secondary wiring 3, and the secondary wiring 3 made of metal or the like usually has ductility, so that the whiskers 3 a and the sagging 3 b are generated. If such mustaches 3a, sagging 3b, etc. occur, there is a risk of electrical shorting between adjacent wirings.
[0012]
Moreover, since the side surface of the secondary wiring 3 is electrically connected to the outside, a predetermined thickness is required. When the secondary wiring is electrically connected to the outside by wire bonding, a thickness (and width) of at least several tens of μm is required, so that the deposition time for forming the secondary wiring 3 becomes long. .
[0013]
Further, when bumps (external connection terminals) are provided on the side surfaces of the secondary wiring 3 by solder or the like, it is conceivable that the secondary wiring 3 is formed by Ni, Cu or the like. If this is done, good solder joints cannot be obtained. In order to reduce the influence of oxidation, the secondary wiring 3 may be formed of Au. In this case, if the amount of Au increases in the ratio of the solder bump to Au, a brittle alloy layer is obtained. Connection reliability cannot be obtained. Furthermore, when the whole wiring is Au, it becomes inevitable that it becomes a brittle alloy layer.
[0014]
The present invention has been made to solve the above-described problems of the prior art, and is a highly reliable semiconductor device that can be stably manufactured at low cost and can be mounted at high density. An object of the present invention is to provide a semiconductor device and a manufacturing method thereof.
[0015]
[Means for Solving the Problems]
  In the semiconductor device of the present invention, an integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pad are the same.Integrated circuit forming surface sideA semiconductor chip provided on the semiconductor chip, and the semiconductor chipSaidIntegrated circuit formation surfaceAn insulating film provided on the electrode pad and the electrode pad on the insulating filmFrom, On a side surface portion that is in a state perpendicular to the integrated circuit formation surfaceUntilContinuouslyProvided,On the side partOutsideWhenElectrically connectedBe doneSecondary wiringAnd a protective film that is provided on the integrated circuit formation surface so as to cover the secondary wiring, and in which an opening for providing an external connection terminal is formed in a desired region on the secondary wiring portion. It is characterized by comprisingThis achieves the above object.
[0016]
  In addition, a semiconductor device of the present invention includes an integrated circuit, a plurality of electrode pads for inputting and outputting signals between the integrated circuit and the outside, and primary wiring for electrically connecting the integrated circuit and the electrode pads. A semiconductor chip provided on the same integrated circuit forming surface side, an insulating film provided on the integrated circuit forming surface of the semiconductor chip, and the electrode pad on the insulating film from the electrode pad to the integrated circuit forming surface. On the other hand, it is continuously provided up to an inclined surface that is inclined so as to be located on the surface side facing the integrated circuit forming surface as it is away from the integrated circuit forming surface, and is electrically connected to the outside on the inclined surface. A protective film that is provided on the integrated circuit forming surface so as to cover the secondary wiring and the secondary wiring, and in which an opening for providing an external connection terminal is formed in a desired region on the secondary wiring portion And characterized in that The above-mentioned object can be achieved by the.
[0017]
The secondary wiring may be composed of a plurality of conductive layers.
[0018]
  Preferably,The length of the side portion is 20 μm or more and 100 μm or less.
[0019]
  Preferably, in the inclined surface, a plane distance between an inclination start point on the integrated circuit formation surface side and an inclination end point on the surface side facing the integrated circuit formation surface is twice the thickness of the secondary wiring. Smaller than 20 μm and 100 μm.
[0020]
  Preferably, in the inclined surface, a plane distance between an inclination start point on the integrated circuit formation surface side and an inclination end point on the surface side facing the integrated circuit formation surface is twice the thickness of the secondary wiring. That's it.
[0021]
  The stacked semiconductor device of the present invention isClaim 1The first semiconductor device, an integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary for electrically connecting the integrated circuit and the electrode pads A semiconductor chip provided with wiring on the same integrated circuit forming surface side, an insulating film provided on the integrated circuit forming surface of the semiconductor chip, and the integrated circuit forming surface on the insulating film from the electrode pad Side part that is perpendicular toUp toA second semiconductor device including a secondary wiring provided continuously, the first semiconductor device being stacked on the second semiconductor device, and the first semiconductor device and the second semiconductor device Each of the side portions of the semiconductor deviceaboveThe provided secondary wiring portions are electrically connected to each other, thereby achieving the above object.
  According to another aspect of the present invention, there is provided a stacked semiconductor device comprising: the first semiconductor device according to claim 2; an integrated circuit; a plurality of electrode pads for inputting / outputting signals to / from the integrated circuit; and the integrated circuit; A semiconductor chip having primary wirings electrically connected to the electrode pads provided on the same integrated circuit formation surface side; an insulating film provided on the integrated circuit formation surface of the semiconductor chip; and the insulation A secondary wiring continuously provided on the film from the electrode pad to an inclined surface inclined so as to be positioned on the surface side facing the integrated circuit forming surface as the distance from the integrated circuit forming surface increases; The first semiconductor device is stacked on the second semiconductor device, and is provided on the inclined surfaces of the first semiconductor device and the second semiconductor device, respectively. Said secondary wiring portionThey are electrically connected to each other, thereby achieving the above object.
[0022]
  Preferably, the secondary wiring portions are electrically connected by a bonding wire.
[0023]
  Preferably, the second semiconductor device is stacked on a third semiconductor device having the same configuration as that of the second semiconductor device, and is provided on the side surface portion or the inclined surface. The wiring portions are electrically connected.
[0024]
  Preferably, the integrated circuit formation surface of the first semiconductor device is smaller than the integrated circuit formation surface of the second semiconductor device, and the integrated circuit formation surface of the second semiconductor device is exposed. The first semiconductor device is stacked, and an external connection terminal is provided on an exposed integrated circuit forming surface portion of the second semiconductor device. An upper tip of the external connection terminal, and the second External connection terminal provided in the opening of the semiconductor deviceOn the same plane as the top end ofBe placed.
[0025]
  A method of manufacturing a semiconductor device according to the present invention includes an integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary for electrically connecting the integrated circuit and the electrode pads. A step of manufacturing a semiconductor wafer in which wiring is provided on the same integrated circuit formation surface side, and the region on the integrated circuit formation surface side is divided into a plurality by a scribe line; and along the scribe line, on the integrated circuit formation surface Forming a groove having a vertical side surface, then forming an insulating film on the integrated circuit forming surface and the side surface of the groove, and forming the integrated circuit forming surface on the insulating film. Forming a secondary wiring electrically connected to each of the electrode pads formed on the integrated circuit formation surface from the integrated circuit formation surface to the side surface of the groove, and then the integrated circuit formation surface. Above the above Forming a protective film covering the following wiring portion, a desired area on the part located on the integrated circuit formation surface on in the secondary lineAnd the area of the entire grooveExternal connection terminalAnd electrical connections to the outsideThe object is achieved by forming the opening to be provided in the protective film and then dividing the semiconductor wafer inside the groove to form semiconductor chips.
[0026]
  The method for manufacturing a semiconductor device of the present invention electrically connects an integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and the integrated circuit and the electrode pads. Forming a semiconductor wafer in which primary wiring is provided on the same integrated circuit forming surface side, and a region on the integrated circuit forming surface side is divided into a plurality by a scribe line; and forming the integrated circuit along the scribe line Forming a groove having an inclined surface that is inclined so as to be positioned on a surface side opposite to the integrated circuit forming surface as it moves away from the surface, and then on the integrated circuit forming surface and the inclined surface of the groove A step of forming an insulating film; and a secondary wiring electrically connected to each of the electrode pads formed on the integrated circuit forming surface on the insulating film, from the integrated circuit forming surface to the groove in the groove Slope A step of forming a continuous film on the integrated circuit formation surface, a step of forming a protective film covering the secondary wiring portion on the integrated circuit formation surface, and a portion of the secondary wiring located on the integrated circuit formation surface Desired area onAnd the area of the entire grooveExternal connection terminalAnd electrical connections to the outsideAnd forming a semiconductor chip by dividing the semiconductor wafer inside the groove, thereby achieving the above object.
[0027]
  Preferably, the groove is formed by dicing, and the semiconductor wafer is divided by dicing.
[0028]
  Preferably, the groove having the inclined surface is formed by dicing using a disk-shaped dicing blade formed thicker from the outermost periphery to the inner side..
[0029]
  Preferably, in the step of forming the semiconductor chip, the semiconductor wafer is divided by cutting a surface of the semiconductor wafer that faces the integrated circuit formation surface.
[0030]
  The manufacturing method of the stacked semiconductor device of the present invention includes:Claim 13A step of manufacturing the first semiconductor device by the method of manufacturing a semiconductor device according to claim 1, an integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and the integrated circuit and the electrode pad A primary chip electrically connected between the semiconductor chip provided on the same integrated circuit forming surface side, an insulating film provided on the integrated circuit forming surface of the semiconductor chip, and on the insulating film, A side surface portion that is perpendicular to the integrated circuit formation surface from the electrode padUp toA step of manufacturing a second semiconductor device having a secondary wiring provided continuously, a step of stacking the first semiconductor device on the second semiconductor device, and a stacked state of each other Further, each of the side surfaces of the first semiconductor device and the second semiconductor deviceaboveA step of electrically connecting the provided secondary wiring portions to each other, thereby achieving the above object.
  According to another aspect of the present invention, there is provided a method for manufacturing a stacked semiconductor device comprising: a step of manufacturing a first semiconductor device by a method of manufacturing a semiconductor device according to claim 14; an integrated circuit; A plurality of electrode pads for outputting, and a semiconductor chip provided on the same integrated circuit forming surface side with primary wirings electrically connecting the integrated circuit and the electrode pads, and the integrated circuit of the semiconductor chip An insulating film provided on the formation surface, and an inclined surface on the insulating film that is inclined so as to be positioned on the surface side facing the integrated circuit formation surface as the distance from the integrated circuit formation surface increases from the electrode pad A step of manufacturing a second semiconductor device including a secondary wiring continuously provided until the first semiconductor device is stacked, and a step of stacking the first semiconductor device on the second semiconductor device. The first semiconductor device And a step of electrically connecting the second wiring portion each other provided on each of the inclined plane of the reserve said second semiconductor device, the object is achieved.
[0031]
  Preferably, the secondary wiring portions are electrically connected by a bonding wire.
[0032]
The operation of the present invention will be described below.
[0033]
In the present invention, the secondary wiring for making an electrical connection between the electrode pad and the outside is provided extending from the integrated circuit formation surface to the side surface of the semiconductor chip. In the conventional semiconductor device in which the side surface (cross section) of the secondary wiring is exposed from the laminated interface between the semiconductor chip and the protective film, when the semiconductor wafer is divided into the semiconductor chips, it is cut simultaneously with the secondary wiring. For example, since the secondary wiring is formed in the groove (the portion that becomes the side surface of the semiconductor chip) formed in the semiconductor wafer and then divided into semiconductor chips, the chipping and the dicing blade are not damaged and the secondary wiring No beard or sagging occurs. Therefore, the reliability of the semiconductor device can be improved and the semiconductor device can be manufactured stably. Further, unlike the conventional semiconductor device in which the side surface (cross section) of the secondary wiring exposed from the laminated interface between the semiconductor chip and the protective film is used for external connection, the secondary wiring does not require a thickness of several tens of μm. Therefore, the wiring formation time can be shortened, and the cost can be reduced in terms of material. Therefore, a low-cost and highly reliable chip-size package (CSP) can be stably manufactured.
[0034]
Further, by providing the secondary wiring continuously from the integrated circuit formation surface to the side surface of the semiconductor chip, the wiring resistance can be reduced as compared with the case where the discontinuous secondary wiring is provided. This is because the interposition metal (in the case of multiple layers of secondary wiring), contact resistance, and the like are less when the wiring layer made of a metal having low wiring resistance is continuously provided than when the wiring layer is discontinuous. Therefore, the wiring resistance is reduced and the performance of the semiconductor device can be improved. In addition, since there is no boundary surface of the secondary wiring between the integrated circuit formation surface and the side surface of the semiconductor chip, no open defect occurs at the boundary surface, and high reliability can be obtained.
[0035]
Further, by providing the secondary wiring composed of two or more conductive layers, it is possible to improve the adhesion with the base layer and the connection reliability with the connection means between the bumps or the secondary wiring.
[0036]
In addition, when the integrated circuit forming surface and the side surface of the semiconductor chip provided with the secondary wiring are formed vertically, the secondary wiring is formed simultaneously on the integrated circuit forming surface and the side surface to continuously reduce the resistance. In order to form the secondary wiring, it is preferable that the side surface portion provided with the secondary wiring has a length of 20 μm or more and 100 μm or less.
[0037]
Further, by providing the inclined surface on the side surface of the semiconductor chip, it becomes easy to form the secondary wiring on the integrated circuit forming surface and the side surface at the same time, and the continuous secondary wiring having low resistance can be stably formed. Can do.
[0038]
Further, in the inclined surface provided on the side surface of the semiconductor chip, the planar distance between the inclination start point on the integrated circuit formation surface side and the inclination end point on the surface side facing the integrated circuit formation surface is the thickness of the secondary wiring. In order to form the secondary wiring on the integrated circuit forming surface and the side surface at the same time and to form the continuous secondary wiring having a low resistance more stably, the secondary wiring is provided. It is preferable to make the side part which is 20-20 micrometers or more and 100 micrometers or less in length.
[0039]
In addition, in the inclined surface provided on the side surface of the semiconductor chip, the planar distance between the inclination start point on the integrated circuit formation surface side and the inclination end point on the surface side facing the integrated circuit formation surface is the thickness of the secondary wiring. By making it at least twice, it becomes easier to simultaneously form the secondary wiring on the integrated circuit formation surface and the side surface, and a continuous secondary wiring with low resistance can be formed more stably.
[0040]
In addition, by forming the external connection terminals on the secondary wiring, it is possible to obtain a board mounting property equivalent to that of a conventional ball grid array (BGA) in a package having the same size as the semiconductor chip.
[0041]
Further, by stacking a plurality of semiconductor devices of the present invention and electrically connecting secondary wirings, a highly integrated semiconductor device and a system-in-package that is systematized by combining various semiconductor devices A semiconductor device referred to as a chip size package (CSP) can be realized.
[0042]
In addition, by using a bonding wire as a connection means between secondary wirings, even when various semiconductor devices are combined, a mask for wiring formation or the like is not necessary, so that the cost can be reduced and immediate response is possible. can do.
[0043]
In addition, a first size external connection terminal is provided in the semiconductor device arranged at the top, and a second size external connection terminal larger than the first size is provided in another semiconductor device, so that the external connection terminal By arranging the top end on substantially the same plane, when various semiconductor devices are stacked, a large number of external connection terminals can be provided, so that design limitations can be reduced.
[0044]
In the method for manufacturing a semiconductor device of the present invention, a semiconductor wafer having an integrated circuit, a plurality of electrode pads, and a primary wiring and divided into a plurality of regions by a scribe line is manufactured, and the scribe line is formed. Then, a groove is formed in the semiconductor wafer, and an insulating film is formed in the groove portion. Then, secondary wiring is simultaneously formed on the integrated circuit formation surface and the groove of the semiconductor wafer, and the semiconductor wafer is divided into semiconductor devices. Accordingly, it is not necessary to form a secondary wiring for each semiconductor chip, and the secondary wiring on the side surface of the semiconductor chip can be formed at the same time as the integrated circuit formation surface, so that the process can be simplified. . In addition, since a continuous secondary wiring having no boundary surface is formed between the integrated circuit forming surface and the side surface of the semiconductor chip, the wiring resistance is small and no open defect occurs at the boundary surface.
[0045]
Moreover, a groove | channel can be easily formed in a semiconductor wafer by dicing along a scribe line.
[0046]
In addition, a groove having an inclined surface that can easily form a secondary wiring by performing dicing along a scribe line using a disc-shaped dicing blade that is thickly formed inward from the outermost periphery. The shape can be easily formed.
[0047]
Further, after the secondary wiring formation step, a protective film is formed at least on the integrated circuit formation surface, an opening is formed in a desired region on the secondary wiring, and an external connection terminal is formed in the opening. Highly integrated semiconductor devices, semiconductor devices called system-in-packages that are systematized by combining various semiconductor devices, etc., are equivalent to conventional array arrays such as chip size packages (CSP) Can be obtained (ease of mounting on the board).
[0048]
In addition, a plurality of semiconductor devices manufactured by the method for manufacturing a semiconductor device of the present invention are stacked and the secondary wirings are electrically connected to each other, thereby combining highly integrated semiconductor devices and various semiconductor devices. A semiconductor device called a system-in-package that has been systemized can be realized by a chip size package (CSP).
[0049]
Also, by connecting the secondary wirings with bonding wires, even when various semiconductor devices are combined, a wiring forming mask or the like is not necessary, cost reduction can be achieved, and immediate response is possible. Can do.
[0050]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0051]
(Embodiment 1-1)
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
[0052]
In the semiconductor device of Embodiment 1-1, a step is provided on the side surface of the semiconductor chip 1 on which the integrated circuit (not shown) and the electrode pad 2 are formed, and the side surface is the integrated circuit formation surface. It is formed perpendicular to. A secondary wiring 3 electrically connected to the electrode pad 2 is provided from the surface (integrated circuit formation surface) to the side surface of the semiconductor chip 1.
[0053]
Here, the secondary wiring 3 is a wiring formed after the manufacturing process of the semiconductor wafer or the semiconductor chip 1, and a primary wiring (not shown) formed in the manufacturing process of the semiconductor wafer or the semiconductor chip 1. In order to distinguish, it is called secondary wiring. Accordingly, the wiring that electrically connects the integrated circuit and the electrode pad 2 that exchanges electrical signals between the integrated circuit and the outside is the primary wiring, and the wiring closer to the outside than the electrode pad 2 is the secondary wiring. Wiring 3 is formed.
[0054]
Electrical connection means (not shown) such as an external connection terminal for connecting the secondary wiring 3 to the outside includes a secondary wiring region provided on the surface of the semiconductor chip 1 and a secondary wiring provided on the side surface. It can be formed in any of the regions.
[0055]
For example, when using an Au bonding wire or an Au wire bump using only a ball portion of the bonding wire as the electrical connection means, an Al layer can be used as the secondary wiring 3.
[0056]
Further, when solder bumps mainly composed of Sn are used as the electrical connection means, it is preferable to form two layers of the Ni layer and the Au layer in order from the lower layer as the secondary wiring 3. The Ni layer makes it possible to obtain solderability, and the Au layer can prevent oxidation of the Ni layer surface and improve solder wettability. Moreover, since Cu has good electrical conductivity, it is preferable to provide a Cu layer as a lower layer. When the Cu layer is formed in the lower layer, the wiring is taken into the solder, so that the Ni layer also functions as a barrier layer. Further, when the electrode pad 2 contains Al as a main component, it is preferable to further form Cr, Ti, Ti—W or the like in the lower layer in order to prevent mutual diffusion of Al and Cu.
[0057]
Next, a method for manufacturing the semiconductor device according to Embodiment 1-1 configured as described above will be described. FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1-1.
[0058]
First, as shown in FIG. 2A, a semiconductor wafer 1a in which an integrated circuit (not shown), primary wiring (not shown), and electrode pads 2 are provided on the same surface side is manufactured. In the present embodiment, the primary wiring and the electrode pad 2 are made of a metal mainly composed of Al.
[0059]
Normally, the semiconductor chip 1 is manufactured by dividing the semiconductor wafer 1a along the scribe line 11, but in the present embodiment, the subsequent steps are performed in the wafer state without being divided. Although it is possible to form the secondary wiring 3 and the like after dicing, since the process becomes considerably complicated, it is preferable to form the secondary wiring 3 in the wafer state as in this embodiment.
[0060]
As shown in FIG. 2B, grooves 12 are formed along scribe lines 11 on the surface of the semiconductor wafer 1. Here, the grooves 12 are formed so as not to reach the surface (back surface) facing the integrated circuit formation surface of the semiconductor wafer 1a.
[0061]
Here, the reason why the groove 12 is not formed up to the surface (back surface) opposite to the integrated circuit formation surface of the semiconductor wafer 1a is as follows. First, when the groove 12 is formed up to the back surface of the semiconductor wafer 1a, the groove 12 becomes too deep, which causes a problem in the photosensitivity of the resist described later.
[0062]
Secondly, if the back surface of the semiconductor wafer 1a is thinned by polishing or the like in advance before forming the groove 12, even if the groove 12 is formed up to the back surface of the semiconductor wafer 1a, there is no problem in the photosensitivity of the resist. However, in this case, a defect occurs in the secondary wiring formed in the groove 12 portion. Below, the manufacturing method and malfunction in that case are demonstrated.
[0063]
Before the step shown in FIG. 2B, the back surface side of the semiconductor wafer 1a is polished in advance to a thickness of 60 μm. Next, in the step shown in FIG. 2B, the groove 12 is formed up to the back surface of the semiconductor wafer 1a. At this time, since the groove 12 reaches the back surface of the semiconductor wafer 1a, the dicing sheet 15 is also used in the next step shown in FIG. Will not be removed.
[0064]
In this state, when the secondary wiring 3 is formed by plating in the step shown in FIG. 2C, the plating solution touches the dicing sheet 15 in the groove 12 portion, so that a material that can withstand the plating solution is used. As a result, the secondary wiring 3 is formed on the dicing sheet 15 at the bottom surface of the groove 12. If the dicing sheet 15 has elasticity or the like, the secondary wiring 3 on the dicing sheet 15 is damaged. Thereafter, when the dicing sheet 15 is removed from the semiconductor wafer 1a, the secondary wiring 3 is damaged, which is not preferable.
[0065]
The shape of the groove 12 is preferably 20 μm or more in the depth direction. If the depth of the groove 12 is 20 μm or more, the length of the secondary wiring 3 provided on the side surface of the semiconductor chip 1 is formed by forming a plating layer on the side surface of the groove in a later step and dividing it as a semiconductor device. By setting the thickness to 20 μm or more, wire bumps, wire bonding, and the like can be easily formed on the secondary wiring. Further, in order to ensure sufficient connection reliability, it is preferable to increase the connection area by bump diameter or wire bonding.
[0066]
On the other hand, when patterning a wiring, a photosensitive dry film or resist is usually used. However, as shown in FIG. 3 which is an enlarged view of a groove 12 portion, for example, when a resist having a thickness of 10 μm is formed. When the side surface shape of the groove 12 is vertically formed with a depth of 120 μm, light used in the subsequent photo process passes through the resist having a thickness of 130 μm. When such a material is passed, the light is attenuated and patterning becomes difficult. Therefore, the current limit is about 120 μm. In addition, when wiring is formed by electrolytic plating, the resist thickness is usually equal to or greater than the thickness of the wiring to be formed. Therefore, for example, if the wiring thickness is 10 μm, the total of the wiring thickness and the depth of the groove 12 needs to be 120 μm or less.
[0067]
In Embodiment 1-1, since the secondary wiring 3 is formed with a thickness of less than 10 μm, the depth of the groove 12 is preferably 100 μm or less in consideration of processing stability. Similarly, when patterning the wiring by the lift-off method, since the resist thickness and the wiring thickness are about 1 μm to 2 μm, the depth of the groove 12 is preferably 100 μm or less.
[0068]
In consideration of the above, in Embodiment 1-1, after the dicing sheet 15 is attached to the back surface of the semiconductor wafer 1a as shown in FIG. 2 (b), the depth as shown in FIG. In order to form the groove 12 having a width of 60 μm and a width of 100 μm, the groove 12 was formed by using a dicing apparatus to which a dicing blade 14 having a thickness of 80 μm was attached. Here, the reason why the thickness of the dicing blade 14 is set to 80 μm is that when a dicing blade having a thickness of 100 μm is used, the wafer is excessively removed with a width exceeding 100 μm and may not be processed as designed. is there. After forming the grooves 12, the fixing dicing sheet 15 is removed. In this embodiment, the groove 12 is formed by using a dicing apparatus, but various methods such as a method of forming the groove 12 by a laser can be used. Here, since the semiconductor wafer 1a is not completely cut, the dicing can be performed without using the dicing sheet 15 if the semiconductor wafer 1a can be fixed to the dicing apparatus.
[0069]
Next, as shown in FIG. 2C, the secondary wiring 3 is formed on the integrated circuit formation surface and the groove 12 of the semiconductor wafer 1a. Here, a Cu layer having good electrical conductivity is provided as a main conductor layer by electrolytic plating, and an Ni layer that contributes to bonding with solder containing Sn as a main component and an anti-oxidation of the Ni layer. The case where the Au layer having the roles as described above is sequentially formed will be described.
[0070]
First, SiO is formed by CVD.2An insulating film (not shown) made of is formed on the integrated circuit forming surface and the groove 12 of the semiconductor wafer 1a. Note that the integrated circuit forming surface has SiO 2 in the manufacturing process of the semiconductor wafer 1.2However, in this embodiment, in order to prevent deterioration of moisture resistance, the groove 12 and the integrated circuit forming surface are completely formed. SiO to cover2A film was formed.
[0071]
Next, in the region of the scribe line 11, the region where the groove 12 a is formed in the later step and the region of the electrode pad 2 are made of SiO 22To provide an opening in the film, SiO2The film is covered with a resist or dry film and patterned by photolithography. Then, by dry etching, SiO in the opening formed in the resist or dry film by photolithography2After removing the film, the resist or dry film is removed with acetone or the like.
[0072]
Furthermore, when there is a concern that crosstalk may occur between the primary wiring and the secondary wiring 3, it is preferable to form a film made of resin by the following method. SiO2A photosensitive resin such as photosensitive polyimide is formed on the film by spin coating instead of resist or dry film in a varnish state, dried, patterned by photolithography, and subjected to heat treatment for curing. Thereafter, SiO 2 in the opening is dry-etched in the same manner as described above.2Remove the membrane. In this way, as an insulating layer, SiO2An insulating layer composed of two layers of a film and a polyimide film is formed. In the case of forming a resin film such as a polyimide film, SiO2It is also possible to omit the membrane.
[0073]
Next, a Ti—W layer and a Cu layer are sequentially formed by a sputtering method. Here, the Ti-W layer is provided in order to prevent mutual diffusion between the Al-based metal and the Cu-based metal, and the Cu layer is used to improve the plating formation and adhesion to the base in the subsequent electrolytic Cu plating process. Is provided.
[0074]
Next, a resist or a dry film is laminated, and a resist or dry film opening is formed on the integrated circuit formation surface and the groove 12 so that the secondary wiring 3 has a desired pattern by photolithography. The region in the center of the groove 12 is formed with a resist or dry film so that the region about ± 30 μm (the region about 60 μm wide) from the center of the groove 12 is not plated because the groove 12a is formed in a later step. To be covered.
[0075]
Then, a Cu layer, a Ni layer, and an Au layer are sequentially formed in the opening of the resist or dry film by electroplating, and then the resist or dry film is removed with acetone or the like.
[0076]
Next, the Ti—W layer and the Cu layer formed by the sputtering are etched with a chemical solution using the Au / Ni / Cu pattern as a mask to form the secondary wiring 3.
[0077]
The secondary wiring edge portion thus fabricated is shown in FIG. FIG. 5 is a partial cross-sectional view showing a completed state of the semiconductor device. In this example, the secondary wiring 3 formed on the integrated circuit forming surface and the side surface of the semiconductor chip 1 has a continuous structure at the boundary between the integrated circuit forming surface and the side surface. In the secondary wiring 3 having such a continuous structure, the wiring resistance is smaller than that of the secondary wiring 3 having a discontinuous structure as shown in FIG. This is because the discontinuous secondary wiring 3 shown in FIG. 6 has a contact resistance because a discontinuous boundary surface is formed at the boundary between the integrated circuit forming surface and the side surface of the semiconductor chip 1. is there. Further, in the case of the discontinuous secondary wiring 3 shown in FIG. 6, there is a possibility that an open defect may occur in the process of manufacture or use.
[0078]
As shown in FIG. 5, the secondary wiring 3 having a continuous structure from the integrated circuit forming surface to the side surface of the semiconductor chip 1 is formed simultaneously with the integrated circuit forming surface of the semiconductor wafer 1a and the groove 12 portion. Can be formed. On the other hand, the secondary wiring 3 which is discontinuous at the boundary between the integrated circuit forming surface and the side surface of the semiconductor chip 1 as shown in FIG. 6 is formed on the integrated circuit forming surface of the semiconductor chip 1 (or the semiconductor wafer 1a). It is formed when it is formed on the side surface after forming.
[0079]
Next, as shown in FIG. 2D, in order to divide the semiconductor wafer 1a on which the secondary wiring 3 is formed, a dicing sheet 15 is attached to the back surface of the semiconductor wafer 1a, and the above-described FIG. The semiconductor wafer 1a is divided using a dicing blade 14a that is thinner than the dicing blade 14 shown in FIG. In the present embodiment, a 30 μm thick dicing blade 14a is used. By dividing the semiconductor wafer 1a in this way, a semiconductor device as shown in FIG. 2E is completed.
[0080]
(Embodiment 1-2)
FIG. 7 is a cross-sectional view showing a configuration of the semiconductor device according to Embodiment 1-2.
[0081]
As in the semiconductor device of the embodiment 1-1, the side surface of the semiconductor chip 1 on which the integrated circuit (not shown) and the electrode pads 2 are formed is the surface (integrated circuit formation) of the semiconductor device of the embodiment 1-2. Secondary wiring 3 electrically connected to the electrode pad 2 is provided from the integrated circuit formation surface to the side surface of the semiconductor chip 1.
[0082]
Further, a protective film 21 is provided so as to cover the integrated circuit formation surface and the side surface of the semiconductor chip 1, and electrically connects the secondary wiring 3 and the outside to the opening provided in the protective film 21. An external connection terminal 5 is provided. Further, when the secondary wiring 3 provided on the side surface of the semiconductor chip 1 is connected to the outside by an electrical connection means such as wire bonding, for example, the protective film 21 covering the side surface of the semiconductor chip 1 is also formed on the desired portion. An opening serving as a connection portion with the secondary wiring 3 can be provided in this region.
[0083]
Next, a manufacturing method of the semiconductor device according to Embodiment 1-2 configured as described above will be described. FIG. 8 is a cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1-2. Here, only the steps different from FIG. 2 described in the embodiment 1-1 will be described.
[0084]
As shown in FIGS. 2A to 2C, after the process of forming the secondary wiring 3 on the integrated circuit formation surface and the groove 12 of the semiconductor wafer 1a is performed, as shown in FIG. Then, the protective film 21 is formed.
[0085]
The protective film 21 can be formed by various methods. In the present embodiment, after the photosensitive resin is spin-coated and dried, the integrated circuit formation surface of the semiconductor wafer 1a is formed by photolithography in a later step. An opening is provided in a region where the external connection terminal 5 is provided and a region where the groove 12a of the scribe line 11 is provided. Furthermore, an opening is provided in a region on the secondary wiring 3 provided on the side surface of the groove 12 as necessary. Thereafter, the protective film 21 is formed by curing the photosensitive resin by heat treatment.
[0086]
Next, as shown in FIG. 8B, the external connection terminal 5 is formed in the opening of the protective film 21. In the present embodiment, the external connection terminal 5 is formed by performing heat treatment in a reflow furnace using a spherical solder (solder ball) made of a metal containing Sn as a main component.
[0087]
Next, as shown in FIG. 8C, in order to divide the semiconductor wafer 1a on which the secondary wiring 3 is formed, a dicing sheet 15 is attached to the back surface of the semiconductor wafer 1a, and a dicing blade 14a is used. By dividing the semiconductor wafer 1a, a semiconductor device as shown in FIG. 8D is completed. This step can be performed in the same manner as in FIGS. 2 (d) and 2 (e).
[0088]
The semiconductor device of this embodiment manufactured in this way can be mounted on the substrate via the external connection terminals 5. In addition, in a stacked semiconductor device in which a plurality of semiconductor devices are stacked, the semiconductor device of this embodiment can be stacked on the uppermost layer. In this case, the protective film 21 on the secondary wiring 3 provided on the side surface of the semiconductor chip 1 is also provided with an opening for electrical connection by connection means such as wire bonding. Furthermore, if necessary, a semiconductor device manufactured by performing the semiconductor wafer dividing step shown in FIG. 8C without providing the external connection terminals 5 after the step shown in FIG. It is also possible to laminate them.
[0089]
(Embodiment 1-3)
FIG. 9 is a cross-sectional view showing the configuration of the semiconductor device according to Embodiment 1-3.
[0090]
In the semiconductor device of Embodiment 1-3, the side surface of the semiconductor chip 1 on which the integrated circuit (not shown) and the electrode pad 2 are formed is the surface (integrated circuit formation), as in the semiconductor device of Embodiment 1-1. Secondary wiring 3 electrically connected to the electrode pad 2 is provided from the integrated circuit formation surface to the side surface of the semiconductor chip 1.
[0091]
Further, a protective film 21 is provided so as to cover the integrated circuit formation surface of the semiconductor chip 1, and an external connection for electrically connecting the secondary wiring 3 and the outside to the opening provided in the protective film 21. A terminal 5 is provided. In the present embodiment, the protective film 21 is not provided on the side surface of the semiconductor chip 1.
[0092]
Next, a method for manufacturing the semiconductor device according to Embodiment 1-3 configured as described above will be described. FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1-3. Here, only the steps different from FIG. 2 described in the embodiment 1-1 and FIG. 8 described in the embodiment 1-2 will be described.
[0093]
As shown in FIGS. 2A to 2C, after the process of forming the secondary wiring 3 on the integrated circuit formation surface and the groove 12 of the semiconductor wafer 1a is performed, as shown in FIG. Then, the protective film 21 is formed. Similarly to FIG. 8A, after a photosensitive resin is spin-coated and dried, a region where the external connection terminal 5 is provided on the integrated circuit formation surface of the semiconductor wafer 1a and a scribe line by photolithography. An opening is provided in the entire 11 region (the entire region of the groove 12). Thereafter, the protective film 21 is formed by curing the photosensitive resin by heat treatment.
[0094]
Next, as shown in FIG. 10B, the external connection terminal 5 is formed in the opening of the protective film 21. Also in this embodiment, as in FIG. 8B, the external connection terminal 5 is formed by performing heat treatment in a reflow furnace using a spherical solder (solder ball) made of a metal mainly composed of Sn.
[0095]
Next, as shown in FIG. 10C, in order to divide the semiconductor wafer 1a on which the secondary wiring 3 is formed, a dicing sheet 15 is attached to the back surface of the semiconductor wafer 1a, and a dicing blade 14a is used. By dividing the semiconductor wafer 1a, a semiconductor device as shown in FIG. 10D is completed. This step can be performed in the same manner as in FIGS. 2D, 2E, 8C, and 8D.
[0096]
The semiconductor device of this embodiment manufactured in this way can be mounted on the substrate via the external connection terminals 5. In addition, in a stacked semiconductor device in which a plurality of semiconductor devices are stacked, the semiconductor device of this embodiment can be stacked on the uppermost layer. In this case, since the protective film 21 does not exist on the secondary wiring 3 provided on the side surface of the semiconductor chip 1, electrical connection between the secondary wirings 3 can be performed by connection means such as wire bonding. Furthermore, if necessary, a semiconductor device manufactured by performing the semiconductor wafer dividing step shown in FIG. 10C without providing the external connection terminals 5 after the step shown in FIG. It is also possible to laminate them.
[0097]
(Embodiment 2-1)
FIG. 11 is a cross-sectional view showing the configuration of the semiconductor device of Embodiment 2-1.
[0098]
Compared with the semiconductor device of Embodiment 1-1, the semiconductor device of Embodiment 2-1 has a surface (integrated circuit) on the side surface of the semiconductor chip 1 on which the integrated circuit (not shown) and the electrode pads 2 are formed. And an inclined surface inclined with respect to the forming surface. On both side surfaces of the semiconductor chip 1, the distance A between the inclination start points aa on the integrated circuit formation surface side is shorter than the distance B between the inclination end points bb on the back surface side. A secondary wiring 3 electrically connected to the electrode pad 2 is provided from the integrated circuit forming surface to the side surface (inclined surface portion) of the semiconductor chip 1. By providing such an inclined surface on the side surface, the formation of the secondary wiring 3 is facilitated.
[0099]
Next, a method for manufacturing the semiconductor device according to Embodiment 2-1 configured as described above will be described. FIG. 12 is a cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 2-1.
[0100]
First, as shown in FIG. 12A, a semiconductor wafer 1a in which an integrated circuit (not shown), primary wiring (not shown), and electrode pads 2 are provided on the same surface side is manufactured. In the present embodiment, as in Embodiment 1-1, the primary wiring and the electrode pad 2 are made of a metal mainly composed of Al.
[0101]
Next, as shown in FIG. 12B, grooves 12 are formed along the scribe lines 11 on the surface of the semiconductor wafer 1. Here, the grooves 12 are formed so as not to reach the surface (back surface) facing the integrated circuit formation surface of the semiconductor wafer 11.
[0102]
As the shape of the groove 12, as in the side surface of the semiconductor chip 1 shown in FIG. 11, the inclination start point a is on the integrated circuit formation surface side, and the inclination end point is on the surface (back surface) side facing the integrated circuit formation surface An inclined surface having b is provided. Further, the depth direction of the groove 12 should be such that the length of the secondary wiring 3 provided on the side surface of the semiconductor chip 1 (the width of the connection surface for wire bump, wire bonding, etc.) can be 20 μm or more. For example, a wire bump, wire bonding, etc. can be easily formed on the secondary wiring 3. Further, in order to secure a sufficient connection reliability, it is preferable to widen the connection area by the bump diameter or wire bonding.
[0103]
On the other hand, as shown in FIG. 13 which is an enlarged view of the groove 12 portion, for example, when a resist having a thickness of 10 μm is formed, the planar distance between the inclination start point a and the inclination end point b in the side surface shape of the groove 12 is the resist distance. Alternatively, if the thickness is greater than the dry film thickness, the thickness of the resist through which light passes is reduced, and therefore the depth of the groove 12 can be set to 120 μm or more. In general, the thickness of the resist or dry film is equal to or greater than the thickness of the wiring to be formed. Therefore, it is preferable that the planar distance between the inclination start point a and the inclination end point b of the groove 12 is equal to or greater than the thickness of the secondary wiring 3.
[0104]
Further, in the present embodiment 2-1, in order to form the secondary wiring 3 with a thickness of less than 10 μm, it is preferable that the plane distance between the inclination start point a and the inclination end point b is 10 μm or more. Therefore, for example, when the width of the scribe line 11 is 100 μm, the groove 12 is preferably formed so that the width of the bottom surface bb of the groove 12 is 80 μm or less which is narrower by 10 μm on one side.
[0105]
As described above, on the side surface of the semiconductor chip 1 on which the secondary wiring 3 is provided, the plane distance between the inclination start points aa (dimension A in FIG. 11) is the plane distance between the inclination end points bb (FIG. 11). In the case where the thickness is smaller than twice the thickness of the secondary wiring 3, the depth of the groove 12 needs to be 100 μm or less in consideration of processing stability. When the thickness of the wiring 3 is twice or more, the depth of the groove 12 can be 100 μm or more. Further, the depth of the groove 12 can be set larger as the planar distance (difference between the dimension A and B) between the inclination start point a and the inclination end point b becomes larger.
[0106]
The same applies to the electrolytic plating method, the lift-off method, and the method of forming the wiring material after resist patterning on the entire semiconductor wafer and performing the wiring pattern by chemical polishing, as in the embodiment 1-1. is there. When the side surface of the semiconductor chip 1 has an inclined surface as in the present embodiment 2-1, patterning becomes easier than in the embodiment 1-1, and the depth of the groove 12 may be 120 μm or more. This is possible depending on the situation.
[0107]
Since the connection area of the ball part of the bump diameter or the bonding wire is preferably as large as possible, in the embodiment 2-1, the depth of the groove 12 is set so that the connection can be made with the bump diameter or the ball diameter of 100 μm in the connection part such as wire bonding. The thickness was set to 100 μm. The distance A between the inclination start points aa was 100 μm, and the distance B between the inclination end points bb was 80 μm.
[0108]
In the present embodiment 2-1, as shown in FIG. 12 (b), after the dicing sheet 15 is attached to the back surface of the semiconductor wafer 1a, the disc-shaped dicing formed thick from the outermost periphery toward the inside. The groove 12 was formed by using a dicing apparatus to which the blade 14b was attached. In addition, in this Embodiment 2-1, although the inclined surface was made into the plane, it may have a curved surface.
[0109]
Next, as shown in FIG. 12C, the secondary wiring 3 is formed on the integrated circuit formation surface and the groove 12 of the semiconductor wafer 1a. Here, as in the first embodiment, a Cu layer having a good electrical conductivity is provided as a main conductor layer by electrolytic plating, and an Ni layer that contributes to bonding with solder containing Sn as a main component is formed thereon. A case in which an Au layer having a role of preventing oxidation of the Ni layer is formed in order will be described.
[0110]
First, SiO is formed by CVD.2An insulating film (not shown) made of is formed on the integrated circuit forming surface and the groove 12 of the semiconductor wafer 1a.
[0111]
Next, in the region of the scribe line 11, the region where the groove 12 a is formed in the later step and the region of the electrode pad 2 are made of SiO 22To provide an opening in the film, SiO2The film is covered with a resist or dry film and patterned by photolithography. In this embodiment, although the depth of the groove 12 is deeper than that of the embodiment 1-1, the groove 12 has an inclined surface.2Film formation and patterning by photolithography are facilitated.
[0112]
Next, by dry etching, SiO in the opening formed in the resist or dry film by photolithography2After removing the film, the resist or dry film is removed with acetone or the like.
[0113]
Furthermore, when there is a concern that crosstalk may occur between the primary wiring and the secondary wiring 3, it is preferable to form a film made of resin by the following method. SiO2A photosensitive resin such as photosensitive polyimide is formed on the film by spin coating instead of resist or dry film in a varnish state, dried, patterned by photolithography, and subjected to heat treatment for curing. Thereafter, SiO 2 in the opening is dry-etched in the same manner as described above.2Remove the membrane. In this way, as an insulating layer, SiO2An insulating layer composed of two layers of a film and a polyimide film is formed. In the case of forming a polyimide film, as in Embodiment 1-1, SiO2It is also possible to omit the membrane.
[0114]
Next, a Ti—W layer and a Cu layer are sequentially formed by a sputtering method. Next, a resist or a dry film is laminated, and a resist or dry film opening is formed on the integrated circuit formation surface and the groove 12 so that the secondary wiring 3 has a desired pattern by photolithography. The region in the center of the groove 12 is formed with a resist or dry film so that the region about ± 30 μm (the region about 60 μm wide) from the center of the groove 12 is not plated because the groove 12a is formed in a later step. To be covered. In this embodiment, although the depth of the groove 12 is deeper than that of Embodiment 1-1, since the groove 12 is provided with an inclined surface, formation of a resist or a dry film and patterning by photolithography are easy. It becomes.
[0115]
Then, a Cu layer, a Ni layer, and an Au layer are sequentially formed in the opening of the resist or dry film by electroplating, and then the resist or dry film is removed with acetone or the like.
[0116]
Next, the Ti—W layer and the Cu layer formed by the sputtering are etched with a chemical solution using the Au / Ni / Cu pattern as a mask to form the secondary wiring 3. Also in the present embodiment 2-1, the secondary wiring 3 formed on the integrated circuit forming surface and the side surface of the semiconductor chip 1 has a continuous structure at the boundary between the integrated circuit forming surface and the side surface. Can be reduced, and open defects can be prevented.
[0117]
Next, as shown in FIG. 12D, in order to divide the semiconductor wafer 1a on which the secondary wiring 3 is formed, a dicing sheet 15 is attached to the back surface of the semiconductor wafer 1a, and a dicing blade 14a having a thickness of 30 μm. Is used to divide the semiconductor wafer 1a. By dividing the semiconductor wafer 1a in this way, a semiconductor device as shown in FIG. 12E is completed.
[0118]
(Embodiment 2-2)
FIG. 14 is a cross-sectional view showing the configuration of the semiconductor device of Embodiment 2-2.
[0119]
Similar to the semiconductor device of Embodiment 2-1, the semiconductor device of Embodiment 2-2 has a surface (integrated circuit) on the side surface of the semiconductor chip 1 on which the integrated circuit (not shown) and the electrode pads 2 are formed. And an inclined surface inclined with respect to the forming surface. On both side surfaces of the semiconductor chip 1, the distance A between the inclination start points aa on the integrated circuit formation surface side is shorter than the distance B between the inclination end points bb on the back surface side. A secondary wiring 3 electrically connected to the electrode pad 2 is provided from the integrated circuit forming surface to the side surface (inclined surface portion) of the semiconductor chip 1. By providing such an inclined surface on the side surface, the formation of the secondary wiring 3 is facilitated.
[0120]
Further, a protective film 21 is provided so as to cover the integrated circuit formation surface of the semiconductor chip 1, and an external connection for electrically connecting the secondary wiring 3 and the outside to the opening provided in the protective film 21. A terminal 5 is provided.
[0121]
Next, a method for manufacturing the semiconductor device according to the present embodiment 2-2 thus configured will be described. FIG. 15 is a cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 2-2. Here, only the steps different from FIG. 12 described in the embodiment 2-1 will be described.
[0122]
12A to 12C, after the process of forming the secondary wiring 3 on the integrated circuit formation surface and the groove 12 of the semiconductor wafer 1a is performed, as shown in FIG. Then, the protective film 21 is formed. Here, as in FIG. 10A described in the embodiment 1-2, after spin-coating a photosensitive resin and drying, the integrated circuit formation surface of the semiconductor wafer 1a is formed in a later step by photolithography. Openings are provided in the region where the external connection terminal 5 is provided and the entire region of the scribe line 11 (the region of the entire groove 12). Thereafter, the protective film 21 is formed by curing the photosensitive resin by heat treatment.
[0123]
Next, as shown in FIG. 15A, the external connection terminal 5 is formed in the opening of the protective film 21. Also in this embodiment, as in FIG. 10B, the external connection terminal 5 is formed by performing heat treatment in a reflow furnace using a spherical solder (solder ball) made of a metal containing Sn as a main component.
[0124]
Next, as shown in FIG. 15B, in order to divide the semiconductor wafer 1a on which the secondary wiring 3 is formed, a dicing sheet 15 is attached to the back surface of the semiconductor wafer 1a, and a dicing blade 14a is used. By dividing the semiconductor wafer 1a, a semiconductor device as shown in FIG. 15C is completed. This step is performed in accordance with FIGS. 2 (d) and 2 (e), 8 (c) and 8 (d), 10 (c) and 10 (d), 12 (d) and 12 (e). ).
[0125]
The semiconductor device of this embodiment manufactured in this way can be mounted on the substrate via the external connection terminals 5. In addition, in a stacked semiconductor device in which a plurality of semiconductor devices are stacked, the semiconductor device of this embodiment can be stacked on the uppermost layer. In this case, since the protective film 21 does not exist on the secondary wiring 3 provided on the side surface of the semiconductor chip 1, electrical connection between the secondary wirings 3 can be performed by connection means such as wire bonding.
[0126]
Furthermore, if necessary, in the step shown in FIG. 15A, after the formation of the protective film 21, a semiconductor device manufactured by performing a semiconductor wafer dividing step without providing the external connection terminals 5 is formed on the second and subsequent layers. It is also possible to laminate them.
[0127]
(Embodiment 3-1)
FIG. 16 is a cross-sectional view showing the configuration of the semiconductor device of Embodiment 3-1.
[0128]
Similar to the semiconductor device of the embodiment 2-1, the semiconductor device of the embodiment 3-1 has a surface (integrated circuit) on the side surface of the semiconductor chip 1 on which the integrated circuit (not shown) and the electrode pads 2 are formed. And an inclined surface inclined with respect to the forming surface. However, in the present embodiment 3-1, most of the side surface of the semiconductor chip 1 is occupied by the inclined surface, and the thickness of the semiconductor chip 1 is thinner than that of the embodiment 2-1.
[0129]
On both side surfaces of the semiconductor chip 1, the distance A between the inclination start points aa on the integrated circuit formation surface side is shorter than the distance B between the inclination end points bb on the back surface side. A secondary wiring 3 electrically connected to the electrode pad 2 is provided from the integrated circuit formation surface to the side surface (inclined surface) of the semiconductor chip 1. By providing such an inclined surface on the side surface, the formation of the secondary wiring 3 is facilitated.
[0130]
Next, a manufacturing method of the semiconductor device according to Embodiment 3-1 configured as above will be described. FIG. 17 is a cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 3-1.
[0131]
First, as shown in FIG. 17A, a semiconductor wafer 1a in which an integrated circuit (not shown), primary wiring (not shown), and electrode pads 2 are provided on the same surface side is manufactured. In the present embodiment, as in Embodiment 1-1, the primary wiring and the electrode pad 2 are made of a metal mainly composed of Al.
[0132]
Next, as shown in FIG. 17B, after the dicing sheet 15 is attached to the back surface of the semiconductor wafer 1 a, the grooves 12 are formed along the scribe lines 11 on the surface of the semiconductor wafer 1. As the shape of the groove 12, as in the case of the embodiment 2-1, the groove having the inclination start point a on the integrated circuit formation surface side and the inclination end point b on the surface (back surface) side facing the integrated circuit formation surface. 12 is a disc-like shape that is thickly formed from the outermost periphery to the inside so that the depth is 100 μm, the distance A between the inclination start points aa is 100 μm, and the distance B between the inclination end points bb is 80 μm. The groove 12 was formed by using a dicing apparatus to which the dicing blade 14b was attached.
[0133]
Next, as shown in FIG. 17C, the secondary wiring 3 is formed on the integrated circuit formation surface and the groove 12 of the semiconductor wafer 1a. Here, as in the first embodiment, a Cu layer having a good electrical conductivity is provided as a main conductor layer by electrolytic plating, and an Ni layer that contributes to bonding with solder containing Sn as a main component is formed thereon. A case in which an Au layer having a role of preventing oxidation of the Ni layer is formed in order will be described.
[0134]
First, SiO is formed by CVD.2An insulating film (not shown) made of is formed on the integrated circuit forming surface and the groove 12 of the semiconductor wafer 1a.
[0135]
Next, in the region of the scribe line 11, the region to be removed when the wafer 1 a is thinned in a later process, and the region of the electrode pad 2 are made SiO 2.2To provide an opening in the film, SiO2The film is covered with a resist or dry film and patterned by photolithography. In this embodiment, although the depth of the groove 12 is deeper than that of the embodiment 1-1, the groove 12 has an inclined surface.2Film formation and patterning by photolithography are facilitated.
[0136]
Next, by dry etching, SiO in the opening formed in the resist or dry film by photolithography2After removing the film, the resist or dry film is removed with acetone or the like.
[0137]
Furthermore, when there is a concern that crosstalk may occur between the primary wiring and the secondary wiring 3, it is preferable to form a film made of resin by the following method. SiO2A photosensitive resin such as photosensitive polyimide is formed on the film by spin coating instead of resist or dry film in a varnish state, dried, patterned by photolithography, and subjected to heat treatment for curing. Thereafter, SiO 2 in the opening is dry-etched in the same manner as described above.2Remove the membrane. In this way, as an insulating layer, SiO2An insulating layer composed of two layers of a film and a polyimide film is formed. In the case of forming a polyimide film, as in Embodiment 1-1, SiO2It is also possible to omit the membrane.
[0138]
Next, a Ti—W layer and a Cu layer are sequentially formed by a sputtering method. Next, a resist or a dry film is laminated, and a resist or dry film opening is formed on the integrated circuit formation surface and the groove 12 so that the secondary wiring 3 has a desired pattern by photolithography. In addition, since the area | region of the groove | channel 12 part center is removed in the process of thinning the semiconductor wafer 1a in a later process, an area of about ± 40 μm (area of about 80 μm width) from the center of the groove 12 is not plated. Do not provide openings for resist or dry film. In this embodiment, although the depth of the groove 12 is deeper than that of the embodiment 1-1, since the inclined surface is provided in the groove 12, it is easy to form a resist or a dry film and to perform patterning by photolithography. Become.
[0139]
Then, a Cu layer, a Ni layer, and an Au layer are formed in order in the openings of the resist or dry film by electroplating to a thickness of 10 μm, and then the resist or dry film is removed with acetone or the like.
[0140]
Next, the Ti—W layer and the Cu layer formed by the sputtering are etched with a chemical solution using the Au / Ni / Cu pattern as a mask to form the secondary wiring 3. Also in the present embodiment 3-1, the secondary wiring 3 formed on the integrated circuit forming surface and the side surface of the semiconductor chip 1 has a continuous structure at the boundary between the integrated circuit forming surface and the side surface. Can be reduced, and open defects can be prevented.
[0141]
Here, in the embodiment 2-1, as shown in FIG. 12D, the semiconductor wafer 1a on which the secondary wiring 3 is formed is divided by dicing, but in this embodiment, in FIG. As shown in FIG. 2, the semiconductor wafer 1a is divided into individual semiconductor devices by polishing from the back surface to reduce the thickness of the semiconductor wafer 1a. At this time, the integrated circuit formation surface of the semiconductor wafer 1a is protected and protected in advance by a protective sheet or a thin plate-like fixing jig 16 so as not to be scattered when individual semiconductor devices are divided.
[0142]
After the polishing of the back surface of the semiconductor wafer 1a is completed, the protective sheet or the thin plate-like fixing f jig 16 is removed, and the semiconductor device as shown in FIG.
[0143]
Embodiment 3-2
FIG. 18 is a cross-sectional view showing the configuration of the semiconductor device according to Embodiment 3-2.
[0144]
Similar to the semiconductor device of Embodiment 3-1, the semiconductor device of Embodiment 3-2 has a surface (integrated circuit) on the side surface of the semiconductor chip 1 on which the integrated circuit (not shown) and the electrode pads 2 are formed. And an inclined surface inclined with respect to the forming surface. Moreover, most of the side surfaces of the semiconductor chip 1 are occupied by inclined surfaces, and the thickness of the semiconductor chip 1 is thinner than that of the embodiment 2-2.
[0145]
On both side surfaces of the semiconductor chip 1, the distance A between the inclination start points aa on the integrated circuit formation surface side is shorter than the distance B between the inclination end points bb on the back surface side. A secondary wiring 3 electrically connected to the electrode pad 2 is provided from the integrated circuit forming surface to the side surface (inclined surface portion) of the semiconductor chip 1. By providing such an inclined surface on the side surface, the formation of the secondary wiring 3 is facilitated.
[0146]
Further, a protective film 21 is provided so as to cover the integrated circuit formation surface of the semiconductor chip 1, and an external connection for electrically connecting the secondary wiring 3 and the outside to the opening provided in the protective film 21. A terminal 5 is provided.
[0147]
Next, a method for manufacturing the semiconductor device of the present embodiment 3-2 configured as described above will be described. FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 3-2. Here, only the steps different from FIG. 17 described in the embodiment 3-1 will be described.
[0148]
As shown in FIGS. 17A to 17C, after the process of forming the secondary wiring 3 on the integrated circuit formation surface and the groove 12 of the semiconductor wafer 1a is performed, as shown in FIG. Then, the protective film 21 is formed. Here, as in FIG. 10A described in the embodiment 1-2, after spin-coating a photosensitive resin and drying, the integrated circuit formation surface of the semiconductor wafer 1a is formed in a later step by photolithography. Openings are provided in the region where the external connection terminal 5 is provided and the entire region of the scribe line 11 (the region of the entire groove 12). Thereafter, the protective film 21 is formed by curing the photosensitive resin by heat treatment.
[0149]
Next, as shown in FIG. 19B, polishing is performed from the back surface of the semiconductor wafer 1a to reduce the thickness of the semiconductor wafer 1a, thereby dividing the semiconductor device into individual semiconductor devices. At this time, the integrated circuit formation surface of the semiconductor wafer 1a is protected and protected in advance by a protective sheet or a thin plate-like fixing jig 16 so as not to be scattered when individual semiconductor devices are divided.
[0150]
After the polishing of the back surface of the semiconductor wafer 1a is completed and before the heat-resistant protective sheet or thin plate-shaped fixing jig 16 is removed, as shown in FIG. 19C, the protective sheet or thin plate-shaped fixing jig 17 is used. Thus, the surface (the back surface of the semiconductor chip 1) facing the integrated circuit formation surface of the semiconductor chip 1 is fixed, and the protective sheet or the thin plate-shaped fixing jig 16 is removed. The heat resistance of the protective sheet or the thin plate-like fixing jig 17 at this time may be any heat resistance that can withstand the heat of the subsequent reflow treatment.
[0151]
Next, as shown in FIG. 19C, the external connection terminal 5 is formed in the opening of the protective film 21. Also in this embodiment, similarly to FIG. 10B, the external connection terminal 5 is formed by performing heat treatment in a reflow furnace using a spherical solder (solder ball) made of a metal mainly composed of Sn.
[0152]
Thereafter, the protective sheet or the thin plate-shaped fixing jig 17 is removed to complete the semiconductor device as shown in FIG.
[0153]
The semiconductor device of this embodiment manufactured in this way can be mounted on the substrate via the external connection terminals 5. In addition, in a stacked semiconductor device in which a plurality of semiconductor devices are stacked, the semiconductor device of this embodiment can be stacked on the uppermost layer. In this case, since the protective film 21 does not exist on the secondary wiring 3 provided on the side surface of the semiconductor chip 1, electrical connection between the secondary wirings 3 can be performed by connection means such as wire bonding. Further, if necessary, the semiconductor device which is divided by removing the protective sheet or the thin plate-like fixing jig 16 after the step shown in FIG. It is also possible to laminate after the first.
[0154]
In Embodiment 1-1 to Embodiment 3-2, the Ti—W layer, Cu layer, and Cu layer are formed from the lower layer as the metal layer of the secondary wiring 3 on the integrated circuit formation surface and the side surface of the semiconductor chip 1. 5 layers of Ni layer and Au layer are formed. By forming a plurality of layers of wiring in this way, it is possible to maintain adhesion with the base, prevention of mutual diffusion, and connection reliability of external connection terminals and the like.
[0155]
Further, in Embodiment 1-1 to Embodiment 3-2, ball-shaped solder is used as the external connection terminal 5, but various methods such as a method of forming a bump by heat treatment by printing paste solder. The method can be used. When the outermost surface layer of the secondary wiring 3 is an Au layer, a wire bump made of Au, a bonding wire, or the like can be connected.
[0156]
Further, in Embodiment 1-1 to Embodiment 3-2, the opening of the protective film 21 is formed in a desired region on the secondary wiring 3 provided extending from the integrated circuit formation surface of the semiconductor chip 1 to the side surface. By providing the portion, various usage methods such as stacking and using semiconductor devices are possible, and a semiconductor device having versatility can be obtained. When the semiconductor device is mounted on the substrate alone, the opening of the protective film 21 may be provided only in the region on the secondary wiring 3 provided on the integrated circuit formation surface of the semiconductor chip 1.
[0157]
In the description so far, the example in which the inclined surfaces provided in the semiconductor chip 1 are formed on both the left and right side surfaces in the description of the drawing is shown. However, when the secondary wiring 3 is formed only on one side surface, The inclined surface may be formed only on the side surface on which the secondary wiring 3 is formed, and the number and shape of the inclined surface are not particularly limited.
[0158]
(Embodiment 4)
FIG. 20 is a cross-sectional view showing the configuration of the stacked semiconductor device according to the fourth embodiment.
[0159]
This stacked semiconductor device has a structure in which a plurality of the semiconductor devices of Embodiments 1-1 to 3-2 are stacked. In this example, the semiconductor device of Embodiment 3-1 is implemented as the uppermost layer by using the semiconductor devices of Embodiment 3-1 and Embodiment 3-2 that allow easy wiring formation on the side surface and can be thinned. Although the semiconductor devices of Form 3-2 are stacked in the second to fourth layers, any of the semiconductor devices of Embodiment 1-1 to Embodiment 3-2 may be used.
[0160]
In order to join the semiconductor devices, various adhesive materials such as a paste material (insulating) or a sheet-like material that are usually used as a die bond material can be used. In this embodiment, the semiconductor device is joined using a thermoplastic adhesive sheet.
[0161]
When a semiconductor device is mounted on a single substrate, a protective film made of a resin such as polyimide is formed on the outermost surface of the semiconductor device, but when a semiconductor device is stacked, other than the semiconductor device stacked on the uppermost layer Alternatively, the protective film 21 made of polyimide or the like may be formed only, and the other semiconductor devices may be omitted by omitting the protective film 21 and insulating only with the sheet-like adhesive sheet. The thermoplastic adhesive has a low elastic modulus when heated, and deforms along the shape of the object to be joined by applying pressure. Therefore, the gap between the secondary wirings 3 can be filled with the thermoplastic adhesive sheet, and the insulating film between the secondary wirings 3 and the back surface of the semiconductor device to be laminated can be played.
[0162]
After the thermocompression bonding, the semiconductor devices are fixed when the temperature drops to near room temperature. The electrical connection between the semiconductor devices was performed by electrically connecting the secondary wiring 3 provided on the side surface of the semiconductor chip 1 with a bonding wire 4 made of Au. The bonding wire 4 part may be protected with a resin (not shown) by potting, transfer molding or the like. In this way, the handling of the semiconductor device is improved by protecting the bonding wire 4 part.
[0163]
FIG. 21 is a cross-sectional view showing another configuration of the stacked semiconductor device according to the fourth embodiment.
[0164]
In this example, the size (surface area) of the uppermost semiconductor device is smaller than the size (surface area) of the second to fourth layer semiconductor devices. In this manner, semiconductor devices of different types and sizes can be stacked.
[0165]
FIG. 22 is a cross-sectional view showing another configuration of the stacked semiconductor device according to the fourth embodiment.
[0166]
In this example, the size (surface area) of the uppermost semiconductor device is smaller than the size of the second to fourth layer semiconductor devices. A protective film 21 made of a resin such as polyimide is formed on the uppermost layer and the second layer semiconductor device, and the size of the external connection terminal 5a provided on the second layer semiconductor device is the same as the uppermost layer semiconductor. The size is larger than the external connection terminal 5 provided in the apparatus, and the height of the upper end of the external connection terminal 5a and the upper end of the external connection terminal 5 are substantially on the same plane. Thus, even when the surface area of the uppermost semiconductor device is small and the number of external connection terminals 5 that can be formed on the surface is small, the second and subsequent semiconductor devices are externally provided in the uppermost semiconductor device. By providing the external connection terminals 5a that are larger in size than the connection terminals 5 so that the heights of the upper ends are substantially the same, the number of external connection terminals can be increased as a whole.
[0167]
【The invention's effect】
As described above, according to the present invention, the secondary wiring for electrically connecting the electrode pad and the outside is provided extending from the integrated circuit formation surface to the side surface of the semiconductor chip. As a result, chipping, dicing blade breakage, etc. are caused when the semiconductor wafer is divided into semiconductor chips as in the conventional semiconductor device in which the side surface of the secondary wiring is exposed from the laminated interface between the semiconductor chip and the protective film. It does not occur, and no secondary wiring whiskers or sagging occur. Therefore, the reliability of the semiconductor device can be improved and the semiconductor device can be manufactured stably. In addition, since the secondary wiring does not require a thickness of several tens of μm, the wiring formation time can be shortened, and the cost of the material can be reduced. Therefore, a low-cost and highly reliable chip-size package (CSP) can be stably manufactured.
[0168]
Further, by providing the secondary wiring continuously from the integrated circuit formation surface to the side surface of the semiconductor chip, the wiring resistance can be reduced as compared with the case where the discontinuous secondary wiring is provided. This is because the interposition metal (in the case of multiple layers of secondary wiring), contact resistance, and the like are less when the wiring layer made of a metal having low wiring resistance is continuously provided than when the wiring layer is discontinuous. Therefore, the wiring resistance is reduced and the performance of the semiconductor device can be improved. In addition, since there is no boundary surface of the secondary wiring between the integrated circuit formation surface and the side surface of the semiconductor chip, no open defect occurs at the boundary surface, and high reliability can be obtained.
[0169]
Further, by providing the secondary wiring composed of two or more conductive layers, it is possible to improve the adhesion with the base layer and the connection reliability with the connection means between the bumps or the secondary wiring.
[0170]
In addition, when the integrated circuit forming surface and the side surface of the semiconductor chip provided with the secondary wiring are formed vertically, the secondary wiring is formed simultaneously on the integrated circuit forming surface and the side surface to continuously reduce the resistance. In order to form the secondary wiring, it is preferable that the side surface portion provided with the secondary wiring has a length of 20 μm or more and 100 μm or less.
[0171]
Further, by providing the inclined surface on the side surface of the semiconductor chip, it becomes easy to form the secondary wiring on the integrated circuit forming surface and the side surface at the same time, and the continuous secondary wiring having low resistance can be stably formed. Can do.
[0172]
Further, in the inclined surface provided on the side surface of the semiconductor chip, the planar distance between the inclination start point on the integrated circuit formation surface side and the inclination end point on the surface side facing the integrated circuit formation surface is the thickness of the secondary wiring. In order to form the secondary wiring on the integrated circuit forming surface and the side surface at the same time and to form the continuous secondary wiring having a low resistance more stably, the secondary wiring is provided. It is preferable to make the side part which is 20-20 micrometers or more and 100 micrometers or less in length.
[0173]
In addition, in the inclined surface provided on the side surface of the semiconductor chip, the planar distance between the inclination start point on the integrated circuit formation surface side and the inclination end point on the surface side facing the integrated circuit formation surface is the thickness of the secondary wiring. By making it at least twice, it becomes easier to simultaneously form the secondary wiring on the integrated circuit formation surface and the side surface, and a continuous secondary wiring with low resistance can be formed more stably.
[0174]
In addition, by forming the external connection terminals on the secondary wiring, it is possible to obtain a board mounting property equivalent to that of a conventional ball grid array (BGA) in a package having the same size as the semiconductor chip.
[0175]
Further, by stacking a plurality of semiconductor devices of the present invention and electrically connecting secondary wirings, a highly integrated semiconductor device and a system-in-package that is systematized by combining various semiconductor devices A semiconductor device referred to as a chip size package (CSP) can be realized.
[0176]
In addition, by using a bonding wire as a connection means between secondary wirings, even when various semiconductor devices are combined, a mask for wiring formation or the like is not necessary, so that the cost can be reduced and immediate response is possible. can do.
[0177]
In addition, a first size external connection terminal is provided in the semiconductor device arranged at the top, and a second size external connection terminal larger than the first size is provided in another semiconductor device, so that the external connection terminal By arranging the top end on substantially the same plane, when various semiconductor devices are stacked, a large number of external connection terminals can be provided, so that design limitations can be reduced.
[0178]
In the method for manufacturing a semiconductor device of the present invention, a semiconductor wafer having an integrated circuit, a plurality of electrode pads, and a primary wiring and divided into a plurality of regions by a scribe line is manufactured. Then, a groove is formed in the semiconductor wafer along the line, and an insulating film is formed in the groove portion. Then, secondary wiring is simultaneously formed on the integrated circuit formation surface and the groove of the semiconductor wafer, and the semiconductor wafer is divided into semiconductor devices. Accordingly, it is not necessary to form a secondary wiring for each semiconductor chip, and the secondary wiring on the side surface of the semiconductor chip can be formed at the same time as the integrated circuit formation surface, so that the process can be simplified. . In addition, since a continuous secondary wiring having no boundary surface is formed between the integrated circuit forming surface and the side surface of the semiconductor chip, the wiring resistance is small and no open defect occurs at the boundary surface.
[0179]
Moreover, a groove | channel can be easily formed in a semiconductor wafer by dicing along a scribe line.
[0180]
In addition, a groove having an inclined surface that can easily form a secondary wiring by performing dicing along a scribe line using a disc-shaped dicing blade that is thickly formed inward from the outermost periphery. The shape can be easily formed.
[0181]
Further, after the secondary wiring formation step, a protective film is formed at least on the integrated circuit formation surface, an opening is formed in a desired region on the secondary wiring, and an external connection terminal is formed in the opening. Therefore, in a highly integrated semiconductor device, a semiconductor device called a system in package systemized by combining various semiconductor devices, etc., the handling of a chip size package (CSP) (easy to mount on a substrate) Can be improved.
[0182]
In addition, a plurality of semiconductor devices manufactured by the method for manufacturing a semiconductor device of the present invention are stacked and the secondary wirings are electrically connected to each other, thereby combining highly integrated semiconductor devices and various semiconductor devices. A semiconductor device called a system-in-package that has been systemized can be realized by a chip size package (CSP).
[0183]
Also, by connecting the secondary wirings with bonding wires, even when various semiconductor devices are combined, a wiring forming mask or the like is not necessary, cost reduction can be achieved, and immediate response is possible. Can do.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
FIGS. 2A to 2E are cross-sectional views showing manufacturing steps of the semiconductor device of Embodiment 1-1, respectively. FIGS.
FIG. 3 is an enlarged view showing a cross-sectional shape of a groove in the semiconductor device according to one embodiment of the present invention.
4 is an enlarged view showing a cross-sectional shape of a groove in the semiconductor device of Embodiment 1-1. FIG.
FIG. 5 is an enlarged view of an edge portion (secondary wiring continuous between an integrated circuit formation surface and a side surface of a semiconductor chip) in a semiconductor device according to an embodiment of the present invention;
6 is an enlarged view of an edge portion (secondary wiring discontinuous between an integrated circuit formation surface and a side surface of a semiconductor chip) in a semiconductor device according to an embodiment of the present invention; FIG.
FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device according to Embodiment 1-2.
FIGS. 8A to 8D are cross-sectional views showing manufacturing steps of the semiconductor device of Embodiment 1-2, respectively. FIGS.
FIG. 9 is a cross-sectional view showing a configuration of a semiconductor device according to Embodiment 1-3.
FIGS. 10A to 10D are cross-sectional views illustrating manufacturing steps of the semiconductor device of Embodiment 1-3, respectively. FIGS.
11 is a cross-sectional view showing a configuration of a semiconductor device of Embodiment 2-1. FIG.
12A to 12E are cross-sectional views showing manufacturing steps of the semiconductor device of Embodiment 2-1.
13 is an enlarged view showing a cross-sectional shape of a groove in the semiconductor device of Embodiment 2-1. FIG.
14 is a cross-sectional view showing a configuration of a semiconductor device according to Embodiment 2-2. FIG.
FIGS. 15A to 15C are cross-sectional views showing manufacturing steps of the semiconductor device of Embodiment 2-2, respectively. FIGS.
16 is a cross-sectional view showing a configuration of a semiconductor device of Embodiment 3-1. FIG.
FIGS. 17A to 17E are cross-sectional views showing manufacturing steps of the semiconductor device of Embodiment 3-1. FIGS.
FIG. 18 is a cross-sectional view showing a configuration of a semiconductor device according to Embodiment 3-2;
FIGS. 19A to 19D are cross-sectional views illustrating manufacturing steps of the semiconductor device of Embodiment 3-2, respectively. FIGS.
FIG. 20 is a cross-sectional view showing a configuration of a stacked semiconductor device according to a fourth embodiment.
FIG. 21 is a cross-sectional view showing another configuration of the stacked semiconductor device of the fourth embodiment.
FIG. 22 is a cross-sectional view showing another configuration of the stacked semiconductor device of the fourth embodiment.
FIG. 23 is a cross-sectional view showing a configuration of a conventional semiconductor device.
24 (a) to 24 (c) are cross-sectional views showing a manufacturing process of a conventional semiconductor device, respectively.
[Explanation of symbols]
1 Semiconductor chip
1a Semiconductor wafer
2 electrode pads
3 Secondary wiring
3a Secondary wiring failure (beard)
3b Secondary wiring failure (sag)
4 Bonding wire
5, 5a External connection terminal
11 Scribe line
12, 12a Groove
14, 14a, 14b Dicing blade
15 Sheet for dicing
16 Integrated circuit forming surface protection sheet or thin plate fixing jig
17 Sheet or thin plate fixture
21 Protective film
22 Primary wiring

Claims (20)

集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、
該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、
該絶縁膜上に、前記電極パッドから、前記集積回路形成面に対して垂直状態になった側面部分上まで連続して設けられ、該側面部分上において外部と電気的に接続される２次配線と、
該２次配線を覆って前記集積回路形成面上に設けられており、該２次配線部分上の所望の領域に外部接続用端子が設けられる開口部が形成された保護膜と、
を具備することを特徴とする半導体装置。An integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pads are provided on the same integrated circuit formation surface side A semiconductor chip,
An insulating film provided on the integrated circuit forming surface of the semiconductor chip;
On the insulating film, secondary wiring is provided continuously from the electrode pad to the side surface portion that is perpendicular to the integrated circuit formation surface, and is electrically connected to the outside on the side surface portion. When,
A protective film which is provided on the integrated circuit formation surface so as to cover the secondary wiring and in which an opening for providing an external connection terminal is formed in a desired region on the secondary wiring portion;
A semiconductor device comprising: 集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、
該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、
該絶縁膜上に、前記電極パッドから、前記集積回路形成面に対して該集積回路形成面から離れるにつれて該集積回路形成面に相対する面側に位置するように傾斜した傾斜面上まで連続して設けられ、該傾斜面上において外部と電気的に接続される２次配線と、
該２次配線を覆って前記集積回路形成面上に設けられており、該２次配線部分上の所望の領域に外部接続用端子が設けられる開口部が形成された保護膜と、
を具備することを特徴とする半導体装置。An integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pads are provided on the same integrated circuit formation surface side A semiconductor chip,
An insulating film provided on the integrated circuit forming surface of the semiconductor chip;
On the insulating film, it continues from the electrode pad to an inclined surface that is inclined so as to be positioned on the surface side opposite to the integrated circuit forming surface with respect to the integrated circuit forming surface. Secondary wiring electrically connected to the outside on the inclined surface;
A protective film which is provided on the integrated circuit formation surface so as to cover the secondary wiring and in which an opening for providing an external connection terminal is formed in a desired region on the secondary wiring portion;
A semiconductor device comprising: 前記２次配線は、複数の導電層からなる請求項１または請求項２に記載の半導体装置。  The semiconductor device according to claim 1, wherein the secondary wiring includes a plurality of conductive layers. 前記側面部分の長さが２０μｍ以上１００μｍ以下である、請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein a length of the side surface portion is 20 μm or more and 100 μm or less. 前記傾斜面おいて、前記集積回路形成面側の傾斜開始点と、該集積回路形成面に相対する面側の傾斜終了点との平面距離が、前記２次配線の厚みの２倍よりも小さく、２０μｍ以上１００μｍ以下である請求項２に記載の半導体装置。  In the inclined surface, a planar distance between an inclination start point on the integrated circuit formation surface side and an inclination end point on the surface side facing the integrated circuit formation surface is smaller than twice the thickness of the secondary wiring. The semiconductor device according to claim 2, which is 20 μm or more and 100 μm or less. 前記傾斜面おいて、前記集積回路形成面側の傾斜開始点と、該集積回路形成面に相対する面側の傾斜終了点との平面距離が、前記２次配線の厚みの２倍以上である請求項２に記載の半導体装置。  In the inclined surface, a planar distance between an inclination start point on the integrated circuit formation surface side and an inclination end point on the surface side facing the integrated circuit formation surface is at least twice the thickness of the secondary wiring. The semiconductor device according to claim 2. 請求項１に記載の第１の半導体装置と、
集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから、前記集積回路形成面に対して垂直状態になった側面部分上まで連続して設けられた２次配線とを具備する第２の半導体装置とを備え、
該第２の半導体装置上に前記第１の半導体装置が積層されて、該第１半導体装置および該第２の半導体装置のそれぞれの前記側面部上に設けられた前記２次配線部分同士が電気的に接続されていることを特徴とする積層型半導体装置。 A first semiconductor device according to claim 1 ;
An integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pads are provided on the same integrated circuit formation surface side A semiconductor chip, an insulating film provided on the integrated circuit forming surface of the semiconductor chip, and a side surface portion which is perpendicular to the integrated circuit forming surface from the electrode pad on the insulating film A second semiconductor device comprising a secondary wiring provided continuously up to the top ,
The first semiconductor device is stacked on the second semiconductor device, and the secondary wiring portions provided on the side surface portions of the first semiconductor device and the second semiconductor device are electrically connected to each other. A stacked semiconductor device characterized in that the semiconductor devices are connected to each other. 請求項２に記載の第１の半導体装置と、
集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから、前記集積回路形成面から離れるにつれて該集積回路形成面に相対する面側に位置するように傾斜した傾斜面上まで連続して設けられた２次配線とを具備する第２の半導体装置とを備え、
該第２の半導体装置上に前記第１の半導体装置が積層されて、該第１半導体装置および該第２の半導体装置のそれぞれの前記傾斜面上に設けられた前記２次配線部分同士が電気的に接続されていることを特徴とする積層型半導体装置。 A first semiconductor device according to claim 2 ;
An integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pads are provided on the same integrated circuit formation surface side a semiconductor chip which is an insulating film provided on the integrated circuit formation surface on said semiconductor chip, on the insulating film, relative from the electrode pads, on the integrated circuit formation surface with increasing distance from said integrated circuit forming surface A second semiconductor device including a secondary wiring continuously provided up to an inclined surface inclined so as to be positioned on the surface side to be
Are stacked said first semiconductor device on the semiconductor device of the second, the second wiring portion each other provided on each of the inclined plane of the first semiconductor device and said second semiconductor device is electrically A stacked semiconductor device characterized in that the semiconductor devices are connected to each other. 前記２次配線部分同士がボンディングワイヤによって電気的に接続されている請求項７または請求項８に記載の積層型半導体装置。The stacked semiconductor device according to claim 7 or claim 8 wherein the second wire portion to each other are electrically connected by a bonding wire. 前記第２の半導体装置は、該第２の半導体装置と同じ構成の第３の半導体装置上に積層されて、それぞれの前記側面部上に設けられた前記２次配線部分同士が電気的に接続されている、請求項７に記載の積層型半導体装置。The second semiconductor device is stacked on a third semiconductor device having the same configuration as the second semiconductor device, and the secondary wiring portions provided on the side surface portions are electrically connected to each other. The stacked semiconductor device according to claim 7 , wherein 前記第２の半導体装置は、該第２の半導体装置と同じ構成の第３の半導体装置上に積層されて、それぞれの前記傾斜面上に設けられた前記２次配線部分同士が電気的に接続されている、請求項８に記載の積層型半導体装置。The second semiconductor device is stacked on a third semiconductor device having the same configuration as the second semiconductor device, and the secondary wiring portions provided on the inclined surfaces are electrically connected to each other. The stacked semiconductor device according to claim 8 , wherein 前記第１の半導体装置の前記集積回路形成面は、前記第２の半導体装置の前記集積回路形成面よりも小さく、該第２の半導体装置の前記集積回路形成面が露出するように前記第１の半導体装置が積層されており、該第２の半導体装置の露出した集積回路形成面部分に外部接続用端子が設けられており、該外部接続用端子の上部先端と、前記第２の半導体装置の前記開口部に設けられる外部接続用端子の上部先端とがほぼ同一面に配置される請求項７または請求項８に記載の積層型半導体装置。The integrated circuit formation surface of the first semiconductor device is smaller than the integrated circuit formation surface of the second semiconductor device, and the first integrated circuit formation surface of the second semiconductor device is exposed. The semiconductor devices are stacked, and an external connection terminal is provided on the exposed integrated circuit forming surface portion of the second semiconductor device. The top end of the external connection terminal and the second semiconductor device 9. The stacked semiconductor device according to claim 7 , wherein an upper end of the external connection terminal provided in the opening is disposed on substantially the same plane. 集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられ、該集積回路形成面側の領域がスクライブラインによって複数に区切られた半導体ウェハを作製する工程と、
前記スクライブラインに沿って、前記集積回路形成面に垂直な側面部を有する溝を形成する工程と、
次いで、前記集積回路形成面上と前記溝の前記側面部上とに絶縁膜を形成する工程と、
該絶縁膜上に、前記集積回路形成面に形成された前記各電極パッドとそれぞれ電気的に接続された２次配線を、前記集積回路形成面から前記溝の前記側面部上にかけて連続して形成する工程と、
次いで、前記集積回路形成面上に前記２次配線部分を覆って保護膜を形成する工程と、
前記２次配線における前記集積回路形成面上に位置する部分上の所望の領域および前記溝全体の領域に、外部接続用端子および外部との電気的な接続部がそれぞれ設けられる開口部を前記保護膜に形成する工程と、
次いで、前記溝の内部において前記半導体ウェハを分割して半導体チップを形成する工程と
を含む、半導体装置の製造方法。An integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pads are provided on the same integrated circuit formation surface side A step of producing a semiconductor wafer in which the region on the integrated circuit forming surface side is divided into a plurality by a scribe line;
Forming a groove having a side surface perpendicular to the integrated circuit formation surface along the scribe line;
Next, forming an insulating film on the integrated circuit formation surface and the side surface portion of the groove;
On the insulating film, secondary wirings electrically connected to the electrode pads formed on the integrated circuit forming surface are continuously formed from the integrated circuit forming surface to the side surface of the groove. And the process of
Next, forming a protective film on the integrated circuit formation surface so as to cover the secondary wiring portion;
Protecting an opening provided with an external connection terminal and an external electrical connection portion in a desired region on the portion of the secondary wiring located on the integrated circuit formation surface and the entire region of the groove Forming into a film;
And a step of dividing the semiconductor wafer inside the groove to form a semiconductor chip. 集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられ、該集積回路形成面側の領域がスクライブラインによって複数に区切られた半導体ウェハを作製する工程と、
前記スクライブラインに沿って、前記集積回路形成面から離れるにつれて該集積回路形成面に相対する面側に位置するように傾斜した傾斜面を有する溝を形成する工程と、
次いで、前記集積回路形成面上と前記溝の前記傾斜面上とに絶縁膜を形成する工程と、
該絶縁膜上に、前記集積回路形成面に形成された前記各電極パッドとそれぞれ電気的に接続された２次配線を、前記集積回路形成面から前記溝の前記傾斜面上にかけて連続して形成する工程と、
次いで、前記集積回路形成面上に前記２次配線部分を覆って保護膜を形成する工程と、
前記２次配線における前記集積回路形成面上に位置する部分上の所望の領域および前記溝全体の領域に、外部接続用端子および外部との電気的な接続部がそれぞれが設けられる開口部を前記保護膜に形成する工程と、
次いで、前記溝の内部において前記半導体ウェハを分割して半導体チップを形成する工程と
を含む、半導体装置の製造方法。An integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pads are provided on the same integrated circuit formation surface side A step of producing a semiconductor wafer in which the region on the integrated circuit forming surface side is divided into a plurality by a scribe line;
Forming, along the scribe line, a groove having an inclined surface that is inclined so as to be positioned on the surface side facing the integrated circuit forming surface as it is away from the integrated circuit forming surface;
Next, forming an insulating film on the integrated circuit formation surface and the inclined surface of the groove;
On the insulating film, secondary wirings electrically connected to the electrode pads formed on the integrated circuit formation surface are continuously formed from the integrated circuit formation surface to the inclined surface of the groove. And a process of
Next, forming a protective film on the integrated circuit formation surface so as to cover the secondary wiring portion;
Openings in which external connection terminals and external electrical connection portions are respectively provided in a desired region on the portion of the secondary wiring located on the integrated circuit formation surface and the entire region of the groove Forming a protective film;
And a step of dividing the semiconductor wafer inside the groove to form a semiconductor chip. 前記溝がダイシングによって形成され、前記半導体ウェハがダイシングによって分割される、請求項１３または請求項１４に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 13 , wherein the groove is formed by dicing, and the semiconductor wafer is divided by dicing. 前記傾斜面を有する前記溝が、最外周から内側になるにつれて厚く形成された円盤状のダイシングブレードを用いたダイシングによって形成される請求項１４に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 14 , wherein the groove having the inclined surface is formed by dicing using a disk-shaped dicing blade formed thicker from the outermost periphery to the inner side. 前記半導体チップを形成する工程において、前記半導体ウェハの前記集積回路形成面に相対する面を切削することによって該半導体ウェハが分割される、請求項１３または請求項１４に記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 13 , wherein in the step of forming the semiconductor chip, the semiconductor wafer is divided by cutting a surface of the semiconductor wafer that faces the integrated circuit formation surface. . 請求項１３に記載の半導体装置の製造方法により第１の半導体装置を製造する工程と、
集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから前記集積回路形成面に対して垂直状態になった側面部分上まで連続して設けられた２次配線とを具備する第２の半導体装置を製造する工程と、
該第２の半導体装置上に前記第１の半導体装置を積層する工程と、
相互に積層状態になった前記第１半導体装置および前記第２の半導体装置のそれぞれの前記側面部上に設けられた前記２次配線部分同士を電気的に接続する工程とを含む積層型半導体装置の製造方法。A step of manufacturing a first semiconductor device by the method of manufacturing a semiconductor device according to claim 13 ;
An integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pads are provided on the same integrated circuit formation surface side a semiconductor chip that is, the semiconductor chip the integrated circuit formation surface insulation provided over film, on the insulating film, the integrated circuit formation surface side on portion is perpendicular state with respect to the said electrode pad a step of fabricating a second semiconductor device including a to provided secondary wire continuously until,
Laminating the first semiconductor device on the second semiconductor device;
A step of electrically connecting the secondary wiring portions provided on the side surface portions of the first semiconductor device and the second semiconductor device in a stacked state with each other. Manufacturing method. 請求項１４に記載の半導体装置の製造方法により第１の半導体装置を製造する工程と、
集積回路、該集積回路と外部との信号の入出力を行う複数の電極パッド、および該集積回路と該電極パッドとの間を電気的に接続する１次配線が同じ集積回路形成面側に設けられた半導体チップと、該半導体チップの前記集積回路形成面上に設けられた絶縁膜と、該絶縁膜上に、前記電極パッドから、前記集積回路形成面から離れるにつれて該集積回路形成面に相対する面側に位置するように傾斜した傾斜面上まで連続して設けられた２次配線とを具備する第２の半導体装置を製造する工程と、
該第２の半導体装置上に前記第１の半導体装置を積層する工程と、
相互に積層状態になった前記第１半導体装置および前記第２の半導体装置のそれぞれの前記傾斜面上に設けられた前記２次配線部分同士を電気的に接続する工程とを含む積層型半導体装置の製造方法。A step of manufacturing a first semiconductor device by the method of manufacturing a semiconductor device according to claim 14 ;
An integrated circuit, a plurality of electrode pads for inputting / outputting signals between the integrated circuit and the outside, and a primary wiring for electrically connecting the integrated circuit and the electrode pads are provided on the same integrated circuit formation surface side And the insulating film provided on the integrated circuit forming surface of the semiconductor chip, and the electrode pad on the insulating film is relatively far from the integrated circuit forming surface as the distance from the integrated circuit forming surface increases. A step of manufacturing a second semiconductor device comprising secondary wiring continuously provided up to an inclined surface inclined so as to be positioned on the surface side to be
Laminating the first semiconductor device on the second semiconductor device;
A step of electrically connecting the secondary wiring portions provided on the inclined surfaces of the first semiconductor device and the second semiconductor device in a stacked state with each other. Manufacturing method. 前記２次配線部分同士がボンディングワイヤによって電気的に接続されている請求項１８または請求項１９に記載の積層型半導体装置の製造方法。The method for manufacturing a stacked semiconductor device according to claim 18, wherein the secondary wiring portions are electrically connected to each other by a bonding wire.
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