JPH02254541A - 条件分岐命令の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｅ＆要］ アドレス計ｎ機構を備えた計算機の条件分岐命令の制御
方式に関し、 条件分岐成立時の実行サイクル数を最小限に抑えて高速
化することを目的とし、 条件分岐命令の解読時に計算された分岐先アドレスを、
条件判定に必要なオペランドアドレスを格納する他のレ
ジスタ群の中の１つを使用することで共用し、分岐条件
の判定と分岐条件成立時の分岐先アドレスの命令アドレ
スへのコピーを同一サイクルで行なうように構成する。

［産業上の利用分野コ 本発明は、アドレス計算機構を備えた計算機における条
件分岐命令の制御方式に関する。

近年、コンピュータシステムの高速化の要求に伴い、命
令の解釈・実行の方法としてパイプライン制御が一般的
になっているが、パイプの流れを乱す条件分岐命令が高
速化のネックとなっており、実行サイクル数を可能な限
り低減することが望まれる。

［従来の技術］ 近年、コンピュータシステムの高速化の要求に対応して
行なわれているパイプライン制御とは、命令の解釈・実
行をいくつかのステージに分け、各ステージ機構は、あ
る命令の実行後、この命令の全ステージでの実行終了を
待たずに、次の命令を当該ステージで実行する方式であ
るが、条件分岐命令、即ち、命令の実行結果によって分
岐先が変わる命令、例えば命令中で示されるアドレスの
メモリ内容によって分岐・非分岐が確定する分岐命令に
ついては、条件分岐命令が終了しなければ次に解釈・実
行すべき命令が確定しないため、その間、パイプライン
制御が止ってしまい、高速化のネックとなっている。

第５図に従来方式の構成図を示す。

第５図において、１はメモリ６からフェッチした命令を
バッファリングする命令バッファ、２はフェッチされた
命令を解釈する命令デコーダ、３は汎用レジスタや実行
中の命令アドレスからオペランドや分岐先アドレスを計
算するアドレス計算部である。４はアドレスレジスタで
おり、命令用アドレスレジスタ４−１、第１オペランド
用アドレスレジスタ４−２、第２オペランド用アドレス
レジスタ４−３、及び命令分岐用アドレスレジスタ４−
４の４種を備える。

また、５は命令実行部でおり、命令デコーダ２のデコー
ド結果に従ってオペランドリードヤライト、各種演算を
行なう。更に６は主記憶としてのメモリである。

次に第６図のタイミング説明図を参照して動作を説明す
る。

命令バッファ１はメモリ６から命令アドレスレジスタ４
−１によってアドレスされる命令をフェッチしバッファ
リングしている。命令デコーダ２はデコード結果が条件
分岐命令であった場合、アドレス計算部３に条件判定に
必要なオペランドのアドレス計算を指示する。アドレス
計算部３で計算されたオペランドアドレスは第１、第２
オペランドアドレスレジスタ４−２．４−３のいずれか
に一方にセットされる。

次に命令デコーダ２は分岐条件が成立した場合にフェッ
チすべき命令のアドレス、即ち、分岐先アドレスの計算
をアドレス計算部”３に指示し、計算結果は専用の命令
分岐先アドレスレジスタ４−４にセットされる。

以上のアドレス計算が終了すると、分岐命令が成立しな
いことを仮定して命令アドレスレジスタ４−１をカウン
トアツプし、命令バッファ１に対しカウントアツプされ
た命令アドレスで指定される次の命令をフェッチする。

一方、命令実行部５は分岐条件の判定に必要なオペラン
ドアドレスが確定した時点でメモリ６上のオペランドを
リードし、次に分岐条件の成立の有無を判定する。

分岐条件が成立していなかった場合、そのとき命令バッ
ファ１にバッファリングされている次の命令のデコード
以降の動作が実行される。

逆に分岐条件が成立していた場合には、命令分岐先アド
レスレジスタ４−４の値を命令アドレスレジスタ４−１
に格納し、分岐先命令のフェッチから再実行する。

［課題を解決するための手段］ しかしながら、このような従来の条件分岐命令の制御方
式にあっては、分岐先のアドレス計算結果を格納する専
用レジスタ４−４を必要とし、また分岐条件の成立を判
定した場合に、命令分岐先アドレスを格納した専用レジ
スタの値を命令アドレスレジスタに格納した後に、命令
フェッチから再実行するために実行サイクル数が多くな
る問題があった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、条件分岐命令成立時の実行サイクル数を最小限に
抑えて高速化する条件分岐命令の制御方式を提供するこ
とを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、条件分岐命令を解読した場合に、分岐条
件の判定に必要なオペランドアドレスＡを計算してレジ
スタにセットし、次に分岐条件成立時にフェッチすべき
命令の分岐先アドレスＢを計算してレジスタにセットし
、一方、分岐条件の判定に必要なオペランドアドレスＡ
が確定した時点でメモリ上のオペランドをリードして分
岐条件成立の有無を判定し、分岐条件不成立時にはカウ
ントアツプされた命令アドレスＣにより次の命令をフェ
ッチし、逆に、分岐条件成立時には分岐先アドレスＢを
命令アドレスとして命令をフェッチする条件分岐命令の
制御方式を対象とする。

このような条件分岐命令の制御方式について本発明にあ
っては、分岐先アドレスＢを格納する１ノジスタを前記
オペランドアドレスＡを格納する少なくとも２つのレジ
スタ４−２．４−３のいずれかと共用すると共に、分岐
条件の判定と分岐条件成立時の分岐先アドレスＢの命令
アドレスＣへのコピーを同一サイクルで行なうようにし
たものである。

［作用］ このような構成を備えた本発明による条件分岐命令の制
御方式にあっては、命令の分岐先アドレスを専用のレジ
スタに格納せずに空き状態におる少なくとも２つのオペ
ランドレジスタのいずれかに格納して共用し、かつ、分
岐条件の判定と分岐条件成立時のオペランドレジスタか
ら命令レジスタへの分岐先アドレスのコピーを同一サイ
クルで行なうようにしたため、ハード量の削減が可能で
あり、また専用レジスタを設けていたことによる従来の
専用レジスタから命令レジスタへの分岐先アドレスのセ
ットサイクルが不要となり、条件成立時の実行サイクル
数を最小限に抑えて高速化を図ることができる。

［実施例コ 第２図は本発明の一実施例を示した実施例構成図でおる
。

第２図において、１はメモリ６からフェッチした命令を
バッファリングする命令バッファ、２は命令バッファ１
にフェッチされた命令を解除する命令デコード部、３は
汎用レジスタや実行中の命令アドレスからオペランドや
分岐先アドレスを計算するアドレス計算部、４はアドレ
スレジスタであり、本発明にあっては命令用アドレスレ
ジスタ４−１、第１オペランド用アドレスレジスタ４−
２及び第２オペランド用アドレスレジスタ４−３の３種
を備え、従来のように分岐用アドレスレジスタは設けて
いない。５は命令実行部であり、命令デコード部２によ
る命令のデコード結果に従ってオペランドリードやライ
ト、各種の演算を行なう。更に、６は主記憶としてのメ
モリである。

このような第２図に示した本発明の実施例にあっては、
条件分岐命令に対し第３図の分岐命令動作タイミング説
明図に示す制御を行なう。

まず、命令バッファ１はメモリ６から命令アドレスレジ
スタ４−１によってアドレスされる命令をフェッチして
バッフ７リングしている。命令デコード部２はデコード
結果が条件分岐命令であった場合、アドレス計算部３に
対し条件判定に必要なメモリ６のオペランドのアドレス
計算を指示する。このアドレス計算部３によるオペラン
ドのアドレス計算結果は、第１及び第２オペランドアド
レスレジスタ４−２または４−３のいずれか一方にセッ
トされる。

続いて、命令デコード部２はアドレス計算部３に対し分
岐条件が成立した場合にフェッチすべき命令のアドレス
の計算を指示する。このアドレス計算に得られた分岐先
アドレスは、第１及び第２のオペランドアドレスレジス
タ４−２または４−３のうち、この命令実行時において
オペランドアドレスとして使用されていない側のレジス
タにセットされる。

以上のアドレス計算を終了すると、分岐条件が成立しな
いことを仮定して命令アドレスレジスタ４−１はカウン
トアツプし、命令バッファ１はカウントアツプされた命
令アドレスによる次の命令をフェッチする。

一方、命令実行部５はオペランドアドレスが確定した時
点でメモリ６上のオペランドをリードし、次に分岐条件
を判定する。分岐条件が成立していなかった場合、その
とき命令バッファ１にバッファリングされている命令の
デコード以降の動作が実行される。逆に分岐条件が成立
していた場合、この分岐条件の判定と同一サイクル中に
オペランドアドレスレジスタ４−２または４−３のいず
れか一方に格納されていた命令分岐先アドレスの値を命
令アドレスレジスタ４−１にコピーし、次に命令フェッ
チから再実行するようになる。

ここで、第３図に示す本発明による分岐命令の動作タイ
ミングと第６図に示した従来の動作タイミンクを対比し
てみると、（ｂ）に示す分岐条件が成立しなかった場合
については実行サイクル数は同じであるが、（ａ）の分
岐条件が成立した場合については、第６図の従来例にあ
ってはオペランドフェッチ、分岐条件判定及び命令アド
レスセットの３サイクルを必要としたものが、第３図の
本発明にあってはオペランドフェッチ条件判定及び命令
アドレスセットの２サイクルで済ますことができる。

次に、第２図の実施例について条件分岐命令の１つであ
るＴＨ命令（Ｔｅｓｔ　Ｈａｌｆ　Ｗｏｒｄ　）　ヲ例
にとって具体的に説明する。

ＴＨ命令のフォーマット構成は第４図に示すように、Ｏ
Ｐコードが９６となる４バイト長の命令である。このＴ
Ｈ命令において、２バイト目のベース部Ｂ（２ビツト）
によって指示されるレジスタ値及びインデックス部Ｘ（
２ビツト）によって指示されるレジスタ値及び２〜３バ
イト目となる命令中で直接、指示されるディスプレイス
メント（１２ビツト）を加算して得られるアドレスのメ
モリ上のハーフワード（１６ビツト）を参照する。

このメモリ上のハーフワードの値が分岐条件となってお
り、分岐条件を示す値がＯならば、この命令が格納され
ているアドレスに命令中で直接指示されるアドレスＡｄ
ｒ（，８ビツト）を加算したアドレスに分岐する。

逆に分岐条件の値がＯ以外であったならば、この命令が
格納されているアドレスに命令長４を加算したアドレス
に加算されている値が次の命令となる。

このようなＴＨ命令について、第２図による制御を具体
的に説明すると、次のようになる。なお、第２図におけ
る数値は１６進表現としている。

今、メモリ６上のアドレスａに第４図に示したＴＨ命令
が入っており、命令アドレスレジスタ４−１はアドレス
ａの値を保持しているものとする。

まず、このとき命令用アドレスレジスタ４−１にセット
されているアドレスａから始まるメモリ６上の４バイト
データが命令バッファ１にフェッチされる。命令デコー
ド部２は先頭１バイトの値９６からこの命令がＴＨ命令
であることをデコードし、アドレス計算部３に対し第１
オペランドアドレスＣの計算を指示する。

アドレス計算部３はＯＰコードに続く２バイトの値６２
００から第ルジスタの値及び第２のレジスタの値、更に
命令中で直接指示されるディプレイスメントの値２００
を加算して第１オペランドアドレスの値Ｃを求め、この
計算されたオペランドアドレスＣの値を第１オペランド
用レジスタ４−２に格納する。

次に、残り１バイトのＡｄｒ値３１と、そのときの命令
アドレス用レジスタ４−１の値ａとを加算して（ａ＋３
１）を求め、この（ａ＋３１＞を分岐条件が成立した場
合にフェッチすべき命令アドレスとして第２オペランド
用アドレスレジスタ４−３に格納する。

以上のアドレス計算及びレジスタセットを終了すると、
命令アドレス用レジスタ４−１は命令長４だけカウント
アツプして（ａ＋４＞となり、命令バッフ？１はアドレ
ス（ａ＋４＞の命令ＸＸをフェッチする。

一方、命令実行部５は第１オペランド用アドレスレジス
タ４−２に格納された値Ｃによってアドレスされるメモ
リ６上のオペランドＹＹＹＹをリードし、次に分岐条件
を判定する。

ここで、オペランドＹＹＹＹの値がＯ以外ならば分岐条
件不成立であることから、そのとき命令バッファ１にフ
ェッチされている命令Ｘ×のデコード以降の動作が実行
される。

逆にオペランドＹＹＹＹの値がＯならば分岐条件成立と
判定し、同一サイクル中に第２オペランド用アドレスｌ
ノジスタ４−３に格納されている命令分岐先アドレスの
値（ａ＋３１＞を命令用アドレスレジスタ４−１にコピ
ーし、アドレス（ａ＋３１）に存在するデータＺＺを次
の命令としてフェッチして再実行する。

尚、上記の実施例はＴＨ命令の具体例を例にとるもので
あったが、本発明はこれに限定されず、適宜の条件分岐
命令につきそのまま適用できる。

［発明の効果］ 以上説明してきたように本発明によれば、分岐先のアド
レス計算結果を格納する専用レジスタを必要としないた
め、ハード量の削減が可能である。

また、分岐条件の判定と分岐条件成立の分岐先アドレス
の命令アドレスへのコピーを同一サイクルで行なうこと
ができ、条件分岐命令の実行サイクル数を最少限に抑え
、パイプライン制御のネックとなっている条件分岐命令
による負担を軽減して、より高速化を図ることができる
。

【図面の簡単な説明】

第１図は本発明の原理説明図： 第２図は本発明の実施例構成図： 第３図は本発明の分岐動作タイミング説明図；第４図は
本発明の対象となるＴＨ命令フ汁−マット説明図； 第５図は従来方式の構成図： 第６図は従来方式の動作タイミング説明図である。 図中、 １：命令バッファ ２：命令デコード部 ３ニアドレス計算部 ４ニアドレスレジスタ ４−１：命令用アドレスレジスタ（ＦＡ）４−２＝第１
オペランド用アドレスレジスタ（ＤＡ）４−３＝第２オ
ペランド用アドレスレジスタ（ＳＡ）５：命令実行部 ６：メモリ

Claims (1)

【特許請求の範囲】
1. （１）条件分岐命令を解読した場合に、分岐条件の判定
   に必要なオペランドアドレス（Ａ）を計算してレジスタ
   にセットし、次に分岐条件成立時にフェッチすべき命令
   の分岐先アドレス（Ｂ）を計算してレジスタにセットし
   、 一方、分岐条件の判定に必要な前記オペランドアドレス
   （Ａ）が確定した時点でメモリ上のオペランドをリード
   して分岐条件成立の有無を判定し、分岐条件不成立時に
   はカウントアップされた命令アドレス（Ｃ）により次の
   命令をフェッチし、分岐条件設立時には前記分岐先アド
   レス（Ｂ）を命令アドレス（Ｃ）として命令をフェッチ
   する条件分岐命令の制御方式に於いて、 前記分岐先アドレス（Ｂ）を格納するレジスタを前記オ
   ペランドアドレス（Ａ）を格納する少なくとも２つのレ
   ジスタ（４−２、４−３）のいずれかと共用すると共に
   、又は前記分岐条件の判定と分岐条件成立時の分岐先ア
   ドレス（Ｂ）の命令アドレス（Ｃ）へのコピーを同一サ
   イクルで行なうことを特徴とする条件分岐命令の制御方
   式。