JPH02246624A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH02246624A JPH02246624A JP1068613A JP6861389A JPH02246624A JP H02246624 A JPH02246624 A JP H02246624A JP 1068613 A JP1068613 A JP 1068613A JP 6861389 A JP6861389 A JP 6861389A JP H02246624 A JPH02246624 A JP H02246624A
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- JP
- Japan
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- channel mos
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- transistor
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- mos transistor
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- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、出力インピーダンスの調整が可能なバッフ
ァ回路に関する。
ァ回路に関する。
「従来の技術Ｊ
第２図は一般的なＲ−２Ｒラダーによる高精度Ｄ／Ａコ
ンバータ（デジタル／アナログ変換器）の構成を示す回
路図である。このＤ／Ａコンバータにおいて、デジタル
入力信号１１１１！１・・・ｄｉ、・・・（ただし、ｒ
、が最上位ビット）は、インバータに、およびＬ ＋
、 Ｋ ｔおよびり２．・・・、ＫｉおよびＬｉ、・・
・を各々介してｒｔ−２１１ラダ一回路Ｃに入力される
。そして、［１−２Ｒラダ一回路Ｃからデジタル入力信
号ｒ Ｉ＋ ｒ ｔ、・・・、Ｉｉ、・・・に対応した
レベルのアナログ出力Ｖ ｏｕｔが得られる。
ンバータ（デジタル／アナログ変換器）の構成を示す回
路図である。このＤ／Ａコンバータにおいて、デジタル
入力信号１１１１！１・・・ｄｉ、・・・（ただし、ｒ
、が最上位ビット）は、インバータに、およびＬ ＋
、 Ｋ ｔおよびり２．・・・、ＫｉおよびＬｉ、・・
・を各々介してｒｔ−２１１ラダ一回路Ｃに入力される
。そして、［１−２Ｒラダ一回路Ｃからデジタル入力信
号ｒ Ｉ＋ ｒ ｔ、・・・、Ｉｉ、・・・に対応した
レベルのアナログ出力Ｖ ｏｕｔが得られる。
高精度のＤ／Ａコンバータを実現しようとする場合、イ
ンバータム１ル＊ｓ”、Ｌｉ、・・・におけるＨレベル
出力時の出力抵抗とＬレベル出力時の出力抵抗とがずれ
ないようにする必要がある。そこで、従来は、インバー
タＬ＋、Ｌｚ、・・・Ｊ、ｒ、・・・を構成するＰチャ
ネルＭＯ８ＬランジスタＭＰ！およびＮチャネルＭＯＳ
トランジスタＭＮＩのゲート幅を調整することにより、
各インバータのＨレベル出力時およびＬレベル出力時の
出力抵抗が等しくしていた。
ンバータム１ル＊ｓ”、Ｌｉ、・・・におけるＨレベル
出力時の出力抵抗とＬレベル出力時の出力抵抗とがずれ
ないようにする必要がある。そこで、従来は、インバー
タＬ＋、Ｌｚ、・・・Ｊ、ｒ、・・・を構成するＰチャ
ネルＭＯ８ＬランジスタＭＰ！およびＮチャネルＭＯＳ
トランジスタＭＮＩのゲート幅を調整することにより、
各インバータのＨレベル出力時およびＬレベル出力時の
出力抵抗が等しくしていた。
「発明が解決しようとする課題」
ところで、Ｄ／Ａコンバータをｒｃ（集積回ｖ？ｉ）と
して製造する際、個々のＩＣのプロセスばらつきにより
、ｒＣ内部のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタの電気的特性にばらつきが生
じる。この結果、インバータＬ１、Ｌｔ、・・・、Ｌｉ
、・・・の出力抵抗が、Ｈレベル出力時とＬレベル出力
時とで等しくならず、このため、Ｄ／Ａコンバータの精
度が悪化するという問題があった。
して製造する際、個々のＩＣのプロセスばらつきにより
、ｒＣ内部のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタの電気的特性にばらつきが生
じる。この結果、インバータＬ１、Ｌｔ、・・・、Ｌｉ
、・・・の出力抵抗が、Ｈレベル出力時とＬレベル出力
時とで等しくならず、このため、Ｄ／Ａコンバータの精
度が悪化するという問題があった。
この発明は上述した事情に鑑みてなされたもので、［Ｃ
として製造された後に出力抵抗を調整することが可能な
バッファ回路を提供することを目的とする。
として製造された後に出力抵抗を調整することが可能な
バッファ回路を提供することを目的とする。
「課題を解決するための手段」
上記課題を解決するため、この発明は、ＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタの
各ドレイン端子を出力端に共通接続し、該ＰチャネルＭ
Ｏ８トランジスタのソース端子を高電位側電源に、該Ｎ
チャネルＭＯＳトランジスタのソース端子を低電位側電
源に各々接続してなる出力＠路と、 少な（とも１個の基準電圧発生回路と、入力信号を２個
判定し、その判定結果に対応した高レベルあるいは低レ
ベルの出力信号を前記ＰチャネルＭＯＳトランジスタの
ゲート端子および前記ＮチャネルＭＯＳトランジスタの
ゲート端子に供給する回路であって、該高レベルあるい
は低レベルの出力信号として前記基準電圧発生回路の出
力電位を出力するようにしたプリバッファ回路と を具備することを特徴としている。
ＳトランジスタおよびＮチャネルＭＯＳトランジスタの
各ドレイン端子を出力端に共通接続し、該ＰチャネルＭ
Ｏ８トランジスタのソース端子を高電位側電源に、該Ｎ
チャネルＭＯＳトランジスタのソース端子を低電位側電
源に各々接続してなる出力＠路と、 少な（とも１個の基準電圧発生回路と、入力信号を２個
判定し、その判定結果に対応した高レベルあるいは低レ
ベルの出力信号を前記ＰチャネルＭＯＳトランジスタの
ゲート端子および前記ＮチャネルＭＯＳトランジスタの
ゲート端子に供給する回路であって、該高レベルあるい
は低レベルの出力信号として前記基準電圧発生回路の出
力電位を出力するようにしたプリバッファ回路と を具備することを特徴としている。
「作用」
上記構成によれば、入力信号はプリバッファ回路によっ
て２個判定され、判定結果に対応した高レベルあるいは
低レベルの信号が出力回路に供給される。ここで、ブリ
ドライバ回路の出力信号の高レベルあるいは低レベルと
して、基準電圧発生回路の出力電圧が出力される。従っ
て、出力回路を構成するＰチャネルＭＯＳトランジスタ
あるいはＮチャネルＭＯＳトランジスタのＯＮ抵抗を、
基準電圧発生回路回路の出力電圧を変えることにより調
整することができる。
て２個判定され、判定結果に対応した高レベルあるいは
低レベルの信号が出力回路に供給される。ここで、ブリ
ドライバ回路の出力信号の高レベルあるいは低レベルと
して、基準電圧発生回路の出力電圧が出力される。従っ
て、出力回路を構成するＰチャネルＭＯＳトランジスタ
あるいはＮチャネルＭＯＳトランジスタのＯＮ抵抗を、
基準電圧発生回路回路の出力電圧を変えることにより調
整することができる。
「実施例」
以下、図面を参照して本発明の一実施例を説明する。
策１図はこの発明の一実施例によるバッファ回路の構成
を示す回路図である。このバッファ回路は萌述した第２
図におけるｒ（−２Ｒラダ一回路Ｃをドライブする回路
であり、ｒｔ−２Ｒラダ一回路Ｃと共に同じＩＣ基板上
に実現される。第１図において、ＰチャネルＭＯＳトラ
ンジスタＭＰＩのソース端子は正電ＲＶＤＤに接続され
、ＮチャネルＭＯＳトランジスタＭＮＩのソース端子は
接地されている。これらのトランジスタＭＰＩおよびＭ
ＮＩの各ドレイン端子が共通接続され、Ｒ−２Ｒラダー
＠！！ＦＣに接続される。
を示す回路図である。このバッファ回路は萌述した第２
図におけるｒ（−２Ｒラダ一回路Ｃをドライブする回路
であり、ｒｔ−２Ｒラダ一回路Ｃと共に同じＩＣ基板上
に実現される。第１図において、ＰチャネルＭＯＳトラ
ンジスタＭＰＩのソース端子は正電ＲＶＤＤに接続され
、ＮチャネルＭＯＳトランジスタＭＮＩのソース端子は
接地されている。これらのトランジスタＭＰＩおよびＭ
ＮＩの各ドレイン端子が共通接続され、Ｒ−２Ｒラダー
＠！！ＦＣに接続される。
ＰチャネルＭＯＳトランジスタＭＰＩのゲート入力電圧
は、ＰチャネルＭＯＳトランジスタＭＰ２およびＮチャ
ネルＭＯＳトランジスタＭＮ２からなるインバータ盈か
ら供給される。また、ＮチャネルＭＯＳトランジスタＭ
ＮＩのゲート入力電圧は、ＰチャネルＭＯＳトランジス
タＭＰ３お上びＮチャネルＭＯＳトランジスタＭＮ３か
らなるインバータ２から供給される。
は、ＰチャネルＭＯＳトランジスタＭＰ２およびＮチャ
ネルＭＯＳトランジスタＭＮ２からなるインバータ盈か
ら供給される。また、ＮチャネルＭＯＳトランジスタＭ
ＮＩのゲート入力電圧は、ＰチャネルＭＯＳトランジス
タＭＰ３お上びＮチャネルＭＯＳトランジスタＭＮ３か
らなるインバータ２から供給される。
ここで、ＮチャネルＭＯＳトランジスタＭＮ２のソース
端子は抵抗Ｒ１およびＲ１からなるブリーダ回路ＩＢに
接続され、ＰチャネルＭＯＳトランジスタＭＰ３のソー
ス端子は抵抗Ｒ５およびＲ４からなるブリーダ回路２Ｂ
に接続されている。これらのブリーダ回路ｔｎおよび２
Ｂを構成する各抵抗素子は、このｒＣの製造後にトリミ
ングすることが可能であり、抵抗分圧比Ｒｔ／ （Ｒ＋
十Ｒ＊）およびＲ４／（Ｒ，３＋Ｒ４）を変えること
により、ＮチャネルＭＯＳトランジスタＭＮ２のソース
電位ｖ１およびＰチャネルＭＯＳｌ−ランジスタのソー
ス電位Ｖ、が調整される。
端子は抵抗Ｒ１およびＲ１からなるブリーダ回路ＩＢに
接続され、ＰチャネルＭＯＳトランジスタＭＰ３のソー
ス端子は抵抗Ｒ５およびＲ４からなるブリーダ回路２Ｂ
に接続されている。これらのブリーダ回路ｔｎおよび２
Ｂを構成する各抵抗素子は、このｒＣの製造後にトリミ
ングすることが可能であり、抵抗分圧比Ｒｔ／ （Ｒ＋
十Ｒ＊）およびＲ４／（Ｒ，３＋Ｒ４）を変えること
により、ＮチャネルＭＯＳトランジスタＭＮ２のソース
電位ｖ１およびＰチャネルＭＯＳｌ−ランジスタのソー
ス電位Ｖ、が調整される。
以下、このバッファ回路の動作を説明する。入力信号１
１はインバータｌおよび２によって論理反転され、各イ
ンバ、−夕の出力がＰチャネルＭＯＳトランジスタＭＰ
ＩおよびＮチャネルＭＯＳｌ−ランジスタＭＮＩに各々
ゲート電圧として供給される。ここで、入力信号■、が
Ｈレベルの場合は、トランジスタＭＰ２がＯＦＦ’、
トランジスタＭＮ２がＯＮになるので、インバータｌ
の出力電圧はｖｌになる。また、トランジスタＭＰ３が
ＯＦＦ。
１はインバータｌおよび２によって論理反転され、各イ
ンバ、−夕の出力がＰチャネルＭＯＳトランジスタＭＰ
ＩおよびＮチャネルＭＯＳｌ−ランジスタＭＮＩに各々
ゲート電圧として供給される。ここで、入力信号■、が
Ｈレベルの場合は、トランジスタＭＰ２がＯＦＦ’、
トランジスタＭＮ２がＯＮになるので、インバータｌ
の出力電圧はｖｌになる。また、トランジスタＭＰ３が
ＯＦＦ。
トランジスタＭＮ３がＯＮになるので、インバータ２の
出力電圧は接地レベルになる。これに対し、入力信号が
Ｌレベルの場合は、トランジスタＭＰ２がＣＩＪｌトラ
ンジスタＭＮ２がＯＦ’Ｆ’になるので、インバータＩ
の出力電圧はＶＤＤになる。また、トランジスタＭＰ３
がＯＮｌ トランジスタＭＮ３がＯＦＦになるので、イ
ンバータ２の出力電圧はＶ、になる。
出力電圧は接地レベルになる。これに対し、入力信号が
Ｌレベルの場合は、トランジスタＭＰ２がＣＩＪｌトラ
ンジスタＭＮ２がＯＦ’Ｆ’になるので、インバータＩ
の出力電圧はＶＤＤになる。また、トランジスタＭＰ３
がＯＮｌ トランジスタＭＮ３がＯＦＦになるので、イ
ンバータ２の出力電圧はＶ、になる。
さて、ＰチャネルＭＯＳトランジスタは負のゲート電圧
を印加することによりＯＮＬ、、ＮチャネルＭＯＳトラ
ンジスタ（よ正のゲート電圧を印加することによりＯＮ
するが、そのゲート電圧の絶対値を大きくするとＯＮ抵
抗が小さくなり、ゲート電圧を小さくするとＯＮ抵抗が
大きくなる。従って、第１図におけるＰチャネルＭＯＳ
トランジスタＭＰＩがＯＮｔ、た場合のＯＮＮ抵抗 Ｏ
ＮＰは、インバータｌのＬレベル出力電圧（この場合Ｖ
、）により調整することができ、また、ＮチャネルＭＯ
ＳトランジスタＭＨＩがＯＮした時のＯＮ抵抗ＲＯＮＮ
は、インバータ２の１−ルベル出力電圧（この場合Ｖ、
）により調整することができる。
を印加することによりＯＮＬ、、ＮチャネルＭＯＳトラ
ンジスタ（よ正のゲート電圧を印加することによりＯＮ
するが、そのゲート電圧の絶対値を大きくするとＯＮ抵
抗が小さくなり、ゲート電圧を小さくするとＯＮ抵抗が
大きくなる。従って、第１図におけるＰチャネルＭＯＳ
トランジスタＭＰＩがＯＮｔ、た場合のＯＮＮ抵抗 Ｏ
ＮＰは、インバータｌのＬレベル出力電圧（この場合Ｖ
、）により調整することができ、また、ＮチャネルＭＯ
ＳトランジスタＭＨＩがＯＮした時のＯＮ抵抗ＲＯＮＮ
は、インバータ２の１−ルベル出力電圧（この場合Ｖ、
）により調整することができる。
すなわち、トランジスタＭＰＩおよびＭＨＩの出力抵抗
を測定し、ＲＯＮＰ＜ ＲＯＮＮの場合は、抵抗分圧比
Ｒｔ／（Ｒ，＋ Ｒｔ）を大きくして電圧ｖ１を大きく
する。このようにすることで、トランジスタＭＰＩのゲ
ート電圧ＶＧＰ＝Ｖ、−ＶＤＤ（ｒ）絶対値が小さくな
り、ＯＮＮ抵抗 ＯＮＰを大きくして抵抗Ｒ０１１Ｎに
等しくするすることができる。あるいは、この場合、抵
抗比Ｒ４／（Ｒ３＋Ｒ４）を大きくして電圧Ｖ、を大き
くすることにより、トランジスタＭＮ【のゲート電圧Ｖ
σＮを大きくし、トランジスタＭＨＩのＯＮＮ抵抗 Ｏ
ＮＮを下げてもよい。ＲＯＮＰ＞Ｒ０ｌｆｌｆの場合ら
同様に、抵抗分圧力比ｎｚ／（Ｒｔ十ｒｔｔ）あるいは
Ｒ４／、（Ｒ３＋ Ｒ４）を変えることにより、ＯＮＮ
抵抗 ＯＮＰおよびＲＯにＫが等しくなるように調整す
ることができる。
を測定し、ＲＯＮＰ＜ ＲＯＮＮの場合は、抵抗分圧比
Ｒｔ／（Ｒ，＋ Ｒｔ）を大きくして電圧ｖ１を大きく
する。このようにすることで、トランジスタＭＰＩのゲ
ート電圧ＶＧＰ＝Ｖ、−ＶＤＤ（ｒ）絶対値が小さくな
り、ＯＮＮ抵抗 ＯＮＰを大きくして抵抗Ｒ０１１Ｎに
等しくするすることができる。あるいは、この場合、抵
抗比Ｒ４／（Ｒ３＋Ｒ４）を大きくして電圧Ｖ、を大き
くすることにより、トランジスタＭＮ【のゲート電圧Ｖ
σＮを大きくし、トランジスタＭＨＩのＯＮＮ抵抗 Ｏ
ＮＮを下げてもよい。ＲＯＮＰ＞Ｒ０ｌｆｌｆの場合ら
同様に、抵抗分圧力比ｎｚ／（Ｒｔ十ｒｔｔ）あるいは
Ｒ４／、（Ｒ３＋ Ｒ４）を変えることにより、ＯＮＮ
抵抗 ＯＮＰおよびＲＯにＫが等しくなるように調整す
ることができる。
なお、上述した実施例におけるブリーダ回路ＩＢおよび
２Ｂは、他のバッファ回路と共用しても勿論良い。また
、本実施例では、ＰチャネルおよびＮチャネルの両方の
トランジスタのＯＮ抵抗を調整するようにしたが、Ｐチ
ャネルのみあるいはＮチャネルのみを調整するようにし
てら良い。ただし、ＯＮ抵抗を高くする方が調整が簡単
なので、この場合、調整する方のトランジスタのゲート
幅を予め大きく設計しておく必要がある。また、このバ
ッファ回路をＤ／Ａコンバータに用いる場合、すべての
ビット入力に適用しなくてもよく、必要とされる精度に
応じ、最上位ビットから順次低位ビット方向に適用範囲
を広げて行けばよい。
２Ｂは、他のバッファ回路と共用しても勿論良い。また
、本実施例では、ＰチャネルおよびＮチャネルの両方の
トランジスタのＯＮ抵抗を調整するようにしたが、Ｐチ
ャネルのみあるいはＮチャネルのみを調整するようにし
てら良い。ただし、ＯＮ抵抗を高くする方が調整が簡単
なので、この場合、調整する方のトランジスタのゲート
幅を予め大きく設計しておく必要がある。また、このバ
ッファ回路をＤ／Ａコンバータに用いる場合、すべての
ビット入力に適用しなくてもよく、必要とされる精度に
応じ、最上位ビットから順次低位ビット方向に適用範囲
を広げて行けばよい。
「発明の効果」
以上説明したように、この発明によれば、ＰチャネルＭ
ＯＳトランジスタお上びＮチャネルＭＯＳトランジスタ
の各ドレイン端子を出力端に共通接続し、該Ｐチャネル
ＭＯＳトランジスタのソース端子を高電位側電源に、該
ＮチャネルＭＯＳトランジスタのソース端子を低電位側
電源に各々接続してなる出力回路と、少なくとも１個の
基準電圧発生回路と、入力信号を２値判定し、その判定
結果に対応した高レベルあるいは低レベルの出力信号を
前記ＰチャネルＭＯＳトランジスタのゲート端子および
前記ＮチャネルＭＯＳトランジスタのゲート端子に供給
する回路であって、該高レベルあるいは低レベルの出力
信号として前記基準電圧発生回路の出力電位を出力する
ようにしたプリバッファ回路とを設けたので、出力抵抗
を調整することが可能なバッファ回路を実現することが
できるという効果が得られる。
ＯＳトランジスタお上びＮチャネルＭＯＳトランジスタ
の各ドレイン端子を出力端に共通接続し、該Ｐチャネル
ＭＯＳトランジスタのソース端子を高電位側電源に、該
ＮチャネルＭＯＳトランジスタのソース端子を低電位側
電源に各々接続してなる出力回路と、少なくとも１個の
基準電圧発生回路と、入力信号を２値判定し、その判定
結果に対応した高レベルあるいは低レベルの出力信号を
前記ＰチャネルＭＯＳトランジスタのゲート端子および
前記ＮチャネルＭＯＳトランジスタのゲート端子に供給
する回路であって、該高レベルあるいは低レベルの出力
信号として前記基準電圧発生回路の出力電位を出力する
ようにしたプリバッファ回路とを設けたので、出力抵抗
を調整することが可能なバッファ回路を実現することが
できるという効果が得られる。
第１図はこの発明の一実施例によるバッファ回路の構成
を示す回路図、第２図は従来のバッファ回路を用いたＤ
／Ａコンバータの構成を示す回路図である。 ＭＰＩ・・・・・・ＰチャネルＭＯ５トランジスタ、Ｍ
Ｎ！・・・・・・ＮチャネルＭＯＳトランジスタ、Ｉお
よび２・・・・・・インバータ、ＩＢおよび２Ｂ・・・
・・・ブリーダ回路。
を示す回路図、第２図は従来のバッファ回路を用いたＤ
／Ａコンバータの構成を示す回路図である。 ＭＰＩ・・・・・・ＰチャネルＭＯ５トランジスタ、Ｍ
Ｎ！・・・・・・ＮチャネルＭＯＳトランジスタ、Ｉお
よび２・・・・・・インバータ、ＩＢおよび２Ｂ・・・
・・・ブリーダ回路。
Claims (1)
- 【特許請求の範囲】 ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタの各ドレイン端子を出力端に共通接続し、
該ＰチャネルＭＯＳトランジスタのソース端子を高電位
側電源に、該ＮチャネルＭＯＳトランジスタのソース端
子を低電位側電源に各々接続してなる出力回路と、 少なくとも１個の基準電圧発生回路と、 入力信号を２値判定し、その判定結果に対応した高レベ
ルあるいは低レベルの出力信号を前記ＰチャネルＭＯＳ
トランジスタのゲート端子および前記ＮチャネルＭＯＳ
トランジスタのゲート端子に供給する回路であって、該
高レベルあるいは低レベルの出力信号として前記基準電
圧発生回路の出力電位を出力するようにしたプリバッフ
ァ回路を具備することを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068613A JPH02246624A (ja) | 1989-03-20 | 1989-03-20 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068613A JPH02246624A (ja) | 1989-03-20 | 1989-03-20 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246624A true JPH02246624A (ja) | 1990-10-02 |
Family
ID=13378788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068613A Pending JPH02246624A (ja) | 1989-03-20 | 1989-03-20 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620649A2 (en) * | 1993-03-18 | 1994-10-19 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Transceiver circuit for an integrated circuit |
| US6150971A (en) * | 1999-06-22 | 2000-11-21 | Burr-Brown Corporation | R/2R' ladder switch circuit and method for digital-to-analog converter |
-
1989
- 1989-03-20 JP JP1068613A patent/JPH02246624A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620649A2 (en) * | 1993-03-18 | 1994-10-19 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Transceiver circuit for an integrated circuit |
| EP0620649B1 (en) * | 1993-03-18 | 1997-09-10 | NCR International, Inc. | Transceiver circuit for an integrated circuit |
| US6150971A (en) * | 1999-06-22 | 2000-11-21 | Burr-Brown Corporation | R/2R' ladder switch circuit and method for digital-to-analog converter |
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