JPH02246624A - Buffer circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、出力インピーダンスの調整が可能なバッフ
ァ回路に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a buffer circuit whose output impedance can be adjusted.
「従来の技術Ｊ
第２図は一般的なＲ−２Ｒラダーによる高精度Ｄ／Ａコ
ンバータ（デジタル／アナログ変換器）の構成を示す回
路図である。このＤ／Ａコンバータにおいて、デジタル
入力信号１１１１！１・・・ｄｉ、・・・（ただし、ｒ
、が最上位ビット）は、インバータに、およびＬ ＋
、 Ｋ ｔおよびり２．・・・、ＫｉおよびＬｉ、・・
・を各々介してｒｔ−２１１ラダ一回路Ｃに入力される
。そして、［１−２Ｒラダ一回路Ｃからデジタル入力信
号ｒ Ｉ＋ ｒ ｔ、・・・、Ｉｉ、・・・に対応した
レベルのアナログ出力Ｖ ｏｕｔが得られる。"Prior Art J" Figure 2 is a circuit diagram showing the configuration of a high-precision D/A converter (digital/analog converter) using a general R-2R ladder.In this D/A converter, a digital input signal 1111 !1...di,...(However, r
, is the most significant bit) to the inverter, and L +
, K t and ri2. ..., Ki and Li, ...
・ are inputted to the rt-211 ladder circuit C via the . Then, an analog output V out having a level corresponding to the digital input signal r I+ r t, . . . , Ii, . . . is obtained from the 1-2R ladder circuit C.
高精度のＤ／Ａコンバータを実現しようとする場合、イ
ンバータム１ル＊ｓ”、Ｌｉ、・・・におけるＨレベル
出力時の出力抵抗とＬレベル出力時の出力抵抗とがずれ
ないようにする必要がある。そこで、従来は、インバー
タＬ＋、Ｌｚ、・・・Ｊ、ｒ、・・・を構成するＰチャ
ネルＭＯ８ＬランジスタＭＰ！およびＮチャネルＭＯＳ
トランジスタＭＮＩのゲート幅を調整することにより、
各インバータのＨレベル出力時およびＬレベル出力時の
出力抵抗が等しくしていた。When trying to realize a high-precision D/A converter, the output resistance at H level output and the output resistance at L level output in the inverter 1*s'', Li, etc. should not deviate from each other. Therefore, in the past, P-channel MO8L transistors MP! and N-channel MOS constituting inverters L+, Lz, . . . J, r, .
By adjusting the gate width of transistor MNI,
The output resistance of each inverter was made equal when outputting an H level and when outputting an L level.
「発明が解決しようとする課題」
ところで、Ｄ／Ａコンバータをｒｃ（集積回ｖ？ｉ）と
して製造する際、個々のＩＣのプロセスばらつきにより
、ｒＣ内部のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタの電気的特性にばらつきが生
じる。この結果、インバータＬ１、Ｌｔ、・・・、Ｌｉ
、・・・の出力抵抗が、Ｈレベル出力時とＬレベル出力
時とで等しくならず、このため、Ｄ／Ａコンバータの精
度が悪化するという問題があった。"Problems to be Solved by the Invention" By the way, when manufacturing a D/A converter as an RC (integrated circuit v?i), due to process variations of individual ICs, the P-channel MOS transistor and N-channel MOS transistor inside the RC may be Variations occur in electrical characteristics. As a result, inverters L1, Lt, ..., Li
, . . . are not equal when outputting an H level and when outputting an L level, resulting in a problem that the accuracy of the D/A converter deteriorates.
この発明は上述した事情に鑑みてなされたもので、［Ｃ
として製造された後に出力抵抗を調整することが可能な
バッファ回路を提供することを目的とする。This invention was made in view of the above-mentioned circumstances, and [C
An object of the present invention is to provide a buffer circuit whose output resistance can be adjusted after being manufactured.
「課題を解決するための手段」
上記課題を解決するため、この発明は、ＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタの
各ドレイン端子を出力端に共通接続し、該ＰチャネルＭ
Ｏ８トランジスタのソース端子を高電位側電源に、該Ｎ
チャネルＭＯＳトランジスタのソース端子を低電位側電
源に各々接続してなる出力＠路と、
少な（とも１個の基準電圧発生回路と、入力信号を２個
判定し、その判定結果に対応した高レベルあるいは低レ
ベルの出力信号を前記ＰチャネルＭＯＳトランジスタの
ゲート端子および前記ＮチャネルＭＯＳトランジスタの
ゲート端子に供給する回路であって、該高レベルあるい
は低レベルの出力信号として前記基準電圧発生回路の出
力電位を出力するようにしたプリバッファ回路と
を具備することを特徴としている。"Means for Solving the Problems" In order to solve the above problems, the present invention provides a P-channel MO
The drain terminals of the S transistor and the N channel MOS transistor are commonly connected to the output terminal, and the P channel MOS transistor
The source terminal of the O8 transistor is connected to the high potential side power supply, and the N
The output @ path is formed by connecting the source terminals of the channel MOS transistors to the low-potential side power supply, and a small (one reference voltage generation circuit) judges two input signals and outputs a high level signal corresponding to the judgment result. Alternatively, a circuit supplies a low-level output signal to the gate terminal of the P-channel MOS transistor and the gate terminal of the N-channel MOS transistor, and the output potential of the reference voltage generation circuit is used as the high-level or low-level output signal. It is characterized by comprising a pre-buffer circuit configured to output .
「作用」
上記構成によれば、入力信号はプリバッファ回路によっ
て２個判定され、判定結果に対応した高レベルあるいは
低レベルの信号が出力回路に供給される。ここで、ブリ
ドライバ回路の出力信号の高レベルあるいは低レベルと
して、基準電圧発生回路の出力電圧が出力される。従っ
て、出力回路を構成するＰチャネルＭＯＳトランジスタ
あるいはＮチャネルＭＯＳトランジスタのＯＮ抵抗を、
基準電圧発生回路回路の出力電圧を変えることにより調
整することができる。"Operation" According to the above configuration, two input signals are determined by the pre-buffer circuit, and a high level or low level signal corresponding to the determination result is supplied to the output circuit. Here, the output voltage of the reference voltage generation circuit is output as the high level or low level of the output signal of the Bridriver circuit. Therefore, the ON resistance of the P-channel MOS transistor or N-channel MOS transistor constituting the output circuit is
It can be adjusted by changing the output voltage of the reference voltage generation circuit.
「実施例」 以下、図面を参照して本発明の一実施例を説明する。"Example" Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
策１図はこの発明の一実施例によるバッファ回路の構成
を示す回路図である。このバッファ回路は萌述した第２
図におけるｒ（−２Ｒラダ一回路Ｃをドライブする回路
であり、ｒｔ−２Ｒラダ一回路Ｃと共に同じＩＣ基板上
に実現される。第１図において、ＰチャネルＭＯＳトラ
ンジスタＭＰＩのソース端子は正電ＲＶＤＤに接続され
、ＮチャネルＭＯＳトランジスタＭＮＩのソース端子は
接地されている。これらのトランジスタＭＰＩおよびＭ
ＮＩの各ドレイン端子が共通接続され、Ｒ−２Ｒラダー
＠！！ＦＣに接続される。Solution 1 FIG. 1 is a circuit diagram showing the configuration of a buffer circuit according to an embodiment of the present invention. This buffer circuit is the second
This is a circuit that drives r (-2R ladder circuit C) in the figure, and is realized on the same IC board as rt-2R ladder circuit C. In Figure 1, the source terminal of P channel MOS transistor MPI is connected to a positive voltage. The source terminal of the N-channel MOS transistor MNI is connected to RVDD and grounded.These transistors MPI and M
Each drain terminal of NI is commonly connected, R-2R ladder @! ! Connected to FC.
ＰチャネルＭＯＳトランジスタＭＰＩのゲート入力電圧
は、ＰチャネルＭＯＳトランジスタＭＰ２およびＮチャ
ネルＭＯＳトランジスタＭＮ２からなるインバータ盈か
ら供給される。また、ＮチャネルＭＯＳトランジスタＭ
ＮＩのゲート入力電圧は、ＰチャネルＭＯＳトランジス
タＭＰ３お上びＮチャネルＭＯＳトランジスタＭＮ３か
らなるインバータ２から供給される。The gate input voltage of P-channel MOS transistor MPI is supplied from an inverter made up of P-channel MOS transistor MP2 and N-channel MOS transistor MN2. In addition, an N-channel MOS transistor M
The gate input voltage of NI is supplied from an inverter 2 consisting of a P-channel MOS transistor MP3 and an N-channel MOS transistor MN3.
ここで、ＮチャネルＭＯＳトランジスタＭＮ２のソース
端子は抵抗Ｒ１およびＲ１からなるブリーダ回路ＩＢに
接続され、ＰチャネルＭＯＳトランジスタＭＰ３のソー
ス端子は抵抗Ｒ５およびＲ４からなるブリーダ回路２Ｂ
に接続されている。これらのブリーダ回路ｔｎおよび２
Ｂを構成する各抵抗素子は、このｒＣの製造後にトリミ
ングすることが可能であり、抵抗分圧比Ｒｔ／ （Ｒ＋
十Ｒ＊）およびＲ４／（Ｒ，３＋Ｒ４）を変えること
により、ＮチャネルＭＯＳトランジスタＭＮ２のソース
電位ｖ１およびＰチャネルＭＯＳｌ−ランジスタのソー
ス電位Ｖ、が調整される。Here, the source terminal of the N-channel MOS transistor MN2 is connected to a bleeder circuit IB made up of resistors R1 and R1, and the source terminal of the P-channel MOS transistor MP3 is connected to a bleeder circuit 2B made up of resistors R5 and R4.
It is connected to the. These bleeder circuits tn and 2
Each resistance element constituting B can be trimmed after manufacturing this rC, and the resistance voltage division ratio Rt/(R+
By changing R*) and R4/(R,3+R4), the source potential v1 of the N-channel MOS transistor MN2 and the source potential V of the P-channel MOS transistor MN2 are adjusted.
以下、このバッファ回路の動作を説明する。入力信号１
１はインバータｌおよび２によって論理反転され、各イ
ンバ、−夕の出力がＰチャネルＭＯＳトランジスタＭＰ
ＩおよびＮチャネルＭＯＳｌ−ランジスタＭＮＩに各々
ゲート電圧として供給される。ここで、入力信号■、が
Ｈレベルの場合は、トランジスタＭＰ２がＯＦＦ’、
トランジスタＭＮ２がＯＮになるので、インバータｌ
の出力電圧はｖｌになる。また、トランジスタＭＰ３が
ＯＦＦ。The operation of this buffer circuit will be explained below. Input signal 1
1 is logically inverted by inverters 1 and 2, and the output of each inverter is connected to a P-channel MOS transistor MP.
It is supplied as a gate voltage to each of the I and N channel MOS1-transistors MNI. Here, when the input signal ■ is at H level, the transistor MP2 is OFF',
Since transistor MN2 turns on, inverter l
The output voltage of becomes vl. Also, transistor MP3 is turned off.
トランジスタＭＮ３がＯＮになるので、インバータ２の
出力電圧は接地レベルになる。これに対し、入力信号が
Ｌレベルの場合は、トランジスタＭＰ２がＣＩＪｌトラ
ンジスタＭＮ２がＯＦ’Ｆ’になるので、インバータＩ
の出力電圧はＶＤＤになる。また、トランジスタＭＰ３
がＯＮｌ トランジスタＭＮ３がＯＦＦになるので、イ
ンバータ２の出力電圧はＶ、になる。Since the transistor MN3 is turned on, the output voltage of the inverter 2 becomes the ground level. On the other hand, when the input signal is at the L level, the transistor MP2 is set to CIJ1, and the transistor MN2 is set to OFF'F', so that the inverter I
The output voltage of becomes VDD. Also, transistor MP3
is ONl, and the transistor MN3 is turned off, so the output voltage of the inverter 2 becomes V.
さて、ＰチャネルＭＯＳトランジスタは負のゲート電圧
を印加することによりＯＮＬ、、ＮチャネルＭＯＳトラ
ンジスタ（よ正のゲート電圧を印加することによりＯＮ
するが、そのゲート電圧の絶対値を大きくするとＯＮ抵
抗が小さくなり、ゲート電圧を小さくするとＯＮ抵抗が
大きくなる。従って、第１図におけるＰチャネルＭＯＳ
トランジスタＭＰＩがＯＮｔ、た場合のＯＮＮ抵抗 Ｏ
ＮＰは、インバータｌのＬレベル出力電圧（この場合Ｖ
、）により調整することができ、また、ＮチャネルＭＯ
ＳトランジスタＭＨＩがＯＮした時のＯＮ抵抗ＲＯＮＮ
は、インバータ２の１−ルベル出力電圧（この場合Ｖ、
）により調整することができる。Now, a P-channel MOS transistor can be turned on by applying a negative gate voltage, and an N-channel MOS transistor can be turned on by applying a more positive gate voltage.
However, when the absolute value of the gate voltage is increased, the ON resistance decreases, and when the gate voltage is decreased, the ON resistance increases. Therefore, the P-channel MOS in FIG.
ONN resistance when transistor MPI is ONt
NP is the L level output voltage of inverter l (in this case V
, ), and can also be adjusted by N-channel MO
ON resistance RONN when S transistor MHI turns ON
is the 1-level output voltage of inverter 2 (in this case V,
) can be adjusted.
すなわち、トランジスタＭＰＩおよびＭＨＩの出力抵抗
を測定し、ＲＯＮＰ＜ ＲＯＮＮの場合は、抵抗分圧比
Ｒｔ／（Ｒ，＋ Ｒｔ）を大きくして電圧ｖ１を大きく
する。このようにすることで、トランジスタＭＰＩのゲ
ート電圧ＶＧＰ＝Ｖ、−ＶＤＤ（ｒ）絶対値が小さくな
り、ＯＮＮ抵抗 ＯＮＰを大きくして抵抗Ｒ０１１Ｎに
等しくするすることができる。あるいは、この場合、抵
抗比Ｒ４／（Ｒ３＋Ｒ４）を大きくして電圧Ｖ、を大き
くすることにより、トランジスタＭＮ【のゲート電圧Ｖ
σＮを大きくし、トランジスタＭＨＩのＯＮＮ抵抗 Ｏ
ＮＮを下げてもよい。ＲＯＮＰ＞Ｒ０ｌｆｌｆの場合ら
同様に、抵抗分圧力比ｎｚ／（Ｒｔ十ｒｔｔ）あるいは
Ｒ４／、（Ｒ３＋ Ｒ４）を変えることにより、ＯＮＮ
抵抗 ＯＮＰおよびＲＯにＫが等しくなるように調整す
ることができる。That is, the output resistances of transistors MPI and MHI are measured, and if RONP<RONN, the resistance voltage division ratio Rt/(R, +Rt) is increased to increase the voltage v1. By doing so, the absolute value of the gate voltage VGP=V, -VDD(r) of the transistor MPI becomes small, and the ONN resistance ONP can be increased to be equal to the resistance R011N. Alternatively, in this case, by increasing the resistance ratio R4/(R3+R4) and increasing the voltage V, the gate voltage V of the transistor MN
By increasing σN, the ONN resistance of transistor MHI is
NN may be lowered. Similarly, when RONP>R0lflf, by changing the resistance component pressure ratio nz/(Rt + rtt) or R4/, (R3+R4), ONN
Resistors ONP and RO can be adjusted so that K is equal.
なお、上述した実施例におけるブリーダ回路ＩＢおよび
２Ｂは、他のバッファ回路と共用しても勿論良い。また
、本実施例では、ＰチャネルおよびＮチャネルの両方の
トランジスタのＯＮ抵抗を調整するようにしたが、Ｐチ
ャネルのみあるいはＮチャネルのみを調整するようにし
てら良い。ただし、ＯＮ抵抗を高くする方が調整が簡単
なので、この場合、調整する方のトランジスタのゲート
幅を予め大きく設計しておく必要がある。また、このバ
ッファ回路をＤ／Ａコンバータに用いる場合、すべての
ビット入力に適用しなくてもよく、必要とされる精度に
応じ、最上位ビットから順次低位ビット方向に適用範囲
を広げて行けばよい。Incidentally, the bleeder circuits IB and 2B in the above-described embodiment may of course be used in common with other buffer circuits. Further, in this embodiment, the ON resistances of both the P-channel and N-channel transistors are adjusted, but it is also possible to adjust only the P-channel or the N-channel. However, since it is easier to adjust by increasing the ON resistance, in this case, it is necessary to design the gate width of the transistor to be adjusted larger in advance. Furthermore, when using this buffer circuit in a D/A converter, it is not necessary to apply it to all bit inputs, but the range of application can be expanded sequentially from the most significant bit to the lower bits, depending on the required precision. good.
「発明の効果」
以上説明したように、この発明によれば、ＰチャネルＭ
ＯＳトランジスタお上びＮチャネルＭＯＳトランジスタ
の各ドレイン端子を出力端に共通接続し、該Ｐチャネル
ＭＯＳトランジスタのソース端子を高電位側電源に、該
ＮチャネルＭＯＳトランジスタのソース端子を低電位側
電源に各々接続してなる出力回路と、少なくとも１個の
基準電圧発生回路と、入力信号を２値判定し、その判定
結果に対応した高レベルあるいは低レベルの出力信号を
前記ＰチャネルＭＯＳトランジスタのゲート端子および
前記ＮチャネルＭＯＳトランジスタのゲート端子に供給
する回路であって、該高レベルあるいは低レベルの出力
信号として前記基準電圧発生回路の出力電位を出力する
ようにしたプリバッファ回路とを設けたので、出力抵抗
を調整することが可能なバッファ回路を実現することが
できるという効果が得られる。"Effects of the Invention" As explained above, according to the present invention, P channel M
The drain terminals of the OS transistor and the N-channel MOS transistor are commonly connected to the output terminal, the source terminal of the P-channel MOS transistor is connected to a high-potential power source, and the source terminal of the N-channel MOS transistor is connected to a low-potential power source. and at least one reference voltage generating circuit, each connected to an output circuit, and at least one reference voltage generating circuit, which performs a binary judgment on the input signal, and outputs a high level or low level output signal corresponding to the judgment result to the gate terminal of the P-channel MOS transistor. and a pre-buffer circuit that supplies the gate terminal of the N-channel MOS transistor and outputs the output potential of the reference voltage generation circuit as the high-level or low-level output signal. The effect is that it is possible to realize a buffer circuit whose output resistance can be adjusted.
第１図はこの発明の一実施例によるバッファ回路の構成
を示す回路図、第２図は従来のバッファ回路を用いたＤ
／Ａコンバータの構成を示す回路図である。
ＭＰＩ・・・・・・ＰチャネルＭＯ５トランジスタ、Ｍ
Ｎ！・・・・・・ＮチャネルＭＯＳトランジスタ、Ｉお
よび２・・・・・・インバータ、ＩＢおよび２Ｂ・・・
・・・ブリーダ回路。FIG. 1 is a circuit diagram showing the configuration of a buffer circuit according to an embodiment of the present invention, and FIG. 2 is a circuit diagram showing the configuration of a buffer circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing the configuration of a /A converter. MPI...P channel MO5 transistor, M
N! ...N channel MOS transistor, I and 2...Inverter, IB and 2B...
...Bleeder circuit.
Claims (1)
トランジスタの各ドレイン端子を出力端に共通接続し、
該ＰチャネルＭＯＳトランジスタのソース端子を高電位
側電源に、該ＮチャネルＭＯＳトランジスタのソース端
子を低電位側電源に各々接続してなる出力回路と、 少なくとも１個の基準電圧発生回路と、 入力信号を２値判定し、その判定結果に対応した高レベ
ルあるいは低レベルの出力信号を前記ＰチャネルＭＯＳ
トランジスタのゲート端子および前記ＮチャネルＭＯＳ
トランジスタのゲート端子に供給する回路であって、該
高レベルあるいは低レベルの出力信号として前記基準電
圧発生回路の出力電位を出力するようにしたプリバッフ
ァ回路を具備することを特徴とするバッファ回路。[Claims] P-channel MOS transistor and N-channel MOS
Commonly connect each drain terminal of the transistor to the output terminal,
an output circuit in which the source terminal of the P-channel MOS transistor is connected to a high-potential power source, and the source terminal of the N-channel MOS transistor is connected to a low-potential power source; at least one reference voltage generating circuit; and an input signal. A high-level or low-level output signal corresponding to the determination result is output to the P-channel MOS.
The gate terminal of the transistor and the N-channel MOS
1. A buffer circuit comprising a pre-buffer circuit that supplies a gate terminal of a transistor and outputs an output potential of the reference voltage generation circuit as the high-level or low-level output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068613A JPH02246624A (en) | 1989-03-20 | 1989-03-20 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068613A JPH02246624A (en) | 1989-03-20 | 1989-03-20 | Buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246624A true JPH02246624A (en) | 1990-10-02 |
Family
ID=13378788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068613A Pending JPH02246624A (en) | 1989-03-20 | 1989-03-20 | Buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246624A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620649A2 (en) * | 1993-03-18 | 1994-10-19 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Transceiver circuit for an integrated circuit |
| US6150971A (en) * | 1999-06-22 | 2000-11-21 | Burr-Brown Corporation | R/2R' ladder switch circuit and method for digital-to-analog converter |
-
1989
- 1989-03-20 JP JP1068613A patent/JPH02246624A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620649A2 (en) * | 1993-03-18 | 1994-10-19 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Transceiver circuit for an integrated circuit |
| EP0620649B1 (en) * | 1993-03-18 | 1997-09-10 | NCR International, Inc. | Transceiver circuit for an integrated circuit |
| US6150971A (en) * | 1999-06-22 | 2000-11-21 | Burr-Brown Corporation | R/2R' ladder switch circuit and method for digital-to-analog converter |
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