JPH02244126A - 薄膜トランジスタパネルの製造方法 - Google Patents
薄膜トランジスタパネルの製造方法Info
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- JPH02244126A JPH02244126A JP1066761A JP6676189A JPH02244126A JP H02244126 A JPH02244126 A JP H02244126A JP 1066761 A JP1066761 A JP 1066761A JP 6676189 A JP6676189 A JP 6676189A JP H02244126 A JPH02244126 A JP H02244126A
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- bus lines
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
薄膜トランジスタパネルの製造方法に関し、製造工程を
複雑化することなく、製造工程途中におけるパスライン
間の絶縁破壊の発生を防止することを目的とし、 薄膜トランジスタのゲート電極を共通に接続するゲート
バスラインと、同トランジスタのドレイン電極を共通に
接続するドレインバスラインとを交叉して設けてなる薄
膜トランジスタパネルの製造方法において、前記ゲート
バスラインの形成工程において、各ゲートバスラインの
一端から延長したゲートバスライン端末部を接続線によ
り短絡するとともに、この短絡ゲートバスライン端末部
から接続端子を導出し、前記ドレインバスラインの形成
工程において、各ドレインバスラインの一端から延長し
たドレインバスライン端末部を接続線により短絡すると
ともに、この短絡ドレインバスライン端末部から接続端
子を導出して前記ゲートバスライン端末部から導出した
接続端子上に重ね合わせ、前記重ね合わせた２つの接続
端子にレーザ光を照射して両者間を電気的に接続する工
程とを含み、パネル形成の最終工程において、前記２組
の接続線を除去するとともに、前記接続端子をゲートバ
スライン端末部およびドレインバスライン端末部から切
り離す構成とする。
複雑化することなく、製造工程途中におけるパスライン
間の絶縁破壊の発生を防止することを目的とし、 薄膜トランジスタのゲート電極を共通に接続するゲート
バスラインと、同トランジスタのドレイン電極を共通に
接続するドレインバスラインとを交叉して設けてなる薄
膜トランジスタパネルの製造方法において、前記ゲート
バスラインの形成工程において、各ゲートバスラインの
一端から延長したゲートバスライン端末部を接続線によ
り短絡するとともに、この短絡ゲートバスライン端末部
から接続端子を導出し、前記ドレインバスラインの形成
工程において、各ドレインバスラインの一端から延長し
たドレインバスライン端末部を接続線により短絡すると
ともに、この短絡ドレインバスライン端末部から接続端
子を導出して前記ゲートバスライン端末部から導出した
接続端子上に重ね合わせ、前記重ね合わせた２つの接続
端子にレーザ光を照射して両者間を電気的に接続する工
程とを含み、パネル形成の最終工程において、前記２組
の接続線を除去するとともに、前記接続端子をゲートバ
スライン端末部およびドレインバスライン端末部から切
り離す構成とする。
本発明は、薄膜トランジスタパネルの製造方法に関する
。
。
絶縁性基板上にマトリクス状に配列した多くの画素を、
それぞれ薄膜トランジスタで駆動する方式のアクティブ
マトリクス型液晶表示装置は、薄型で高画質フルカラー
化が可能であることから、各方面で盛んに開発が進めら
れている。これを真に実用に供し得るようにするには、
製造工程をより一層簡単化すること、並びに、ＴＦＴ部
およびパスライン間の耐圧を向上する等が課題となって
いる。
それぞれ薄膜トランジスタで駆動する方式のアクティブ
マトリクス型液晶表示装置は、薄型で高画質フルカラー
化が可能であることから、各方面で盛んに開発が進めら
れている。これを真に実用に供し得るようにするには、
製造工程をより一層簡単化すること、並びに、ＴＦＴ部
およびパスライン間の耐圧を向上する等が課題となって
いる。
マトリクス状に配列した多数の画素電極と、その各々に
対応づけられた複数個の薄膜トランジスタ、およびこれ
らの行と列対窓のパスラインを、−枚の絶縁性基板上に
形成した薄膜トランジスタパネルでは、上記２組のパス
ラインが、同一基板上で交叉することとなる。
対応づけられた複数個の薄膜トランジスタ、およびこれ
らの行と列対窓のパスラインを、−枚の絶縁性基板上に
形成した薄膜トランジスタパネルでは、上記２組のパス
ラインが、同一基板上で交叉することとなる。
この交叉部で上下に重なり合うパスライン間の絶縁に、
薄膜トランジスタマトリクスの構成に通常用いられるゲ
ート絶縁膜のような絶縁膜を用いたものと、これら以外
に特に眉間絶縁膜を設けたものとがある。
薄膜トランジスタマトリクスの構成に通常用いられるゲ
ート絶縁膜のような絶縁膜を用いたものと、これら以外
に特に眉間絶縁膜を設けたものとがある。
このうち、前者の薄膜トランジスタを構成するために通
常用いられる絶縁膜を、パスライン間の絶縁にも共用す
る方式は、特別に眉間絶縁膜を形成する工程を要しない
ので、製造工程が簡単化されるという利点を有する。こ
の方式の薄膜トランジスタパネルの製造方法を、以下第
３図（ａ）〜（ｅ）により説明する。
常用いられる絶縁膜を、パスライン間の絶縁にも共用す
る方式は、特別に眉間絶縁膜を形成する工程を要しない
ので、製造工程が簡単化されるという利点を有する。こ
の方式の薄膜トランジスタパネルの製造方法を、以下第
３図（ａ）〜（ｅ）により説明する。
〔第３図（ａ）、 （ｆ）参照〕
透明絶縁性基板１上に、Ｔｉ膜２のようなゲート電極材
料膜を成膜し、これを所定のパターンにエツチングして
、ゲート電極Ｇ及びゲートバスラインＣＢを形成する。
料膜を成膜し、これを所定のパターンにエツチングして
、ゲート電極Ｇ及びゲートバスラインＣＢを形成する。
次いで、ゲート絶縁膜（ＳｉＮｘ膜）３．動作半導体層
（ａ−３ｉ層）４゜保護膜（Ｓｔｏｗ膜）５を成膜する
。
（ａ−３ｉ層）４゜保護膜（Ｓｔｏｗ膜）５を成膜する
。
レジスト塗布後、上記ゲート電極Ｇをマスクとする背面
露光とフォトマスクを用いたマスク露光を行い、ゲート
電極Ｇ上部にのみレジスト膜６を形成する。次ぎに、そ
のレジスト膜６をマスクとして上記保護膜５のエツチン
グを行い、引き続いてコンタクト層７及び金属膜（Ｔｉ
膜）８を成膜した後、リフトオフを行なう。
露光とフォトマスクを用いたマスク露光を行い、ゲート
電極Ｇ上部にのみレジスト膜６を形成する。次ぎに、そ
のレジスト膜６をマスクとして上記保護膜５のエツチン
グを行い、引き続いてコンタクト層７及び金属膜（Ｔｉ
膜）８を成膜した後、リフトオフを行なう。
次いで、素子分離およびドレインバスライン形成のため
のレジスト膜（図示せず）をマスクとして、上記コンタ
クト層７．金属膜８．および動作半導体層４の不要部を
除去して、素子分離を行なうとともに、ソース、ドレイ
ン電極Ｓ、ＤおよびドレインバスラインＤＢを形成する
。
のレジスト膜（図示せず）をマスクとして、上記コンタ
クト層７．金属膜８．および動作半導体層４の不要部を
除去して、素子分離を行なうとともに、ソース、ドレイ
ン電極Ｓ、ＤおよびドレインバスラインＤＢを形成する
。
〔同図（ｄ）、 （ｉ）参照）
上記レジスト膜を除去した後、再び画素電極形成のため
のレジスト膜（図示せず）を形成し、ＩＴＯ膜のような
導電性膜を成膜し、上記レジスト膜によりリフトオフを
行なって、画素電極Ｅを形成する。
のレジスト膜（図示せず）を形成し、ＩＴＯ膜のような
導電性膜を成膜し、上記レジスト膜によりリフトオフを
行なって、画素電極Ｅを形成する。
（同図（ｅ）参照）
この後、更にゲートバスラインの端末部ＧＴのみを露出
するレジスト膜（図示せず）を形成し、これをマスクと
してＴｉ膜８およびコンタクト層７を除去して、ゲート
バスラインの端末部ＧＴを露出させる。ドレインバスラ
イン端末部ＤＴはパターン形成時に表面を露出して形成
されるので、特にこれを露出させる工程は必要ない。
するレジスト膜（図示せず）を形成し、これをマスクと
してＴｉ膜８およびコンタクト層７を除去して、ゲート
バスラインの端末部ＧＴを露出させる。ドレインバスラ
イン端末部ＤＴはパターン形成時に表面を露出して形成
されるので、特にこれを露出させる工程は必要ない。
以上の製造方法では、複数のゲートバスラインＣＢ相互
間及びドレインバスラインＤＢ相互間はそれぞれ分離し
ており、また、ゲートバスラインＧＢとドレインバスラ
イン端末部も接続されていない。そのため、各パスライ
ンやゲート、ソース及びドレイン電極は帯電し易く、そ
のためＴＦＴ部或いはパスライン交叉部で絶縁破壊を起
こし安いという問題がある。
間及びドレインバスラインＤＢ相互間はそれぞれ分離し
ており、また、ゲートバスラインＧＢとドレインバスラ
イン端末部も接続されていない。そのため、各パスライ
ンやゲート、ソース及びドレイン電極は帯電し易く、そ
のためＴＦＴ部或いはパスライン交叉部で絶縁破壊を起
こし安いという問題がある。
そこで、かねてより各パスライン相互間および２組のパ
スライン間を接続しておき、工程途中での絶縁破壊を防
止することが試みられているが、製造工程が複雑化する
ことが避けられず、実用に供し得る製造方法の出現が強
く望まれていた。
スライン間を接続しておき、工程途中での絶縁破壊を防
止することが試みられているが、製造工程が複雑化する
ことが避けられず、実用に供し得る製造方法の出現が強
く望まれていた。
本発明は、製造工程を複雑化することなく、製造工程途
中におけるパスライン間の絶縁破壊の発生を防止するこ
とを目的とする。
中におけるパスライン間の絶縁破壊の発生を防止するこ
とを目的とする。
第１図により本発明の詳細な説明する。
同図に示すように、当初は、ゲートバスラインＧＢ及び
ドレインバスラインＤＢをそれぞれ全ラインにわたって
共通に接続し、更にゲートバスラインとドレインバスラ
インの端末部を引き出して上下に重なり合う構造に形成
する。この重ね合わせ部にレーザ光線を照射することに
より、２組のパスライン間を接続する。
ドレインバスラインＤＢをそれぞれ全ラインにわたって
共通に接続し、更にゲートバスラインとドレインバスラ
インの端末部を引き出して上下に重なり合う構造に形成
する。この重ね合わせ部にレーザ光線を照射することに
より、２組のパスライン間を接続する。
この状態で製造工程を進め、最後のエッチシブ工程で、
ゲートバスラインＣＢおよびドレインバスラインＤＢ相
互間および各パスライン間を分離する。
ゲートバスラインＣＢおよびドレインバスラインＤＢ相
互間および各パスライン間を分離する。
本発明によれば、複数本のゲートバスラインＧＢ及びド
レインバスラインＤＢ相互間を共通に接続するとともに
、この２組のパスライン間をも接続して共通電位としで
あるため、静電気等による両パスライン間の絶縁破壊、
更にはこれらに接続するゲート、ドレイン間の絶縁破壊
を防止することができる。
レインバスラインＤＢ相互間を共通に接続するとともに
、この２組のパスライン間をも接続して共通電位としで
あるため、静電気等による両パスライン間の絶縁破壊、
更にはこれらに接続するゲート、ドレイン間の絶縁破壊
を防止することができる。
しかも、本発明を実施するに際して、使用するマスク数
を増やす必要はない。
を増やす必要はない。
以下本発明の一実施例を第２図（ａ）〜（句により説明
する。なお、同図の（ａ）〜（ｅ）はパスライン端末部
を示す要部平面図、（１）〜（ｑ）は一つの画素領域の
要部平面図、これらのＡ−Ａ矢視部断面を（ｆ）〜（ｎ
）に示す。
する。なお、同図の（ａ）〜（ｅ）はパスライン端末部
を示す要部平面図、（１）〜（ｑ）は一つの画素領域の
要部平面図、これらのＡ−Ａ矢視部断面を（ｆ）〜（ｎ
）に示す。
〔第２図（ａ）、 （ｆ）、 （１）参照〕透明絶縁性
基板１上に、ゲート電極材料膜２として、Ｔｉ膜２１を
約１０００人度の厚さに、Ａｌ膜２２を約１０００人の
厚さに成膜する。次に、このＴｉ膜２１およびＡｌ膜２
２をレジスト膜（図示せず）でマスクしてエツチングを
行い、ゲート電極Ｇ及びゲートバスラインＣＢを形成す
る。この際ゲートバスライン端末部ＧＴに接続線３１を
設けてパスライン相互間を接続するとともに、ゲートバ
スライン端末部ＧＴから引出し線３２を導出し、その先
端に接続端子Ｔ１を設ける。
基板１上に、ゲート電極材料膜２として、Ｔｉ膜２１を
約１０００人度の厚さに、Ａｌ膜２２を約１０００人の
厚さに成膜する。次に、このＴｉ膜２１およびＡｌ膜２
２をレジスト膜（図示せず）でマスクしてエツチングを
行い、ゲート電極Ｇ及びゲートバスラインＣＢを形成す
る。この際ゲートバスライン端末部ＧＴに接続線３１を
設けてパスライン相互間を接続するとともに、ゲートバ
スライン端末部ＧＴから引出し線３２を導出し、その先
端に接続端子Ｔ１を設ける。
上記接続線３１および引出し線３２は、５〜ＩＯμｍ程
度の幅とし、ゲートバスラインＣＢおよびゲートバスラ
イン端末部ＧＴの幅と比較して極めて細くしておく。ま
た、上記接続端子Ｔ１は、後述するレーザ接続用の端子
である。
度の幅とし、ゲートバスラインＣＢおよびゲートバスラ
イン端末部ＧＴの幅と比較して極めて細くしておく。ま
た、上記接続端子Ｔ１は、後述するレーザ接続用の端子
である。
次いで上記Ａｆｆｉ膜２２を等方性のウェットエツチン
グ法あるいはドライエツチング法でサイドエツチングを
行なう。これにより、線幅の細いゲート電極Ｇ上、ゲー
トバスライン端末部ＧＴの接続線３１上、および引出し
線３２上のＡｌ膜２２が除去される。従ってＡｌ膜２２
は、線幅の広いゲートバスラインＣＢ上とゲートバスラ
イン端末部ＧＴ上にのみ残留する。
グ法あるいはドライエツチング法でサイドエツチングを
行なう。これにより、線幅の細いゲート電極Ｇ上、ゲー
トバスライン端末部ＧＴの接続線３１上、および引出し
線３２上のＡｌ膜２２が除去される。従ってＡｌ膜２２
は、線幅の広いゲートバスラインＣＢ上とゲートバスラ
イン端末部ＧＴ上にのみ残留する。
上記レジスト膜を除去後、ゲート絶縁膜としてＳ ｉ
Ｎｘ膜３を凡そ３０００人の厚さに、動作半導体層とし
てａ−３ｉ層４を２００〜１０００人程の厚さに、保護
膜としてのＳｉＯ□膜５を凡そ１０００〜２０００人の
厚さに成膜する。
Ｎｘ膜３を凡そ３０００人の厚さに、動作半導体層とし
てａ−３ｉ層４を２００〜１０００人程の厚さに、保護
膜としてのＳｉＯ□膜５を凡そ１０００〜２０００人の
厚さに成膜する。
〔同図（ｉ）、 （０）参照〕
次いでレジスト塗布後、背面露光とマスク露光を行い、
ゲート電極Ｇ上部にのみレジスト膜６を形成する。次ぎ
に、そのレジスト膜６をマスクとしてＳｔｏｗ膜５のエ
ツチングを行なう。引き続いてコンタクト層としてｎ”
ａ−Ｓｔ層７を厚さ約３００〜５００人、ドレイン・ソ
ース電極材料の金属膜としてＴｉ膜８を約１０００〜２
０００人の厚さに成膜する。その後、リフトオフを行な
い、レジスト膜６とともにその上のｎ”ａ−３ｉ層とＴ
ｉ膜を除去する。
ゲート電極Ｇ上部にのみレジスト膜６を形成する。次ぎ
に、そのレジスト膜６をマスクとしてＳｔｏｗ膜５のエ
ツチングを行なう。引き続いてコンタクト層としてｎ”
ａ−Ｓｔ層７を厚さ約３００〜５００人、ドレイン・ソ
ース電極材料の金属膜としてＴｉ膜８を約１０００〜２
０００人の厚さに成膜する。その後、リフトオフを行な
い、レジスト膜６とともにその上のｎ”ａ−３ｉ層とＴ
ｉ膜を除去する。
〔同図（ｃ）、 （ｊ）、 （ｐ）参照１次いで、レジ
スト膜（図示せず）をマスクとして上記Ｔｉ脱膜８．ｎ
″ａ−ｂ ３ｉ層４の不要部を除去し、ソース電極Ｓ，ドレイン電
極り．およびドレインバスラインＤＢを形成する。その
際、ドレインバスライン端末部ＤＴで、全ラインを接続
線３３により共通に接続しておく。更に、この接続線３
３の延長部に接続する接続端子Ｔ２を、上記接続端子Ｔ
ｌ上に配設する。
スト膜（図示せず）をマスクとして上記Ｔｉ脱膜８．ｎ
″ａ−ｂ ３ｉ層４の不要部を除去し、ソース電極Ｓ，ドレイン電
極り．およびドレインバスラインＤＢを形成する。その
際、ドレインバスライン端末部ＤＴで、全ラインを接続
線３３により共通に接続しておく。更に、この接続線３
３の延長部に接続する接続端子Ｔ２を、上記接続端子Ｔ
ｌ上に配設する。
次いで上記マスクとして用いたレジスト膜を剥離後、上
記接続端子ＴＩ，Ｔ２の重ね合わせ部にレーザ光を照射
して、上下の膜を電気的に接続する。これにより、ゲー
トバスラインＣＢとドレインバスラインＤＢは、相互に
導通状態となる。
記接続端子ＴＩ，Ｔ２の重ね合わせ部にレーザ光を照射
して、上下の膜を電気的に接続する。これにより、ゲー
トバスラインＣＢとドレインバスラインＤＢは、相互に
導通状態となる。
〔同図（９）、（ｑ）参照〕
次いで画素電極形成部を除く他の領域を被覆するレジス
ト膜（図示せず）を形成し、透明導電膜としてＩＴＯ膜
９を約１０００２０００人程度の厚さに成膜し、次いで
上記レジスト膜を除去するとともに、その上に付着した
ＩＴＯＷＡのリフトオフを行なって、画素電極Ｅを形成
する。
ト膜（図示せず）を形成し、透明導電膜としてＩＴＯ膜
９を約１０００２０００人程度の厚さに成膜し、次いで
上記レジスト膜を除去するとともに、その上に付着した
ＩＴＯＷＡのリフトオフを行なって、画素電極Ｅを形成
する。
本工程で、ソース電極Ｓの端部に画素電極Ｅの端部が重
なるようにして、両者を接続する。
なるようにして、両者を接続する。
〔同図（ｄ）参照）
次いで点線のハツチを付して示す如く、表示領域を被覆
するレジスト膜１０を形成する。このレジスト膜１０に
覆われていない部分は、ゲート絶縁膜の延長部であるＳ
ｉＮ．膜で被覆されている。
するレジスト膜１０を形成する。このレジスト膜１０に
覆われていない部分は、ゲート絶縁膜の延長部であるＳ
ｉＮ．膜で被覆されている。
そこで上記レジスト膜１０をマスクとしてエンチングを
行なって、上記ゲート絶縁膜３の延長部を除去して、上
記ゲートバスライン端末部ＧＴおよびドレインバスライ
ン端末部ＤＴを露出させる。
行なって、上記ゲート絶縁膜３の延長部を除去して、上
記ゲートバスライン端末部ＧＴおよびドレインバスライ
ン端末部ＤＴを露出させる。
次いで、上記レジスト膜１０およびゲートバスライン端
末部ＧＴ上のＡ２膜２２をマスクとしてエツチングを行
なう。これによりＴｉ膜２１のうち表面を露出している
部分はすべて除去されるが、Ａ！膜２２で被覆されてい
る部分は残留する。
末部ＧＴ上のＡ２膜２２をマスクとしてエツチングを行
なう。これによりＴｉ膜２１のうち表面を露出している
部分はすべて除去されるが、Ａ！膜２２で被覆されてい
る部分は残留する。
このあと、上記マスクとして用いたＡｆｆｉ膜２２を除
去し、最後にレジスト膜１０を除去する。
去し、最後にレジスト膜１０を除去する。
以上で図示のように、ゲートバスライン端末部ＧＴおよ
びドレインバスライン端末部ＤＴを、それぞれ１本ごと
に分離することができる。
びドレインバスライン端末部ＤＴを、それぞれ１本ごと
に分離することができる。
以上述べた本実施例では、多数のゲートバスラインＧＢ
相互間、及びドレインバスラインＤＢ相互間を、パスラ
イン形成時に接続しておき、且つ両パスライン間も接続
端子ＴＩ，Ｔ２をレーザ照射により接続し、この状態で
製造工程を進め、最終工程で各部を切離す。
相互間、及びドレインバスラインＤＢ相互間を、パスラ
イン形成時に接続しておき、且つ両パスライン間も接続
端子ＴＩ，Ｔ２をレーザ照射により接続し、この状態で
製造工程を進め、最終工程で各部を切離す。
従って製造工程途中で帯電が生じても、全パスラインお
よびパスラインに接続している各電極はすべて同電位に
保たれるため、絶縁破壊を生じることがない。
よびパスラインに接続している各電極はすべて同電位に
保たれるため、絶縁破壊を生じることがない。
従って多数の素子およびパスライン交叉部の短絡欠陥が
発生せず、信頬性および製造歩留りが向上する。しかも
ゲートバスラインＧＢはＴｉ膜２１とＡ２膜２２との積
層膜となるので、パスラインを低抵抗化できる。
発生せず、信頬性および製造歩留りが向上する。しかも
ゲートバスラインＧＢはＴｉ膜２１とＡ２膜２２との積
層膜となるので、パスラインを低抵抗化できる。
〔発明の効果］
以上説明した如く本発明によれば、マスク数を増やすこ
となく、信顛性の高い薄膜トランジスタパネルを、高歩
留りで製造できる。
となく、信顛性の高い薄膜トランジスタパネルを、高歩
留りで製造できる。
第１図は本発明の原理説明図、
第２図（ａ）〜（ロ）は本発明の詳細な説明図、第３図
（ａ）〜（ｉ）従来の薄膜トランジスタの製造方法説明
図である。 図において、１は絶縁性基板、３はゲート絶縁膜（Ｓｉ
Ｎ、膜）、４はａ−３ｉ層（動作半導体層）、６．１０
はレジスト膜、２１はＴｉ膜、２２はＡｌ膜、３１は接
続線、３２は引出し線、３３は接続線、Ｇはゲート電極
、Ｓはソース電極、Ｄはドレイン電極、ＣＢはゲートバ
スライン、ＧＴはゲートバスライン端末部、ＤＢはドレ
インバスライン、ＤＴはドレインバスライン端末部、Ｔ
１、Ｔ２は接続端子を示す。 滞ネ朝り一突油νＪ説朗！ 第２図（篭＾１） シト多２ｅ月角肩ｔ！裏え萌１図 第１図 ］Ｉ （ｅ） 杢発岨−ｒ鉋例証明図 第２図（々／１３ン ’＆１ｒｎｌｉｌ−ｉ＞；・ｘｙ ｓ＠：ｉｌ；Ｎｌ’
１ＨＩＪ第３図（号ｌＰＩＴ）
（ａ）〜（ｉ）従来の薄膜トランジスタの製造方法説明
図である。 図において、１は絶縁性基板、３はゲート絶縁膜（Ｓｉ
Ｎ、膜）、４はａ−３ｉ層（動作半導体層）、６．１０
はレジスト膜、２１はＴｉ膜、２２はＡｌ膜、３１は接
続線、３２は引出し線、３３は接続線、Ｇはゲート電極
、Ｓはソース電極、Ｄはドレイン電極、ＣＢはゲートバ
スライン、ＧＴはゲートバスライン端末部、ＤＢはドレ
インバスライン、ＤＴはドレインバスライン端末部、Ｔ
１、Ｔ２は接続端子を示す。 滞ネ朝り一突油νＪ説朗！ 第２図（篭＾１） シト多２ｅ月角肩ｔ！裏え萌１図 第１図 ］Ｉ （ｅ） 杢発岨−ｒ鉋例証明図 第２図（々／１３ン ’＆１ｒｎｌｉｌ−ｉ＞；・ｘｙ ｓ＠：ｉｌ；Ｎｌ’
１ＨＩＪ第３図（号ｌＰＩＴ）
Claims (1)
- 【特許請求の範囲】 薄膜トランジスタのゲート電極（Ｇ）を共通に接続する
ゲートバスラインＧＢと、同トランジスタのドレイン電
極（Ｄ）を共通に接続するドレインバスライン（ＤＢ）
とを交叉して設けてなる薄膜トランジスタパネルの製造
方法において、前記ゲートバスラインの形成工程におい
て、各ゲートバスライン（ＧＢ）の一端から延長したゲ
ートバスライン端末部（ＧＴ）を接続線（３１）により
短絡するとともに、この短絡ゲートバスライン端末部（
ＧＴ）から接続端子（Ｔ１）を導出し、前記ドレインバ
スラインの形成工程において、各ドレインバスライン（
ＤＢ）の一端から延長したドレインバスライン端末部（
ＤＴ）を接続線（３３）により短絡するとともに、この
短絡ドレインバスライン端末部（ＤＴ）から接続端子（
Ｔ２）を導出して前記ゲートバスライン端末部（ＧＴ）
から導出した接続端子（Ｔ１）上に重ね合わせ、前記重
ね合わせた２つの接続端子（Ｔ１、Ｔ２）にレーザ光を
照射して両者間を電気的に接続する工程とを含み、 パネル形成の最終工程において、前記２組の接続線（３
１、３３）を除去するとともに、前記接続端子（Ｔ１、
Ｔ２）をゲート・バスライン端末部（ＧＴ）およびドレ
インバスライン端末部（ＤＴ）から切り離すことを特徴
とする薄膜トランジスタパネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066761A JPH02244126A (ja) | 1989-03-17 | 1989-03-17 | 薄膜トランジスタパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066761A JPH02244126A (ja) | 1989-03-17 | 1989-03-17 | 薄膜トランジスタパネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244126A true JPH02244126A (ja) | 1990-09-28 |
Family
ID=13325190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066761A Pending JPH02244126A (ja) | 1989-03-17 | 1989-03-17 | 薄膜トランジスタパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244126A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244298A (ja) * | 1994-03-07 | 1995-09-19 | G T C:Kk | アクティブマトリクス液晶表示装置 |
| JP2001250958A (ja) * | 1999-12-28 | 2001-09-14 | Nec Corp | アクティブマトリックス基板およびその製造方法 |
| KR100446966B1 (ko) * | 2001-12-29 | 2004-09-01 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 |
| US7947983B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second conducting connections formed outside an image display region |
-
1989
- 1989-03-17 JP JP1066761A patent/JPH02244126A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244298A (ja) * | 1994-03-07 | 1995-09-19 | G T C:Kk | アクティブマトリクス液晶表示装置 |
| US7947983B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second conducting connections formed outside an image display region |
| US7947982B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including a plurality of thin film transistors arranged on the substrate |
| US8258513B2 (en) | 1995-05-31 | 2012-09-04 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second connection lines |
| US8592816B2 (en) | 1995-05-31 | 2013-11-26 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second connection lines |
| JP2001250958A (ja) * | 1999-12-28 | 2001-09-14 | Nec Corp | アクティブマトリックス基板およびその製造方法 |
| KR100446966B1 (ko) * | 2001-12-29 | 2004-09-01 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 |
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