JPH02240946A - Wiring member and forming method thereof - Google Patents
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配線技術に適用して有効な技術に関し、特に
、多層配線技術に適用して有効な技術に関するものであ
る。。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a technique that is effective when applied to wiring technology, and particularly to a technique that is effective when applied to multilayer wiring technology. .
バイポーラトランジスタを主体とするメモリＬＳＩやロ
ジックＬＳＩ等の半導体集積回路装置は高集積化の傾向
にある６本発明者が開発中のバイポーラトランジスタは
例えば特願昭５９−２２５７３８号に記載されるＳ Ｉ
Ｃ０８（Ｓｉｄｅ ＷａｌｌＢ ａｓｓ Ｃｏｎｔａ
ｃｔ Ｓ ｔｒｕｃｔｕｒｅ）構造を採用している。Semiconductor integrated circuit devices such as memory LSIs and logic LSIs, which are mainly based on bipolar transistors, are becoming highly integrated.6 The bipolar transistors currently being developed by the present inventor are, for example, S I described in Japanese Patent Application No. 59-225738.
C08 (Side Wall B ass Conta
ct structure) is adopted.
５ＩＣＯ８構造を採用するバイポーラトランジスタは、
活性領域（アクティブ領域）に形成された突出状（凸状
）島領域にベース領域を構成し、この突出状島領域の側
壁においてベース領域にベース引出用電極を接続してい
る。この５ＩＣＯ８構造を採用するバイポーラトランジ
スタはベース領域とベース引出用電極との接続面積に相
当する分ベース領域の占有面積を縮小することができる
。つまり、５ＩＣＯ８構造は、ベース領域とコレクタ領
域との間に発生する寄生容量を低減し、バイポーラトラ
ンジスタの動作速度の高速化を図ることができる。また
、５ＩＣＯ８構造は、ベース領域の占有面積を縮小し、
バイポーラトランジスタの高集積化を図ることができる
。The bipolar transistor that adopts the 5ICO8 structure is
A base region is formed in a protruding (convex) island region formed in the active region, and a base extraction electrode is connected to the base region on a side wall of the protruding island region. A bipolar transistor adopting this 5ICO8 structure can reduce the area occupied by the base region by an amount corresponding to the connection area between the base region and the base extraction electrode. In other words, the 5ICO8 structure can reduce the parasitic capacitance generated between the base region and the collector region, and can increase the operating speed of the bipolar transistor. In addition, the 5ICO8 structure reduces the area occupied by the base region,
High integration of bipolar transistors can be achieved.
前述の本発明者が開発中の半導体集積回路装置は多層配
線（多層アルミニウム配線）構造で構成されている。多
層配線構造は、下層配線の段差形状が上層配線を形成す
るごとに成長し、上層配線のステップカバレッジを低下
させてしまう、このステップカバレッジの低下は、上層
配線の断面形状を縮小して配線抵抗値を増大したり、配
線そのものが断線するという現象を誘発する。The aforementioned semiconductor integrated circuit device under development by the present inventors has a multilayer wiring (multilayer aluminum wiring) structure. In a multilayer wiring structure, the step shape of the lower layer wiring grows each time an upper layer wiring is formed, reducing the step coverage of the upper layer wiring. This may increase the value or cause the wiring itself to become disconnected.
ロジックＬＳＩは、コンピュータによる自動配置配線シ
ステム（Ｄ Ａ）を使用し、自動的に論理回路の配置及
び配線の配置が行われている。前記自動配置配線システ
ムはそのメモリ空間内に仮想的に形成されたＸ−Ｙ格子
状配線チャネル領域に自動的に配線情報を入力するよう
に構成されている。Logic LSIs use a computer-based automatic placement and routing system (DA) to automatically place logic circuits and wires. The automatic placement and routing system is configured to automatically input wiring information into an X-Y grid wiring channel region virtually formed within its memory space.
前記Ｘ−Ｙ格子状配線チャネル領域は複数本のＸ配線チ
ャネル領域と複数本のＹ配線チャネル領域とを有してい
る。Ｘ配線チャネル領域はＸ方向の配線情報を入力する
領域である。Ｙ配線チャネル領域はＹ方向の配線情報を
入力する領域である。The XY lattice wiring channel region has a plurality of X wiring channel regions and a plurality of Y wiring channel regions. The X wiring channel area is an area where wiring information in the X direction is input. The Y wiring channel area is an area where wiring information in the Y direction is input.
前記ロジックＬＳＩの多層配線構造は前記自動配置配線
システムのＸ−Ｙ格子状配線チャネル領域に入力された
配線情報に基づいて形成されている。The multilayer wiring structure of the logic LSI is formed based on wiring information input into the X-Y lattice wiring channel region of the automatic placement and wiring system.
つまり、ロジックＬＳＩの多層配線構造の各層の配線は
自動配置配線システムのＸ−Ｙ格子状配線チャネル領域
に入力された配線情報の位置に相当する領域に形成され
ている。この多層配線構造の各層の配線はＸ−Ｙ格子状
配線チャネル領域で規定された領域にのみ延在し、同一
位置に複数層の配線が重なり合う場合が存在する。この
ため、ロジックＬＳＩの多層配線構造は前述の段差形状
が著しくなる。That is, the wiring in each layer of the multilayer wiring structure of the logic LSI is formed in an area corresponding to the position of the wiring information input to the X-Y lattice wiring channel area of the automatic placement and wiring system. The wiring in each layer of this multilayer wiring structure extends only in the region defined by the X-Y lattice wiring channel region, and there are cases where multiple layers of wiring overlap at the same position. For this reason, the multilayer wiring structure of the logic LSI has the above-mentioned stepped shape.
このような自動配置配線システムを利用する場合１本願
出願人により先に出願された特願昭６３−９８８１６号
に記載される技術が段差緩和に有効である。この技術は
公知技術ではないが以下の手段により段差緩和を図って
いる。When such an automatic placement and wiring system is used, the technique described in Japanese Patent Application No. 1988-98816, previously filed by the applicant of the present application, is effective for reducing the level difference. Although this technique is not a publicly known technique, the level difference is alleviated by the following means.
まず、自動配置配線システムのＸ−Ｙ格子状配線チャネ
ル領域に入力された配線情報に基づき。First, based on the wiring information input into the X-Y grid wiring channel area of the automatic placement and wiring system.
ｘ−ｙ格子状配線チャネル領域の配線情報が入力されて
いない格子点にダミーパターンを発生させる。ダミーパ
ターンの発生はＸ−Ｙ格子状配線チャネル領域に入力さ
れた配線情報とＸ−Ｙ格子状配線チャネル領域の全格子
点に予じめ配置されたダミーパターン情報との論理和（
ＯＲ）をとることにより形成できる。自動配置配線シス
テムによるこの論理和処理はＸ−Ｙ格子状配線チャネル
領域の配線情報が入力されていない全格子点にダミーパ
ターンを自動的に発生することができる。Dummy patterns are generated at grid points to which wiring information of the x-y lattice wiring channel region is not input. The generation of the dummy pattern is the logical sum (
It can be formed by taking the OR). This logical sum processing performed by the automatic placement and routing system can automatically generate dummy patterns at all grid points to which no wiring information has been input in the XY grid wiring channel region.
次に、前記配線情報及びダミーパターン情報に基づき、
製造用マスクを製作する。Next, based on the wiring information and dummy pattern information,
Manufacture masks for manufacturing.
次に、前記製造用マスクを用い、ロジックＬＳＩ上に配
線及びその配線と同一導電層で形成されたダミーパター
ンを形成する。そして、前記配線及びダミーパターン上
に層間絶縁膜、上層の配線の夫々を交互に積層すること
により、ロジックＬＳＩの多層配線構造は完成する。す
なわち、この技術は、配線で形成される段差形状を同一
導電層で形成されるダミーパターンで緩和し、上層配線
の下地表面（層間絶縁膜の表面）を平坦化することがで
きる特徴がある。Next, using the manufacturing mask, a wiring and a dummy pattern made of the same conductive layer as the wiring are formed on the logic LSI. Then, by alternately laminating interlayer insulating films and upper layer wiring on the wiring and the dummy pattern, the multilayer wiring structure of the logic LSI is completed. In other words, this technique is characterized in that the step shape formed by the wiring can be relaxed by a dummy pattern formed of the same conductive layer, and the underlying surface of the upper layer wiring (the surface of the interlayer insulating film) can be flattened.
本発明者は、前述のダミーパターンを形成する技術を利
用し、多層配線構造を有する半導体集積回路装置を開発
中に１次の問題点が生じることを見出した。The present inventor discovered that the first problem occurred during the development of a semiconductor integrated circuit device having a multilayer wiring structure using the above-described dummy pattern forming technique.
前記多層配線構造のダミーパターンは配線と同一導電層
で形成されている。このため、ダミーパターンとその上
層に延在する上層配線との間の寄生容量が増大し、この
寄生容量が上層配線に付加されるので、上層配線の信号
伝速速度が低下する。The dummy pattern of the multilayer wiring structure is formed of the same conductive layer as the wiring. Therefore, the parasitic capacitance between the dummy pattern and the upper layer wiring extending above the dummy pattern increases, and this parasitic capacitance is added to the upper layer wiring, so that the signal transmission speed of the upper layer wiring decreases.
つまり、ロジックＬＳＩやメモリＬＳＩにおいては動作
速度が低下するという問題点が生じた。In other words, a problem arises in that the operating speed of logic LSIs and memory LSIs decreases.
また、この問題点を解決する技術としては以下の２種類
の平坦化技術を採用することが考えられる。第１に、層
間絶縁膜を石英バイアススパッタ法で堆積する平坦化技
術、第２に、層間絶縁膜を複数層で形成し、そのうちの
−層を５ＯＧ（ＳｐｉｎＯｎ Ｇｌａｓｓ）法で形成す
る平坦化技術。しかしながら１石英バイアススパッタ法
を使用する平坦化技術は、配線パターン依存性があり、
層間絶縁膜の表面の平坦化能力が低い、また、ＳＯＧ法
を利用する平坦化技術は、ＳＯＧ法で塗布及びベークし
て形成された層間絶縁膜にクラックが発生し易く、層間
絶縁膜の強度が低い、つまり、本発明者は、この種の平
坦化技術は平坦化という点において不適当であると考え
られるので、開発中の半導体集積回路装置に適用してい
ない。Further, as a technique for solving this problem, it is possible to adopt the following two types of flattening techniques. The first is a planarization technique in which an interlayer insulating film is deposited using a quartz bias sputtering method. The second is a planarization technique in which an interlayer insulating film is formed in multiple layers, and the negative layer is formed by a 5OG (Spin On Glass) method. . However, the planarization technology using the 1-quartz bias sputtering method is dependent on the wiring pattern.
The ability to planarize the surface of the interlayer insulating film is low, and the planarization technology using the SOG method is prone to cracks in the interlayer insulating film formed by coating and baking with the SOG method, and the strength of the interlayer insulating film is low. In other words, the inventors believe that this type of planarization technique is inappropriate in terms of planarization, and therefore has not applied it to the semiconductor integrated circuit device under development.
本発明の目的は、多層配線技術において、上層配線の下
地表面の平坦化を図ると共に、上層配線の信号伝達速度
を速くすることが可能な技術を提供することにある。An object of the present invention is to provide a multilayer wiring technology that can planarize the underlying surface of the upper layer wiring and increase the signal transmission speed of the upper layer wiring.
本発明の他の目的は、多層配線技術において、下層配線
が存在しない領域のすべての段差形状を自動的に緩和す
ることが可能な技術を提供することにある。Another object of the present invention is to provide a multilayer wiring technology that can automatically alleviate all step shapes in areas where there are no underlying wirings.
本発明の他の目的は、自動配置配線システムを利用する
多層配線技術において、前記自動配置配線システムのメ
モリ容量を低減することが可能な技術を提供することに
ある。Another object of the present invention is to provide a multilayer wiring technique using an automatic placement and routing system that can reduce the memory capacity of the automatic placement and routing system.
本発明の他の目的は、自動配置配線システムを利用する
多層配線技術において、前記自動配置配線システムの処
理速度の高速化を図ることが可能な技術を提供すること
にある。Another object of the present invention is to provide a multilayer wiring technique using an automatic placement and routing system that can increase the processing speed of the automatic placement and routing system.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
（課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。(Means for Solving the Problems) A brief overview of typical inventions disclosed in this application is as follows.
（１）自動配置配線システムのＸ−Ｙ格子状配線チャネ
ル領域に入力された配線情報に基づき、配線基板上に複
数層の配線を形成した多層配線構造を有する配線部材に
おいて、前記自動配置配線システムのＸ−Ｙ格子状配線
チャネル領域の各格子点のうち、配線情報が入力されて
いない格子点に相当する位置の配線基板上に絶縁材料で
形成されたダミーパターンを設ける。(1) In a wiring member having a multilayer wiring structure in which multiple layers of wiring are formed on a wiring board based on wiring information input into the X-Y grid wiring channel area of the automatic placement and wiring system, the automatic placement and wiring system A dummy pattern made of an insulating material is provided on the wiring board at a position corresponding to a grid point to which no wiring information is input among the grid points of the X-Y grid wiring channel region.
（２）前記（１）の多層配線構造を有する配線部材の形
成方法において、自動配置配線システムのＸ−Ｙ格子状
配線チャネル領域に入力された配線情報に論理和処理（
又はＮＯＴ処理）を施し、前記ｘ−ｙ格子状配線チャネ
ル領域の各格子点のうち配線情報が入力されていない格
子点に相当する位置にダミーパターンを配置する段階と
、前記配線情報に基づき前記配線基板上に配線を形成し
、この配線基板上の配線が存在しない領域に前記ダミー
パターンの情報に基づき絶縁性材料からなるダミーパタ
ーンを形成する段階とを備える。(2) In the method for forming a wiring member having a multilayer wiring structure as described in (1) above, the wiring information input to the X-Y lattice wiring channel area of the automatic placement and wiring system is subjected to logical sum processing (
or NOT processing) and placing a dummy pattern at a position corresponding to a grid point to which wiring information is not input among each grid point of the x-y lattice wiring channel region; The method includes forming a wiring on a wiring board, and forming a dummy pattern made of an insulating material based on information on the dummy pattern in a region on the wiring board where no wiring exists.
（３）前記（２）の配線情報が入力されていない格子点
に相当する位置にダミーパターンを配置する段階の後に
、前記Ｘ−Ｙ格子状配線チャネル領域の隣接する２本の
Ｘ配線チャネル領域と隣接する２本のＹ配線チャネル領
域とが交差する４個所の各格子点にダミーパターンが配
置された領域において、前記各格子点の中央部分にダミ
ーパターンを配置する段階を備える。(3) After the step of arranging a dummy pattern at a position corresponding to a lattice point for which wiring information is not input in (2) above, two adjacent X wiring channel regions of the XY lattice wiring channel region are and a step of arranging a dummy pattern at a central portion of each lattice point in a region where dummy patterns are arranged at each of four lattice points where the Y wiring channel region and two adjacent Y wiring channel regions intersect.
（４）前記（１）の多層配線構造を有する配線部材の形
成方法において、自動配置配線システムのＸ−Ｙ格子状
配線チャネル領域に入力された配線情報に基づき、配線
基板上に第１層目配線を形成する工程と、この第１層目
配線上を含む配線基板上の全面に均一な膜厚で層間絶縁
膜を堆積する工程と、この層間絶縁膜の第１層目配線が
存在しない領域上に前記配線情報に基づきマスクを形成
し。(4) In the method for forming a wiring member having a multilayer wiring structure as described in (1) above, a first layer is formed on the wiring board based on the wiring information input to the X-Y lattice wiring channel area of the automatic placement and wiring system. a step of forming a wiring, a step of depositing an interlayer insulating film with a uniform thickness over the entire surface of the wiring board including the first layer wiring, and a region of the interlayer insulating film where the first layer wiring does not exist. A mask is formed thereon based on the wiring information.
このマスクを用いて層間絶縁膜の第１層目配線が存在す
る領域の一部をエツチングし１層間絶縁膜の第１層目配
線が存在しない領域でダミーパターンを形成する工程と
、前記自動配置配線システムのＸ−Ｙ格子状配線チャネ
ル領域に入力された配線情報に基づき、前記層間絶縁膜
上に第２層目配線を形成する工程とを備える。a step of etching a part of the region of the interlayer insulating film where the first layer wiring exists using this mask and forming a dummy pattern in the region of the first interlayer insulating film where the first layer wiring does not exist; forming a second layer wiring on the interlayer insulating film based on the wiring information input to the X-Y lattice wiring channel region of the wiring system.
（５）自動配置配線システムのメモリ空間に入力された
配線情報に基づき、配線基板上に複数層の配線を形成す
る多層配線構造を有する配線部材において、前記自動配
置配線システムのメモリ空間に入力された配線情報が存
在しない領域に相当する位置の配線基板上に絶縁材料で
形成されたダミーパターンを設ける。(5) Based on the wiring information input into the memory space of the automatic placement and routing system, in a wiring member having a multilayer wiring structure that forms multiple layers of wiring on a wiring board, the wiring information is input into the memory space of the automatic placement and routing system. A dummy pattern made of an insulating material is provided on the wiring board at a position corresponding to an area where no wiring information exists.
（６）前記（５）の多層配線構造を有する配線部材の形
成方法において、自動配置配線システムの−メモリ空間
に入力された配線情軸に論理和処理を施し、前記配線情
報が存在しない領域に相当する位置にダミーパターンを
発生する段階と、前記配線パターン情報に基づき前記配
線基板上に配線を形成し、この配線基板上の配線が存在
しない領域に前記ダミーパターンの配置の情報に基づき
絶縁性材料からなるダミーパターンを形成する段階とを
備える。(6) In the method for forming a wiring member having a multilayer wiring structure as described in (5) above, the wiring information axis input to the memory space of the automatic placement and wiring system is subjected to a logical OR process, and the area where the wiring information does not exist is a step of generating a dummy pattern at a corresponding position; forming a wiring on the wiring board based on the wiring pattern information; and forming an insulating pattern in an area where no wiring exists on the wiring board based on the information on the arrangement of the dummy pattern. forming a dummy pattern made of material.
前述の手段（１）によれば、前記自動配置配線システム
のＸ−Ｙ格子状配線チャネル領域に相当する位置におい
て、配線基板上の配線が存在しない領域にダミーパター
ンを形成し、配線で形成される段差形状を緩和すること
ができるので、前記配線の上層の上層配線の下地表面を
平坦化し、上層配線の信頼性を向上することができる。According to the above-mentioned means (1), a dummy pattern is formed in an area where no wiring exists on the wiring board at a position corresponding to the X-Y lattice wiring channel area of the automatic placement and wiring system, and a dummy pattern is formed with wiring. Since the stepped shape of the upper layer wiring can be relaxed, the underlying surface of the upper layer wiring can be flattened, and the reliability of the upper layer wiring can be improved.
また、前記配線と上層配線との接続部分の電気的信頼性
を向上することができる。また、前記配線基板上の配線
が存在しない領域において、前記配線と上層配線との間
の層間絶縁膜の厚さがダミーパターンに相当する分厚く
なるので、前記上層配線に付加される寄生容量（上層配
線と配線、配線基板の夫々との間に発生する寄生容量）
を低減し、上層配線の信号伝達速度を速くすることがで
きる。Moreover, the electrical reliability of the connection portion between the wiring and the upper layer wiring can be improved. In addition, in a region where no wiring exists on the wiring board, the thickness of the interlayer insulating film between the wiring and the upper layer wiring becomes thick corresponding to the dummy pattern, so that the parasitic capacitance added to the upper layer wiring (upper layer (parasitic capacitance generated between wiring and wiring board)
The signal transmission speed of the upper layer wiring can be increased.
上述した手段（２）によれば、前記自動配置配線システ
ムのＸ−Ｙ格子状配線チャネル領域に入力された配線情
報に基づき、配線情報が入力されていないＸ−Ｙ格子状
配線チャネル領域の格子点にダミーパターンを自動的に
配置することができるので、配線基板上の配線が存在し
ない領域の全域（ｘ−ｙ格子状配線チャネル領域上）に
ダミーパターンを形成することができる。また、前記ダ
ミーパターンは入力された配線情報に基づいて形成され
ているので、配線部材の品種が変更され配線情報が変化
した場合においても、配線基板上の配線が存在しない領
域の全域にダミーパターンを形成することができる。According to the above-mentioned means (2), based on the wiring information input to the X-Y lattice wiring channel area of the automatic placement and routing system, the lattice of the X-Y lattice wiring channel area where no wiring information is input is determined. Since the dummy patterns can be automatically placed at the points, the dummy patterns can be formed in the entire area (on the xy lattice wiring channel region) where no wiring exists on the wiring board. In addition, since the dummy pattern is formed based on the input wiring information, even if the wiring information changes due to a change in the type of wiring member, the dummy pattern is formed over the entire area on the wiring board where no wiring exists. can be formed.
上述した手段（３）によれば、前記４個所の各格子点に
配置されたダミーパターンで囲まれた中央部に発生する
窪みを低減することができるので。According to the above-mentioned means (3), it is possible to reduce the depression that occurs in the center area surrounded by the dummy patterns arranged at each of the four grid points.
上層配線の下地表面をより平坦化することができる。The underlying surface of the upper layer wiring can be made more flat.
上述した手段（４）によれば、前記層間絶縁膜の第１層
目配線が存在しない領域の膜厚を他の領域の膜厚に比べ
て厚く形成することができるので。According to the above-mentioned means (4), the thickness of the region of the interlayer insulating film where the first layer wiring does not exist can be made thicker than the thickness of the other region.
この層間絶縁膜を厚くした領域でダミーパターンを形成
することができる。A dummy pattern can be formed in the region where the interlayer insulating film is thickened.
上述した手段（５）によれば、前記（１）の他に、自動
配置配線システムのメモリ空間からＸ−Ｙ格子状配線チ
ャネル領域の情報がなくなるので。According to the above-mentioned means (5), in addition to the above-mentioned (1), information on the X-Y lattice wiring channel region is eliminated from the memory space of the automatic placement and routing system.
前記メモリ容量を低減することができる。この結果、自
動配置配線システムのメモリ容量を小型化することがで
きるので、自動配置配線システムそのものを小型化する
ことができる。The memory capacity can be reduced. As a result, the memory capacity of the automatic placement and routing system can be reduced in size, so that the automatic placement and routing system itself can be reduced in size.
上述した手段（６）によれば、前記（２）の他に、自動
配置配線システムのメモリ空間からＸ−Ｙ格子状配線チ
ャネル領域の情報がなくなるので、前記メモリ容量を低
減することができる。この結果、自動配置配線システム
の処理プログラムを簡略化することができ、又自動配置
配線システムの処理速度を速くすることができる。According to the above-mentioned means (6), in addition to the above-mentioned (2), since the information of the X-Y lattice wiring channel region is eliminated from the memory space of the automatic placement and routing system, the memory capacity can be reduced. As a result, the processing program of the automatic placement and routing system can be simplified, and the processing speed of the automatic placement and routing system can be increased.
以下１本発明の構成について、５ＩＣＯ５構造を採用す
るバイポーラトランジスタを主体として構成された半導
体集積回路装置に本発明を適用した一実施例とともに説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The structure of the present invention will be described below along with an embodiment in which the present invention is applied to a semiconductor integrated circuit device mainly composed of bipolar transistors employing a 5ICO5 structure.
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。Note that throughout the description of the embodiments, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
（実施例Ｉ）
本実施例１は、ゲートアレイ方式を採用する４層配線構
造の論理ＬＳ Ｉ（半導体集積回路袋＠）に本発明を適
用した、本発明の第１実施例である。(Embodiment I) This embodiment 1 is a first embodiment of the present invention in which the present invention is applied to a logic LSI (semiconductor integrated circuit bag@) having a four-layer wiring structure employing a gate array method.
本発明の実施例！であるゲートアレイ方式を採用する論
理ＬＳＩの概略構成を第２図（チップレイアウト図）で
示す。Example of the present invention! FIG. 2 (chip layout diagram) shows a schematic configuration of a logic LSI adopting the gate array method.
第２図に示すように、論理ＬＳＩＩは平面が方形状の半
導体チップ（又は半導体ベレット）で構成されている。As shown in FIG. 2, the logic LSII is composed of a semiconductor chip (or semiconductor bullet) having a rectangular plane.
論理ＬＳＩＩの方形状の各辺に沿った外周には外部端子
（ポンディングパッド）２が複数個配列されている。外
部端子２は外部装置との電気的な接続をとるように構成
されている。外部端子２の内側において論理ＬＳＩＩの
周辺には人出力バッファ回路８が複数個配置されている
。入出力バッファ回路３は前記外部端子２の配列に対応
した位置に１個又は複数個配置されている。A plurality of external terminals (ponding pads) 2 are arranged on the outer periphery of the logic LSII along each side of the rectangular shape. The external terminal 2 is configured to establish an electrical connection with an external device. A plurality of human output buffer circuits 8 are arranged around the logic LSII inside the external terminal 2. One or more input/output buffer circuits 3 are arranged at positions corresponding to the arrangement of the external terminals 2.
前記人出力バッファ回路３で周囲を囲まれた領域内にお
いて論理ＬＳＩＩには論理回路部が設けられている。論
理回路部は基本設計がなされた基本セル４が行列状に規
則的に複数配置されている。In a region surrounded by the human output buffer circuit 3, the logic LSII is provided with a logic circuit section. In the logic circuit section, a plurality of basic cells 4 having a basic design are regularly arranged in a matrix.
基本セル４は第２図において列方向（Ｘ方向）に複数配
置され、この複数配置された基本セル４は基本セル列５
を構成している。各基本セル列５は行方向（Ｘ方向）に
配線領域（配線チャネル領域）６を介在させて複数列配
置されている。A plurality of basic cells 4 are arranged in the column direction (X direction) in FIG.
It consists of Each basic cell column 5 is arranged in a plurality of columns with wiring regions (wiring channel regions) 6 interposed in the row direction (X direction).
前記基本セル４は本発明者が開発中のゲートアレイ方式
を採用する論理ＬＳＩＩにおいて例えば４０〜５０個の
トランジスタ、４０〜９０個の抵抗素子及び３〜６個の
容量素子を内蔵している。The basic cell 4 is a logic LSII employing a gate array system which is currently being developed by the present inventor, and includes, for example, 40 to 50 transistors, 40 to 90 resistance elements, and 3 to 6 capacitance elements.
基本セル４は所定の論理回路を構成できるように構成さ
れている。基本セル４に配列されたトランジスタはこの
構造に限定されないが５ＩＣＯ８構造を採用するバイポ
ーラトランジスタである。The basic cell 4 is configured to be able to configure a predetermined logic circuit. Although the transistors arranged in the basic cell 4 are not limited to this structure, they are bipolar transistors that adopt a 5ICO8 structure.
前記論理ＬＳＩＩは４層配線構造（多層配線構造）を採
用している。この４層配線構造のうちの少なくとも基本
セル４間を接続する信号配線はコンピュータを使用した
自動配置配線システム（ＤＡ）で設計されている。論理
ＬＳＩＩの基本セル４内に配置された各半導体素子間は
主に第１層目信号配線（３１Ａ）により結線されている
（基本セル内配線）、前記基本セル列５間の配線領域６
には同第２図に示すように第１層目信号配線３１Ｂが配
置されている。第１層目信号配線３１ＢはＸ方向に延在
し所定の配線ピッチでＸ方向に配置されている。第１層
目信号配線３１Ｂは主に基本セル４で形成された論理回
路（又は記憶回路）間を結線するように構成されている
０本実施例の論理ＬＳＩＩは例えば製造工程における最
小加工寸法が０．８［μｍ］である所１ｊｌｌｏ、８［
μｍ］半導体ウェーハ製造プロセスを採用している。こ
の半導体ウェーハ製造プロセスを採用した場合、前記第
１層目信号配線３１Ｂは例えば配線幅寸法を３．０［μ
ｍ ］、配線間隔（配線間スペース）を２．０［μｍ］
、膜厚を１．０［μｍ］で夫々形成している。したがっ
て、第１層目信号配線３１Ｂの配線ピッチ（第１層目信
号配線３１Ｂの配線幅方向の中心位置と隣接する他の第
１層目信号配線３１Ｂの配線幅方向の中心位置との間の
寸法）は５．０［μｍ］で構成されている。The logic LSII employs a four-layer wiring structure (multilayer wiring structure). Of this four-layer wiring structure, at least the signal wiring connecting between the basic cells 4 is designed by an automatic placement and wiring system (DA) using a computer. Each semiconductor element arranged in the basic cell 4 of the logic LSII is mainly connected by the first layer signal wiring (31A) (wiring within the basic cell), and the wiring area 6 between the basic cell rows 5.
As shown in FIG. 2, first layer signal wiring 31B is arranged. The first layer signal wiring 31B extends in the X direction and is arranged in the X direction at a predetermined wiring pitch. The first layer signal wiring 31B is mainly configured to connect logic circuits (or memory circuits) formed by the basic cells 4.The logic LSII of this embodiment has, for example, a minimum processing size in the manufacturing process. 0.8 [μm], 1jllo, 8[μm]
[μm] semiconductor wafer manufacturing process is adopted. When this semiconductor wafer manufacturing process is adopted, the first layer signal wiring 31B has a wiring width dimension of, for example, 3.0 [μ
m ], wire spacing (space between wires) 2.0 [μm]
, are formed with a film thickness of 1.0 [μm]. Therefore, the wiring pitch of the first layer signal wiring 31B (between the center position of the first layer signal wiring 31B in the wiring width direction and the center position of the adjacent first layer signal wiring 31B in the wiring width direction) The size) is 5.0 [μm].
４層配線構造のうちの第２層目信号配線３３は基本セル
４上及び配線領域６上においてＸ方向に延在し所定の配
線ピッチでＸ方向に配置されている。The second layer signal wiring 33 of the four-layer wiring structure extends in the X direction on the basic cell 4 and the wiring area 6, and is arranged in the X direction at a predetermined wiring pitch.
第２層目信号配線３３は主に前記論理回路間を結線する
ように構成されている。第２層目信号配線３３は例えば
配線幅寸法を３．５［μｍ］、配線間隔を１．５［μｍ
］、膜厚を１．０［μｍ］で構成している。The second layer signal wiring 33 is configured to mainly connect the logic circuits. For example, the second layer signal wiring 33 has a wiring width dimension of 3.5 [μm] and a wiring spacing of 1.5 [μm].
], the film thickness is 1.0 [μm].
この第２層目信号配、１１１３３の配線ピッチは５．０
［μｍ］で構成されている。The wiring pitch of this second layer signal wiring 11133 is 5.0
It is composed of [μm].
第３層目信号配線３５は基本セル４上及び配線領域６上
においてＸ方向に延在し所定の配線ピッチでＸ方向に配
置されている。第３層目信号配線３５は主に前記論理回
路間を結線するように構成されている。第３層目信号配
線３５は例えば配線幅寸法を３．５［μｍ１．配線間隔
を１．５［μｍ］、膜厚を１．２〔μｍ］で構成してい
る。この第３層目信号配線３５の配線ピッチは５．０［
μｍ］で構成されている。つまり、第３層目信号配８３
５は第１層目信号配線３１Ｂと同−Ｘ方向に延在しかつ
同一配線ピッチで構成されている。The third layer signal wiring 35 extends in the X direction on the basic cell 4 and the wiring area 6, and is arranged in the X direction at a predetermined wiring pitch. The third layer signal wiring 35 is configured to mainly connect the logic circuits. For example, the third layer signal wiring 35 has a wiring width of 3.5 [μm1. The wiring spacing is 1.5 [μm] and the film thickness is 1.2 [μm]. The wiring pitch of this third layer signal wiring 35 is 5.0 [
μm]. In other words, the third layer signal distribution 83
5 extends in the same -X direction as the first layer signal wiring 31B and is configured with the same wiring pitch.
第４層目配線（３７）は第２図において示していないが
第３層目信号配線３５の上層に配置されている。Although not shown in FIG. 2, the fourth layer wiring (37) is arranged above the third layer signal wiring 35.
第４層目配線は主に電源配線や信号配線として使用され
ている。この第４層目配線は例えば膜厚を２．０［μｍ
］で構成している。The fourth layer wiring is mainly used as power wiring and signal wiring. This fourth layer wiring has a film thickness of, for example, 2.0 μm.
].
次に、前述の基本セル４内に配置された半導体素子及び
配線領域６の具体的な構成について、第１図（要部断面
図）を用いて簡単に説明する。Next, the specific structure of the semiconductor element and wiring region 6 arranged in the above-mentioned basic cell 4 will be briefly explained using FIG. 1 (a cross-sectional view of main parts).
第１図に示すように、本実施例１の論理ＬＳ１１の一部
の基本セル４内にはシミツトキーパリアダイオード（Ｓ
Ｂ Ｄ）付抵抗切換型メモリセルを配置している。こ
のＳＢＤ付抵抗切換型メモリセルは主に順方向バイポー
ラトランジスタＴｒ１．逆方向バイポーラトランジスタ
Ｔｒ２．高抵抗Ｒ，、情報蓄積用容量素子Ｃ、ショット
キーバリアダイオード素子ＳＢＤの夫々を２個づつ備え
たフリップフロップ回路で構成されている。As shown in FIG. 1, some basic cells 4 of the logic LS 11 of the first embodiment include Schmitt key parier diodes (S
A resistance switching type memory cell with B D) is arranged. This resistance switching type memory cell with SBD mainly consists of forward bipolar transistors Tr1. Reverse direction bipolar transistor Tr2. It is constituted by a flip-flop circuit including two each of a high resistance R, an information storage capacitive element C, and two Schottky barrier diode elements SBD.
前記論理ＬＳＩＩ（半導体チップ）は単結晶珪素からな
るｐ−型半導体基板１０で構成されている。このｐ−型
半導体基板１０の主面上には符号を付けないがｎ−型エ
ピタキシャル層が設けられている。The logic LSII (semiconductor chip) is composed of a p-type semiconductor substrate 10 made of single crystal silicon. Although not labeled, an n-type epitaxial layer is provided on the main surface of the p-type semiconductor substrate 10.
前記ＳＢＤ付抵抗抵抗切換型メモリセル半導体素子はｐ
−型半導体基板１０上の素子分離領域で周囲を囲まれた
活性領域に構成されている。活性領域はに型エピタキシ
ャル層を突出状（凸状）に形成した突出状島領域１２で
構成されている。この突出状島領域１２はｎ−型エピタ
キシャル層の素子分離領域をメサエッチングで部分的に
除去することにより形成されている。前記素子分離領域
は主にｐ−型半導体基板１０、素子間分離絶縁膜１３及
びｐ型半導体領域１４で構成されている。素子間分離絶
縁膜１３はゴ型エピタキシャル層及びｐ−型半導体基板
１０の表面を選択酸化法で酸化することで形成された酸
化珪素膜により形成されている。The resistance switching type memory cell semiconductor element with SBD is p
It is configured as an active region surrounded by an element isolation region on the - type semiconductor substrate 10. The active region is composed of a protruding island region 12 formed by forming a diagonal epitaxial layer into a protruding (convex) shape. This protruding island region 12 is formed by partially removing the element isolation region of the n-type epitaxial layer by mesa etching. The element isolation region is mainly composed of a p-type semiconductor substrate 10, an element isolation insulating film 13, and a p-type semiconductor region 14. The element isolation insulating film 13 is formed of a silicon oxide film formed by oxidizing the Go-type epitaxial layer and the surface of the p-type semiconductor substrate 10 using a selective oxidation method.
前記ＳＢＤ付抵抗抵抗切換型メモリセル方向バイポーラ
トランジスタＴｒｉはｎ型コレクタ領域。The resistance switching type memory cell direction bipolar transistor Tri with SBD has an n-type collector region.
ｐ型ベース領域及びｎ型エミッタ領域で形成されたｎｐ
ｎ型構造で構成されている。np formed by a p-type base region and an n-type emitter region
It has an n-type structure.
ｎ型コレクタ領域は埋込型のｎ°型半導体領域１１及び
図示しないコレクタ電位引上用ｒｉ’型半導体領域で構
成されている。埋込型のｎ°型半導体領域１１は突出状
島領域１２及びその近傍においてｐ−型半導体基板１０
とに型エピタキシャル層との間に設けられている。コレ
クタ電位引上用ゴ型半導体領域は埋込型のｄ型半導体領
域１１のコレクタ電位をに型エピタキシャル層の表面に
引き上げるように構成されている。コレクタ電位引上用
ｒＩ″型半導体領域はＰ型ベース領域及びｎ型エミッタ
領域が設けられた突出状島領域１２の近傍の他の突出状
島領域１２に設けられている。The n-type collector region is composed of a buried n°-type semiconductor region 11 and an ri'-type semiconductor region (not shown) for raising the collector potential. The buried n° type semiconductor region 11 is connected to the p− type semiconductor substrate 10 in the protruding island region 12 and its vicinity.
and the epitaxial layer. The collector potential raising Go-type semiconductor region is configured to raise the collector potential of the buried D-type semiconductor region 11 to the surface of the Go-type epitaxial layer. The rI'' type semiconductor region for raising the collector potential is provided in another protruding island region 12 near the protruding island region 12 in which the P type base region and the n type emitter region are provided.
ｐ型ベース領域はグラフトベース領域であるｐ゛型半導
体領域１７及び真性ベース領域であるｐ型半導体領域１
８で構成されている。ｐ型半導体領域１８は突出状島領
域１２のに型エピタキシャル層の主面部に設けられてい
る。〆型半導体領域１７は突出状島領域１２の側壁具体
的には肩部分においてｎ−型エピタキシャル層の主面部
に設けられている。The p-type base region includes a p-type semiconductor region 17 which is a graft base region and a p-type semiconductor region 1 which is an intrinsic base region.
It consists of 8. The p-type semiconductor region 18 is provided on the main surface of the diagonal epitaxial layer of the protruding island region 12. The final type semiconductor region 17 is provided on the main surface of the n-type epitaxial layer at the side wall of the protruding island region 12, specifically at the shoulder portion.
ｎ型エミッタ領域はｎ型半導体領域１９及びイ型半導体
領域２６で構成されている。ｎ型半導体領域１９は前記
突出状島領域１２に形成されたｐ型ベース領域（ｐ型半
導体領域１８）の主面部に設けられている。ｎ°型半導
体領域２６はｎ型半導体領域１９の主面部に設けられて
いる。The n-type emitter region is composed of an n-type semiconductor region 19 and an A-type semiconductor region 26. The n-type semiconductor region 19 is provided on the main surface of the p-type base region (p-type semiconductor region 18) formed in the protruding island region 12. The n° type semiconductor region 26 is provided on the main surface of the n type semiconductor region 19.
前記ｐ型ベース領域のｐ°型半導体領域１７には突出状
島領域１２の側壁の素子間分離絶縁膜１３に形成された
ベース開口１５を通してベース引出用電極１６Ａの一端
が接続されている。ベース引出用電極１６Ａの他端は素
子分離値域の素子分離値域ＷＡ１３上に引き出されてい
る。すなわち、順方向バイポーラトランジスタＴｒ工は
５ｒｃｏｓ構造で構成されている。ベース引出用電極１
６Ａは１１造工程における第１層目の多結晶珪素膜で形
成され、この多結晶珪素膜にはｐ型不純物（Ｂ）が導入
されている。One end of the base extraction electrode 16A is connected to the p° type semiconductor region 17 of the p type base region through a base opening 15 formed in the element isolation insulating film 13 on the side wall of the protruding island region 12. The other end of the base extraction electrode 16A is drawn out above the element isolation range WA13 of the element isolation range. That is, the forward bipolar transistor Tr has a 5rcos structure. Base extraction electrode 1
6A is formed of a first layer polycrystalline silicon film in the 11th manufacturing process, and a p-type impurity (B) is introduced into this polycrystalline silicon film.
このベース引出用電極１６Ａには層間絶縁膜２２．２７
及び２９に形成された接続孔３０（図示していない）を
通して第１層自信号配線（基本セル内配線）３１Ａが接
続されている。This base extraction electrode 16A has an interlayer insulating film 22.27.
A first layer signal wiring (basic cell internal wiring) 31A is connected through connection holes 30 (not shown) formed in and 29.
前記接続孔３０で規定された領域内において、ベース引
出用電極１６Ａの主面部には例えばｐｔとＳｉとの化合
物つまり金属珪化物（図示しない）が設けられている。In the area defined by the connection hole 30, a compound of PT and Si, that is, a metal silicide (not shown), for example, is provided on the main surface of the base extraction electrode 16A.
金属珪化物はシミツトキーバリアダイオードＳＢＤの７
ノード領域を形成する際に形成される。前記第１層自信
号配線３１Ａはバリアメタル膜（符号は付けていない）
上にアルミニウム膜を積層した複合膜で形成されている
。バリアメタル膜は導電性を有する遷移金属窒化膜具体
的にはＴｉＮ膜で形成されている。ＴｉＮ膜は、リアク
ティブスパッタ法で堆積し、例えば８０〜１２０［ｎｍ
］程度の膜厚で形成する。また、バリアメタル膜は前記
以外の遷移金属窒化膜具体的にはＷＮ、ＴａＮ、或はＴ
ｉ入りＷ（Ｔｉは酸化珪素膜との接着性を高めるため約
１０［％コ程度添加させる）で形成することができる。Metal silicide is the 7th element of Schmitt key barrier diode SBD.
It is formed when forming the node region. The first layer signal wiring 31A is a barrier metal film (no reference numeral is given)
It is made of a composite film with an aluminum film laminated on top. The barrier metal film is formed of a conductive transition metal nitride film, specifically a TiN film. The TiN film is deposited by reactive sputtering, and has a thickness of, for example, 80 to 120 nm.
] Formed with a film thickness of approximately . In addition, the barrier metal film may be a transition metal nitride film other than those mentioned above, specifically WN, TaN, or T.
It can be formed using i-containing W (Ti is added in an amount of approximately 10% to improve adhesion to the silicon oxide film).
アルミニウム膜はアルミニウム合金（Ａ Ｑ −０〜３
［重量％］Ｃｕ−０〜１．５［重量％］Ｓｉ）で形成さ
れている。アルミニウム膜は例えばスパッタ法で堆積す
る。アルミニウム膜はバリアメタル膜と同一パターンで
形成されている。なお、このようにバリアメタル膜を使
用する技術については本願出願人によって先に出願され
た特願昭６１−１４００６４号に記載されている。The aluminum film is made of aluminum alloy (A Q -0~3
[wt%] Cu-0 to 1.5 [wt%] Si). The aluminum film is deposited, for example, by sputtering. The aluminum film is formed in the same pattern as the barrier metal film. The technique of using a barrier metal film in this manner is described in Japanese Patent Application No. 140064/1983 previously filed by the applicant of the present application.
前記ｎ型エミッタ領域であるｎ°型半導体領域２６には
層間絶縁膜２３で形成されたエミッタ開口２４を通して
エミッタ引出用電極２５が接続されている。An emitter extraction electrode 25 is connected to the n° type semiconductor region 26, which is the n type emitter region, through an emitter opening 24 formed in an interlayer insulating film 23.
エミッタ引出用電極２５は製造工程における第２層目の
多結晶珪素膜で形成され、この多結晶珪素膜にはｎ型不
純物（例えばＡｓ及びＰ）が導入されている。前記層間
絶縁膜２３はベース引出用電極１６Ａの表面に熱酸化処
理を施して形成した酸化珪素膜で形成されている。この
層間絶縁膜２３で開口寸法が規定されるエミッタ開口２
４はベース引出用電極１６Ａに対して自己整合で形成さ
れている。ゴ型半導体領域２６は、エミッタ開口２４で
規定された領域内において、エミッタ引出用電極２５を
通してｎ型不純物をｎ型半導体領域１９の主面部に導入
することによって形成されている。エミッタ引出用電極
２５にはベース引出用電極１６Ａと同様に接続孔３０を
通して第１層０信号配Ｍ３１Ａが接続されている。The emitter extraction electrode 25 is formed of a second-layer polycrystalline silicon film in the manufacturing process, and n-type impurities (for example, As and P) are introduced into this polycrystalline silicon film. The interlayer insulating film 23 is formed of a silicon oxide film formed by thermally oxidizing the surface of the base extraction electrode 16A. Emitter opening 2 whose opening size is defined by this interlayer insulating film 23
4 is formed in self alignment with the base extraction electrode 16A. The Go-type semiconductor region 26 is formed by introducing n-type impurities into the main surface of the n-type semiconductor region 19 through the emitter extraction electrode 25 within the region defined by the emitter opening 24 . The emitter lead-out electrode 25 is connected to the first layer 0 signal distribution M31A through the connection hole 30 similarly to the base lead-out electrode 16A.
このエミッタ引出用電極２５には前述と同様に金属珪化
物を介在させて第１層０信号配線３１Ａが接続されてい
る。The first layer 0 signal wiring 31A is connected to this emitter extraction electrode 25 with a metal silicide interposed therebetween, as described above.
図示しないが、前記ｎ型コレクタ領域のコレクタ電位引
上用の１”型半導体領域には前記ｎ型エミッタ領域と同
様にコレクタ引出用ｆｆ１ｔｌ（２５）を介在させて第
１層自信号配＆Ｒ３１Ａが接続されている。Although not shown, in the 1'' type semiconductor region for raising the collector potential of the n-type collector region, a collector lead-out ff1tl (25) is interposed similarly to the n-type emitter region, and the first layer signal wiring &R31A is inserted. It is connected.
前記逆方向バイポーラトランジスタＴｒ、はｎ型コレク
タ領域、ｐ型ベース領域及びｎ型エミッタ領域で形成さ
れたｎｐｎ型構造で構成されている。The reverse bipolar transistor Tr has an npn structure including an n-type collector region, a p-type base region, and an n-type emitter region.
ｎ型エミッタ領域は埋込型のｎ型半導体領域１１及び図
示しないエミッタ電位引上用ゴ型半導体領域で構成され
ている。The n-type emitter region is composed of a buried n-type semiconductor region 11 and a go-type semiconductor region (not shown) for raising the emitter potential.
ｐ型ベース領域はグラフトベース領域であるｐ。The p-type base region is a graft base region p.
型半導体領域１７及び真性ベース領域であるｎ型半導体
領域１８で構成されている。ｎ型半導体領域１８及びｐ
゛型半導体領域１７は突出状島領域１２のに型エピタキ
シャル層の主面部に設けられている。It is composed of a type semiconductor region 17 and an n-type semiconductor region 18 which is an intrinsic base region. n-type semiconductor region 18 and p
The 2-type semiconductor region 17 is provided on the main surface of the 2-type epitaxial layer of the protruding island region 12.
ｎ型コレクタ領域はｎ型半導体領域１９及びｒ？ｎ型半
導体領域２６構成されている。ｎ型半導体領域１９は前
記突出状島領域１２に形成されたｐ型ベース領域（ｎ型
半導体領域１８）の主面部に設けられている。ｎ°型半
導体領域２６はｎ型半導体領域１９の主面部に設けられ
ている。The n-type collector region includes the n-type semiconductor region 19 and r? An n-type semiconductor region 26 is configured. The n-type semiconductor region 19 is provided on the main surface of the p-type base region (n-type semiconductor region 18) formed in the protruding island region 12. The n° type semiconductor region 26 is provided on the main surface of the n type semiconductor region 19.
前記逆方向バイポーラトランジスタＴｒ、のｐ型ベース
領域であるｐ°型半導体領域１７には前記順方向バイポ
ーラトランジスタＴｒ工と同様にベース引出用電極１６
Ａを介在させて第１層０信号配線３１Ａが接続されてい
る。つまり、逆方向バイポーラトランジスタＴｒ２は５
ＩＣＯ８構造で構成されている。また１図示しないが、
ｎ型エミッタ領域のエミッタ電位引上用のｄ型半導体領
域にはエミッタ引出用電極（２５）を介在させて第１層
０信号配線３１Ａが接続されている。ｎ型コレクタ領域
であるｒｆ型半導体領域２６にはコレクタ引出用電極２
５を介在させて第１層０信号配、１１３１Ａが接続され
ている。The p° type semiconductor region 17, which is the p type base region of the reverse direction bipolar transistor Tr, has a base extraction electrode 16 as in the forward direction bipolar transistor Tr.
The first layer 0 signal wiring 31A is connected with A interposed therebetween. In other words, the reverse bipolar transistor Tr2 has 5
It is composed of ICO8 structure. Also, although not shown in the figure,
A first layer 0 signal wiring 31A is connected to the d-type semiconductor region for raising the emitter potential of the n-type emitter region with an emitter lead-out electrode (25) interposed therebetween. A collector extraction electrode 2 is provided in the rf type semiconductor region 26 which is an n type collector region.
The first layer 0 signal distribution, 1131A, is connected with 5 interposed therebetween.
前記ショットキーバリアダイオード素子ＳＢＤはｎ型半
導体領域１９（カソード領域）とこのｎ型半導体領域１
９の主面に形成された前述の金属珪化物（アノード領域
）とで構成されている。ショットキーバリアダイオード
素子ＳＢＤの“カソード領域で、あるｎ型半導体領域１
９は順方向バイポーラトランジスタ゛ｌ”ｒ、のエミッ
タ領域であるｎ型半導体領域１９と一体に構成されてい
る。このショットキーバリアダイオード素子ＳＢＤはシ
ールド構造で構成されている。つまり、ショットキーバ
リアダイオード素子ＳＢＤはｎ型半導体領域１８及びｐ
°型半導体領域１７でｎ型半導体領域１９（カソード領
域）を囲むように構成されている。このシールド構造は
耐α線ソフトエラー強度を高めることができる。The Schottky barrier diode element SBD includes an n-type semiconductor region 19 (cathode region) and this n-type semiconductor region 1.
The above-mentioned metal silicide (anode region) is formed on the main surface of 9. In the cathode region of the Schottky barrier diode element SBD, a certain n-type semiconductor region 1
9 is constructed integrally with an n-type semiconductor region 19 which is the emitter region of a forward bipolar transistor "l"r. This Schottky barrier diode element SBD is constructed with a shield structure. In other words, a Schottky barrier diode element SBD has a shield structure. The diode element SBD has an n-type semiconductor region 18 and a p-type semiconductor region 18.
A °-type semiconductor region 17 surrounds an n-type semiconductor region 19 (cathode region). This shield structure can increase the resistance to α-ray soft errors.
前記ショットキーバリアダイオード素子ＳＢＤのカソー
ド領域であるｎ型半導体領域１９はＳＢＤ付抵抗切換型
メモリセルの低抵抗ＲＬ を構成している。低抵抗ＲＬ
は、一端がショットキーバリアダイオード素子ＳＢＤの
カソード領域に接続され、他端が逆方向バイポーラトラ
ンジスタＴｒ、のｎ型コレクタ領域（情報蓄積部）に接
続されている。The n-type semiconductor region 19, which is the cathode region of the Schottky barrier diode element SBD, constitutes the low resistance RL of the resistance-switched memory cell with SBD. Low resistance RL
One end is connected to the cathode region of the Schottky barrier diode element SBD, and the other end is connected to the n-type collector region (information storage section) of the reverse direction bipolar transistor Tr.
前記高抵抗Ｒ１はｐ−型半導体領域２１で構成されてい
る。ｐ−型半導体領域２１は突出状島領域１２のｒｃ型
エピタキシャル層の主面部に設けられている。The high resistance R1 is composed of a p-type semiconductor region 21. The p-type semiconductor region 21 is provided on the main surface of the rc-type epitaxial layer of the protruding island region 12.
前記ＳＢＤ付抵抗抵抗切換型メモリセル報蓄積部（情報
蓄積ノード部）には情報蓄積用容量素子Ｃが設けられて
いる。この情報蓄積用容量素７−Ｃは。An information storage capacitive element C is provided in the SBD-attached resistance-resistance switching type memory cell information storage section (information storage node section). This information storage capacitor 7-C is.
下側電極２５．誘電体膜（図示しない）、上側電極２８
の夫々を順次積層したスタックド構造で構成されている
。下側電極２５はエミッタ引出用電極２５と同一導電層
である多結晶珪素膜で形成され、この多結晶珪素膜には
ｎ型不純物が導入されている。誘電体膜は少なくとも層
間絶縁膜２７に形成された開口（符号を付けていない）
を通して下側電極２５の表面上に形成されている。誘電
体膜は誘電率が高い窒化珪素膜、酸化珪素膜の夫々を順
次積層した複合膜で形成される。下層の窒化珪素膜は例
えば５〜７［ｎｍ］程度の膜厚で形成する。上層の酸化
珪素膜は例えば１〜２［ｎｍ］程度の膜厚で形成する。Lower electrode 25. Dielectric film (not shown), upper electrode 28
It is composed of a stacked structure in which each of the above is sequentially laminated. The lower electrode 25 is formed of a polycrystalline silicon film which is the same conductive layer as the emitter extraction electrode 25, and an n-type impurity is introduced into this polycrystalline silicon film. The dielectric film is at least an opening formed in the interlayer insulating film 27 (no reference numerals are given).
It is formed on the surface of the lower electrode 25 through it. The dielectric film is formed of a composite film in which a silicon nitride film and a silicon oxide film each having a high dielectric constant are sequentially laminated. The lower silicon nitride film is formed to have a thickness of, for example, about 5 to 7 [nm]. The upper silicon oxide film is formed to have a thickness of, for example, about 1 to 2 [nm].
上側電ｗＡ２８は！！電体膜上にそれと同一パターンで
設けられている（重ね切りされている）。上側電極２８
は例えば多結晶珪素膜で形成され、この多結晶珪素膜に
はｎ型不純物が導入されている。前記上側電極２８には
層間絶縁膜２９に形成された接続孔３０を通して第１層
１信号配線３１Ａが接続されている。The upper electric wA28 is! ! It is provided in the same pattern on the electric film (overlapped). Upper electrode 28
is formed of, for example, a polycrystalline silicon film, and an n-type impurity is introduced into this polycrystalline silicon film. A first layer 1 signal wiring 31A is connected to the upper electrode 28 through a connection hole 30 formed in an interlayer insulating film 29.
前記第２図に示す論理ＬＳＩＩの基本セル４内において
、突出状島領域１２間つまり素子間分子１ＪＩｔ領域で
ある素子間分離絶縁膜１３上には図示していないがダミ
ーパターン（ダミー突出部）が配置されている。このダ
ミーパターンは順方向バイポーラトランジスタ’ｒｒ、
、逆方向バイポーラトランジスタ゛ｒｒ２の夫々のベー
ス引出用電極１６Ａと同一・導電層で構成されている。In the basic cell 4 of the logic LSII shown in FIG. 2, a dummy pattern (dummy protrusion) (not shown) is formed between the protruding island regions 12, that is, on the inter-element isolation insulating film 13 which is the inter-element molecule 1JIt region. is located. This dummy pattern is a forward bipolar transistor 'rr,
, and are made of the same conductive layer as the base extraction electrode 16A of the reverse direction bipolar transistor rr2.
ダミーパターンは各ベース引出用電極１６Ａと所定の間
隔で離隔し１両者は電気的に分離されている。例えば、
Ｉｌ造工程における最小加工寸法が１［μｍ］の場合、
ダミーパターンとベース引出用電極１６Ａとの離隔寸法
は約１［μｍ］程度で形成される。また、ベース引出用
電極１６Ａが存在しない領域において、ダミーパターン
は突出状島領域１２と同様の離隔寸法で離隔されている
。The dummy pattern is separated from each base extraction electrode 16A by a predetermined interval, and the two are electrically isolated. for example,
When the minimum processing size in the Il manufacturing process is 1 [μm],
The distance between the dummy pattern and the base extraction electrode 16A is approximately 1 μm. Further, in the region where the base extraction electrode 16A is not present, the dummy patterns are spaced apart by the same distance as the protruding island region 12.
この基本セル４内に配置されるダミーパターンは主に突
出状島領域１２．ベース引出用電極１６Ａ。The dummy pattern arranged within this basic cell 4 is mainly the protruding island region 12. Base extraction electrode 16A.
エミッタ引出用電極２５．コレクタ引出用電極２５の夫
々の突出形状に起因する段差形状を緩和するように構成
されている。段差形状のうち、ベース引出用電極１６Ａ
、突出状島領域１２の夫々の突出形状に起因する段差形
状は他の段差形状に比べて大きい。このダミーパターン
は主に第１層１信号配線３１Ａの下地となる層間絶縁膜
２９の表面を平坦化するように構成されている。Emitter extraction electrode 25. It is configured to alleviate the step shape caused by the protruding shape of each of the collector lead-out electrodes 25. Of the stepped shapes, base extraction electrode 16A
, the step shape resulting from the protrusion shape of each of the protruding island regions 12 is larger than the other step shapes. This dummy pattern is configured to mainly planarize the surface of the interlayer insulating film 29 serving as the base of the first layer 1 signal wiring 31A.
前記基本セル４内に延在する第１層１信号配線３１Ａは
近傍の半導体素子間を接続する程度の短い配線長で形成
されているので、第１層１信号配線３１Ａに付加される
寄生容敬は実質的に無視することができる。また、基本
セル４内は複数の突出状島領域１２や複数のベース引出
用電極１８Ａが存在するので段差形状が著しい。このた
め、ダミーパターンは基本セル４内の素子分離領域の実
質的に全面に敷き詰められている。Since the first layer 1 signal wiring 31A extending within the basic cell 4 is formed with a short wiring length that is long enough to connect adjacent semiconductor elements, parasitic capacitance added to the first layer 1 signal wiring 31A is reduced. Respect can be virtually ignored. Furthermore, since there are a plurality of protruding island regions 12 and a plurality of base extraction electrodes 18A inside the basic cell 4, the step shape is significant. For this reason, the dummy pattern is spread over substantially the entire element isolation region in the basic cell 4.
一方、第２図に示す論理ＬＳＩＩの配線領域６には第１
図に示すように素子間分離絶縁膜１３上にダミーパター
ン（ダミー突出部）１６Ｂが配置されている。このダミ
ーパターン１６Ｂは前記基本セル４内に配置されたダミ
ーパターンと同様にベース引出用Ｗｉｉ１６Ａと同一導
電層で構成されている。ダミーパターン１６Ｂは上層の
配線領域６に延在する第１ＷＪ目信号配線３１Ｂの配置
パターンと一致（同期）させている。すなわち、ダミー
パターン１６Ｂは、第１層１信号配線３１Ｂの配線幅と
実質的に同一寸法で構成され、かつ第１層０信号配線３
１１３間の間隔と実質的に同一寸法で離隔させている。On the other hand, in the wiring area 6 of the logic LSII shown in FIG.
As shown in the figure, a dummy pattern (dummy protrusion) 16B is arranged on the element isolation insulating film 13. This dummy pattern 16B is made of the same conductive layer as the base drawing Wii 16A, similar to the dummy pattern arranged in the basic cell 4. The dummy pattern 16B is matched (synchronized) with the arrangement pattern of the first WJ signal wiring 31B extending in the upper layer wiring region 6. That is, the dummy pattern 16B has substantially the same width as the wiring width of the first layer 1 signal wiring 31B, and has the same width as the wiring width of the first layer 0 signal wiring 31B.
113 and are spaced apart by substantially the same dimension.
例えば、第１層１信号配線３１Ｂの幅方向において、ダ
ミーパターン１６Ｂの寸法は４．０［μｍ］程度で構成
され、ダミ−パターン１６Ｂ間の離隔寸法は１、Ｏ［μ
ｍ］ｌｌｉ！度で構成される。また、ダミーパタ−ン１
６Ｂは、第１ 、ｌｉ！Ｆ目信号配線３１Ｂの延在方向
において、４．０［μｍ］程度の寸法で構成され、１．
０［μｍ］程度の離隔寸法で構成されている。つまり、
ダミーパターン１６Ｂは、平面形状が正方形状で構成さ
れ１行方向、列方向の夫々に磨いて約５．０〔μｍ〕程
度のピッチで規則的に複数配置されている。すなわち、
ダミーパターン１６Ｂはメツシュ状（弁状）に配置され
ている。また、ダミーパターン１６Ｂは、この正方形状
に限定されず、平面形状が長方形状、円形状、楕円形状
、多角形状のいずれかであってもよい。また、前記基本
セル４内に配置されたダミーパターン、配線領域６に配
置されたダミーパターン１６Ｂのうちの一方或は夫々は
。For example, in the width direction of the first layer 1 signal wiring 31B, the dimension of the dummy pattern 16B is about 4.0 [μm], and the distance between the dummy patterns 16B is 1.0 [μm].
m]lli! Composed of degrees. Also, dummy pattern 1
6B is the first, li! In the extending direction of the F-th signal wiring 31B, the size is approximately 4.0 [μm], and 1.
It is configured with a separation dimension of about 0 [μm]. In other words,
The dummy patterns 16B have a square planar shape, and are polished in each row and column direction and are regularly arranged at a pitch of about 5.0 [μm]. That is,
The dummy patterns 16B are arranged in a mesh shape (valve shape). Further, the dummy pattern 16B is not limited to this square shape, and may have a planar shape of any one of a rectangular shape, a circular shape, an elliptical shape, and a polygonal shape. Also, one or each of the dummy pattern arranged in the basic cell 4 and the dummy pattern 16B arranged in the wiring region 6.
第１Ｎ！Ｊ目信号配、１３１Ａや３１Ｂに付加される寄
生容量を低減する等、必要に応じて配置しなくてもよい
。なお５このダミーパターン１６Ｂに関する詳細な説明
は、例えば本願出願人によって先に出願された特願昭６
３−１８８１６号に記載されている。1st N! It is not necessary to arrange it as necessary, such as to reduce the parasitic capacitance added to the J-th signal distribution, 131A and 31B. 5 A detailed explanation regarding this dummy pattern 16B can be found, for example, in the Japanese Patent Application No. 6, filed earlier by the applicant of the present application.
No. 3-18816.
前記配線領域６に配置された第１層自信号配線３１Ｂは
基本セル４内に配置された第１層自信号配置３１Ａと同
一導電層で形成されている。第１層０信号配線３１Ａ、
３１Ｂの上層には層間絶＃膜３２を介在させて第２層０
信号配Ｊｌｌｉ３３が延在している。第２ＪＦＪ目信号
配線３３の上層には層間絶縁膜３４を介在させて第３層
自信号配線３５が延在している。第３層自信号配線３５
の上層には層間絶縁膜３６を介在させて第４層目配線３
７が延在している。第２層自信号配線３３、第３層１信
号配線８５．第４層［１配線３７の夫々は、第１層１信
号配線３１Ａ、３１Ｂの夫々と同様の導電性材料で形成
されている。第４ＪＦＪ目配線３７の上層にはパッシベ
ーション膜３８が設けられている。The first layer signal wiring 31B arranged in the wiring region 6 is formed of the same conductive layer as the first layer signal arrangement 31A arranged in the basic cell 4. 1st layer 0 signal wiring 31A,
An interlayer insulation film 32 is interposed on the upper layer of 31B to form a second layer 0.
Signal wiring Jlli33 is extended. A third-layer signal wiring 35 extends above the second JFJ-th signal wiring 33 with an interlayer insulating film 34 interposed therebetween. 3rd layer signal wiring 35
An interlayer insulating film 36 is interposed in the upper layer to form the fourth layer wiring 3.
7 is extended. Second layer signal wiring 33, third layer 1 signal wiring 85. Each of the fourth layer 1 wirings 37 is made of the same conductive material as each of the first layer 1 signal wirings 31A and 31B. A passivation film 38 is provided in the upper layer of the fourth JFJ interconnection 37 .
また１図示しないが、第１Ｍ１信号配線３１Δ。Although not shown, the first M1 signal wiring 31Δ.
３１Ｂの夫々と第２層自信号配線３３とは層間絶縁膜３
２に形成された接続孔を通して電気的に接続されている
。第２層自信号配線３３と第３層自信号配線３５とは層
間絶縁膜３４に形成された接続孔を通して電気的に接続
されている。第３層自信号配線３５と第４層目配線３７
とは層間絶縁膜３６に形成さ九た接続孔を通して電気的
に接続されている。各々の接続孔は下層の信号配線と上
層の信号配線とが交差する領域に配置されている。31B and the second layer signal wiring 33 are interlayer insulating film 3.
It is electrically connected through the connection hole formed in 2. The second layer signal wiring 33 and the third layer signal wiring 35 are electrically connected through connection holes formed in the interlayer insulating film 34. Third layer signal wiring 35 and fourth layer wiring 37
are electrically connected to each other through connection holes formed in the interlayer insulating film 36. Each connection hole is arranged in a region where a lower layer signal wiring and an upper layer signal wiring intersect.
前記配線領域６内において、第１層自信号配線３１Ｂで
形成される段差形状は第１図に示すように第１層自信号
配線３１Ｂが形成されていない領域に配置されたダミー
パターン３２Ｃで緩和されている。In the wiring area 6, the step shape formed by the first layer signal wiring 31B is relaxed by a dummy pattern 32C placed in an area where the first layer signal wiring 31B is not formed, as shown in FIG. has been done.
第１層自信号配線３１Ｂと第２層自信号配線３３との間
の層間絶縁膜３２は層間絶縁膜３２Ａ上に層間絶縁膜３
２Ｂを積層した複合膜で形成されている。下層の層間絶
縁膜３２Ａは、下地段差形状が変化した場合でも均一な
膜厚で形成される１例えばＣＶＤ法で堆積された酸化珪
素膜で形成されている。ド層の層間絶縁膜３２Ａは第１
Ｊｔｌ ［４信号配線３１Ｂ間の最小配線間隔（例え
ば１．０［μｍｌ）に埋込まれたときに表面が平坦化さ
れ、第１層自信号配線３１Ｂと上層の層間絶縁膜３２Ｂ
との間に残存するように、例えば １．５［μｍ］程度
の膜厚で形成されている。The interlayer insulating film 32 between the first layer signal wiring 31B and the second layer signal wiring 33 has an interlayer insulating film 3 on the interlayer insulating film 32A.
It is made of a composite film made by laminating 2B. The lower interlayer insulating film 32A is formed of a silicon oxide film deposited by, for example, a CVD method, so that it has a uniform thickness even if the underlying step shape changes. The interlayer insulating film 32A of the second layer is the first
Jtl [When embedded in the minimum wiring interval (for example, 1.0 μml) between the four signal wirings 31B, the surface is flattened, and the first layer signal wiring 31B and the upper layer interlayer insulating film 32B
For example, the film is formed with a thickness of about 1.5 [μm] so that it remains between the two.
上層の層間絶縁膜３２Ｂは、下層の層間絶縁膜３２Ａの
表面をさらに平坦化し、しかも第１１目信号配線３１Ｂ
と第２層自信号配線３３とを電気的に分離するように、
例えばＣＶＤ法で堆積した酸化珪素膜で形成されている
。The upper interlayer insulating film 32B further flattens the surface of the lower interlayer insulating film 32A, and further flattens the surface of the 11th signal wiring 31B.
and the second layer signal wiring 33 are electrically separated.
For example, it is formed of a silicon oxide film deposited by a CVD method.
前記ダミーパターン３２Ｃは層間絶縁膜３２のうちの下
層の層間絶縁［３２Ａで形成されている。このダミーパ
ターン３２Ｃは第１層自信号配線３１Ｂが形成されてい
ない領域において層間絶縁膜３２Ａの膜厚を第１層自信
号配線３１Ｂが形成された領域に比べて厚く形成するこ
とにより形成されている。このダミーパターン３２Ｃは
各導電層間を接続する接続孔と同様に各層の信号配線が
交差する領域に配置されている。しかも、このダミーパ
ターン３２Ｃは下層の層間絶縁膜３２Ａで形成している
ので絶縁性を有している。The dummy pattern 32C is formed of the lower interlayer insulating layer 32A of the interlayer insulating film 32. This dummy pattern 32C is formed by forming the interlayer insulating film 32A thicker in the region where the first layer signal wire 31B is not formed than in the region where the first layer signal wire 31B is formed. There is. This dummy pattern 32C is arranged in a region where the signal wirings of each layer intersect, similar to connection holes connecting between each conductive layer. Moreover, since the dummy pattern 32C is formed of the lower interlayer insulating film 32A, it has insulation properties.
また、本実施例Ｉは前記ダミーパターン３２Ｃを第１層
自信号配線３１Ｂが配置されていない領域に配置してい
るが、本発明はこれに限定されない。Further, in this embodiment I, the dummy pattern 32C is arranged in a region where the first layer signal wiring 31B is not arranged, but the present invention is not limited thereto.
つまり１本発明は、基本セル４内の第１層１信号配線３
１Ａが配置されていない領域、第２層自信号配線３３が
配置されていない領域、第３層自信号配線３５が配置さ
れていない領域、第４層目配線３７が配置されていない
領域に夫々、絶縁性のダミーパターンを配置してもよい
。In other words, 1 the present invention is based on the first layer 1 signal wiring 3 in the basic cell 4.
1A is not arranged, the second layer signal wiring 33 is not arranged, the third layer signal wiring 35 is not arranged, and the fourth layer wiring 37 is not arranged. , an insulating dummy pattern may be arranged.
前述の基本セル４内の半導体素子の配置、基本セル４内
、基本セル４上及び配線領域６の各信号配線の配置５ダ
ミーパターン３２Ｇの配置等は、コンピュータを使用し
た自動配置配線システムで自動的に行われている。この
自動配置配線システムを使用する、ゲートアレイ方式を
採用する論理Ｉ、ＳＩＩの具体的な形成方法について、
第３図（ＬＳＩの開発フロー図）を用いて簡単に説明す
る。The arrangement of the semiconductor elements in the basic cell 4 described above, the arrangement of each signal wiring in the basic cell 4, on the basic cell 4, and in the wiring area 6, etc., are automatically performed by an automatic placement and wiring system using a computer. It is being carried out according to Regarding the specific method of forming logic I and SII using the gate array method using this automatic placement and routing system,
This will be briefly explained using FIG. 3 (LSI development flow diagram).
なお、ここでのダミーパターンの形成方法の説明につい
ては説明が重複するのでダミーパターン３２Ｃについて
のみ行う。Note that the description of the method for forming the dummy pattern here will be repeated only for the dummy pattern 32C.
まず、第３図に示すように、論理ＬＳＩＩに搭載する論
理機能を決定するく１０〉。First, as shown in FIG. 3, the logic functions to be installed in the logic LSII are determined (10).
次に、前記論理機能に基づき、自動配置配線システム（
ＤＡ処理）で取り扱える回路情報に変換しこの回路情報
を自動配置配線システムに入力する〈１１〉。Next, based on the logical functions, an automatic placement and routing system (
This circuit information is converted into circuit information that can be handled by DA processing) and input into an automatic placement and routing system <11>.
次に、コンピュータを使用した２次元処理の自動配置配
線システムを用い、前記伺路情報に基づき、論理回路及
び論理回路間を接続する結線を自動的に配置するく１２
〉。論理回路は予じめ自動配置配線システムのデータベ
ース内に論理回路ブロックとしてファイルされている。Next, an automatic placement and wiring system for two-dimensional processing using a computer is used to automatically place logic circuits and connections between the logic circuits based on the route information.
〉. Logic circuits are previously filed as logic circuit blocks in the database of the automatic placement and routing system.
この論理回路ブロックは論理ＬＳＩＩの基本セル４に相
当する位置に配置される。前記結線は自動配置配線シス
テムのメモリ空間に仮想的に設定されたＸ−Ｙ格子状配
線チャネル領域に配置（入ｈ）される。Ｘ−Ｙ格子状配
線チャネル領域は、第３図に示すように、Ｘ方向に延在
しＹ方向に複数本配置されたＸ配線チャネル領域Ｘｉ、
Ｘ２．・・・とＹ方向に延在しＸ方向に複数本配置され
たＹ配線チャネル領域Ｙｌ、Ｙ２．・・・とで構成され
ている。つまり、Ｘ−Ｙ格子状配線チャネル領域は第３
図に点線で示す領域である。Ｘ−Ｙ格子状配線チャネル
領域のＸ配線チャネル領域には例えば前述の第１層自信
号配線（３１Ｂ ＞、第３層自信号配線（３５）の夫々
の配線情報が入力される。Ｘ−Ｙ格子状配線チャネル領
域のＹ配線チャネル領域には例えば第２層自信号配線（
３３）の配線情報が入力される。各配線情報は第３図に
点線上に記載された実線で示している。This logic circuit block is arranged at a position corresponding to the basic cell 4 of the logic LSII. The connections are placed (entered) in an X-Y lattice wiring channel area that is virtually set in the memory space of the automatic placement and wiring system. As shown in FIG. 3, the X-Y lattice wiring channel region includes X wiring channel regions Xi extending in the X direction and arranged in a plurality in the Y direction;
X2. . . , Y wiring channel regions Yl, Y2 . . . extending in the Y direction and arranged in plurality in the X direction. It is composed of... In other words, the X-Y lattice wiring channel region is
This is the area indicated by the dotted line in the figure. For example, the wiring information of the first layer signal wiring (31B>) and the third layer signal wiring (35) described above are input to the X wiring channel area of the XY lattice wiring channel area. For example, the second layer signal wiring (
33) wiring information is input. Each wiring information is shown by a solid line drawn on a dotted line in FIG.
各層の信号配線間を接続する接続孔ＴＨはｘ−ｙ格子状
配線チャネル領域の格子点のうち必要な個所に配置され
ている。接続孔ＴＨのパターンは自動配置配線システｔ
１のデータベース内にファイルされている。Connection holes TH for connecting signal wirings in each layer are arranged at necessary locations among the lattice points of the xy lattice wiring channel region. The connection hole TH pattern is created using an automatic placement and wiring system.
1 database.
次に、前記Ｘ−Ｙ格子状配線チャネル領域に人力された
配線情報に基づき、配線パターンデータを発生させる〈
１３〉。つまり、この配線パターンデータの発生は、デ
ザインルールに基づき、Ｘ−Ｙ格子状配線チャネル領域
に入力されている配線情報から実際の信号配線パターン
を有する配線情報に形成する処理である。Next, wiring pattern data is generated based on the wiring information manually entered in the X-Y lattice wiring channel area.
13〉. That is, the generation of this wiring pattern data is a process of forming wiring information having an actual signal wiring pattern from the wiring information input into the XY lattice wiring channel area based on design rules.
一方、前述の自動配置配線処理く１２〉でＸ−Ｙ格子状
配線チャネル領域に入力された配線情報に基づき、ダミ
ーパターン（３２Ｃ）ＤＩ）を発生するく１４〉。ダミ
ーパターンＤ Ｐは、前記Ｘ−Ｙ格子状配線チャネル領
域に入力された配線情報に反転論理和処理（ＮＯＴ処理
）を施すことにより、Ｘ−Ｙ格子状配線チャネル領域の
配線情報が入力されていない各格子点に配置することが
できる。このダミーパターンＤＰの発生処理は自動配置
配線処理〈１２〉と同様に自動配置配線システ１１で自
動的に行われる。On the other hand, a dummy pattern (32C) DI) is generated based on the wiring information input to the X-Y lattice wiring channel region in the above-mentioned automatic placement and wiring process (12). The dummy pattern D P is created by applying inverted OR processing (NOT processing) to the wiring information input to the X-Y grid wiring channel area, so that the wiring information of the X-Y grid wiring channel area is input. can be placed at each grid point. This dummy pattern DP generation process is automatically performed by the automatic placement and wiring system 11 similarly to the automatic placement and wiring process <12>.
次に、前記Ｘ−Ｙ格子状配線チャネル領域の配線情報が
入力されていない各格子点に配置されたダミーパターン
ＤＰの情報に基づき、ダミーパターンデータを発生する
〈１５〉。つまり、−このダミーパターンデｒりの発生
は、デザインルールに基づき、Ｘ−Ｙ格子状配線チャネ
ル領域の各格子点に入力されているダミーパターンＤＰ
の情報から実際のダミーパターンの情報に変換する処理
である。ダミーパターンデータの発生は、単純処理の場
合において、第３図の（Ａ）に示すように。Next, dummy pattern data is generated based on the information of the dummy pattern DP placed at each grid point to which wiring information of the XY lattice wiring channel region is not inputted (15). In other words, the occurrence of this dummy pattern is caused by the dummy pattern DP input to each lattice point of the X-Y lattice wiring channel region based on the design rule.
This is the process of converting the information of the dummy pattern into the information of the actual dummy pattern. Dummy pattern data is generated as shown in FIG. 3(A) in the case of simple processing.
Ｘ−Ｙ格子状配線チャネル領域の隣接する２本のＸ配線
チャネル領域と隣接する２本のＹ配線チャネル領域とが
交差する４個の格子点にすべてダミーパターンが配置さ
れると、夫々のダミーパターンデータ、４個のダミーパ
ターンＤＰで囲まれた中央部分の夫々に窪みが生じる。When dummy patterns are placed at all four lattice points where two adjacent X wiring channel regions and two adjacent Y wiring channel regions of the X-Y lattice wiring channel region intersect, each dummy pattern A depression is formed in each of the central portions surrounded by the pattern data and four dummy patterns DP.
このダミーパターンＤＰ間やダミーパターンＤＰで囲ま
れた中央部分の窪みは、各層の信号配線間の離隔寸法と
同一寸法であるので２層間絶縁膜の形成により段差形状
は実質的に発生しない。Since the recesses between the dummy patterns DP and the central portion surrounded by the dummy patterns DP have the same dimension as the distance between the signal wirings of each layer, no step shape is substantially generated due to the formation of the two-layer insulating film.
また、前記第３図の（Ａ）に示すダミーパターンＤＰめ
発生後に、同図（Ｂ）に示すように、各ダミーパターン
ＤＰ間をつなぐダミーパターンを再度配置してもよい。Furthermore, after the dummy patterns DP shown in FIG. 3(A) are generated, dummy patterns connecting the dummy patterns DP may be arranged again as shown in FIG. 3(B).
また、ダミーパターンＤＰの発生後に、同図（Ｃ）に示
すように、ダミーパターンＤＰで囲まれた中央部分の窪
みに相当する位置にダミーパターンを再度配置する処理
を施し、前述の窪みを低減してもよい。In addition, after the dummy pattern DP is generated, as shown in the same figure (C), a process is performed to place the dummy pattern again at a position corresponding to the depression in the central part surrounded by the dummy pattern DP, thereby reducing the depression described above. You may.
前述のダミーパターンの発生処理〈１″４〉及びダミー
パターンデータの発生〈１５〉を含む、回路情報の変換
く１１〉から配線パターンデータの発生く１３〉までの
処理は、自動配置配線システムにより自動的に行われて
いる。The processes from converting circuit information (11) to generating wiring pattern data (13), including the above-mentioned dummy pattern generation process <1''4> and dummy pattern data generation <15>, are performed by the automatic placement and routing system. It's done automatically.
次に、前記配線パターンデータ〈１３〉に基づき信号配
線の製造用マスクを製作すると共に、ダミーパターンデ
ータく１５〉に基づきダミーパターンの製造用マスクを
製作する〈１６〉。この製造用マスクの製作は例えば電
子線（ＥＢ）描画装置により行う。Next, a mask for manufacturing a signal wiring is manufactured based on the wiring pattern data <13>, and a mask for manufacturing a dummy pattern is manufactured based on the dummy pattern data <15><16>. This manufacturing mask is manufactured using, for example, an electron beam (EB) lithography system.
次に、前記製造用マスクを使用し、半導体ウェーハ製造
プロセスを行う（デバイスプロセス）＜１７〉。この半
導体ウェーハ製造プロセスの要部については後述する。Next, using the manufacturing mask, a semiconductor wafer manufacturing process is performed (device process) <17>. The main parts of this semiconductor wafer manufacturing process will be described later.
また、製造用マスクを使用せずに半導体ウェーハに直接
電子線゛描画装置でパターンを形成してもよい。そして
、前記半導体ウェーハ製造プロセスが完了すると、前述
の論理ＬＳ１１は完成する〈１８〉。Alternatively, a pattern may be formed directly on a semiconductor wafer using an electron beam lithography system without using a manufacturing mask. When the semiconductor wafer manufacturing process is completed, the logic LS11 described above is completed <18>.
次に、前述の論理ＬＳＩＩの要部の具体的な製造方法に
ついて、第４図乃至第７図（各製造工程毎に示す論理Ｌ
ＳＩの要部断面図）を用いて簡単に説明する。ここでの
説明は、論理ＬＳＩＩの配線領域６に形成される第１層
１信号配線３１１３及び第２層０信号配線３３について
のみ行う。Next, regarding a specific manufacturing method for the main parts of the logic LSII mentioned above, we will explain the logic LSI shown in FIGS.
This will be briefly explained using a cross-sectional view of the main part of SI. The explanation here will be given only about the first layer 1 signal wiring 3113 and the second layer 0 signal wiring 33 formed in the wiring area 6 of the logic LSII.
まず、第４図に示すように、層間絶縁膜２９上に第１層
１信号配線３１Ｂを形成する。第１層１信号配ａ３１Ｂ
は、バリアメタル膜、アルミニウム膜の夫々を順次積層
し、この積層膜をフォトリソグラフィ技術によりパター
ンニングすることにより形成されている。第１層１信号
配線３１Ｂは、前述の自動配置配線システムのＸ−Ｙ格
子状配線チャネル領域に入力された配線情報に基づき製
作された製造用マスクを用いてパターンニングされてい
る。First, as shown in FIG. 4, the first layer 1 signal wiring 31B is formed on the interlayer insulating film 29. 1st layer 1 signal distribution a31B
is formed by sequentially laminating each of a barrier metal film and an aluminum film, and patterning this laminated film using photolithography technology. The first layer 1 signal wiring 31B is patterned using a manufacturing mask manufactured based on wiring information input into the X-Y lattice wiring channel region of the above-mentioned automatic placement and wiring system.
したがって、第１層１信号配線３１Ｂは、・自動配置配
線システムのＸ−Ｙ格子状配線チャネル領域に相当する
位置において、配線領域６ （ｐ−型半導体基板１０）
上に形成される。前記第１層１信号配線３１Ｂのパター
ンニングは例えばＲＩＩΣ等の異方性エツチングで行う
。Therefore, the first layer 1 signal wiring 31B is placed in the wiring area 6 (p-type semiconductor substrate 10) at a position corresponding to the X-Y lattice wiring channel area of the automatic placement and wiring system.
formed on top. The patterning of the first layer 1 signal wiring 31B is performed, for example, by anisotropic etching such as RIIΣ.
次に、第５図に示すように、第１！！Ｊ目信号配線３１
Ｂ上を含む基板全面に下層の層間絶縁膜３２Ａを形成す
る。層間絶縁膜３２Ａは例えばＣＶＤ法で堆積された酸
化珪素膜で形成され、この酸化珪素膜は例えば１．５［
μｍ］程度の膜厚で形成される。Next, as shown in Figure 5, the first! ! J-th signal wiring 31
A lower interlayer insulating film 32A is formed over the entire surface of the substrate including the top of B. The interlayer insulating film 32A is formed of, for example, a silicon oxide film deposited by a CVD method, and this silicon oxide film has a thickness of, for example, 1.5[
It is formed with a film thickness of about [μm].
つまり、下層の層間絶縁膜３２Ａは、前述のように、最
小離隔寸法の第１層０信号配線３１Ｂ間を埋込みかつそ
の表面を平坦化し、後工程で表面をエツチングした際に
第１層１信号配線３１Ｂ上に若干残存する膜厚で形成さ
れている。In other words, as described above, the lower interlayer insulating film 32A is buried between the first layer 0 signal wirings 31B with the minimum separation dimension, and its surface is flattened, and when the surface is etched in a later process, the first layer 1 signal It is formed with a thickness that slightly remains on the wiring 31B.
次に、第１層１信号配、ｌｌ３１Ｂが存在しない領域に
おいて１Ｍ間絶縁膜３２Ａの表面上にエツチングマスク
４０を形成する。エツチングマスク４０は例えばフォト
レジスト膜で形成されている。エツチングマスク４０を
形成する製造用マスク（レチクル）は、前記自動配置配
線システムのダミーパターンデータに基づき製作されて
いる。つまり、エツチングマスク４０は自動配置配線シ
ステムのＸ−Ｙ格子状配線チャネル領域の配線情報が入
力されていない各格子点に相当する位置において配置さ
れている。Next, an etching mask 40 is formed on the surface of the 1M insulating film 32A in a region where the first layer 1 signal wiring 1131B is not present. The etching mask 40 is formed of, for example, a photoresist film. A manufacturing mask (reticle) forming the etching mask 40 is manufactured based on dummy pattern data of the automatic placement and wiring system. That is, the etching mask 40 is placed at a position corresponding to each lattice point to which no wiring information is input in the X-Y lattice wiring channel region of the automatic placement and wiring system.
次に、第６図に示すように、前記エツチングマスク４０
を用い、層間絶縁膜３２Ａの表面をエツチングする（エ
ッチバックする）ことにより、層間絶縁膜３２Ａからダ
ミーパターン３２Ｃを形成する。層間絶縁膜３２Ａの表
面のエツチングはダミーパターン３２Ｃの上面の高さと
等しくなるように下地配線層による段差相当例えば約
１．０［μｍ１８度行う。Next, as shown in FIG.
A dummy pattern 32C is formed from the interlayer insulating film 32A by etching (etching back) the surface of the interlayer insulating film 32A. The etching of the surface of the interlayer insulating film 32A is done by etching the height of the upper surface of the dummy pattern 32C by the height of the underlying wiring layer.
1.0 [μm 18 degrees.
次に、前記エツチングマスク４０を除去した後、第７図
に示すように、下層の層間絶縁膜３２Ａ上に上層の層間
絶縁膜３２Ｂを形成することにより、層間絶縁膜３２が
完成する。上層の層間絶縁１ｔ！１３２Ｂは例えばＣＶ
Ｄ法で堆積した酸化珪素膜で形成し。Next, after removing the etching mask 40, as shown in FIG. 7, an upper interlayer insulating film 32B is formed on the lower interlayer insulating film 32A, thereby completing the interlayer insulating film 32. Upper layer interlayer insulation 1t! 132B is for example CV
It is formed from a silicon oxide film deposited using the D method.
この酸化珪素膜は例えば約 １．０［μｍ］程度の膜厚
で形成される。この上層の層間絶縁膜３２Ｂは、下層の
層間絶縁膜３２Ａの表面をさらに平坦化すると共に、第
１層自信号配線３１Ｂと第２層自信号配線３３との電気
的な分離を行うために形成されている。前記ダミーパタ
ーン３２Ｃを形成する際に第１層自信号配線３１Ｂの表
面を露出させないのは、第１層自信号配線３１Ｂと上層
の層間絶縁膜３２Ｂとを直接々触させた場合に両者間に
隙間等を生じ接着力が低下することを防止するためであ
る。また。This silicon oxide film is formed to have a thickness of, for example, about 1.0 [μm]. This upper interlayer insulating film 32B is formed to further planarize the surface of the lower interlayer insulating film 32A and to electrically isolate the first layer signal wiring 31B and the second layer signal wiring 33. has been done. The reason why the surface of the first-layer signal wiring 31B is not exposed when forming the dummy pattern 32C is that if the first-layer signal wiring 31B and the upper interlayer insulating film 32B are brought into direct contact, there will be a problem between them. This is to prevent the adhesive strength from decreasing due to the formation of gaps. Also.
第１層自信号配線３１Ｂの表面を露出させないのは、第
１層自信号配線３１Ｂの表面がエツチングマスク４０の
剥離液で溶けることを防止するためである。The reason why the surface of the first layer signal wiring 31B is not exposed is to prevent the surface of the first layer signal wiring 31B from being dissolved by the stripping liquid of the etching mask 40.
この層間絶縁膜３２の形成によりその表面（層間絶Ｒ膜
３２Ｂの表面）は平坦化される。By forming this interlayer insulating film 32, its surface (the surface of the interlayer insulating R film 32B) is flattened.
そして、前記第１図に示すように１層間絶縁膜３２上に
第２７Ｍ１信号配線３３を形成する。Then, as shown in FIG. 1, a 27th M1 signal wiring 33 is formed on the first interlayer insulating film 32.
なお、本実施例Ｉにおいては第１層自信号配線３１Ｂが
形成されていない領域にダミーパターン３２を配置した
が、第２層自信号配線３３、第３層自信号配線３５、第
４層目信号配線３７の夫々は自動配置配線システムのＸ
−Ｙ格子状配線チャネル領域に入力された配線情報に基
づき形成されているので、第１層１信号配、１９３１Ｂ
と同様に、“各層の信号配線が形成されていない領域に
はダミーパターンが配置されている。このダミーパター
ンはダミーパターン３２Ｃと同様に絶縁性を有している
９また１本発明は、論理ＬＳＩＩの配線領域６だけに限
定されず、基本セル４内において、第１層１信号配線３
１Ａが存在しない領域にダミーパターン（３２Ｃ）を配
置してもよい。In this embodiment I, the dummy pattern 32 is arranged in the region where the first layer signal wiring 31B is not formed, but the second layer signal wiring 33, the third layer signal wiring 35, and the fourth layer Each of the signal wiring 37 is connected to X of the automatic placement and wiring system.
- Since it is formed based on the wiring information input to the Y grid wiring channel area, the first layer 1 signal wiring, 1931B
Similarly, "a dummy pattern is arranged in the region where the signal wiring of each layer is not formed.This dummy pattern has insulation properties like the dummy pattern 32C." Not limited only to the wiring area 6 of LSII, but also within the basic cell 4, the first layer 1 signal wiring 3
A dummy pattern (32C) may be placed in a region where 1A is not present.
このように、自動配置配線システムのＸ−Ｙ格子状配線
チャネル領域に入力された配線情報に基づき、ｐ−型半
導体基板１０上に複数層の信号配線を形成した多層配線
構造を有する論理ＬＳＩＩにおいて、前記自動配置配線
システムのＸ−Ｙ格子状配線チャネル領域の各格子点の
うち、第１層自信号配線３１Ｂの配線情報が入力されて
いない格子点に相当する位置の〆型半導体基板１０上に
絶縁材料で形成されたダミーパターン３２Ｃを設ける。In this way, in a logic LSII having a multilayer wiring structure in which multiple layers of signal wiring are formed on the p-type semiconductor substrate 10, based on the wiring information input to the X-Y lattice wiring channel region of the automatic placement and wiring system. , on the closed-circuit semiconductor substrate 10 at a position corresponding to a grid point to which wiring information of the first layer signal wiring 31B is not input, among the grid points of the X-Y lattice wiring channel region of the automatic placement and wiring system. A dummy pattern 32C made of an insulating material is provided.
この構成により、前記自動配置配線システムのＸ−Ｙ格
子状配線チャネル領域に相当する位置において、ｐ−型
半導体基板ｌＯ上の第１層自信号配線３１Ｂが存在しな
い領域にダミーパターン３２Ｃを形成し、第１層自信号
配線３１Ｂで形成される段差形状を緩和することができ
るので、前記第１層１信号配置３１Ｂの上層の第２層１
１信号配線３３の下地表面である層間絶縁膜３２の表面
を平坦化し、第２層自信号配線３３の信頼性を向上する
ことができる。また、前記第１層０信号配線３１Ｂと第
２層自信号配線３３との接続部分（接続孔部分）の電気
的信頼性を向」二することができる。また、前記ｐ−型
半導体基板１０１−の第１層自信号配線３１Ｂが存在し
ない領域において、前記第１層０信号配線３１Ｂと第２
層１信号配ａ３３との間の層間絶縁膜３２の厚さがダミ
ーパターン３２Ｃに相当する分厚くなるので、前記第２
層１信号配線３３に付加される寄生容量（第２層自信号
配線３３と第１１ｆＪ口信号配線３１Ｂ、ダミーパター
ン１６Ｂ、ｐ−型半導体基板１０の夫々との間に発生す
る寄生容量）を低減し、第２層１信号配ＮＱ３３の信号
伝達速度を速くすることができる。この結果、論理ＬＳ
ＩＩの動作速度の高速化を図ることができる。With this configuration, the dummy pattern 32C is formed in a region on the p-type semiconductor substrate IO where the first layer signal wiring 31B does not exist, at a position corresponding to the X-Y lattice wiring channel region of the automatic placement and wiring system. , since the step shape formed by the signal wiring 31B in the first layer can be relaxed, the second layer 1 above the first layer 1 signal wiring 31B can be
The surface of the interlayer insulating film 32, which is the underlying surface of the first-layer signal wiring 33, can be flattened, and the reliability of the second-layer signal wiring 33 can be improved. Furthermore, the electrical reliability of the connection portion (connection hole portion) between the first layer 0 signal wiring 31B and the second layer signal wiring 33 can be improved. Furthermore, in the region where the first layer signal wiring 31B of the p-type semiconductor substrate 101- does not exist, the first layer 0 signal wiring 31B and the second layer 0 signal wiring 31B are
Since the thickness of the interlayer insulating film 32 between the layer 1 signal wiring a33 becomes thick enough to correspond to the dummy pattern 32C, the second
Reduce the parasitic capacitance added to the layer 1 signal wiring 33 (parasitic capacitance generated between the second layer signal wiring 33 and each of the 11th fJ port signal wiring 31B, dummy pattern 16B, and p-type semiconductor substrate 10) However, the signal transmission speed of the second layer 1 signal distribution NQ33 can be increased. As a result, the logic LS
The operating speed of II can be increased.
また、前記多層配線構造を有する論理Ｌ−８ｌｌの形成
方法において、自動配置配線システｌ、のＸ−Ｙ格子状
配線チャネル領域に入力された配線情報に論理和処理（
ＮＯＴ処理）を施し、前記Ｘ−Ｙ格子状配線チャネル領
域の各格子点のうち配線情報が入力されていない格子点
に相当する位置にダミーパターンを配置する段階〈１４
〉と、前記配線情報に基づき前記ｐ−型半導体基板１０
上に第１層［１信号配線３１Ｂを形成し、このｐ−型半
導体基板１０上の第１層自信号配線３１Ｂが存在しない
領域に前記ダミーパターンの配置の情報に基づき絶縁性
材料からなるダミーパターン３２Ｃを形成する段階とを
備える。この構成により、前記自動配置配線システムの
Ｘ−Ｙ格子状配線チャネル領域に入力された配線情報に
基づき、第１層目信号配線３１Ｂの配線情報が入力され
ていないＸ−Ｙ格子状配線チャネル領域の格子点にダミ
ーパターンＤＰを自動的に配置することができるので、
ｐ−型半導体基板ｌＯ上の第１層目信号配線３１Ｂが存
在しない領域の全域（Ｘ−Ｙ格子状配線チャネル領域の
各格子点）にダミーパターンＤＰを形成することができ
る。In addition, in the method for forming the logic L-8ll having the multilayer wiring structure, the wiring information input to the X-Y lattice wiring channel area of the automatic placement and wiring system I is subjected to a logical sum processing (
(NOT processing) and placing dummy patterns at positions corresponding to grid points for which no wiring information is input among the respective grid points of the X-Y lattice wiring channel region <14
> and the p-type semiconductor substrate 10 based on the wiring information.
A first layer signal wiring 31B is formed on the p-type semiconductor substrate 10, and a dummy made of an insulating material is formed on the p-type semiconductor substrate 10 in a region where the first layer signal wiring 31B is not present based on the information on the arrangement of the dummy pattern. forming a pattern 32C. With this configuration, based on the wiring information input to the X-Y lattice-like wiring channel area of the automatic placement and routing system, the X-Y lattice-like wiring channel area where the wiring information of the first layer signal wiring 31B is not input Since the dummy pattern DP can be automatically placed at the grid points of
The dummy pattern DP can be formed in the entire area of the p-type semiconductor substrate IO where the first layer signal wiring 31B does not exist (each lattice point of the XY lattice wiring channel region).
また、前記ダミーパターンＤＰは入力された配線情報に
基づいて形成されているので、論理ＬＳ１１の品種が変
更され（搭載される論理機能が変更され）配線情報が変
化した場合においても、ｐ−型半導体基板１０上の第１
層目信号配線３１Ｂが存在しない領域の全域にダミーパ
ターン３２Ｃを形成することができる。Furthermore, since the dummy pattern DP is formed based on the input wiring information, even if the type of logic LS 11 is changed (the installed logic function is changed) and the wiring information changes, the p-type The first layer on the semiconductor substrate 10
The dummy pattern 32C can be formed in the entire region where the layered signal wiring 31B does not exist.
また、前記多層配線構造を有する論理Ｌ Ｓ Ｉ １の
形成方法において、第１層目信号配線３１１３の配線情
報が入力されていない格子点に相当する位置にダミーパ
ターンＤＰを配置する段階く１４〉及びく１５〉の後に
、前記Ｘ−Ｙ格子状配線チャネル領域の隣接する２本の
Ｘ配線チャネル領域と隣接する２本のＹ配線チャネル領
域とが交差する４個所の各格子点にダミーパターンＤＰ
が配置された領域において前記各格子点の中央部分にダ
ミーパターンを配置する段階を備える。この構成により
、前記４個所の各格子点に配置されたダミーパターンＤ
Ｐで囲まれた中央部に発生する窪みを低減することがで
きるので、第２層目信号配線３３の下地表面である層間
絶縁膜３２の表面をより平坦化することができる。In addition, in the method for forming the logic LSI 1 having the multilayer wiring structure, a dummy pattern DP is placed at a position corresponding to a grid point to which wiring information of the first layer signal wiring 3113 is not input (14). After step 15>, dummy patterns DP are placed at each of the four lattice points where two adjacent X wiring channel regions and two adjacent Y wiring channel regions of the X-Y lattice wiring channel region intersect.
arranging a dummy pattern at the center of each of the lattice points in the region where the lattice points are arranged. With this configuration, the dummy pattern D placed at each of the four lattice points
Since it is possible to reduce the depression that occurs in the central portion surrounded by P, the surface of the interlayer insulating film 32, which is the underlying surface of the second layer signal wiring 33, can be further planarized.
また、前記多層配線構造を有する論理［、ＳＩＩの形成
方法において、自動配置配線システムのＸ−Ｙ格子状配
線チャネル領域に入力された配線情報に基づき、ｐ−型
半導体基板１０上に第１層目信号配線３１Ｂを形成する
工程と、この第１層目信号配線３１Ｂ上を含むｐ−型半
導体基板１０上の全面に均一な膜厚で層間絶縁膜３２Ａ
を堆積する工程と、この層間絶縁膜３２Ａの第１層目信
号配線３１Ｂが存在しない領域上に前記配線情報に基づ
きエツチングマスク４０を形成し、このエツチングマス
ク４０を用いて層間絶縁膜３２Ａの第１層目信号配線３
１Ｂが存在する領域の一部をエツチングし、第１１１１
Ｉ目信号配線３１Ｂが存在しない領域に層間絶縁膜３２
Ａでダミーパターン３２Ｃを形成する工程と、前記自動
配置配線システムのｘ−Ｙ格子状配線チャネル領域に入
力された第２層目信号配線３３の配線情報に基づき、前
記居間絶縁膜３２Ａ上に（層間絶縁膜３２Ｂを介在させ
て）第２層目信号配線３３を形成する工程とを備える。In addition, in the method for forming a logic [, SII] having a multilayer wiring structure, a first layer is formed on the p-type semiconductor substrate 10 based on wiring information input to the X-Y lattice wiring channel region of the automatic placement and wiring system. The step of forming the second signal wiring 31B and the step of forming an interlayer insulating film 32A with a uniform thickness over the entire surface of the p-type semiconductor substrate 10 including on the first layer signal wiring 31B.
An etching mask 40 is formed based on the wiring information on a region of this interlayer insulating film 32A where the first layer signal wiring 31B does not exist, and using this etching mask 40, the first layer signal wiring 31B of the interlayer insulating film 32A is deposited. 1st layer signal wiring 3
A part of the area where 1B exists is etched, and the 1111th
An interlayer insulating film 32 is formed in a region where the I-th signal wiring 31B does not exist.
A ( and forming a second layer signal wiring 33 (with an interlayer insulating film 32B interposed).
この構成により、前記層間絶縁膜３２Ａの第１層目信号
配線３１Ｂが存在しない領域の膜厚を他の領域の膜厚に
比べて厚く形成することができるので、層間絶縁膜３２
Ａでダミーパターン３２Ｃを形成することができる。With this configuration, the region of the interlayer insulating film 32A where the first layer signal wiring 31B does not exist can be formed thicker than the other regions, so that the interlayer insulating film 32A can be formed thicker than the other regions.
A can form a dummy pattern 32C.
また、前述のダミーパターン３２ＣはＣＶＤ法で堆積し
た酸化珪素膜で形成しているので１石英バイアススパッ
タ法を使用する平坦化技術に比べて下地パターンの依存
性がなく、或はＳＯＧ法を使用する平坦化技術に比べて
層間絶縁膜のクラックの発生等がない。In addition, since the aforementioned dummy pattern 32C is formed of a silicon oxide film deposited by the CVD method, there is no dependence on the underlying pattern compared to the planarization technique using the 1-quartz bias sputtering method, or when using the SOG method. Compared to other planarization techniques, there is no occurrence of cracks in the interlayer insulating film.
（実施例■）
本実施例■は、前記論理ＬＳＩの製造プロセスにおいて
、Ｉｌ造工程におけるダミーパターンの合せずれを低減
した、本発明の第２実施例である。(Embodiment 2) This embodiment 2 is a second embodiment of the present invention in which misalignment of dummy patterns in the Il fabrication process is reduced in the logic LSI manufacturing process.
本発明の実施例■であるゲートアレイ方式を採用する論
理ＬＳＩの形成方法について、第８図乃至第１２図（各
製造工程毎に示す論理ＬＳＩの要部断面図）を用いて簡
単に説明する。A method for forming a logic LSI employing a gate array method, which is Embodiment 2 of the present invention, will be briefly explained using FIGS. 8 to 12 (cross-sectional views of main parts of the logic LSI shown in each manufacturing process). .
まず、前記実施例■と同様に、第８図に示すように、第
１層目信号配線３１Ｂ上を含む基板全面に下層の層間絶
縁膜３２Ａを形成する。First, in the same manner as in Example 2 above, as shown in FIG. 8, a lower interlayer insulating film 32A is formed over the entire surface of the substrate including over the first layer signal wiring 31B.
次に、第９図に示すように、自動配置配線システムのＸ
−Ｙ格子状配線チャネル領域に配線情報が入力されてい
ない各格子点に相当する位置において、下層の層間絶縁
膜３２Ａ上にエツチングマスク４１Ａを形成する。エツ
チングマスク４１Ａは例えばフォトレジスト膜で形成さ
れる。Next, as shown in Figure 9,
-Y An etching mask 41A is formed on the lower interlayer insulating film 32A at a position corresponding to each lattice point where wiring information is not input in the lattice-shaped wiring channel region. The etching mask 41A is formed of, for example, a photoresist film.
次に、第１０図に示すように、前記エツチングマスク４
１Ａ上を含む基板全面にエツチングマスク４１Ｂを形成
する。エツチングマスク４１Ｂはその表面が平坦化され
るように形成されている。このエツチングマスク４１Ｂ
は例えば前記エツチングマスク４１Ａと実質的に等しい
エツチング比をするフォトレジスト膜で形成される。Next, as shown in FIG.
An etching mask 41B is formed over the entire surface of the substrate including the top 1A. Etching mask 41B is formed so that its surface is flattened. This etching mask 41B
is formed of, for example, a photoresist film having substantially the same etching ratio as the etching mask 41A.
次に、エツチングマスク４１Ｂ、４１Ａの夫々を順次均
一にエツチングし、第１１図に示すように、第１層目信
号配線３１Ｂが存在しない領域において、層間絶縁［３
２Ａの窪み部分にエツチング、マスク４１Ｂ、４１Ａの
夫々の一部を残存させてエツチングマスク４１を形成す
る。このエツチングマスク４１は、前記エツチングマス
ク４１Ａと異なり１層間絶縁膜３２の窪み部分にそれに
対して自己整合で形成される。つまり、エツチングマス
ク４１は製造工程におけるマスク合せずれがなく形成す
ることができる。Next, each of the etching masks 41B and 41A is sequentially and uniformly etched, and as shown in FIG. 11, the interlayer insulation [3
An etching mask 41 is formed by etching and leaving a portion of each of the masks 41B and 41A in the recessed portion 2A. This etching mask 41, unlike the etching mask 41A, is formed in a recessed portion of the first interlayer insulating film 32 in a self-aligned manner. In other words, the etching mask 41 can be formed without any mask misalignment during the manufacturing process.
次に、前記エツチングマスク４１を用い１層間絶縁膜３
２Ａの一部分をエツチングすることにより、第１２図に
示すように、ダミーパターン３２Ｃを形成することがで
きる。Next, one interlayer insulating film 3 is etched using the etching mask 41.
By etching a portion of 2A, a dummy pattern 32C can be formed as shown in FIG.
この後、前記実施例１と同様に、上層の層間絶縁膜３２
Ｂを形成し、第２層目信号配線３３を形成する。After that, similarly to the first embodiment, the upper interlayer insulating film 32
B is formed, and the second layer signal wiring 33 is formed.
このように、多層配線構造を有する論理ＬＳ１１の形成
方法において１層間絶縁ｅ３２Ａの第１層目信号配線３
１Ｂが存在しない領域の窪み部分にエツチングマスク４
１を埋込み、このエツチングマスク４１を用い１層間絶
縁膜３２Ａをエツチングしてダミーパターン３２Ｃを形
成する。この構成により。In this way, in the method for forming the logic LS 11 having a multilayer wiring structure, the first layer signal wiring 3 of the first interlayer insulation e32A is
Etching mask 4 is applied to the recessed area where 1B does not exist.
1 is embedded, and using this etching mask 41, the first interlayer insulating film 32A is etched to form a dummy pattern 32C. With this configuration.
層間絶縁ｖ３２Ａの表面の窪み部分にそれに対して自己
整合でエツチングマスク４１を形成することができる。The etching mask 41 can be formed in the recessed portion of the surface of the interlayer insulation v32A in self-alignment therewith.
この結果、前記第９図に点線で示すように、エツチング
マスク４１Ａと下層の層間絶ｆ＃Ｉ漠３２Ａの窪み部分
との合せずれで生じる下層の層間絶縁膜３２Ａのエツチ
ング残り（突出部）Ｆをなくすことができるので、層間
絶縁膜３２Ａの表面の平坦性を向上することができる。As a result, as shown by the dotted line in FIG. 9, etching residue (projection) F of the lower interlayer insulating film 32A is generated due to misalignment between the etching mask 41A and the recessed portion of the lower interlayer insulating film 32A. Therefore, the flatness of the surface of the interlayer insulating film 32A can be improved.
（実施例■）
本実施例■は、前記実施例■に記載された下層の層間絶
縁膜３２Ａのエツチング残りをより低減した、本発明の
第３実施例である。(Example (2)) This example (2) is a third example of the present invention in which the etching residue of the lower interlayer insulating film 32A described in the above-mentioned Example (2) is further reduced.
本発明の実施例■であるゲートアレイ方式を採用する論
理ＬＳＩの形成方法について、第１３図乃至第１６図（
各製造工程毎に示す論理ＬＳＩの要部断面図）を用いて
簡単に説明する。FIGS. 13 to 16 (
This will be briefly explained using sectional views of main parts of a logic LSI shown for each manufacturing process.
まず、前記実施例Ｉと同様に、第１３図に示すように、
第１層目信号配線３１Ｂ上を含む基板全面に下層の層間
絶縁膜３２Ａを形成する。この層間絶縁Ｍ３２Ａは例え
ばプラズマＣＶＤ法で堆積された酸化珪素膜で形成する
。このプラズマＣＶ Ｉ）法で堆積された酸化珪素膜は
段差部分における膜質りが平坦部における膜質に比べて
脆弱に形成される。First, as in Example I, as shown in FIG.
A lower interlayer insulating film 32A is formed over the entire surface of the substrate including over the first layer signal wiring 31B. This interlayer insulation M32A is formed of, for example, a silicon oxide film deposited by plasma CVD. The silicon oxide film deposited by this plasma CVI) method is formed so that the film quality at the stepped portions is weaker than that at the flat portions.
次に、第１４図に示すように、自動配置配線システムの
Ｘ−Ｙ格子状配線チャネル領域に配線情報が人力されて
いない各格子点に相当する位置において、下層の層間絶
縁１１１３２Ａの表面の窪み部分の側壁Ｅの脆弱な膜質
り部分を選択的にサイドエツチングする。この領域の側
壁Ｅは急峻な段差形状で形成することができる。選択的
なサイドエツチングは例えばＮＦ’、、ＣＦ４ガス又は
ＣＦ４と０２との混合ガスを使用するプラズマエツチン
グにより行うことができる。Next, as shown in FIG. 14, indentations in the surface of the lower layer interlayer insulation 11132A are made at positions corresponding to grid points for which no wiring information has been entered manually in the X-Y lattice wiring channel region of the automatic placement and wiring system. The weak filmy portion of the side wall E of the portion is selectively side-etched. The side wall E of this region can be formed in a steep stepped shape. Selective side etching can be performed, for example, by plasma etching using NF', CF4 gas or a mixed gas of CF4 and 02.
次に、前記実施例■の第９図乃至第１１図に示す工程と
同様に、第１５図に示すように、第１層目信号配線３１
Ｂが存在しない領域において１層間絶縁膜３２Ａの窪み
部分にエツチングマスク４２を形成する。このエツチン
グマスク４２は層間絶縁膜３２の窪み部分にそれに対し
て自己整合で形成される。Next, in the same way as the steps shown in FIGS. 9 to 11 of the embodiment (2), as shown in FIG.
An etching mask 42 is formed in the depressed portion of the first interlayer insulating film 32A in the region where B is not present. This etching mask 42 is formed in a recessed portion of the interlayer insulating film 32 in a self-aligned manner.
しかも、エツチングマスク４２の側部は前記層間絶縁膜
３２Ａの表面切窪み部分の側壁Ｅを覆うことがない。Furthermore, the side portions of the etching mask 42 do not cover the sidewalls E of the recessed portions of the surface of the interlayer insulating film 32A.
次に、前記エツチングマスク４２を用い、層間絶縁膜３
２Ａの一部分をエツチングすることにより。Next, using the etching mask 42, the interlayer insulating film 3 is etched.
By etching a portion of 2A.
第１６図に示すように、ダミーパターン３２Ｃを形成す
ることができる。As shown in FIG. 16, a dummy pattern 32C can be formed.
この後、前記実施例Ｉ、■の夫々と同様に、上層の層間
絶縁膜３２Ｂを形成し、第２層目信号配線３３を形成す
る。Thereafter, in the same manner as in Examples I and (2) above, an upper interlayer insulating film 32B is formed, and a second layer signal wiring 33 is formed.
このように、多層配線構造を有する論理ＬＳ１１の形成
方法において、段差部分で脆弱な膜質ｌ〕を有する層間
絶縁膜３２Ａを形成し、この層間絶縁膜３２Ａの第１層
目信号配線３１Ｂが存在しない領域の窪み部分の側壁Ｅ
をサイドエツチングした後、この部分にエツチングマス
ク４２を埋込み、このエツチングマスク４２を用い、層
間絶縁膜３２Ａをエツチングしてダミーパターン３２Ｃ
を形成する。この構成により、層間絶縁膜３２Ａの表面
の窪み部分の側壁Ｅを急峻な段差形状に形成し、層間絶
縁膜３２Ａのエツチングの際にエツチング残りがなくな
るので、層間絶縁膜３２Ａの表面の平坦性をより向上す
ることができる。つまり、前記実施例■の第１１図に点
線で示す下層の層間絶縁膜３２Ａのエツチング残り（突
出部）Ｇをなくすことができる。In this way, in the method for forming the logic LS 11 having a multilayer wiring structure, the interlayer insulating film 32A having the film quality 1] which is weak at the stepped portion is formed, and the first layer signal wiring 31B of this interlayer insulating film 32A is not present. Side wall E of the concave part of the area
After side etching, an etching mask 42 is embedded in this portion, and using this etching mask 42, the interlayer insulating film 32A is etched to form a dummy pattern 32C.
form. With this configuration, the sidewall E of the recessed portion on the surface of the interlayer insulating film 32A is formed into a steep stepped shape, and there is no etching residue when etching the interlayer insulating film 32A, so that the flatness of the surface of the interlayer insulating film 32A is improved. It can be improved further. In other words, it is possible to eliminate the etching residue (protrusion) G of the lower interlayer insulating film 32A shown by the dotted line in FIG. 11 of the embodiment (2).
（実施例ｉｖ）
本実施例■は５前述の論理ＬＳＩの多層配線構造の各配
線やダミーパターン（論理回路も含む）を自動配置配線
システムの図形処理で形成した１本発明の第４実施例で
ある。(Example iv) This example (2) is a fourth example of the present invention in which each wiring and dummy pattern (including a logic circuit) of the multilayer wiring structure of the logic LSI described above was formed by graphic processing of an automatic placement and routing system. It is.
本発明の実施例■であるゲートアレイ方式を採用する論
理ＬＳＩの形成方法について、第１７図（ＬＳＩの開発
フロー図）を用いてその概念を簡単に説明する。The concept of a method for forming a logic LSI employing a gate array method, which is Embodiment (2) of the present invention, will be briefly explained using FIG. 17 (LSI development flow diagram).
まず、前記実施例Ｉと同様に、論理機能を決定しく１０
）、この論理機能に基づき、自動配置配線システムに回
路情報を入力する（１１） 。First, as in Example I, the logical functions are determined.
), and input circuit information to the automatic placement and routing system based on this logical function (11).
次に、前記回路情報に基づき、自動配置配線システムに
よって論理回路ＬＰ、信号配１ｉＡ３１）の夫々を自動
的に配置する〈１９〉。この論理回路Ｌｌ）、信号配線
ＳＰの夫々はＸ−Ｙ格子状配線チャネル領域を使用しな
い所謂図形処理により自動的に配置される。Next, based on the circuit information, the automatic placement and wiring system automatically places each of the logic circuit LP and the signal wiring 1iA31) <19>. Each of the logic circuit Ll) and the signal wiring SP is automatically arranged by so-called graphical processing that does not use the X-Y lattice wiring channel area.
次に、前記自動配置配線処理く１９〉に入力されている
情報に基づき、前記実施例Ｉと同様に配線パターンデー
タを発生する〈１３〉。Next, wiring pattern data is generated (13) in the same manner as in Example I, based on the information input to the automatic placement and wiring processing (19).
一方、前記自動配置配線処理（１９）−に入力されてい
る論理回路ＬＰ、信号配線ＳＰの夫々の配置情報に反転
論理和処理（ＮＯＴ処理）を施し、ダミーパターンＤＰ
を発生するく２０〉。On the other hand, the respective placement information of the logic circuit LP and the signal wiring SP inputted to the automatic placement and wiring processing (19)- is subjected to inverted OR processing (NOT processing), and the dummy pattern DP is
20〉
次に、ダミーパターンＤＰの情報に基づき、ダミーパタ
ーンデータを発生する〈１５〉。Next, dummy pattern data is generated based on the information of the dummy pattern DP <15>.
次に、前記自動配置配線システムの論理回路、信号配線
、ダミーパターン等の情報に基づき、製造用マスクを製
作する〈１６〉。Next, a manufacturing mask is manufactured based on the information on the logic circuit, signal wiring, dummy pattern, etc. of the automatic placement and wiring system (16).
次に、この製造用マスクを用い、デバイスプロセスを施
す〈ｌＯ〉ことにより、論理ＬＳＩＩは完成する。なお
、前述の自動配置配線システムで形成されるダミーパタ
ーンＤＰの輪郭は論理回路ＬＰ、信号配線ＳＰの夫々の
パターンの輪郭と一致（オンザライン）する。このため
、前記実施例ＩＩの第１１図に点線で示すエツチング残
りＧが生じる可能性があるので、ダミーパターン３２Ｃ
を形成するエツチングマスク（例えば４０）をその形成
時にオーバ露光し、エツチングマスクのパターンサイズ
を縮小する処理が必要となる。Next, the logic LSII is completed by performing a device process <lO> using this manufacturing mask. Note that the contour of the dummy pattern DP formed by the above-mentioned automatic placement and wiring system matches (on-the-line) the contours of the respective patterns of the logic circuit LP and the signal wiring SP. For this reason, there is a possibility that an etching residue G shown by a dotted line in FIG.
It is necessary to overexpose the etching mask (for example, 40) for forming the etching mask at the time of its formation and to reduce the pattern size of the etching mask.
このように、自動配置配線システムのメモリ空間に入力
された配線情報に基づき、ｐ−型半導体基板１０上に複
数層の信号配線を形成する多層配線構造を有する論理Ｌ
ＳＩＩにおいて、前記自動配置配線システムのメモリ空
間に入力された第１層目信号配線３１Ｂ（第２層１１信
号配線３３及びその上層の信号配線も同様である）の配
線情報が存在しない領域に相当する位置のｐ−型半導体
載板１０上に前記配線情報に基づき絶縁材料で形成され
たダミーパターン３２Ｃを設ける。この構成により、前
記実施例１と同様に、第２層目信号配線３３の下地表面
である層間絶縁膜３２の表面の平坦化を図ることができ
ると共に、第２層目信号配線３３に付加される寄生容量
を低減することができる。また、自動配り配線システム
のメモリ空間からＸ−Ｙｔ８子状配状配線チャネル領域
報がなくなるので、前記メモリ容量を低減することがで
きる。この結果、自動配置配線システムのメモリ容量を
小型化し、自動配置配線システムの小型化を図ることが
できる。In this way, the logic L having a multilayer wiring structure forms multiple layers of signal wiring on the p-type semiconductor substrate 10 based on the wiring information input into the memory space of the automatic placement and wiring system.
In SII, this area corresponds to an area where there is no wiring information for the first layer signal wiring 31B (the same applies to the second layer 11 signal wiring 33 and the signal wiring in the upper layer) inputted into the memory space of the automatic placement and wiring system. A dummy pattern 32C made of an insulating material is provided on the p-type semiconductor mounting board 10 at a position based on the wiring information. With this configuration, as in the first embodiment, it is possible to planarize the surface of the interlayer insulating film 32, which is the underlying surface of the second layer signal wiring 33, and also to planarize the surface of the interlayer insulating film 32, which is the underlying surface of the second layer signal wiring 33. It is possible to reduce the parasitic capacitance caused by Further, since the X-Yt8 child-shaped wiring channel area information is eliminated from the memory space of the automatic distribution and wiring system, the memory capacity can be reduced. As a result, the memory capacity of the automatic placement and routing system can be reduced and the size of the automatic placement and routing system can be reduced.
また、前記多層配線構造を有する論理ＬＳＩＩの形成方
法において、自動配置配線システムのメモリ空間に入力
された第１層目信号配線３１Ｂの配線情報に論理和処理
（ＮＯＴ処理）を施し、前記第１層目信号配線３１Ｂが
存在しない領域に相当する位置にダミーパターンＤＰを
発生するく２０〉段階と、前記配線情報に基づき前記ｐ
−型半導体基板１０上に第１層目信号配線３１Ｂを形成
し、このＰ−型半導体基板１０上の第１層目信号配線３
１Ｂが存在しない領域に前記ダミーパターンＤＰの配置
の情報に基づき絶縁性材料からなるダミーパターン３２
Ｃを形成するく１７〉段階とを備える。この構成により
、前述の実施例Ｉと同様の効果を奏することができると
共に、自動配置配線システムのメモリ空間からＸ−Ｙ格
子状配線チャネル領域の情報がなくなるので、前記メモ
リ容量を低減することができる。この結果、自動配置配
線システムの処理プログラムを簡略化することができ、
又自動配置配線システムの処理速度を速くすることがで
きるので、論理ＬＳＩＩの開発期間を短縮することがで
きる。Further, in the method for forming a logic LSII having a multilayer wiring structure, the wiring information of the first layer signal wiring 31B inputted to the memory space of the automatic placement and wiring system is subjected to logical sum processing (NOT processing), and the wiring information of the first layer signal wiring 31B is step 20> of generating a dummy pattern DP in a position corresponding to a region where the layer signal wiring 31B does not exist;
A first layer signal wiring 31B is formed on the - type semiconductor substrate 10, and a first layer signal wiring 31B is formed on the P- type semiconductor substrate 10.
A dummy pattern 32 made of an insulating material is placed in a region where 1B is not present based on the information on the arrangement of the dummy pattern DP.
17> step of forming C. With this configuration, it is possible to achieve the same effect as in the above-mentioned embodiment I, and since the information on the X-Y lattice wiring channel region is eliminated from the memory space of the automatic placement and routing system, the memory capacity can be reduced. can. As a result, the processing program of the automatic placement and routing system can be simplified.
Furthermore, since the processing speed of the automatic placement and routing system can be increased, the development period of the logic LSII can be shortened.
この種の図形処理を使用した論理回路、信号配線、ダミ
ーパターン等の自動的な配置は、特に。This type of graphical processing is particularly useful for automatic placement of logic circuits, signal wiring, dummy patterns, etc.
論理ＬＳＩＩの基本セル４内に論理回路、信号配線、ダ
ミーパターン等を配置する場合に有効である。This is effective when arranging logic circuits, signal wiring, dummy patterns, etc. within the basic cell 4 of a logic LSII.
（実施例Ｖ）
本実施例■は、前記実施例■において、論理回路、信号
配線等のパターンの輪郭とダミーパターンの輪郭との一
致による平坦化の弊害を低減した。(Embodiment V) In the present embodiment (2), in the above-mentioned embodiment (2), the adverse effects of flattening caused by the coincidence of the contours of patterns such as logic circuits, signal wiring, etc. and the contours of dummy patterns are reduced.
本発明の第５実施例である。This is a fifth embodiment of the present invention.
本発明の実施例■であるゲートアレイ方式を採用する論
理ＬＳＩの形成方法について、第１８図及び第１９図（
ＬＳＩの開発フロー図）の夫々を用いてその概念を簡単
に説明する。FIGS. 18 and 19 (
The concept will be briefly explained using each of the LSI development flow diagrams.
まず、第１８図に示す論理ＬＳＩＩの開発フロー図は、
前記実施例！■のダミーパターンの発生処理く２０〉の
後に、レッセン処理（サイジング処理又は縮小化処理）
＜２１＞を備えている。レッセン処理は、ダミーパター
ンＤＰのサイズを縮小する処理である。このレッセン処
理を施した後には、ダミーパターンデータの発生処理く
１４〉を行う。First, the development flow diagram of the logic LSII shown in FIG.
Said example! After the dummy pattern generation process (20) of ■, Ressen processing (sizing processing or reduction processing)
It is equipped with <21>. The Ressen process is a process for reducing the size of the dummy pattern DP. After performing this ressen process, dummy pattern data generation process 14> is performed.
また、第１９図に示す論理ＬＳＩＩの開発フロー図は、
前記実施例■の自動配置配線処理く１９〉の後に、ブロ
ーモノ処理（サイジング処理又は拡大化処理）＜２２＞
を施している。ブローモノ処理は、自動的に配置された
論理回路ＬＰ、信号配線ＳＰ等のパターンサイズを拡大
する処理である。Furthermore, the development flow diagram of the logic LSII shown in Fig. 19 is as follows:
After the automatic placement and wiring processing (19) of the above embodiment (2), blow mono processing (sizing processing or enlargement processing) <22>
is being carried out. The blow-mono process is a process that automatically enlarges the pattern size of the arranged logic circuit LP, signal wiring SP, etc.
このブローモノ処理を施した後にはダミーパターンの発
生処理く２０〉が施される。このダミーパターンの発生
処理は反転論理和処理（ＮＯＴ処理）によりダミーパタ
ーンＤＰを発生する処理である。After performing this blow mono processing, dummy pattern generation processing (20) is performed. This dummy pattern generation process is a process of generating a dummy pattern DP by inverted OR processing (NOT processing).
このように、自動配置配線システムの処理中にレッセン
処理〈２１〉又はブローモノ処理く２２〉を備える。こ
の構成により、自動配置配線システムの処理中に論理回
路ＬＰ、信号配線ＳＰ等のパターンの輪郭とダミーパタ
ーンＤＰの輪郭とを自動的に離隔することができるので
、パターンの輪郭の一致に起因する例えば下層の層間絶
縁膜３２Ａのエツチング残り（Ｇ）をなくし、下層の層
間絶縁膜３２Ａの表面の平坦化を図ることができる。In this way, during the processing of the automatic placement and routing system, the ressen processing (21) or the blow-mono processing (22) is provided. With this configuration, the contours of patterns such as the logic circuit LP and signal wiring SP can be automatically separated from the contours of the dummy pattern DP during processing by the automatic placement and wiring system. For example, the etching residue (G) of the lower interlayer insulating film 32A can be eliminated, and the surface of the lower interlayer insulating film 32A can be planarized.
なお、ゲートアレイ方式を採用しない論理又はメモリＬ
ＳＩに本発明を適用する場合は、前述の第１７図、第１
８図、第１９図の夫々に示す開発フロー図において、自
動配置配線システムの自動配置配線処理〈１９〉を省略
し、配線パターンデータの発生処理〈１３〉後にその情
報に基づき、ダミーパターンを発生させてもよい。Note that logic or memory L that does not use the gate array method
When applying the present invention to SI, the above-mentioned FIG.
In the development flowcharts shown in Figures 8 and 19, the automatic placement and wiring process <19> of the automatic placement and wiring system is omitted, and a dummy pattern is generated based on the information after the wiring pattern data generation process <13>. You may let them.
以上、本発明者によりなされた発明を前記実施例に基づ
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形し得ることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above-mentioned embodiments. However, the present invention is not limited to the above-mentioned embodiments, and it goes without saying that various modifications can be made without departing from the gist of the invention. It is.
例えば１本発明は、前記バイポーラトランジスタを有す
る半導体集積回路装置に限定されず、相補型ＭＩ ＳＦ
ＥＴ（ＣＭＯＳ）を有する多層配線構造の半導体集積回
路装置、バイポーラトランジスタ及び相補型ＭＩＳＦＥ
Ｔを有する多層配線構造の半導体集積回路装置等に適用
することができろ。For example, the present invention is not limited to a semiconductor integrated circuit device having the bipolar transistor, but is also applicable to a complementary MI SF.
Semiconductor integrated circuit devices with multilayer wiring structure including ET (CMOS), bipolar transistors and complementary MISFE
The present invention can be applied to semiconductor integrated circuit devices and the like having a multilayer wiring structure having T.
また１本発明は、半導体集積回路装置に限定されず、多
層配線構造のプリント配線基板に適用することができる
。Furthermore, the present invention is not limited to semiconductor integrated circuit devices, but can be applied to printed wiring boards with multilayer wiring structures.
また１本発明は、半導体ウェーハの製造プロセスにおい
て、信号配線の製造用マスクを使用し。Another aspect of the present invention uses a mask for manufacturing signal wiring in a semiconductor wafer manufacturing process.
フォトレジスト膜のポジタイプ、ネガタイプの使い分け
により、信号配線及びダミーパターンを形成してもよい
。Signal wiring and dummy patterns may be formed by selectively using a positive type or negative type photoresist film.
また、本発明は、半導体ウェーハの製造プロセスにおい
て、ダミーパターンの製造用マスクを使せずに、直接電
子線描画装置でダミーパターンを形成してもよい。Further, in the present invention, in the semiconductor wafer manufacturing process, the dummy pattern may be directly formed using an electron beam lithography apparatus without using a mask for manufacturing the dummy pattern.
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、下記の
とおりである。Among the inventions disclosed in this application, the effects that can be obtained by typical ones are as follows.
多層配線技術において、上層配線の下地表面の平坦化を
図ると共に、上層配線の信号伝達速度を速くすることが
できる。In multilayer wiring technology, it is possible to planarize the underlying surface of the upper layer wiring and to increase the signal transmission speed of the upper layer wiring.
多層配線技術において、下層配線が存在しない領域のす
べての段差形状を自動的に緩和することができる。In multilayer wiring technology, all step shapes in areas where there are no underlying wirings can be automatically relaxed.
自動配置配線システムを利用する多層配線技術において
、前記自動配置配線システムのメモリ容量を低減するこ
とができる。In a multilayer wiring technology using an automatic placement and routing system, the memory capacity of the automatic placement and routing system can be reduced.
自動配置配線システムを利用する多層配線技術において
、前記自動−直配線システムの処理速度の高速化を図る
ことができる。In a multilayer wiring technology using an automatic placement and wiring system, it is possible to increase the processing speed of the automatic direct wiring system.
第１図は、本発明の実施例夏であるゲートアレイ方式を
採用する論理ＬＳＩの要部断面図、第２図は、前記論理
ＬＳＩの概略構成を示すチップレイアウト図、
第３図は、前記論理ＬＳＩの開発フロー図、第４図乃至
第７図は、前記論理ＬＳＩを各製造工程毎に示す要部断
面図、
第８図乃至第１２図は、本発明の実施例■であるゲート
アレイ方式を採用する論理ＬＳＩを各製造工程毎に示す
要部断面図、
第１３図乃至第１６図は、本発明の実施例■であるゲー
トアレイ方式を採用する論理ＬＳＩを各製造工程毎に示
す要部断面図。
第１７図は１本発明の実施例■であるゲートアレイ方式
を採用する論理ＬＳＩの開発フロー図。
第１８図、第１９図の夫々は１本発明の実施例■である
ゲートアレイ方式を採用する論理ＬＳＩの開発フロー図
である。
図中、１・・・論理ＬＳＩ、４・・・基本セル、５・・
・基本セル列、６・・・配線領域、１０・・・半導体基
板、２９゜３２・・・層間絶縁膜、３２Ｃ・・・ダミー
パターン、 ３１．３３゜３５、３７・・・信号配線で
ある。FIG. 1 is a sectional view of a main part of a logic LSI employing a gate array method, which is an embodiment of the present invention, FIG. 2 is a chip layout diagram showing a schematic configuration of the logic LSI, and FIG. Logic LSI development flowcharts, FIGS. 4 to 7 are main part sectional views showing each manufacturing process of the logic LSI, and FIGS. 8 to 12 are gate arrays that are embodiments of the present invention. FIGS. 13 to 16 are cross-sectional views of main parts of a logic LSI adopting the gate array method according to each manufacturing process. Main part sectional view. FIG. 17 is a development flow diagram of a logic LSI employing a gate array method, which is an embodiment (2) of the present invention. FIGS. 18 and 19 are development flow diagrams of a logic LSI employing a gate array system, which is Embodiment 2 of the present invention. In the figure, 1...Logic LSI, 4...Basic cell, 5...
・Basic cell row, 6... Wiring area, 10... Semiconductor substrate, 29° 32... Interlayer insulating film, 32C... Dummy pattern, 31.33° 35, 37... Signal wiring .
Claims (1)
領域に入力された配線情報に基づき、配線基板上に複数
層の配線を形成した多層配線構造を有する配線部材にお
いて、前記自動配置配線システムのＸ−Ｙ格子状配線チ
ャネル領域の各格子点のうち、配線情報が入力されてい
ない格子点に相当する位置の配線基板上に絶縁材料で形
成されたダミーパターンを設けたことを特徴とする多層
配線構造を有する配線部材。 ２、自動配置配線システムのＸ−Ｙ格子状配線チャネル
領域に入力された配線情報に基づき、配線基板上に複数
層の配線を形成する多層配線構造を有する配線部材の形
成方法において、前記自動配置配線システムのＸ−Ｙ格
子状配線チャネル領域に入力された配線情報に論理和処
理を施し、前記Ｘ−Ｙ格子状配線チャネル領域の各格子
点のうち配線情報が入力されていない格子点に相当する
位置にダミーパターンを配置する段階と、前記配線情報
に基づき前記配線基板上に配線を形成し、この配線基板
上の配線が存在しない領域に前記ダミーパターンの配置
の情報に基づき絶縁性材料からなるダミーパターンを形
成する段階とを備えたことを特徴とする多層配線構造を
有する配線部材の製造方法。 ３、前記論理和処理を施す段階はＮＯＴ処理であること
を特徴とする請求項２に記載の多層配線部材の形成方法
。 ４、前記配線情報が入力されていない格子点に相当する
位置にダミーパターンを配置する段階の後に、前記Ｘ−
Ｙ格子状配線チャネル領域の隣接する２本のＸ配線チャ
ネル領域と隣接する２本のＹ配線チャネル領域とが交差
する４個所の各格子点にダミーパターンが配置された領
域において、前記各格子点の中央部分にダミーパターン
を配置する段階を備えたことを特徴とする請求項２又は
請求項３に記載の多層配線部材の形成方法。 ５、自動配置配線システムのＸ−Ｙ格子状配線チャネル
領域に入力された配線情報に基づき、配線基板上に複数
層の配線を形成した多層配線構造を有する配線部材の形
成方法において、前記自動配置配線システムのＸ−Ｙ格
子状配線チャネル領域に入力された配線情報に基づき、
前記配線基板上に第１層目配線を形成する工程と、この
第１層目配線上を含む配線基板上の全面に均一な膜厚で
層間絶縁膜を堆積する工程と、この層間絶縁膜の第１層
目配線が存在しない領域上に前記配線情報に基づきマス
クを形成し、このマスクを用いて前記層間絶縁膜の第１
層目配線が存在する領域の一部をエッチングし、前記層
間絶縁膜の第１層目配線が存在しない領域でダミーパタ
ーンを形成する工程と、前記自動配置配線システムのＸ
−Ｙ格子状配線チャネル領域に入力された配線情報に基
づき、前記層間絶縁膜上に第２層目配線を形成する工程
とを備えたことを特徴とする多層配線部材の形成方法。 ６、自動配置配線システムのメモリ空間に入力された配
線情報に基づき、配線基板上に複数層の配線を形成する
多層配線構造を有する配線部材において、前記自動配置
配線システムのメモリ空間に入力された配線情報が存在
しない領域に相当する位置の配線基板上に絶縁材料で形
成されたダミーパターンを設けたことを特徴とする多層
配線構造を有する配線部材。 ７、自動配置配線システムのメモリ空間に入力された配
線情報に基づき、配線基板上に複数層の配線を形成する
多層配線構造を有する配線部材の形成方法において、前
記自動配置配線システムのメモリ空間に入力された配線
情報に論理和処理を施し、前記配線情報が存在しない領
域に相当する位置にダミーパターンを発生する段階と、
前記配線パターン情報に基づき前記配線基板上に配線を
形成し、この配線基板上の配線が存在しない領域に前記
ダミーパターンの配置の情報に基づき絶縁性材料からな
るダミーパターンを形成する段階とを備えたことを特徴
とする多層配線構造を有する配線部材の製造方法。 ８、前記ダミーパターンを発生する段階の後に、このダ
ミーパターンを縮小する段階を備えたことを特徴とする
請求項７に記載の配線部材の形成方法。 ９、前記ダミーパターンを発生する段階の前に、前記自
動配置配線システムのメモリ空間に入力された配線情報
を拡大する段階を備え、この後にこの拡大された配線情
報に論理和処理を施し、前記配線情報が存在しない領域
に相当する位置にダミーパターンを発生する段階を備え
たことを特徴とする請求項７に記載の配線部材の形成方
法。[Scope of Claims] 1. A wiring member having a multilayer wiring structure in which multiple layers of wiring are formed on a wiring board based on wiring information input to an X-Y grid wiring channel area of an automatic placement and wiring system, A dummy pattern made of an insulating material is provided on the wiring board at a position corresponding to a grid point to which no wiring information is input among the grid points of the X-Y grid wiring channel region of the automatic placement and wiring system. A wiring member having a multilayer wiring structure. 2. In the method for forming a wiring member having a multilayer wiring structure in which multiple layers of wiring are formed on a wiring board based on wiring information input into an X-Y lattice wiring channel area of an automatic placement and wiring system, the automatic placement The wiring information input to the X-Y lattice wiring channel area of the wiring system is subjected to a logical OR process, and among the lattice points of the X-Y lattice wiring channel area, the wiring information corresponds to the lattice points to which wiring information is not input. forming a wiring on the wiring board based on the wiring information, and forming an insulating material in an area on the wiring board where no wiring exists based on the information on the placement of the dummy pattern. 1. A method for manufacturing a wiring member having a multilayer wiring structure, comprising the step of forming a dummy pattern. 3. The method of forming a multilayer wiring member according to claim 2, wherein the step of performing the logical sum processing is a NOT processing. 4. After the step of arranging a dummy pattern at a position corresponding to a grid point where no wiring information is input,
In a region where dummy patterns are arranged at each of four lattice points where two adjacent X wiring channel regions and two adjacent Y wiring channel regions of the Y lattice wiring channel region intersect, each of the lattice points 4. The method of forming a multilayer wiring member according to claim 2, further comprising the step of arranging a dummy pattern in a central portion of the wiring member. 5. In the method for forming a wiring member having a multilayer wiring structure in which multiple layers of wiring are formed on a wiring board based on wiring information input into the X-Y grid wiring channel area of the automatic placement and wiring system, the automatic placement Based on the wiring information entered in the X-Y grid wiring channel area of the wiring system,
a step of forming a first layer wiring on the wiring board; a step of depositing an interlayer insulating film with a uniform thickness over the entire surface of the wiring board including the first layer wiring; A mask is formed on the region where the first layer wiring does not exist based on the wiring information, and this mask is used to form the first layer of the interlayer insulating film.
a step of etching a part of the region where the first layer wiring exists and forming a dummy pattern in the region of the interlayer insulating film where the first layer wiring does not exist;
- forming a second layer wiring on the interlayer insulating film based on the wiring information input to the Y lattice wiring channel region. 6. Based on the wiring information input into the memory space of the automatic placement and routing system, in a wiring member having a multilayer wiring structure that forms multiple layers of wiring on a wiring board, the wiring information input into the memory space of the automatic placement and routing system. A wiring member having a multilayer wiring structure, characterized in that a dummy pattern made of an insulating material is provided on a wiring board at a position corresponding to an area where wiring information does not exist. 7. In a method for forming a wiring member having a multilayer wiring structure in which multiple layers of wiring are formed on a wiring board based on wiring information input into the memory space of the automatic placement and wiring system, the memory space of the automatic placement and wiring system is performing a logical OR process on the input wiring information to generate a dummy pattern at a position corresponding to an area where the wiring information does not exist;
forming a wiring on the wiring board based on the wiring pattern information, and forming a dummy pattern made of an insulating material in an area where no wiring exists on the wiring board based on information on the arrangement of the dummy pattern. A method for manufacturing a wiring member having a multilayer wiring structure, characterized in that: 8. The method of forming a wiring member according to claim 7, further comprising the step of reducing the size of the dummy pattern after the step of generating the dummy pattern. 9. Before the step of generating the dummy pattern, the step of expanding the wiring information input into the memory space of the automatic placement and routing system is provided, and after this, the expanded wiring information is subjected to a logical OR process, and the 8. The method of forming a wiring member according to claim 7, further comprising the step of generating a dummy pattern at a position corresponding to an area where no wiring information exists.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6303789A JPH02240946A (en) | 1989-03-14 | 1989-03-14 | Wiring member and forming method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6303789A JPH02240946A (en) | 1989-03-14 | 1989-03-14 | Wiring member and forming method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02240946A true JPH02240946A (en) | 1990-09-25 |
Family
ID=13217731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6303789A Pending JPH02240946A (en) | 1989-03-14 | 1989-03-14 | Wiring member and forming method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02240946A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065594A (en) * | 1992-04-21 | 1994-01-14 | Nec Corp | Semiconductor device and manufacture thereof |
| US6253362B1 (en) | 1997-10-22 | 2001-06-26 | Kabushiki Kaisha Toshiba | Method of designing dummy wiring |
| JP2010010232A (en) * | 2008-06-25 | 2010-01-14 | Sanyo Electric Co Ltd | Semiconductor device, and method of manufacturing the same |
-
1989
- 1989-03-14 JP JP6303789A patent/JPH02240946A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065594A (en) * | 1992-04-21 | 1994-01-14 | Nec Corp | Semiconductor device and manufacture thereof |
| US6253362B1 (en) | 1997-10-22 | 2001-06-26 | Kabushiki Kaisha Toshiba | Method of designing dummy wiring |
| JP2010010232A (en) * | 2008-06-25 | 2010-01-14 | Sanyo Electric Co Ltd | Semiconductor device, and method of manufacturing the same |
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