JPH0269977A - Semiconductor integrated circuit device and method of forming the same - Google Patents
Semiconductor integrated circuit device and method of forming the sameInfo
- Publication number
- JPH0269977A JPH0269977A JP22169288A JP22169288A JPH0269977A JP H0269977 A JPH0269977 A JP H0269977A JP 22169288 A JP22169288 A JP 22169288A JP 22169288 A JP22169288 A JP 22169288A JP H0269977 A JPH0269977 A JP H0269977A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- layer wiring
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000000034 method Methods 0.000 title claims description 46
- 239000010410 layer Substances 0.000 claims description 407
- 239000011295 pitch Substances 0.000 claims description 48
- 238000004519 manufacturing process Methods 0.000 claims description 37
- 239000011229 interlayer Substances 0.000 claims description 36
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229910000838 Al alloy Inorganic materials 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 12
- 238000000926 separation method Methods 0.000 abstract 3
- 238000012545 processing Methods 0.000 description 21
- 238000000605 extraction Methods 0.000 description 18
- 230000006870 function Effects 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000003786 synthesis reaction Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、自動配線
配置システムで形成される多層配線構造を有する半導体
集積回路装置に適用して有効な技術に関するものである
。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor integrated circuit device, and in particular, a technique that is effective when applied to a semiconductor integrated circuit device having a multilayer wiring structure formed by an automatic wiring placement system. It is related to.
本発明者が開発中の論理ＬＳＩ（論理回路内蔵型の半導
体集積回路装置）はゲートアレイ方式を採用している。The logic LSI (semiconductor integrated circuit device with built-in logic circuit) currently being developed by the present inventor employs a gate array method.
ゲートアレイ方式を採用する論理ＬＳＩは以下の半導体
製造プロセスにより形成されている。A logic LSI employing the gate array method is formed by the following semiconductor manufacturing process.
ます、基本設計がなされた基本セルを規則的に配列した
半導体基板を予じめ用意する。基本セルは例えばバイポ
ーラトランジスタ、抵抗素子及び容量素子が組込まれて
いる。First, a semiconductor substrate on which basic cells having a basic design are regularly arranged is prepared in advance. The basic cell incorporates, for example, a bipolar transistor, a resistive element, and a capacitive element.
次に、前記半導体基板の表面に配列された基本セル内及
び基本セル間（論理回路間）を論理設計に基づき結線し
、所望の論理機能を得る。前記結線は複数層のアルミニ
ウム信号配線で行われている。Next, wires are connected within the basic cells arranged on the surface of the semiconductor substrate and between the basic cells (between logic circuits) based on the logic design to obtain a desired logic function. The connections are made using multiple layers of aluminum signal wiring.
この種のゲートアレイ方式を採用する論理ＬＳＩは製品
完成時間を短縮できる特徴がある。また、この種の論理
ＬＳＩは結線パターンを変更するだけで他の論理機能を
得ることができる特徴がある。Logic LSIs employing this type of gate array system are characterized by shortening the time required to complete the product. Further, this type of logic LSI has the feature that other logic functions can be obtained simply by changing the wiring pattern.
前記論理ＬＳＩは、ゲー１へ数の増加に伴い、基本セル
の占有面積が増加し、基本セル間に形成される結線を配
置する配線領域（配線チャネル領域）の占有面積が縮小
する傾向にある。そこで、本発明者が開発中の論理ＬＳ
Ｉは、公知の技術ではないが、基本セル上を配線領域と
して有効に使用した４層配線構造で構成されている。第
１層目配線、第２層目配線及び第３層目配線は信号配線
を主体として構成されている。第４層目配線は電源配線
を主体として構成されている。基本セル内の結線には第
１層目配線が使用されている。基本セル間の結線には第
１層目配線、第２層目配線及び第３層目配線が使用され
ている。As the number of logic LSIs increases to 1, the area occupied by basic cells tends to increase, and the area occupied by wiring areas (wiring channel areas) in which connections formed between basic cells are arranged tends to decrease. . Therefore, the logic LS currently being developed by the inventor
Although it is not a known technology, I is constructed with a four-layer wiring structure that effectively uses the top of the basic cell as a wiring area. The first layer wiring, the second layer wiring, and the third layer wiring are mainly composed of signal wiring. The fourth layer wiring is mainly composed of power supply wiring. First layer wiring is used for wiring within the basic cell. First-layer wiring, second-layer wiring, and third-layer wiring are used for connections between basic cells.
前記論理ＬＳＩの結線パターンは、コンピュタを使用し
た２次元処理の自動配線配置システム（Ｄ Ａ ： Ｄ
ｅｓｇｉｎ Ａｕｔｏｍａｔｉｎ）によって形成されて
いる。つまり、自動配線配置システムは、論理設計が施
された論理回路を自動的に配置すると共に、メモリ内に
仮想的に設定されたＸ−Ｙ格子座標上に自動的に前記論
理回路間を接続する結線を配置するようになっている。The wiring pattern of the logic LSI is created using an automatic wiring placement system (DA: D) that uses a computer to perform two-dimensional processing.
esgin Automatin). In other words, the automatic wiring placement system automatically places logically designed logic circuits and automatically connects the logic circuits on the X-Y grid coordinates virtually set in memory. Now you can place the connections.
自動配線配置システムにおいては、第１層目配線及び第
３層目配線をＸ座標上、第２層目配線をＹ座標上に夫々
配置している。前記２次元処理の自動配線システムで同
一位置のＸ座標上に同一中心位置で第１層目配線及び第
３層目配線を配置した場合、自動配線プログラム」二、
両者の識別が行えない。このため、第３層目配線は第１
層目配線に対して配線ピッチの２分の１だけ意識的にＹ
方向にずらした位置に配置されている。第１層目配線と
第２層目配線との接続は前記Ｘ−Ｙ格子座標の所定の格
子点において行われている。第２層目配線と第３層目配
線との接続はＸ座標の配線ピッチが２分の１だけずれた
Ｘ−Ｙ格子座標の所定の格子点において行われている。In the automatic wiring placement system, the first layer wiring and the third layer wiring are placed on the X coordinate, and the second layer wiring is placed on the Y coordinate. When the first layer wiring and the third layer wiring are placed at the same center position on the same X coordinate in the two-dimensional processing automatic wiring system, the automatic wiring program "2.
It is not possible to distinguish between the two. Therefore, the third layer wiring is
For layer wiring, consciously set Y by half of the wiring pitch.
It is placed at a position shifted in the direction. Connections between the first layer wiring and the second layer wiring are made at predetermined lattice points of the XY lattice coordinates. The connection between the second layer wiring and the third layer wiring is made at a predetermined lattice point on the X-Y lattice coordinates, where the wiring pitch on the X coordinate is shifted by one-half.
この自動配線配置システムで自動的に配線が配置される
と、この自動配線配置システムの情報に基いて半導体製
造用マスクが作成される。この半導体製造用マスクは前
記論理ＬＳＩに形成する結線のパターンを有している。When wiring is automatically placed by this automatic wiring placement system, a mask for semiconductor manufacturing is created based on the information of this automatic wiring placement system. This semiconductor manufacturing mask has a pattern of connections to be formed in the logic LSI.
そして、この半導体製造用マスクを使用し、半導体ウェ
ーハ製造プロセスを施すことによって、前述の論理ＬＳ
Ｉを形成することができる。Then, by using this semiconductor manufacturing mask and performing a semiconductor wafer manufacturing process, the above-mentioned logic LS
I can be formed.
この半導体ウェーハプロセスで形成された論理ＬＳＩの
多層配線構造を第９図（要部断面図）で示す。第９図に
示すように、第１層目配線（信号配線）２は下地絶縁膜
１の表面上に配置されている。A multilayer wiring structure of a logic LSI formed by this semiconductor wafer process is shown in FIG. 9 (cross-sectional view of main parts). As shown in FIG. 9, the first layer wiring (signal wiring) 2 is arranged on the surface of the base insulating film 1. As shown in FIG.
第１層目配線２は自動配線配置システムに基づいて配置
されているので所定の配線ピッチＰ１でＸ方向に延在し
ている。ここでの配線ピッチＰ１は、第１層目配線２の
配線幅方向の中心位置とそれに隣接する他の第１層目配
線２の配線幅方向の中心位置との間隔である。第２層目
配線５は、第１層目配線２の上層に眉間絶縁膜３を介在
させ、所定ピッチでＹ方向に延在している。所定の第１
層目配線２と第２層目配線５とは層間絶縁膜３の両者の
交差部に形成された接続孔４を通して電気的に接続され
ている。第３層目配線８は、第２層目配線５の上層に層
間絶縁膜６を介在させ、所定の配線ピッチＰ３でＸ方向
に延在している。第３層目配線８は、前述のように自動
配線配置システムにおいて自動配線プログラム上第１層
目配線２と識別できるように、第１層目配線２と同一配
線ピッチＰ３で形成されると共に、第１層目配線２の配
線ピッチＰ１に対して２分の１（１／２Ｐ）だけずれて
いる。所定の第２層目配線５と第３層目配線８とは層間
絶縁膜６の両者の交差部に形成された接続孔７を通して
電気的に接続されている。The first layer wiring 2 is arranged based on an automatic wiring arrangement system, and therefore extends in the X direction at a predetermined wiring pitch P1. The wiring pitch P1 here is the distance between the center position of the first layer wiring 2 in the wiring width direction and the center position of another first layer wiring 2 adjacent thereto in the wiring width direction. The second layer wiring 5 extends in the Y direction at a predetermined pitch with a glabella insulating film 3 interposed above the first layer wiring 2. predetermined first
The layer wiring 2 and the second layer wiring 5 are electrically connected through a connection hole 4 formed at the intersection of the two in the interlayer insulating film 3. The third layer wiring 8 has an interlayer insulating film 6 interposed above the second layer wiring 5, and extends in the X direction at a predetermined wiring pitch P3. The third layer wiring 8 is formed with the same wiring pitch P3 as the first layer wiring 2 so that it can be distinguished from the first layer wiring 2 on the automatic wiring program in the automatic wiring placement system as described above. It deviates from the wiring pitch P1 of the first layer wiring 2 by one-half (1/2P). A predetermined second layer wiring 5 and a predetermined third layer wiring 8 are electrically connected through a connection hole 7 formed at the intersection of the two in the interlayer insulating film 6.
なお、ゲートアレイ方式を採用する論理ＬＳＩについて
は、例えば、株式会社サイエンスフォーラム、超ＬＳＩ
デバイスハンドブック、昭和５８年１１月２８日発行日
、第３５４頁乃至第４１６頁に記載されている。Regarding logic LSIs that adopt the gate array method, for example, see Science Forum Co., Ltd., VLSI
It is described in Device Handbook, published on November 28, 1981, pages 354 to 416.
前述のゲートアレイ方式を採用する論理ＬＳＩの多層配
線構造は次のような問題点が多発する事実が本発明者に
よって発見された。The inventor of the present invention discovered that the multilayer wiring structure of a logic LSI employing the gate array method described above frequently suffers from the following problems.
前記第９図に示すように、第１層目配線２と第２層目配
線５との接続は接続孔４を通して行っている。この接続
孔４で形成される段差形状は接続孔４の上部の層間絶縁
膜６の表面に伝達され、この層間絶縁膜６の表面に断面
凹形状の段差部分が形成される。層間絶縁膜６は第３層
目配線８の下地層として使用され、層間絶縁膜６の表面
の段差部分は第３層目配線８間に位置している。この層
間絶縁膜６の表面に成長する段差部分は第３層目配線８
を形成するために全面に堆積されるアルミニウム膜の膜
厚を他の部分よりも厚く形成する。As shown in FIG. 9, the first layer wiring 2 and the second layer wiring 5 are connected through the connection hole 4. As shown in FIG. The step shape formed by the contact hole 4 is transmitted to the surface of the interlayer insulating film 6 above the contact hole 4, and a step portion having a concave cross section is formed on the surface of the interlayer insulating film 6. The interlayer insulating film 6 is used as a base layer for the third layer wiring 8 , and the step portion on the surface of the interlayer insulating film 6 is located between the third layer wiring 8 . The step portion that grows on the surface of this interlayer insulating film 6 is the third layer wiring 8.
In order to form an aluminum film, the thickness of the aluminum film deposited on the entire surface is made thicker than on other parts.
このため、フォトリソグラフィ技術を使用して第３層目
配線８を形成する際に、前記段差部分にアルミニウム膜
８Ａが残存する（エツチング残り）ので、第３層目配線
８間が短絡し、電気的信頼性が低下する。この電気的信
頼性の低下は半導体ウニハ製造プロセス上において歩留
りの低下につながる。For this reason, when forming the third layer wiring 8 using photolithography technology, the aluminum film 8A remains in the step portion (etching residue), so the third layer wiring 8 is short-circuited, and electrical current is generated. reliability is reduced. This decrease in electrical reliability leads to a decrease in yield in the semiconductor wafer manufacturing process.
また、前記第９図に示すように、第２層目配線５と第３
層目配線８との接続は接続孔７を通して行っている。こ
の接続孔７の形成される位置は、第２層目配線５と第３
層目配線８との交差部分であり、しかも第１層目配線２
間である。接続孔７のＹ方向において両側に第１層目配
線２が延在する場合は特に問題はない。しかしながら、
同第９図に示すように、接続孔７の両者のうちの一方に
第１層目配線２が延在していない場合、他方に延在する
第１層目配線２の段差形状が眉間絶縁膜３の表面上に形
成される。この層間絶縁膜３の表面の段差形状は５０〜
６０度の傾斜面を有している。Further, as shown in FIG. 9, the second layer wiring 5 and the third layer
The connection with the layer wiring 8 is made through the connection hole 7. The position where this connection hole 7 is formed is between the second layer wiring 5 and the third layer wiring 5.
This is the intersection with the first layer wiring 8 and the first layer wiring 2.
It is between. There is no particular problem when the first layer wiring 2 extends on both sides of the connection hole 7 in the Y direction. however,
As shown in FIG. 9, when the first layer wiring 2 does not extend to one of the connection holes 7, the step shape of the first layer wiring 2 extending to the other side is insulated between the eyebrows. is formed on the surface of the membrane 3. The step shape on the surface of this interlayer insulating film 3 is 50~
It has a 60 degree slope.
このため、フォトリソグラフィ技術を使用して接続孔７
を形成する際に、段差形状によってフォトレジスト膜の
膜厚が厚くなったり、エツチング量が不足したりするの
で、接続孔７の導通不良等、電気的信頼性が低下する。For this reason, the connection hole 7 is made using photolithography technology.
When forming the photoresist film, the thickness of the photoresist film becomes thicker due to the shape of the step, and the amount of etching becomes insufficient, resulting in poor conduction of the connection hole 7 and other problems, resulting in decreased electrical reliability.
また、第３層目配線８であるアルミニウム膜を堆積（蒸
着）する際に、段差形状によって接続孔７が見かけ上深
くなり、接続孔７内へのアルミニウム膜の被着性（ステ
ップカバレッジ）が低下する。このため、第３層目配線
８の接続孔７内の一部８Ｂが断線し、電気的信頼性が低
下する。これらの電気的信頼性の低下は半導体ウェーハ
製造プロセス上において歩留りの低下につながる。Furthermore, when depositing (evaporating) the aluminum film that is the third layer wiring 8, the connection hole 7 becomes apparently deeper due to the step shape, and the adhesion of the aluminum film into the connection hole 7 (step coverage) is reduced. descend. As a result, a portion 8B of the third layer wiring 8 inside the connection hole 7 is disconnected, and electrical reliability is reduced. These reductions in electrical reliability lead to a reduction in yield in the semiconductor wafer manufacturing process.
本発明の目的は、自動配線配置システムで形成される多
層配線構造を有する半導体集積回路装置の電気的信頼性
を向上することが可能な技術を提供することにある。An object of the present invention is to provide a technique that can improve the electrical reliability of a semiconductor integrated circuit device having a multilayer wiring structure formed by an automatic wiring placement system.
本発明の他の目的は、前記半導体集積回路装置の半導体
ウェーハ製造プロセス上における歩留りを向上すること
が可能な技術を提供することにある。Another object of the present invention is to provide a technique that can improve the yield in the semiconductor wafer manufacturing process of the semiconductor integrated circuit device.
本発明の他の目的は、２次元処理の自動配線配置システ
ムを使用して、自動的に前記目的を達成することが可能
な技術を提供することにある。Another object of the present invention is to provide a technique that can automatically achieve the above object using a two-dimensional processing automatic wiring placement system.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
（１）自動配線配置システムで形成された多層配線構造
を有する半導体集積回路装置において、前記多層配線構
造の第１層目配線及び第３層目配線をＸ方向に、第２層
目配線をＹ方向に夫々延在させ、前記第１層目配線、第
３層目配線の夫々の配線ピッチを実質的に同一に構成す
ると共に、第１層目配線、第３層目配線の夫々の配線幅
方向の中心位置を一致させる。(1) In a semiconductor integrated circuit device having a multilayer wiring structure formed by an automatic wiring placement system, the first layer wiring and the third layer wiring of the multilayer wiring structure are arranged in the X direction, and the second layer wiring is arranged in the Y direction. The wiring pitches of the first layer wiring and the third layer wiring are configured to be substantially the same, and the wiring widths of the first layer wiring and the third layer wiring are respectively extended in the directions. Match the center position of the direction.
（２）自動配線配置システムを使用した多層配線構造を
有する半導体集積回路装置の形成方法において、自動配
線配置システムのＸ−Ｙ格子座標上に配線及び接続孔を
自動的に配置する段階と、前記ｘ−ｙ格子座標のＸ座標
のｎ（ｎ＝１．３，５、・・・）番目に配置された配線
を第１層目配線、Ｘ座標のｎ＋１番目に配置された配線
を第３層目配線、Ｙ座標に配置された配線を第２層目配
線、所定のＸ座標のｎ番目とＹ座標との交差部に配置さ
れた接続孔を第１接続孔、所定のＸ座標のｎ＋１番目と
Ｙ座標との交差部に配置された接続孔を第２接続孔の夫
々に分割する段階と、前記Ｘ座標のｎ＋１番目に配置さ
れた第３層目配線、第２接続孔、第２層目配線の第２接
続孔部分の夫々をＸ座標のピッチに相当する分シフトさ
せ、前記Ｘ座標のｎ番目に配置された第１層目配線に重
ね合せる段階とを備える。(2) A method for forming a semiconductor integrated circuit device having a multilayer wiring structure using an automatic wiring placement system, the step of automatically arranging wiring and connection holes on the X-Y lattice coordinates of the automatic wiring placement system; The wiring placed at the nth (n=1.3, 5,...) X coordinate of the x-y grid coordinate is the first layer wiring, and the wiring placed at the n+1th X coordinate is the third layer wiring. The eye wiring, the wiring placed at the Y coordinate is the second layer wiring, the connection hole placed at the intersection of the nth and Y coordinates of the predetermined X coordinate is the first connection hole, and the (n+1)th wiring of the predetermined X coordinate. dividing the connection holes arranged at the intersections of and the Y coordinate into second connection holes, the third layer wiring, the second connection hole, and the second connection hole arranged at the n+1th position of the X coordinate; shifting each of the second connection hole portions of the eye wiring by an amount corresponding to the pitch of the X coordinate, and overlapping the first layer wiring arranged at the n-th position on the X coordinate.
（３）自動配線配置システムで形成された多層配線構造
を有する半導体集積回路装置において、前記多層配線構
造の第１層目配線をＸ方向に配置し、第２層目配線をＹ
方向に配置し、第３層目配線を前記第１層目配線と同一
配線ピッチで配置すると共に第１層目配線に対して第１
層目配線の配線ピッチの約２分の１だけずれた位置でＸ
方向に配置し、前記第２層目配線と第３層目配線との接
続部に最つとも近い第１層目配線と第２層目配線との交
差部分で第１層目配線が存在しない部分に第１層目配線
と同一導電層で形成されたダミー突出部材を配置する。(3) In a semiconductor integrated circuit device having a multilayer wiring structure formed by an automatic wiring placement system, the first layer wiring of the multilayer wiring structure is placed in the X direction, and the second layer wiring is placed in the Y direction.
The third layer wiring is arranged at the same wiring pitch as the first layer wiring, and the third layer wiring is arranged at the same wiring pitch as the first layer wiring.
X at a position shifted by about 1/2 of the wiring pitch of the layer wiring
direction, and there is no first-layer wiring at the intersection of the first-layer wiring and the second-layer wiring that is closest to the connection between the second-layer wiring and the third-layer wiring. A dummy protruding member made of the same conductive layer as the first layer wiring is placed in the portion.
（４）自動配線配置システムを使用した多層配線構造を
有する半導体集積回路装置の形成方法において、自動配
線配置システムのＸ−Ｙ格子座標上に配線及び接続孔を
自動的に配置する段階と、前記Ｘ−Ｙ格子座標のＸ座標
のｎ番目に配置された配線を第１層目配線、Ｘ座標のｎ
＋１番目に配置された配線を第３層目配線、Ｙ座標に配
置された配線を第２層目配線、所定のＸ座標のｎ番目と
Ｙ座標との交差部に配置された接続孔を第１接続孔、所
定のＸ座標のｎ＋１番目とＹ座標との交差部に配置され
た接続孔を第２Ｐ続孔の夫々に分割する段階と、前記第
２接続孔を配置した位置のＹ方向の両側の第１層目配線
と第２層目配線とが交差する格子点に第１層目配線と同
一層で形成されるダミー突出部材のパターンを発生させ
る段階と、前記第１層目配線の配置パターンと前記ダミ
ー突出部材の配置パターンとのＯＲ論理和をとる段階と
を備える。(4) A method for forming a semiconductor integrated circuit device having a multilayer wiring structure using an automatic wiring placement system, the step of automatically arranging wiring and connection holes on the X-Y lattice coordinates of the automatic wiring placement system; The wiring placed at the nth position of the X coordinate in the X-Y lattice coordinate is the first layer wiring, and the
The wiring placed at the +1st position is the third layer wiring, the wiring placed at the Y coordinate is the second layer wiring, and the connection hole placed at the intersection of the nth and Y coordinates of the predetermined X coordinate is the third layer wiring. 1 connection hole, the step of dividing the connection hole arranged at the intersection of the n+1th predetermined X coordinate and the Y coordinate into 2nd P connection holes, and generating a pattern of dummy protruding members formed in the same layer as the first layer wiring at grid points where the first layer wiring and the second layer wiring intersect on both sides; The method includes the step of calculating an OR of the arrangement pattern and the arrangement pattern of the dummy protruding member.
上述した手段（１）によれば、前記第１層目配線と第２
層目配線との接続で形成される段差部分の真上には常時
第３層目配線が存在し、前記段差部分の真上は第３層目
配線間スペースとならないので、前記段差に起因する第
３層目配線間の短絡（エツチング残り等）を低減し、電
気的信頼性（又は製造上の歩留り）を向上することがで
きる。また、前記第２層目配線と第３層目配線との接続
部分の下層には常時第１層目配線が存在し、前記接続部
分の下地表面を平坦化することができるので、前記接続
部分における第３層目配線のステップカバレッジを向上
し、電気的信頼性を向上することができる。According to the above-mentioned means (1), the first layer wiring and the second layer wiring
The third layer wiring always exists directly above the step portion formed by the connection with the layer wiring, and the space directly above the step portion does not become a space between the third layer wirings. Short circuits (etching residue, etc.) between the third layer wirings can be reduced, and electrical reliability (or manufacturing yield) can be improved. Further, since the first layer wiring is always present under the connecting portion between the second layer wiring and the third layer wiring, and the underlying surface of the connecting portion can be flattened, the connecting portion can be flattened. It is possible to improve the step coverage of the third layer wiring in the third layer and improve the electrical reliability.
上述した手段（２）によれば、自動配線配置システムの
ｘ−ｙ格子座標上に自動的に配線及び接続孔を配置し、
各配線及び各接続孔の３次元的な位置付けを自動配線プ
ログラム上に行った後に、前記第１層目配線、第１接続
孔の夫々の上部に第３層目配線、第２接続孔の夫々を一
致させたので、同−Ｘ座標上の第１層目配線、第３層目
配線の夫々の自動配線プログラム上の識別、第１接続孔
。According to the above-mentioned means (2), wiring and connection holes are automatically arranged on the x-y grid coordinates of the automatic wiring placement system,
After three-dimensional positioning of each wiring and each connection hole is performed on the automatic wiring program, the third layer wiring and the second connection hole are placed above the first layer wiring and the first connection hole, respectively. Since they matched, the first layer wiring and the third layer wiring on the same -X coordinate were identified on the automatic wiring program, and the first connection hole was identified.
第２接続孔の夫々の自動配線プログラム上の識別を行う
ことができる。Each of the second connection holes can be identified on an automatic wiring program.
上述した手段（３）によれば、前記第２層目配線と第３
層目配線との接続部分下近傍に第１層目配線が存在しな
いことによる前記接続部分の下地表面の段差形状をダミ
ー突出部材で平坦化することができるので、前記接続部
分における第３層目配線のステップカバレッジを向上し
、電気的信頼性を向上することができる。また、前記接
続部分の導通不良も低減することができる。According to the above-mentioned means (3), the second layer wiring and the third layer wiring
Since the step shape on the base surface of the connecting portion due to the absence of the first layer wiring near the bottom of the connecting portion with the second layer wiring can be flattened by the dummy protruding member, the third layer wiring in the connecting portion can be flattened. It is possible to improve wiring step coverage and improve electrical reliability. Further, poor conduction at the connection portion can also be reduced.
上述した手段（４）によれば、前記自動配線配置システ
ムにて、第２接続孔の近傍の第１層目配線と第２層目配
線とが交差する格子点に第１層目配線が存在しない場合
、自動的にダミー突出部材を配置することができる。According to the above-mentioned means (4), in the automatic wiring placement system, the first layer wiring exists at a grid point where the first layer wiring and the second layer wiring intersect in the vicinity of the second connection hole. If not, a dummy protruding member can be automatically placed.
以下、本発明の構成について、ゲートアレイ方式を採用
する論理ＬＳＩに本発明を適用した一実施例とともに説
明する。The configuration of the present invention will be described below along with an embodiment in which the present invention is applied to a logic LSI that employs a gate array method.
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。Note that throughout the description of the embodiments, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
（実施例Ｉ） 本実施例Ｉは本発明の第１実施例である。 (Example I) Embodiment I is the first embodiment of the present invention.
本発明の実施例■であるゲートアレイ方式を採用する論
理ＬＳ Ｉ（半導体集積回路装置）の概略構成を第４図
（チップレイアウト図）で示す。FIG. 4 (chip layout diagram) shows a schematic configuration of a logic LSI (semiconductor integrated circuit device) employing a gate array system, which is Embodiment (2) of the present invention.
第４図に示すように、論理ＬＳＩ（ＬＳＩ）は平面が方
形状の半導体チップで構成されている。論理ＬＳＩの方
形状の各辺に沿った外周には外部端子（ポンディングパ
ッド）１０が複数配列されている。As shown in FIG. 4, a logic LSI (LSI) is composed of a semiconductor chip having a rectangular plane. A plurality of external terminals (ponding pads) 10 are arranged on the outer periphery of the logic LSI along each side of the rectangular shape.
外部端子１０は外部装置との電気的な接続を取るように
構成されている。外部端子１０の内側であって論理ＬＳ
Ｉの周辺には人出カバソファ回路１１が複数配置されて
いる。人出力バッファ回路１１は前記外部端子１０の配
列に対応した位置に配置されている。The external terminal 10 is configured to establish an electrical connection with an external device. Inside the external terminal 10 and the logic LS
A plurality of cover sofa circuits 11 are arranged around I. The human output buffer circuit 11 is arranged at a position corresponding to the arrangement of the external terminals 10.
前記人出力バッファ回路１１で周囲を囲まれた領域内に
おいて論理ＬＳＩには論理回路部が設けられている。論
理回路部は、基本設計がなされた基本セル１２が行列状
に規則的に複数配置されている。A logic circuit section is provided in the logic LSI in an area surrounded by the human output buffer circuit 11. In the logic circuit section, a plurality of basic cells 12 having a basic design are regularly arranged in a matrix.
基本セル１２は、第４図において行方向（Ｘ方向）に複
数配置され、基本セル列１３を構成している。各基本セ
ル列１３は列方向（Ｙ方向）に配線領域（配線チャネル
領域）１４を介在させて複数列配置されている。A plurality of basic cells 12 are arranged in the row direction (X direction) in FIG. 4, and constitute a basic cell column 13. Each basic cell column 13 is arranged in a plurality of columns in the column direction (Y direction) with wiring regions (wiring channel regions) 14 interposed therebetween.
前記基本セル１２は、本発明者が開発中のゲートアレイ
方式を採用する論理ＬＳＩにおいて、例えば４０〜５０
個のトランジスタ、８０〜９０個の抵抗素子及び３〜６
個の容量素子を内蔵している。The basic cell 12 is, for example, 40 to 50 cells in a logic LSI employing a gate array method that is currently being developed by the present inventor.
transistors, 80-90 resistive elements and 3-6
It has built-in capacitive elements.
基本セル１２は所定の論理回路を構成できるように構成
されている。基本セル１２に配列されたトランジスタは
Ｓ Ｅ Ｐ Ｔ （Ｓｅｌｅｃｔｉｖｅ Ｅｔｃｈｉｎ
ｇ ｏｆ Ｐｏ１ｙ−ｓｉｌｉｃｏｎ Ｔ ｅｃｈｎｏ
ｌｏｇｙ）構造のバイポーラトランジスタである。この
５ＥＰＴ構造のバイポーラトランジスタは、後述するが
、ベース領域に対して、ベース引出用電極、エミッタ領
域、エミッタ引出用電極、ベース引出用電極−エミッタ
引出用電極間の層間絶縁膜の夫々が自己整合で形成され
ている。５ＥＰＴ構造のバイポーラトランジスタは、各
動作領域の面積を縮小し、各動作領域間に形成される寄
生容量を低減することができるので、動作速度の高速化
を図ることができる特徴がある。The basic cell 12 is configured to be able to configure a predetermined logic circuit. The transistors arranged in the basic cell 12 are S E P T (Selective Etchin
g of Poly-silicon Techno
It is a bipolar transistor with a logic) structure. As will be described later, in this 5EPT structure bipolar transistor, each of the base extraction electrode, the emitter region, the emitter extraction electrode, and the interlayer insulating film between the base extraction electrode and the emitter extraction electrode are self-aligned with respect to the base region. It is formed of. A bipolar transistor with a 5EPT structure is characterized in that the area of each operating region can be reduced and the parasitic capacitance formed between each operating region can be reduced, so that the operating speed can be increased.
この論理ＬＳＩは４層配線構造（多層配線構造）を採用
している。この４層配線構造のうちの少なくとも信号配
線はコンピュータを使用した自動配線配置システムで形
成されている。論理ＬＳＩの基本セル１２内の各半導体
素子間は主に第１層目信号配線（３８Ａ ）により結線
されている（基本セル内配線）。前記基本セル列１３間
の配線領域１４には同第４図に示すように第１層目信号
配線３８が配置されている。第１層目信号配線３８は所
定の配線ピッチでＸ方向に延在するように構成されてい
る。第１層目信号配線３８は主に基本セル１２で形成さ
れた論理回路間を結線するように構成されている。本実
施例の論理ＬＳＩは、例えば最小加工寸法が０゜８［μ
ｍ］である所謂０．８［μｍ］半導体ウェーハ製造プロ
セスを採用している。前記第１層目信号配線３８は例え
ば配線幅寸法を３．０［μｍ］、配線間隔（配線間スペ
ース）を２．０［μｍ］、膜厚を１゜０［μｍ］で構成
している。したがって、第１層目信号配線３８の配線ピ
ッチＰＬ（第１層目信号配線３８の配線幅方向の中心位
置と隣接する他の第１層目信号配線３８の配線幅方向の
中心位置との間の寸法）は５．０［μｍ］で構成されて
いる。This logic LSI employs a four-layer wiring structure (multilayer wiring structure). At least the signal wiring of this four-layer wiring structure is formed by an automatic wiring placement system using a computer. The semiconductor elements in the basic cell 12 of the logic LSI are mainly connected by first layer signal wiring (38A) (basic cell internal wiring). In the wiring region 14 between the basic cell rows 13, first layer signal wiring 38 is arranged as shown in FIG. The first layer signal wiring 38 is configured to extend in the X direction at a predetermined wiring pitch. The first layer signal wiring 38 is configured to mainly connect logic circuits formed by the basic cells 12. The logic LSI of this embodiment has, for example, a minimum processing size of 0°8 [μ
A so-called 0.8 [μm] semiconductor wafer manufacturing process is adopted. The first layer signal wiring 38 has, for example, a wiring width dimension of 3.0 [μm], a wiring interval (space between wirings) of 2.0 [μm], and a film thickness of 1°0 [μm]. . Therefore, the wiring pitch PL of the first layer signal wiring 38 (between the center position of the first layer signal wiring 38 in the wiring width direction and the center position of the adjacent first layer signal wiring 38 in the wiring width direction) ) is 5.0 [μm].
第２層目信号配線４１は基本セル１２上及び配線領域１
４上において所定の配線ピッチでＹ方向に延在するよう
に構成されている。第２層目信号配線４１は主に前記論
理回路間を結線するように構成されている。第２層目信
号配線４１は例えば配線幅寸法を３．５［μｍ］、配線
間隔を１．５［μｍ］、膜厚を１０［μｍ］で構成して
いる。この第２層目信号配線４１の配線ピッチＰ２は５
．０［μｍ］で構成されている。The second layer signal wiring 41 is on the basic cell 12 and in the wiring area 1.
4 in the Y direction at a predetermined wiring pitch. The second layer signal wiring 41 is configured to mainly connect the logic circuits. The second layer signal wiring 41 has, for example, a wiring width of 3.5 [μm], a wiring interval of 1.5 [μm], and a film thickness of 10 [μm]. The wiring pitch P2 of this second layer signal wiring 41 is 5
．． It is composed of 0 [μm].
第３層目信号配線４４は基本セル１２上及び配線領域１
４上において所定の配線ピッチでＸ方向に延在するよう
に構成されている。第３層目信号配線４４は主に前記論
理回路間を結線するように構成されている。第３層目信
号配線４４は例えば配線幅寸法を３．５［μｍ］、配線
間隔を１．５［μｍ］、膜厚を１０［μｍ］で構成して
いる。この第３層目信号配線４４の配線ピッチＰ３は５
．０［μｍ］で構成されている。つまり、第３層目信号
配線４４は第１層目信号配線３８と同−Ｘ方向に延在し
かつ同一配線ピッチで構成されている。The third layer signal wiring 44 is located on the basic cell 12 and in the wiring area 1.
4 at a predetermined wiring pitch in the X direction. The third layer signal wiring 44 is configured to mainly connect the logic circuits. The third layer signal wiring 44 has, for example, a wiring width dimension of 3.5 [μm], a wiring interval of 1.5 [μm], and a film thickness of 10 [μm]. The wiring pitch P3 of this third layer signal wiring 44 is 5
．． It is composed of 0 [μm]. That is, the third layer signal wiring 44 extends in the same -X direction as the first layer signal wiring 38 and is configured with the same wiring pitch.
第４層目配線（４６）は図示しないが第３層目信号配線
４４の上層に配置されている。第４層目配線は主に電源
配線や信号配線として使用されている。Although not shown, the fourth layer wiring (46) is arranged above the third layer signal wiring 44. The fourth layer wiring is mainly used as power wiring and signal wiring.
第４層目配線は例えば膜厚を２．○［μｍ］で構成して
いる。For example, the fourth layer wiring has a film thickness of 2. It is composed of ○ [μm].
次に、前記論理ＬＳＩの具体的な構造について。Next, regarding the specific structure of the logic LSI.
第１図（要部断面図）及び第２図（要部平面図）を用い
て簡単に説明する。This will be briefly explained using FIG. 1 (a sectional view of the main part) and FIG. 2 (a plan view of the main part).
第１図に示すように、論理ＬＳＩは単結晶珪素からなる
Ｐ−型半導体基板２１で構成されている。第１図の左側
は、基本セル１２部分を示しており、基本セル１２を構
成する５ＥＰＴ構造のバイポーラトランジスタＴｒを示
している。第１図の右側は、配線領域１４部分を示して
おり、多層配線構造の各配線層を示している。As shown in FIG. 1, the logic LSI is composed of a P-type semiconductor substrate 21 made of single crystal silicon. The left side of FIG. 1 shows the basic cell 12 portion, and shows a bipolar transistor Tr of 5EPT structure constituting the basic cell 12. The right side of FIG. 1 shows the wiring area 14 and each wiring layer of the multilayer wiring structure.
同第１図に示すように、５ＥＰＴ構造のバイボラトラン
ジスタＴｒは半導体基板２１、素子間分離用絶縁膜２６
及びｐ４型型半体領域２４で形成される素子分離領域で
他の領域と絶縁分離されている。As shown in FIG. 1, the bibora transistor Tr with a 5EPT structure includes a semiconductor substrate 21, an insulating film 26 for isolation between elements, and
It is insulated and isolated from other regions by an element isolation region formed by the p4 type half region 24.
素子間分離用絶縁膜２６はｎ−型エピタキシャル層２２
の主面を選択的に酸化して形成した酸化珪素膜で構成さ
れている。素子間分離用絶縁膜２６の底面は半導体基板
２１の主面に達するように構成されている。ｐ４型型半
体領域２４は半導体基板２１の主面部であって素子間分
離用絶縁膜２６の底面に設けられている。このｐ゛型半
導体領域２６はチャネルストッパ領域として構成されて
いる。The insulating film 26 for element isolation is an n-type epitaxial layer 22
It is composed of a silicon oxide film formed by selectively oxidizing the main surface of. The bottom surface of the element isolation insulating film 26 is configured to reach the main surface of the semiconductor substrate 21. The p4 type half region 24 is provided on the main surface of the semiconductor substrate 21 and on the bottom surface of the element isolation insulating film 26. This p' type semiconductor region 26 is configured as a channel stopper region.
この５ＥＰＴ構造のバイポーラトランジスタＴｒはｎ型
コレクタ領域、ｐ型ベース領域及びｎ型エミッタ領域か
らなる縦型ｎｐｎ型構造で構成されている。The bipolar transistor Tr of this 5EPT structure has a vertical npn structure consisting of an n-type collector region, a p-type base region, and an n-type emitter region.
ｎ型コレクタ領域は、埋込型のｎ゛型半導体領域２３、
コレクタ電位引上用のｎ゛型半導体領域２５及びエピタ
キシャル層２２で構成されている。ｎ型コレクタ領域の
うち、コレクタ電位引上用のｎ“型半導体領域２５には
第１層目信号配線（基本セル内配線）３８Ａが接続され
ている。コレクタ電位引上用のｎ“型半導体領域２５と
第１層目信号配線３８Ａとの接続は層間絶縁膜２７．３
２及び３６に形成された接続孔３７を通して行われてい
る。第１層目信号配線３８Ａは、例えばスパッタ法又は
蒸着法で堆積されたアルミニウム膜かアルミニウム合金
膜で形成されている。The n-type collector region includes a buried n-type semiconductor region 23,
It is composed of an n-type semiconductor region 25 and an epitaxial layer 22 for raising the collector potential. In the n-type collector region, the first layer signal wiring (wiring in the basic cell) 38A is connected to the n"-type semiconductor region 25 for raising the collector potential. The n"-type semiconductor region for raising the collector potential The connection between the region 25 and the first layer signal wiring 38A is through the interlayer insulating film 27.3.
This is done through connection holes 37 formed at 2 and 36. The first layer signal wiring 38A is formed of, for example, an aluminum film or an aluminum alloy film deposited by sputtering or vapor deposition.
アルミニウム合金膜にはＣｕ又は及びＳｌが添加されて
いる。Ｃｕは主にマイグレーションを低減するように作
用する。Ｓｉはアロイスパイクを低減するように作用す
る。Cu or and Sl are added to the aluminum alloy film. Cu mainly acts to reduce migration. Si acts to reduce alloy spikes.
ｐ型ベース領域は、グラフトベース領域として使用され
るｐ１型型半体領域３０及び真性ベース領域として使用
されるｐ型半導体領域３１で構成されている。ｐ型半導
体領域３１、Ｐ４型型半体領域３０の夫々はエピタキシ
ャル層２２の主面部に構成されている。The p-type base region is composed of a p1-type half region 30 used as a graft base region and a p-type semiconductor region 31 used as an intrinsic base region. Each of the p-type semiconductor region 31 and the P4-type half region 30 is formed on the main surface of the epitaxial layer 22 .
ｐ型ベース領域のうちグラフトベース領域として使用さ
れるｐ゛型半導体領域３０にはベース開口２８を通して
ベース引出用電極２９の一端部が接続されている。ベー
ス引出用電極２９は例えばｐ型不純物（Ｂ）が導入され
た製造工程における第１層目の多結晶珪素膜で形成され
ている。このベース引出用電極２９の一端側（エミッタ
開口３４Ａを規定する側）の位置は、ｐ゛型半導体領域
３０からのｐ型不純物の拡散距離で規定され、ｐ゛型半
導体領域３０に対して自己整合で形成されている。ベー
ス引出用電極２９は、その平面形状を図示していないが
、一端部でエミッタ開口３４Ａの周囲を規定するように
構成されている。ベース引出用電極２９の他端部には層
間絶縁膜３２及び３６に形成された接続孔３７を通して
第１層目信号配線（基本セル内配線）３８Ａが接続され
ている。One end portion of a base extraction electrode 29 is connected to the p' type semiconductor region 30 used as a graft base region in the p type base region through the base opening 28. The base extraction electrode 29 is formed of, for example, a first layer polycrystalline silicon film in a manufacturing process into which p-type impurities (B) are introduced. The position of one end side of this base extraction electrode 29 (the side that defines the emitter opening 34A) is defined by the diffusion distance of the p-type impurity from the p-type semiconductor region 30, and is self-aligned with respect to the p-type semiconductor region 30. It is formed by alignment. Although the planar shape of the base extraction electrode 29 is not shown, it is configured such that one end defines the periphery of the emitter opening 34A. The other end of the base extraction electrode 29 is connected to the first layer signal wiring (basic cell internal wiring) 38A through a connection hole 37 formed in the interlayer insulating films 32 and 36.
ｎ型エミッタ領域はｎ゛型半導体領域３５Ａで構成され
ている。ｎ生型半導体領域３５Ａは真性ベース領域であ
るｐ型半導体領域３１の主面部に構成されている。ｎ＋
型半導体領域３５Ａにはエミッタ開口３４Ａを通してエ
ミｙり引出用電極３５が接続されている。The n-type emitter region is composed of an n'-type semiconductor region 35A. The n-type semiconductor region 35A is formed on the main surface of the p-type semiconductor region 31, which is an intrinsic base region. n+
An emitter extraction electrode 35 is connected to the type semiconductor region 35A through an emitter opening 34A.
エミッタ引出用電極３５は例えばｎ型不純物（Ａｓ）が
導入された製造工程における第２層目の多結晶珪素膜で
形成されている。エミッタ開口３４Ａは、層間絶縁膜３
２に形成された開口３３であって、パス引出用電極２９
の一端側の表面に形成された層間絶縁膜３４で規定され
た領域内に形成されている。The emitter extraction electrode 35 is formed of a second layer polycrystalline silicon film in the manufacturing process into which n-type impurities (As) are introduced, for example. The emitter opening 34A is formed by the interlayer insulating film 3
The opening 33 formed in the path extraction electrode 29
It is formed within a region defined by an interlayer insulating film 34 formed on the surface of one end side.
層間絶縁膜３４は、例えばべ〜ス引出用電極２９の表面
を酸化した酸化珪素膜で形成され、ベース引出用電極２
９に対して自己整合で形成されている。つまり、エミッ
タ引出用電極３５は、結果的に、パス引出用電極２９に
対して自己整合で形成され、しかも層間絶縁膜３４を介
在させてベース引出用電極２９と自己整合で絶縁分離が
なされている。前記ｎ型エミッタ領域として使用される
ｎ“型半導体領域３５Ａはエミッタ引出用電極３５に導
入されたｎ型不純物をドライブイン拡散することによっ
て形成されている。前記エミッタ引出用電極３５には層
間絶縁膜３Ｇに形成された接続孔３７を通して第１層目
信号配線（基本セル内配線）３８Ａが接続されている。The interlayer insulating film 34 is formed of, for example, a silicon oxide film obtained by oxidizing the surface of the base extraction electrode 29.
It is formed in self-alignment with respect to 9. In other words, the emitter extraction electrode 35 is formed in self-alignment with the path extraction electrode 29, and is insulated and isolated from the base extraction electrode 29 through the interlayer insulating film 34. There is. The n" type semiconductor region 35A used as the n-type emitter region is formed by drive-in diffusion of n-type impurities introduced into the emitter extraction electrode 35. The emitter extraction electrode 35 has an interlayer insulation layer. A first layer signal wiring (basic cell internal wiring) 38A is connected through a connection hole 37 formed in the film 3G.
第１図に示すように、配線領域１４において眉間絶縁膜
３Ｇの表面上には第１層目信号配線３８が配置されてい
る。この第１層目信号配線３８は第１図及び第２図に示
すように配線ピッチＰ１でＸ方向に延在するように構成
されている。第１層目信号配線３８は前記第１層目信号
配線（基本セル内配線）３８Ａと同一導電層（同一製造
工程）で形成されている。As shown in FIG. 1, the first layer signal wiring 38 is arranged on the surface of the glabellar insulating film 3G in the wiring region 14. The first layer signal wiring 38 is configured to extend in the X direction at a wiring pitch P1, as shown in FIGS. 1 and 2. The first layer signal wiring 38 is formed of the same conductive layer (same manufacturing process) as the first layer signal wiring (basic cell internal wiring) 38A.
第１層目信号配線３８の上層には層間絶縁膜３９を介在
させて第２層目信号配線４１が配置されている。A second layer signal wiring 41 is arranged above the first layer signal wiring 38 with an interlayer insulating film 39 interposed therebetween.
第２層目信号配線４１は前述のように配線ピッチＰ２で
Ｙ方向に延在するように構成されている。第２層目信号
配線４１は第１層目信号配線３８と同様の導電膜で形成
されている。As described above, the second layer signal wiring 41 is configured to extend in the Y direction at a wiring pitch P2. The second layer signal wiring 41 is formed of the same conductive film as the first layer signal wiring 38.
層間絶縁膜３９は例えばＣＶＤ法で堆積した後にその表
面に不活性ガスによるスパッタエツチングを施した酸化
珪素膜で形成されている。例えば、この酸化珪素膜は、
約４［μｍ］の膜厚で堆積した後に表面を約２．５［μ
ｍｌ程度の膜厚でスパッタエツチングすることにより形
成されている。また、層間絶縁膜３９は、プラズマＣＶ
Ｄ法で堆積した酸化珪素膜又は窒化珪素膜の表面に塗布
法（Ｓｏ（３：Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）で酸化珪
素膜を塗布し、さらにその表面上にプラズマＣＶＤ法で
堆積した酸化珪素膜を積層した複合膜で形成してもよい
。例えば、この複合膜は下層から約０．５［μｍ］、約
０゜２［μｍ］、約１０［μｍ］の夫々の膜厚で形成す
る。The interlayer insulating film 39 is formed of, for example, a silicon oxide film deposited by the CVD method and then subjected to sputter etching on the surface using an inert gas. For example, this silicon oxide film is
After depositing a film with a thickness of about 4 [μm], the surface is coated with a film of about 2.5 [μm].
It is formed by sputter etching to a film thickness of about ml. Further, the interlayer insulating film 39 is
A silicon oxide film is applied on the surface of a silicon oxide film or a silicon nitride film deposited by the D method using a coating method (So (3: Spin On Glass), and then a silicon oxide film deposited by a plasma CVD method is layered on the surface. For example, this composite film may be formed with a thickness of about 0.5 [μm], about 0°2 [μm], and about 10 [μm] from the bottom layer.
前記第２層目信号配線４１は層間絶縁膜３９に形成され
た接続孔４０を通して第１層目信号配線３８に接続され
ている。接続孔４０は、第２図に示すように、第１層目
信号配線３８と第２層目信号配線４１との交差部分（自
動配線配置システムのＸ−Ｙ格子座標の格子点に対応す
る位置）に形成されている。接続孔４０は、これに限定
されないが、ＲＩＥ等の異方性エツチングで形成し、微
細な開口サイズ例えば２．０［μｍ］Ｘ２．Ｏ［μｍ］
の平面が方形状で形成されている。The second layer signal wiring 41 is connected to the first layer signal wiring 38 through a connection hole 40 formed in the interlayer insulating film 39. As shown in FIG. 2, the connection hole 40 is located at the intersection of the first layer signal wiring 38 and the second layer signal wiring 41 (a position corresponding to a lattice point in the X-Y lattice coordinates of the automatic wiring placement system). ) is formed. The connection hole 40 is formed by anisotropic etching such as RIE, but is not limited thereto, and has a fine opening size of, for example, 2.0 [μm]×2. O [μm]
The plane of is formed into a rectangular shape.
第２層目信号配線４１の上層には層間絶縁膜４２を介在
させて第３層目信号配Ｍ４４が配置されている。A third layer signal wiring M44 is arranged above the second layer signal wiring 41 with an interlayer insulating film 42 interposed therebetween.
第３層目信号配線４４は前述のように配線ピッチＰ３で
Ｘ方向に延在するように構成されている。この第３層目
信号配線４４の配線ピッチＰ３は第１層目信号配線３８
の配線ピッチＰ１と実質的に同一配線ピッチで形成され
ている。さらに、第３層目信号配線４４の配線幅方向の
中心位置は第１層目信号配線３８の配線幅方向の中心位
置と実質的に一致させている（同一中心軸上に存在する
）。第３層目信号配線４４は第１層目信号配線３８と同
様の導電膜で形成されている。層間絶縁膜４２は層間絶
縁膜３９と同様の絶縁膜で形成されている。前記第３層
目信号配線４４は層間絶縁膜４２に形成された接続孔４
３を通して第２層目信号配線４１に接続されている。接
続孔４３は、第２図に示すように、第２層目信号配線４
１と第３層目信号配線４４との交差部分（同様に自動配
線配置システムのＸ−Ｙ格子座標の格子点に対応する位
置）に形成されている。接続孔４４は例えば２．０［μ
ｍ］Ｘ２．Ｏ［μｍ］の開口サイズで形成されている。As described above, the third layer signal wiring 44 is configured to extend in the X direction at a wiring pitch P3. The wiring pitch P3 of the third layer signal wiring 44 is the same as that of the first layer signal wiring 38.
The wiring pitch is substantially the same as the wiring pitch P1. Furthermore, the center position of the third layer signal wiring 44 in the wiring width direction is substantially aligned with the center position of the first layer signal wiring 38 in the wiring width direction (exists on the same central axis). The third layer signal wiring 44 is formed of the same conductive film as the first layer signal wiring 38. The interlayer insulating film 42 is formed of the same insulating film as the interlayer insulating film 39. The third layer signal wiring 44 is formed in the connection hole 4 formed in the interlayer insulating film 42.
3 and is connected to the second layer signal wiring 41. The connection hole 43 is connected to the second layer signal wiring 4 as shown in FIG.
1 and the third layer signal wiring 44 (also at a position corresponding to a lattice point of the X-Y lattice coordinates of the automatic wiring placement system). For example, the connection hole 44 has a diameter of 2.0 [μ
m]X2. It is formed with an opening size of O [μm].
第３層目信号配線４４の上層には層間絶縁膜４５を介在
させて第４層目配線４６が配置されている。第１図には
示していないが、第４層目配線４６は眉間絶縁膜４５に
形成される接続孔を通して第３層目信号配線４４等に接
続されている。第４層目配線４６は前記第１層目信号配
線３８と同様の導電膜で形成されている。また、層間絶
縁膜４５は層間絶縁膜３９と同様の絶縁膜で形成されて
いる。A fourth layer wiring 46 is arranged above the third layer signal wiring 44 with an interlayer insulating film 45 interposed therebetween. Although not shown in FIG. 1, the fourth layer wiring 46 is connected to the third layer signal wiring 44 and the like through connection holes formed in the glabella insulating film 45. The fourth layer wiring 46 is formed of the same conductive film as the first layer signal wiring 38. Further, the interlayer insulating film 45 is formed of the same insulating film as the interlayer insulating film 39.
第４層目配線４６の上層にはファイナルパッシベーショ
ン膜４７が形成されている。ファイナルパッシベーショ
ン膜４７は例えばプラズマＣＶＤ法やスパッタ法で堆積
させた窒化珪素膜で形成されている。A final passivation film 47 is formed on the fourth layer wiring 46 . The final passivation film 47 is formed of, for example, a silicon nitride film deposited by a plasma CVD method or a sputtering method.
前述の第１層目信号配線３８（基本セル内配線３８Ａも
含む）、第２層目信号配線４１、第３層目信号配線４４
、接続孔４０、接続孔４３の夫々はコンピュタを使用す
る自動配線配置システムに基づいて形成されている。こ
のゲートアレイ方式を採用する論理ＬＳＩの形成方法に
ついて第３図（論理ＬＳＩの開発フロー図）を用いて簡
単に説明する。The aforementioned first layer signal wiring 38 (including the basic cell internal wiring 38A), second layer signal wiring 41, and third layer signal wiring 44
, connection hole 40, and connection hole 43 are each formed based on an automatic wiring placement system using a computer. A method for forming a logic LSI employing this gate array method will be briefly explained using FIG. 3 (logic LSI development flow diagram).
まず、第３図に示すように、論理ＬＳＩに搭載する論理
機能を決定する〈５１〉。つまり、論理ＬＳＩに搭載す
る論理回路の設計を行った後、この論理回路に論理シュ
ミレーションを施して論理機能の動作検証を行い、最終
的に搭載する論理機能を決定する。First, as shown in FIG. 3, the logic functions to be installed in the logic LSI are determined <51>. That is, after designing a logic circuit to be mounted on a logic LSI, a logic simulation is performed on the logic circuit to verify the operation of the logic function, and finally the logic function to be mounted is determined.
次に、コンピュータを使用した２次元処理の自動配線配
置システム（ＤＡ）を用い、前記決定された論理機能に
基づきＸ−Ｙ格子座標上に配線及び接続孔を自動的に配
置する〈５２〉。なお、ここでは信号配線及び信号配線
間を接続する接続孔の配置について説明し、基本セル内
配線の配置（論理回路の配置に相当する）については省
略する。前記Ｘ−Ｙ格子座標は、間隔（配線ピッチ）Ｌ
で複数配列されるＸ座標１，２．・・及び所定間隔で複
数配列されるＹ座標１，２．・・で構成されている。Next, using an automatic wiring placement system (DA) for two-dimensional processing using a computer, wiring and connection holes are automatically placed on the XY grid coordinates based on the determined logical function <52>. Note that the arrangement of signal wirings and connection holes connecting the signal wirings will be described here, and the arrangement of wiring within basic cells (corresponding to the arrangement of logic circuits) will be omitted. The X-Y lattice coordinates are the interval (wiring pitch) L
X coordinates 1, 2, etc. are arranged in multiple numbers. ...and a plurality of Y coordinates 1, 2, etc. arranged at predetermined intervals. It consists of...
前記各Ｘ座標間の間隔りは前述の第１層目信号配線３８
の配線ピッチＰ１又は第３層目信号配線４４の配線ピッ
チＰ３の２分の１の配線ピッチに相当する。このＸ−Ｙ
格子座標は、２次元的にメモリセルが配列された、自動
配線配置システムのメモリで構成されている。The spacing between each X coordinate is the same as the first layer signal wiring 38 described above.
This corresponds to a wiring pitch P1 of , or a wiring pitch that is half the wiring pitch P3 of the third layer signal wiring 44 . This X-Y
The lattice coordinates are composed of a memory of an automatic wiring placement system in which memory cells are arranged two-dimensionally.
次に、前記自動配線配置システムのＸ−Ｙ格子座標上に
配置された配線及び接続孔を３次元的に分割する〈５３
〉。つまり、前記Ｘ−Ｙ格子座標のうち、Ｘ座標の奇数
番目ｎ（ｎ＝１，３，５． ）に配置された配線は第１
層目信号配線ＡＩとされる。Ｘ座標の偶数番目ｎ＋１に
配置された配線は第３層目信号配線Ａｍとされる。Ｙ座
標に配置された配線は第２層目信号配線ＡＩＩとされる
。また、Ｘ−Ｙ格子座標のＸ座標の奇数番目ｎとＹ座標
との格子点に配置された接続孔は、第１層目信号配線Ａ
Ｉと第２層目信号配線ＡＩＩとを接続する接続孔ＴＨＩ
とされる。Ｘ−Ｙ格子座標のＸ座標の偶数番目ｎ＋１と
Ｙ座標との格子点に配置された接続孔は、第２層目信号
配線ＡＩＩと第３層目信号配線Ａｍとを接続する接続孔
ＴＨＵとされる。すなわち、自動配線配置システムのプ
ログラム上において、第１層目信号配線Ａ１．第２層目
信号配線Ａｎ、第３層目信号配線Ａｍ、接続孔ＴＨ１，
接続孔ＴＨＩＩの夫々が識別される。Next, the wiring and connection holes arranged on the X-Y grid coordinates of the automatic wiring placement system are three-dimensionally divided.
〉. In other words, among the X-Y lattice coordinates, the wiring placed at the odd number n (n=1, 3, 5.) of the X coordinate is the first
This is the layer signal wiring AI. The wiring arranged at the even-numbered position (n+1) on the X coordinate is the third layer signal wiring Am. The wiring placed at the Y coordinate is the second layer signal wiring AII. In addition, the connection hole arranged at the lattice point between the odd number n of the X coordinate of the X-Y lattice coordinate and the Y coordinate is connected to the first layer signal wiring A.
Connection hole THI connecting I and second layer signal wiring AII
It is said that The connection hole arranged at the lattice point between the even number n+1 of the X coordinate of the X-Y lattice coordinate and the Y coordinate is the connection hole THU that connects the second layer signal wiring AII and the third layer signal wiring Am. be done. That is, on the program of the automatic wiring placement system, first layer signal wiring A1. 2nd layer signal wiring An, 3rd layer signal wiring Am, connection hole TH1,
Each of the connection holes THII is identified.
次に、前記自動配線配置システムのｘ−ｙ格子座標のＸ
座標の偶数番目ｎ＋１の情報をＹ方向に間隔りだけシフ
トさせ、このＸ座標の偶数番目ｎ＋１の情報をＸ座標の
奇数番目ｎの情報に重ね合せる＜５４〉。つまり、第３
層目信号配線Ａｍ、接続孔ＴＨＩＴ、接続孔ＴＨＩＩの
直下の第２層目信号配線ＡＨの末端部分の夫々が、第１
層目信号配線Ａ１．接続孔ＴＨＩの夫々の上部に重ね合
される。Next, the x-y grid coordinates of the automatic wiring placement system are
The information on the even numbered n+1 coordinates is shifted by the interval in the Y direction, and the information on the even numbered n+1 X coordinates is superimposed on the information on the odd numbered nth X coordinates <54>. In other words, the third
Each of the end portions of the second layer signal wiring Am, the connection hole THIT, and the second layer signal wiring AH directly below the connection hole THII is
Layer signal wiring A1. The contact holes THI are overlapped on top of each other.
この合成処理により、第１層目信号配線Ａ１．第３Ｍ目
信号配線ＡＩＩＩの夫々は自動配線プログラム上におい
て同一配線ピッチで配置されかつ配線幅方向の中心位置
が一致する。第１層目信号配線ＡＩと第３層目信号配線
Ａｍとの重ね合せは前記分割処理〈５３〉で自動配線プ
ログラム工夫々が識別されているので、この後に行われ
る半導体製造用マスクの製作において下層配線か上層配
線かが不透明であるという問題はなくなる。Through this synthesis process, the first layer signal wiring A1. Each of the 3M-th signal wiring AIII is arranged at the same wiring pitch on the automatic wiring program, and the center position in the wiring width direction coincides with each other. Since the overlapping of the first-layer signal wiring AI and the third-layer signal wiring Am has been identified by the automatic wiring program in the above-mentioned division process <53>, in the subsequent fabrication of the mask for semiconductor manufacturing. This eliminates the problem of opacity between lower layer wiring and upper layer wiring.
次に、前記合成処理〈５４〉で形成された結線レイアラ
１−のレイアウトルールの違反チエツクを行う〈５５〉
。違反チエツクは主に半導体ウェーハ製造プロセス」二
問題なく前記結線レイアウト通りに信号配線が形成でき
るか否かをチエツクする。この違反チエツクで不良とさ
れた場合は結線レイアウトの一部を修正する。前記違反
チエツク〈５５〉を良品として通過すると、前述の自動
配線配置システムの情報に基づきマスクパターンが発生
する〈５６〉。前記論理機能の決定〈５１〉後の自動配
線〈５２〉からマスクパターンの発生＜５６〉までの処
理工程は自動配線配置システムを使用した処理工程（Ｄ
Ａ処理）である。Next, a violation of the layout rules of the wire layerer 1- formed in the synthesis process <54> is checked <55>
. Violation checking mainly checks whether signal wiring can be formed according to the wiring layout without any problems in the semiconductor wafer manufacturing process. If this violation check indicates a defect, part of the wiring layout will be corrected. If the product passes the violation check <55> as a good product, a mask pattern is generated based on the information of the automatic wiring placement system described above <56>. The processing steps from automatic wiring <52> after the logical function determination <51> to mask pattern generation <56> are processing steps using an automatic wiring placement system (D
A process).
次に、半導体製造用マスクを製作する〈５７〉。Next, a mask for semiconductor manufacturing is manufactured <57>.
このマスク製作は、前記自動配線配置システムで自動的
に配置された配線及び接続孔の情報に基づき、例えば電
子線描画装置を使用して形成する。This mask is manufactured using, for example, an electron beam drawing device based on information about the wiring and connection holes automatically placed by the automatic wiring placement system.
第１層目信号配線３８の半導体製造用マスクは第１層目
信号配線ＡＩの情報に基づき形成される。同様に、第２
層目信号配線ＡＩＩ、第３層目信号配線Ａｍ、接続孔Ｔ
ＨＩ、接続孔ＴＨＩＩの夫々の情報に基づき、第２層目
信号配線４１、第３層目信号配線４４、接続孔４０、接
続孔４３の夫々の半導体製造用マスクが形成される。The semiconductor manufacturing mask for the first layer signal wiring 38 is formed based on the information of the first layer signal wiring AI. Similarly, the second
Layer signal wiring AII, third layer signal wiring Am, connection hole T
Based on the information on the HI and the connection hole THII, semiconductor manufacturing masks for the second layer signal wiring 41, the third layer signal wiring 44, the connection hole 40, and the connection hole 43 are formed.
次に、前述の半導体製造用マスクを使用し、半導体ウェ
ーハ製造プロセスを行う（ウェーハ製作）〈５８〉。つ
まり、まず、前記第１図及び第２図に示すように、基本
セル１２が配列された論理ＬＳＩの半導体ウェーハ（未
結線）上に、第１層目信号配ｌ１Ａ３８を形成する。次
に、層間絶縁膜３９、接続孔４０、第２層目信号配線４
１の夫々を順次形成する。次に、層間絶縁膜４２、接続
孔４３、第３層目信号配＃ｔ４４の夫々を順次形成する
。そして、層間絶縁膜４５、第４層目配線４６、ファイ
ナルパッシベーション膜４７の夫々を順次形成すること
により、所定の論理機能に有する論理ＬＳＩが完成する
。前記第１層目信号配線３８、接続孔４０、第２層目信
号配線４１、接続孔４３、第３層目信号配線４４等はフ
ォトリソグラフィ技術で形成されている。フォトリソグ
ラフィ技術は、半導体製造用マスクを用いてフォトレジ
スト膜のエツチングマスクを形成し、このエツチングマ
スクを用いて各層にエツチングを施すことを含む。Next, using the semiconductor manufacturing mask described above, a semiconductor wafer manufacturing process is performed (wafer manufacturing) <58>. That is, first, as shown in FIGS. 1 and 2, the first layer signal wiring I1A38 is formed on the semiconductor wafer (unconnected) of the logic LSI on which the basic cells 12 are arranged. Next, the interlayer insulating film 39, the connection hole 40, the second layer signal wiring 4
1 are sequentially formed. Next, the interlayer insulating film 42, the connection hole 43, and the third layer signal wiring #t44 are formed in sequence. Then, by sequentially forming the interlayer insulating film 45, the fourth layer wiring 46, and the final passivation film 47, a logic LSI having a predetermined logic function is completed. The first layer signal wiring 38, connection hole 40, second layer signal wiring 41, connection hole 43, third layer signal wiring 44, etc. are formed by photolithography technology. The photolithography technique involves forming an etching mask for a photoresist film using a semiconductor manufacturing mask, and etching each layer using this etching mask.
このように、Ｘ−Ｙ格子座標に複数層の配線を自動的に
配置し、各格子点で各層の配線間を電気的に接続する自
動配線配置システムで形成された多層配線構造を有する
論理ＬＳＩにおいて、前記多層配線構造の第１層目信号
配線３８及び第３層目信号配線４４をＸ方向に、第２層
目信号配線４１をＸ方向に夫々延在させ、前記第１層目
信号配線３８、第３層目信号配線４４の夫々の配線ピッ
チを実質的に同一に構成すると共に、第１層目信号配線
３８゜第３層目信号配線４４の夫々の配線幅方向の中心
位置を一致させる。この構成により、前記第１層目信号
配線３８と第２層目信号配線４１との接続で形成される
段差部分の真」二には常時第３層自信号配線４４が存在
しく第１図の矢印Ａ部分）、前記段差部分の真上は第３
層目信号配線４４間スペースとならないので、前記段差
に起因する第３層目配線４４間の短絡（エツチング残り
等）を低減し、電気的信頼性（又は製造上の歩留り）を
向上することができる。In this way, a logic LSI has a multilayer wiring structure formed by an automatic wiring placement system that automatically places multiple layers of wiring in X-Y grid coordinates and electrically connects the wiring in each layer at each grid point. In the multilayer wiring structure, the first layer signal wiring 38 and the third layer signal wiring 44 are extended in the X direction, and the second layer signal wiring 41 is extended in the X direction, and the first layer signal wiring 38. The wiring pitches of the third layer signal wirings 44 are configured to be substantially the same, and the center positions of the first layer signal wirings 38° and the third layer signal wirings 44 in the wiring width direction are made the same. let With this configuration, the third layer signal wiring 44 is always present at the bottom of the stepped portion formed by the connection between the first layer signal wiring 38 and the second layer signal wiring 41, as shown in FIG. (arrow A part), right above the step part is the third
Since there is no space between the layer signal wirings 44, it is possible to reduce short circuits (etching residue, etc.) between the third layer wirings 44 caused by the step, and improve electrical reliability (or manufacturing yield). can.
また、前記構成により、前記第２層目信号配線４１と第
３層目信号配線４４との接続部分の下層には常時第１層
自信号配線３８が存在しく第１図の矢印Ｂ部分）、前記
接続部分の下地表面を平坦化することができるので、前
記接続部分における第３層目信号配線４４のステップカ
バレッジを向上し、電気的信頼性を向上することができ
る。また、第２層目信号配線４１と第３層目信号配線４
４とを接続する接続孔４３において、両者配線の段差形
状に起因する導通不良を低減することができる。Furthermore, with the above configuration, the first layer signal wiring 38 is always present in the lower layer of the connection between the second layer signal wiring 41 and the third layer signal wiring 44 (arrow B in FIG. 1), Since the underlying surface of the connection portion can be flattened, the step coverage of the third layer signal wiring 44 in the connection portion can be improved, and the electrical reliability can be improved. In addition, the second layer signal wiring 41 and the third layer signal wiring 4
In the connection hole 43 that connects the two wirings, it is possible to reduce conduction defects caused by the stepped shape of the two wirings.
また、ｘ−ｙ格子座標に複数層の配線を自動的に配置し
、各格子点で各層の配線間を電気的に接続する自動配線
配置システムを使用した多層配線構造を有する半導体集
積回路装置の形成方法において、前記自動配線配置シ゛
ステムのｘ−ｙ格子座標上に決定された論理機能に基づ
いて配線及び接続孔を自動的に配置する段階と、Ｘ座標
の奇数番目ｎに配置された配線を第１層目信号配線ＡＩ
、Ｘ座標の偶数番目ｎ＋１に配置された配線を第３層目
信号配線Ａｍ、Ｙ座標に配置された配線を第２層目信号
配線ＡＩＩ、所定のＸ座標の奇数番目ｎとＹ座標との交
差部に配置された接続孔を接続孔ＴＨ１，所定のＸ座標
の偶数番目ｎ＋１とＹ座標との交差部に配置された接続
孔を接続孔ＴＨＩＩの夫々に分割する段階と、前記Ｘ座
標の偶数番目ｎ＋１に配置された第３層目信号配線Ａｍ
、接続孔ＴＨＩＩ、第２層目信号配線Ａｌｌの接続孔Ｔ
Ｈｒ［部分の夫々をＸ座標の間隔りに相当する分シフ
トさせ、前記Ｘ座標の奇数番目ｎに配置された第１層目
信号配線ＡＩに重ね合せる段階とを備える。In addition, we have developed a semiconductor integrated circuit device with a multilayer wiring structure using an automatic wiring placement system that automatically arranges multiple layers of wiring in x-y grid coordinates and electrically connects the wiring in each layer at each grid point. The forming method includes a step of automatically arranging wiring and connection holes based on a logical function determined on the x-y grid coordinates of the automatic wiring placement system, and arranging wirings placed at odd-numbered nth positions of the X coordinate. 1st layer signal wiring AI
, the wiring placed at the even number n+1 of the X coordinate is the third layer signal wiring Am, the wiring placed at the Y coordinate is the second layer signal wiring AII, and the wiring placed at the odd number n of the X coordinate and the Y coordinate. dividing the connection hole located at the intersection into connection hole TH1, and the connection hole located at the intersection between the even-numbered n+1 of the predetermined X coordinate and the Y coordinate into connection hole THII; Third layer signal wiring Am arranged at even number n+1
, connection hole THII, connection hole T of second layer signal wiring All
Shifting each of the Hr[ portions by an amount corresponding to the interval of the X coordinate, and overlapping the first layer signal wiring AI arranged at the odd-numbered nth position of the X coordinate.
この構成により、前記自動配線配置システムのＸ−Ｙ格
子座標上に自動的に配線及び接続孔を配置し、各配線及
び各接続孔の３次元的な位置付けを自動配線プログラム
上に行った後に、前記第１層目信号配線Ａ１．接続孔Ｔ
ＨＩの夫々の上部に第３層目信号配線Ａｍ、接続孔ＴＨ
ＩＩの夫々を一致させたので、同−Ｘ座標上の第１層目
信号配線ＡＩ、第３層目信号配線Ａｍの夫々の自動配線
プログラム上での識別、接続孔ＴＨ１，接続孔Ｔ ＨＩ
Ｔの夫々の自動配線プログラム上での識別を行うことが
できる。つまり、自動配線配置システムの情報は各層の
識別が行えるので、他の層の情報が混同しない正確な情
報に基づき半導体製造用マスクを製作することができる
。また、２次元処理の自４〇−
動部線配置システムを使用して３次元的な処理が行える
ので、３次元処理の自動配線配置システムの開発が不要
になる。また、２次元処理の自動配線配置システムのメ
モリ容量を最小限に使用して３次元的な処理が行えるの
で、莫大なメモリ容量の必要性がなく、或は自動配線の
配置に要する処理時間を短縮することができる。With this configuration, the wiring and connection holes are automatically arranged on the X-Y grid coordinates of the automatic wiring placement system, and after the three-dimensional positioning of each wiring and each connection hole is performed on the automatic wiring program, The first layer signal wiring A1. Connection hole T
Third layer signal wiring Am and connection hole TH are provided above each of HI.
Since each of the lines II has been matched, the first layer signal wiring AI and the third layer signal wiring Am on the same -X coordinate can be identified on the automatic wiring program, and the connection hole TH1 and the connection hole THI.
T can be identified on each automatic wiring program. In other words, since information from the automatic wiring placement system can identify each layer, masks for semiconductor manufacturing can be manufactured based on accurate information that does not mix up information on other layers. Furthermore, since three-dimensional processing can be performed using a two-dimensional processing automatic wiring arrangement system, there is no need to develop an automatic wiring arrangement system for three-dimensional processing. In addition, since 3D processing can be performed using the minimum memory capacity of the automatic wiring placement system for 2D processing, there is no need for a huge memory capacity, or the processing time required for automatic wiring placement is reduced. Can be shortened.
なお、本発明は、前述の自動配線配置システムの合成処
理〈５４〉において、Ｘ−Ｙ格子座標のＸ座標の偶数番
目ｎ＋１の情報にＸ座標の奇数番目ｎの情報を重ね合せ
るように処理させてもよい。In addition, in the synthesis process <54> of the above-mentioned automatic wiring placement system, the present invention allows processing to superimpose information on the odd-numbered nth X-coordinate on information on the even-numbered n+1 X-coordinate in the X-Y grid coordinates. It's okay.
また、本発明は、前記論理ＬＳＩを４層の信号配線及び
１層の電源用配線（５層配線構造）又はそれ以」二の多
層配線構造で構成してもよい。本発明は、５層配線構造
の場合、第１層目信号配線及び第３層目信号配線はＸ方
向に延在させ、第２層目信号配線及び第４層目信号配線
はＹ方向に延在させ、第２層目信号配線と第４層目信号
配線との配線ピッチ及び配線幅方向の中心位置髪同−に
構成する。Further, in the present invention, the logic LSI may be configured with four layers of signal wiring and one layer of power supply wiring (5-layer wiring structure), or a multilayer wiring structure of two or more layers. In the case of a five-layer wiring structure, the present invention allows the first layer signal wiring and the third layer signal wiring to extend in the X direction, and the second layer signal wiring and the fourth layer signal wiring to extend in the Y direction. The wiring pitch and the center position in the wiring width direction of the second layer signal wiring and the fourth layer signal wiring are configured to be the same.
（実施例■） 本実施例■は本発明の第２実施例である。(Example ■) This embodiment (2) is a second embodiment of the present invention.
本発明の実施例■であるグー１〜アレイ方式を採用する
論理ＬＳ Ｉ（半導体集積回路装置）を第５図（要部断
面図）及び第６図（要部平面図）で示す。A logic LSI (semiconductor integrated circuit device) employing the Goo 1 to array system, which is Embodiment 2 of the present invention, is shown in FIG. 5 (a sectional view of the main part) and FIG. 6 (a plan view of the main part).
第５図及び第６図に示す論理ＬＳＩは、前記実施例Ｉと
同様に４層配線構造を採用している。つまり、論理ＬＳ
Ｉは、第１層目信号配線３８、第２層目信号配線４１、
第３層目信号配線４４、第４層目配線４６の夫々を有す
る多層配線構造で構成されている。The logic LSI shown in FIGS. 5 and 6 employs a four-layer wiring structure as in Example I. In other words, logic LS
I is the first layer signal wiring 38, the second layer signal wiring 41,
It has a multilayer wiring structure including a third layer signal wiring 44 and a fourth layer wiring 46, respectively.
前記多層配線構造の配線領域１４に配置された第１層目
信号配線３８は配線ピッチＰ１でＸ方向に延在している
。第２層目信号配線４１は配線ピッチＰ２でＹ方向に延
在している。第３層目信号配線４４は前記第１層目信号
配線３８と実質的に同一の配線ピッチＰ３でＸ方向に延
在している。この第３層目信号配線４４は、配線幅方向
の中心位置が第１層目信号配線３８の配線幅方向の中心
位置に対して配線ピッチの２分の１だけＹ方向にずれて
配置されている。The first layer signal wiring 38 arranged in the wiring area 14 of the multilayer wiring structure extends in the X direction at a wiring pitch P1. The second layer signal wiring 41 extends in the Y direction at a wiring pitch P2. The third layer signal wiring 44 extends in the X direction at substantially the same wiring pitch P3 as the first layer signal wiring 38. The third layer signal wiring 44 is arranged so that the center position in the wiring width direction is shifted from the center position in the wiring width direction of the first layer signal wiring 38 in the Y direction by one half of the wiring pitch. There is.
前記第１層目信号配線３８と第２層目信号配線４１とは
両者の交差部分に配置された接続孔４０を通して電気的
に接続されている。この接続孔４０の中心位置は第３層
目信号配線４４の配線幅方向の中心位置に対して配線ピ
ッチＰ３の２分の１だけずれている。第２層目信号配線
４１と第３層目信号配線４４とは両者の交差部分に配置
された接続孔４３を通して電気的に接続されている。こ
の接続孔４３の中心位置は第１層目信号配線３８の配線
幅方向の中心位置に対して配線ピッチＰ１の２分の１だ
けずれている。The first layer signal wiring 38 and the second layer signal wiring 41 are electrically connected through a connection hole 40 arranged at an intersection between the two. The center position of this connection hole 40 is shifted from the center position of the third layer signal wiring 44 in the wiring width direction by one half of the wiring pitch P3. The second layer signal wiring 41 and the third layer signal wiring 44 are electrically connected through a connection hole 43 arranged at an intersection between the two. The center position of this connection hole 43 is shifted from the center position of the first layer signal wiring 38 in the wiring width direction by one half of the wiring pitch P1.
前記第２層目信号配線４１と第３層目信号配線４４とを
接続する接続孔４３の下部であって、接続孔４３のＹ方
向の両側にはこの接続孔４３に最つとも近Ｖ）第１層目
信号配線３８が延在するようになっている。At the lower part of the connection hole 43 that connects the second layer signal wiring 41 and the third layer signal wiring 44, on both sides of the connection hole 43 in the Y direction, there is a hole V) closest to the connection hole 43. The first layer signal wiring 38 extends.
換言すれば、接続孔４３から配線ピッチＰ１の２分の１
だけ離隔した位置において、接続孔４３の両側には第１
層目信号配線３８の配線幅方向の中心位置が存在するよ
うに構成されている。そして、接続孔４３の両側のうち
一方又は両側において、第１層目信号配線３８が存在し
ない部分（第５図に示す矢印Ｃ部分）にはダミー突出部
材３８Ｂが配置されている。ダミー突出部材３８Ｂは第
１層目信号配線３８と同一導電層（同一製造工程）で形
成され、ダミ突出部材３８Ｂ、第１層目信号配線３８の
夫々の膜厚は実質的に同一の膜厚で形成されている。ダ
ミ突出部材３８Ｂは、隣接する他の第１層目信号配線３
８との間の加工マージン等を考慮して、第１層目信号配
線３８と第２層目信号配線４１とが交差する領域の面積
又は領域以下の面積に相当する面積で構成されている。In other words, one half of the wiring pitch P1 from the connection hole 43
On both sides of the connection hole 43, at a position separated by
The structure is such that the center position of the layered signal wiring 38 in the wiring width direction exists. Then, on one or both sides of the connection hole 43, a dummy protrusion member 38B is arranged in a portion where the first layer signal wiring 38 is not present (a portion indicated by an arrow C shown in FIG. 5). The dummy protruding member 38B is formed of the same conductive layer (same manufacturing process) as the first layer signal wiring 38, and the film thicknesses of the dummy protruding member 38B and the first layer signal wiring 38 are substantially the same. It is formed of. The dummy protruding member 38B is connected to the adjacent first layer signal wiring 3.
In consideration of processing margins between the first layer signal wiring 38 and the second layer signal wiring 41, the area is equal to or less than the area where the first layer signal wiring 38 and the second layer signal wiring 41 intersect.
本実施例Ｈにおいて、ダミー突出部材３８Ｂは平面形状
が方形状で構成されている。In this embodiment H, the dummy protruding member 38B has a rectangular planar shape.
なお、ダミー突出部材３８Ｂの平面形状は多角形状や円
形状で構成してもよい。ダミー突出部材３８Ｂは主に前
記接続孔４３が形成される部分の下地層の表面つまり眉
間絶縁膜３９の表面を平坦化できるように構成されてい
る。Note that the planar shape of the dummy protruding member 38B may be polygonal or circular. The dummy protruding member 38B is configured to flatten the surface of the underlying layer, that is, the surface of the glabella insulating film 39, mainly where the connection hole 43 is formed.
この論理ＬＳＩの多層配線構造を構成する各信号配線３
８．４１．４４、接続孔４０．４３及びダミー突出部材
３８Ｂは前記実施例Ｉと同様に自動配線配置システムを
使用して形成されている。このゲートアレイ方式を採用
する論理ＬＳＩの形成方法について第８図（論理ＬＳＩ
の開発フロー図）を用いて簡単に説明する。Each signal wiring 3 that constitutes the multilayer wiring structure of this logic LSI
8.41.44, the connection holes 40.43, and the dummy protruding member 38B are formed using the automatic wiring placement system as in Example I above. A method of forming a logic LSI adopting this gate array method is shown in FIG.
This is briefly explained using the development flow diagram (Development flow diagram).
ます、前述の実施例Ｉと同様な処理を施す。つまり、第
８図に示すように、論理ＬＳＩに搭載する論理機能を決
定しく６１＞ 、自動配線配置システムを使用してＸ−
Ｙ格子座標上に配線及び接続孔製配置する〈６２〉。First, the same processing as in Example I described above is performed. In other words, as shown in FIG. 8, the logic functions to be installed in the logic LSI are determined and the
Arrange the wiring and connection holes on the Y grid coordinates <62>.
次に、前記自動配線配置システムのＸ−Ｙ格子座標上に
配置された配線、接続孔の夫々を自動配線プログラム上
識別できるように分割処理を施す〈６３〉。この分割処
理は、前記実施例■と同様に、Ｘ−Ｙ格子座標に配置さ
れた配線、接続孔の夫々を第１層目信号配線Ａ１．第２
層目信号配線ＡＩＩ。Next, division processing is performed so that each of the wiring and connection holes arranged on the X-Y grid coordinates of the automatic wiring placement system can be identified on the automatic wiring program (63). In this division process, each of the wirings and connection holes arranged in the X-Y lattice coordinates is divided into the first layer signal wiring A1. Second
Layer signal wiring AII.
第３層目信号配線Ａｍ、接続孔ＴＨ１，接続孔ＴＨ１ｌ
の夫々に分割する・
次に、分割処理＜６３〉が施された情報を、第１層目信
号配線ＡＩの情報（パターン情報）と、第２層目信号配
線Ａｎ、第３層目信号配線Ａｍ及び接続孔ＴＨＩの情報
と、接続孔ＴＨＩＩの情報とに分割する＜６４＞ 、
＜６５＞ 、 ＜６６＞。3rd layer signal wiring Am, connection hole TH1, connection hole TH1l
Next, the information subjected to the division process <63> is divided into the information (pattern information) of the first layer signal wiring AI, the second layer signal wiring An, and the third layer signal wiring Dividing into information on Am and connection hole THI, and information on connection hole THII <64>,
<65>, <66>.
次に、前記分割された情報のうち、接続孔ＴＨ■の情報
〈６５〉に基づき、ダミー突出部材ＡＤのパターンを発
生する〈６７〉。前記接続孔ＴＨｎはＸ−Ｙ格子座標の
Ｘ座標の偶数番目ｎ＋１とＹ座標とが交差する格子点に
配置されるので、ダミ突出部材ＡＤのパターンは前記格
子点の両側に隣接するＸ座標の奇数番目ｎと前記Ｙ座標
とが交差する格子点に配置される。このダミー突出部材
ＡＤのパターンは、接続孔ＴＨＩＩが配置された格子点
の両側に必らず一対のパターンで配置され、第１層目信
号配線ＡＩと同一層で形成される。第７図（要部平面図
）は、この自動配線配置システムで形成されたダミー突
出部材ＡＤの情報に基づき、半導体ウェーハ製造プロセ
スで実際に論理ＬＳＩ上に形成されたダミー突出部材３
８Ｂだけの平面形状を示している。Next, a pattern for the dummy protruding member AD is generated (67) based on the information (65) of the connection hole TH2 among the divided information. Since the connection hole THn is arranged at a lattice point where the even number n+1 of the X coordinate of the X-Y lattice coordinate intersects the Y coordinate, the pattern of the dummy protruding member AD is arranged at the lattice point where the even number n+1 of the X coordinate of the X-Y lattice coordinate intersects with the Y coordinate. It is arranged at a lattice point where the odd number n intersects with the Y coordinate. The patterns of the dummy protruding members AD are always arranged as a pair of patterns on both sides of the lattice points where the connection holes THII are arranged, and are formed in the same layer as the first layer signal wiring AI. FIG. 7 (main part plan view) shows the dummy protruding member 3 actually formed on the logic LSI in the semiconductor wafer manufacturing process based on the information of the dummy protruding member AD formed by this automatic wiring placement system.
The planar shape of only 8B is shown.
次に、前記分割された第１層目信号配線ＡＩの情報〈６
４〉と、前記接続孔ＴＨＩＩの情報に基づいて発生した
ダミー突出部材ＡＤの情報とを合成する〈６８〉。この
両者の合成処理はＯＲ論理和で行う。合成処理がなされ
ると、接続孔ＴＨＩＩの両側の夫々の格子点において、
第１層目信号配線ＡＩが存在する場合はダミー突出部材
ＡＤの情報（パターン）が第１層目信号配＠Ａｌの情報
中に取込まれるため合成パターンに何ら変化は生じない
。Next, information on the divided first layer signal wiring AI <6
4> and information on the dummy protruding member AD generated based on the information on the connection hole THII are combined <68>. The combining process of both is performed by OR. When the synthesis process is performed, at each grid point on both sides of the connection hole THII,
When the first layer signal wiring AI exists, the information (pattern) of the dummy protruding member AD is incorporated into the information of the first layer signal wiring @Al, so no change occurs in the composite pattern.
つまり、見かけ上、第１層目信号配線ＡＩが存在する部
分のダミー突出部材ＡＤの情報は排除され、第１層目信
号配線ＡＩの情報のみが残存するように処理されている
。また、接続孔ＴＨＩＩの両側の夫々の格子点において
、第１層目信号配線ＡＩが存在しない場合はダミー突出
部材ＡＤの情報をそのまま残存させる。つまり、この合
成処理は、接続孔ＴＨＩＩの両側の夫々の格子点におい
て、第１層目信号配線ＡＩが存在しない部分のみに自動
的にダミー突出部材ＡＤを配置することができる。That is, the information on the dummy protruding member AD in the portion where the first layer signal wiring AI appears to be present is removed, and processing is performed so that only the information on the first layer signal wiring AI remains. Furthermore, if the first layer signal wiring AI does not exist at each grid point on both sides of the connection hole THII, the information on the dummy protruding member AD remains as is. In other words, this synthesis process can automatically arrange the dummy protruding member AD only in the portion where the first layer signal wiring AI does not exist at each of the lattice points on both sides of the connection hole THII.
次に、前記合成処理〈６８〉及び分割処理〈６６〉で形
成された情報に基づいて、半導体マスクパタンを発生す
る〈６９〉。Next, a semiconductor mask pattern is generated (69) based on the information formed in the synthesis process (68) and the division process (66).
この後、前記実施例■と同様に、半導体製造用マスクを
製作しく７０＞ 、半導体ウェーハ製造プロセスを施す
〈７１〉。これら一連の工程を施すことにより、所定の
論理機能を有する、ゲートアレイ方式を採用する論理Ｌ
ＳＩが完成する。Thereafter, a mask for semiconductor manufacturing is manufactured 70> and a semiconductor wafer manufacturing process is performed <71> in the same manner as in Example 2 above. By performing these series of steps, a logic L that has a predetermined logic function and employs a gate array method is created.
SI is completed.
このように、Ｘ−Ｙ格子座標に複数層の配線を自動的に
配置し、各格子点で各層の配線間を電気的に接続する自
動配線配置システムで形成された多層配線構造を有する
論理ＬＳＩにおいて、前記多層配線構造の第１層目信号
配線３８をＸ方向に配置し、第２層目信号配線４１をＹ
方向に配置し、第３層目信号配線４４を前記第１層目信
号配線３８と同一配線ピッチＰ３で配置すると共に第１
層目信号配線３８に対して第１層目信号配線３８の配線
ピッチＰ１の約２分の１だけずれた位置でＸ方向に配置
し、前記第２層目信号配線４１と第３層目信号配線４４
とを接続する接続孔４３に最つとも近い第１層目信号配
線３８と第２層目信号配線４１との交差部分で第１層目
信号配線３８が存在しない部分に第１層目信号配線３８
と同一導電層で形成されたダミー突出部材３８Ｂを配置
する。この構成により、前記第２層目信号配線４１と第
３層目信号配線４４とを接続する接続孔４３部分下近傍
に第１層目信号配線３８が存在しないことによる前記接
続部分の下地表面（層間絶縁膜３９の表面）の段差形状
をダミー突出部材３８Ｂで平坦化することができるので
、前記接続部分における第３層目信号配線４４のステッ
プカバレッジを向上し、電気的信頼性を向上することが
できる。第１層目信号配線３８の層は第１層目信号配線
３８の存在しない部分にダミー突出部材３８Ｂを配置し
ているので、層間絶縁膜３９の表面の略全域が平坦化さ
れる。したがって、半導体ウェーハ製造プロセス例えば
フォトレジスト膜の膜厚が均一化されるので、製造上の
歩留りが向上する。In this way, a logic LSI has a multilayer wiring structure formed by an automatic wiring placement system that automatically places multiple layers of wiring in X-Y grid coordinates and electrically connects the wiring in each layer at each grid point. In the multilayer wiring structure, the first layer signal wiring 38 is arranged in the X direction, and the second layer signal wiring 41 is arranged in the Y direction.
The third layer signal wiring 44 is arranged at the same wiring pitch P3 as the first layer signal wiring 38, and the first
The second layer signal wiring 41 and the third layer signal wiring are arranged in the X direction at a position shifted from the layer signal wiring 38 by about one half of the wiring pitch P1 of the first layer signal wiring 38. Wiring 44
The first layer signal wiring is placed at the intersection of the first layer signal wiring 38 and the second layer signal wiring 41, which are closest to the connection hole 43 that connects the two, and where the first layer signal wiring 38 does not exist. 38
A dummy protrusion member 38B formed of the same conductive layer is arranged. With this configuration, the underlying surface of the connection portion ( Since the stepped shape of the surface of the interlayer insulating film 39 can be flattened by the dummy protrusion member 38B, the step coverage of the third layer signal wiring 44 in the connection portion is improved, and the electrical reliability is improved. Can be done. Since the dummy protruding member 38B is arranged in the layer of the first layer signal wiring 38 where the first layer signal wiring 38 does not exist, substantially the entire surface of the interlayer insulating film 39 is flattened. Therefore, in the semiconductor wafer manufacturing process, for example, the film thickness of a photoresist film is made uniform, so that the manufacturing yield is improved.
また、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し
、各格子点で各層の配線間を電気的に接続する自動配線
配置システムを使用した多層配線構造を有する論理ＬＳ
Ｉの形成方法において、前記自動配線配置システムのＸ
−Ｙ格子座標上に決定された論理機能に基づいて配線及
び接続孔を自動的に配置する段階と、Ｘ座標の奇数番目
ｎに配置された配線を第１層目信号配線Ａ１．Ｘ座標の
偶数番目ｎ＋１に配置された配線を第３層目信号配線Ａ
１１ｌ、Ｙ座標に配置された配線を第２層目信号配線Ａ
Ｉ、所定のＸ座標の奇数番目ｎとＹ座標との交差部に配
置された接続孔を接続孔ＴＨＩ、所定のＸ座標の偶数番
目ｎ ＋ １とＹ座標との交差部に配置された接続孔を
接続孔ＴＨｎの夫々に分割する段階と、前記接続孔Ｔ
Ｈｎを配置した位置のＹ方向の両側の第１層目信号配線
ＡＩと第２層目信号配線Ａｎとが交差する格子点に第１
層目信号配線ＡＩと同一層で形成されるダミー突出部材
ＡＤのパターンを発生させる段階と、前記第１層目信号
配線ＡＩの配置パターンと前記ダミー突出部材ＡＤの配
置パターンとの論理和（ＯＲ論理和）をとり、前記格子
点に第１層目信号配線ＡＴが存在する場合は前記ダミー
突出部材ＡＤのパターンが第１層目信号配線ＡＩのパタ
ーン情報に取込まれ、前記格子点に第１層目信号配線Ａ
Ｉが存在しない場合は前記ダミー突出部材ＡＤのパター
ンをそのまま残存させる段階とを備える。この構成によ
り、前記自動配線配置システムにて、接続孔ＴＨＩＩの
近傍の第１層自信号配線ＡＩと第２層１信号配Ｍ、ＡＵ
とが交差する格子点に第１層自信号配線ＡＩが存在しな
い場合、自動的にダミー突出部材ＡＤを配置することが
できる。In addition, the logic LS has a multilayer wiring structure using an automatic wiring placement system that automatically places multiple layers of wiring in X-Y lattice coordinates and electrically connects the wiring in each layer at each lattice point.
In the method for forming I, X of the automatic wiring placement system
- a step of automatically arranging wiring and connection holes based on the logical function determined on the Y lattice coordinate; and wiring arranged at the odd-numbered position n of the X coordinate to the first layer signal wiring A1. The wiring placed at the even number n+1 of the X coordinate is the third layer signal wiring A
11l, the wiring placed at the Y coordinate is the second layer signal wiring A
I, the connection hole placed at the intersection of the odd number n of the predetermined X coordinate and the Y coordinate is the connection hole THI, the connection placed at the intersection of the even number n + 1 of the predetermined X coordinate and the Y coordinate dividing the hole into connection holes THn, and dividing the hole into connection holes THn;
The first layer is placed at the lattice point where the first layer signal wiring AI and the second layer signal wiring An intersect on both sides in the Y direction of the position where Hn is placed.
A step of generating a pattern of dummy protruding members AD formed in the same layer as the layer signal wiring AI, and a step of generating a logical sum (OR) of the arrangement pattern of the first layer signal wiring AI and the arrangement pattern of the dummy protruding member AD. If the first-layer signal wiring AT exists at the grid point, the pattern of the dummy protruding member AD is incorporated into the pattern information of the first-layer signal wiring AI, and the first-layer signal wiring AT exists at the grid point. 1st layer signal wiring A
If the pattern I does not exist, the pattern of the dummy protruding member AD remains as it is. With this configuration, in the automatic wiring placement system, the first layer signal wiring AI and the second layer 1 signal wiring M, AU near the connection hole THII are
If the first layer signal wiring AI does not exist at the grid point where the lattice points intersect, the dummy protruding member AD can be automatically placed.
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course.
例えば、本発明は、多層配線構造の配線基板の搭載面上
に複数の半導体集積回路装置（半導体チップ）を搭載す
るマーザチップ構造の電子装置に適用することができる
。前記電子装置の配線基板の多層配線構造は、少なくと
も３層以上の信号配線を有しており、前述と同様に信号
配線は自動配線配置システムを使用して自動的に配置さ
れている。前記配線基板は例えば単結晶珪素基板、炭化
珪素基板、セラミック基板、ムライト基板等で形成され
ている。For example, the present invention can be applied to an electronic device having a mother chip structure in which a plurality of semiconductor integrated circuit devices (semiconductor chips) are mounted on a mounting surface of a wiring board having a multilayer wiring structure. The multilayer wiring structure of the wiring board of the electronic device has at least three layers of signal wiring, and as described above, the signal wiring is automatically arranged using an automatic wiring placement system. The wiring board is formed of, for example, a single crystal silicon substrate, a silicon carbide substrate, a ceramic substrate, a mullite substrate, or the like.
また、本発明は、論理ＬＳＩだけに限定されず、メモリ
ＬＳＩやメモリ付論理ＬＳＩに適用することができる。Further, the present invention is not limited to logic LSIs, but can be applied to memory LSIs and logic LSIs with memory.
また、本発明は、論理ＬＳＩの基本セルを相補型ＭＩＳ
ＦＥＴを主体に構成してもよい。Further, the present invention provides a complementary MIS for basic cells of a logic LSI.
It may be configured mainly using FETs.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
（１）自動配線配置システムで形成された多層配線構造
を有する半導体集積回路装置の電気的信頼性を向上する
ことができる。また、前記半導体集積回路装置の製造上
の歩留りを向上することができる。(1) The electrical reliability of a semiconductor integrated circuit device having a multilayer wiring structure formed by an automatic wiring placement system can be improved. Furthermore, the manufacturing yield of the semiconductor integrated circuit device can be improved.
（２）２次元処理の自動配線配置システムを用いて３次
元処理を行うことができる。したがって、３次元処理の
自動配線配置システムの開発が不要になる。(2) Three-dimensional processing can be performed using an automatic wiring placement system for two-dimensional processing. Therefore, there is no need to develop an automatic wiring placement system for three-dimensional processing.
（３）前記半導体集積回路装置の電気的信頼性の向上又
は製造上の歩留りの向上が自動配線配置システムにより
自動的に行うことができる。(3) The electrical reliability or manufacturing yield of the semiconductor integrated circuit device can be automatically improved by an automatic wiring placement system.
第１図は、本発明の実施例Ｉであるゲートアレイ方式を
採用する論理ＬＳＩの要部断面図、第２図は、前記論理
ＬＳＩの要部平面図。
第３図は、前記論理ＬＳＩの開発方法を説明するための
フロー図、
第４図は、前記論理ＬＳＩの概略構成を示すチップレイ
アウト図、
第５図は、本発明の実施例■であるゲートアレイ方式を
採用する論理ＬＳＩの要部断面図、第６図及び第７図は
、前記論理ＬＳＩの要部平面図、
第８図は、前記論理ＬＳＩの開発方法を説明するための
フロー図、
第９図は、本発明がなされる背景となった先行技術を説
明するための論理ＬＳＩの要部断面図である。
図中、１２・・基本セル、１４・・・配線領域、３Ｇ、
３９゜４２、４５・・・層間絶縁膜、３８．ＡＩ・・
・第１層自信号配線、４１．ＡＩｒ・・・第２層１信号
配線、４４．Ａｍ・・第３層１信号配線、４６・・・第
４層目配線、４０．ＴＨＩ。
４３、ＴＨＩＩ・・・接続孔、３８Ｂ、ＡＤ ・ダミー
突出部材、Ｐ・・・配線ピッチである。FIG. 1 is a sectional view of a main part of a logic LSI employing a gate array system, which is Embodiment I of the present invention, and FIG. 2 is a plan view of a main part of the logic LSI. FIG. 3 is a flow diagram for explaining the method for developing the logic LSI, FIG. 4 is a chip layout diagram showing a schematic configuration of the logic LSI, and FIG. 6 and 7 are plan views of the main parts of the logic LSI that adopts the array method; FIG. 8 is a flow diagram for explaining the method for developing the logic LSI; FIG. 9 is a sectional view of a main part of a logic LSI for explaining the prior art that is the background of the present invention. In the figure, 12... Basic cell, 14... Wiring area, 3G,
39°42, 45... interlayer insulating film, 38. AI...
・First layer signal wiring, 41. AIr...second layer 1 signal wiring, 44. Am...Third layer 1 signal wiring, 46...Fourth layer wiring, 40. THI. 43, THII...connection hole, 38B, AD/dummy protruding member, P...wiring pitch.
Claims (1)
各格子点で各層の配線間を電気的に接続する自動配線配
置システムで形成された多層配線構造を有する半導体集
積回路装置において、前記多層配線構造の第１層目配線
及び第３層目配線をＸ方向に、第２層目配線をＹ方向に
夫々延在させ、前記第１層目配線、第３層目配線の夫々
の配線ピッチを実質的に同一に構成すると共に、第１層
目配線、第３層目配線の夫々の配線幅方向の中心位置を
一致させたことを特徴とする半導体集積回路装置。 ２、前記第１層目配線、第２層目配線、第３層目配線の
夫々は信号配線として使用されることを特徴とする請求
項１に記載の半導体集積回路装置。 ３、前記第１層目配線、第２層目配線、第３層目配線の
夫々はアルミニウム配線又はアルミニウム合金配線であ
ることを特徴とする請求項１又は請求項２に記載の半導
体集積回路装置。 ４、前記第１層目配線、第２層目配線、第３層目配線の
夫々の間には層間絶縁膜が設けられ、各層の配線間は前
記層間絶縁膜に形成された接続孔を通して接続されてい
ることを特徴とする請求項１乃至請求項３に記載の夫々
の半導体集積回路装置。 ５、前記多層配線構造は３層又はそれ以上の配線層数で
構成されていることを特徴とする請求項１項乃至請求項
４に記載の夫々の半導体集積回路装置。 ６、前記半導体集積回路装置はゲートアレイ方式を採用
していることを特徴とする請求項１乃至請求項５に記載
の半導体集積回路装置。 ７、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し、
各格子点で各層の配線間を電気的に接続する自動配線配
置システムを使用した多層配線構造を有する半導体集積
回路装置の形成方法において、前記自動配線配置システ
ムのＸ−Ｙ格子座標上に配線及び接続孔を自動的に配置
する段階と、前記Ｘ−Ｙ格子座標のＸ座標のｎ（ｎ＝１
、３、５、・・・又は０、２、４、・・・）番目に配置
された配線を第１層目配線、Ｘ座標のｎ＋１番目に配置
された配線を第３層目配線、Ｙ座標に配置された配線を
第２層目配線、所定のＸ座標のｎ番目とＹ座標との交差
部に配置された接続孔を第１接続孔、所定のＸ座標のｎ
＋１番目とＹ座標との交差部に配置された接続孔を第２
接続孔の夫々に分割する段階と、前記Ｘ座標のｎ＋１番
目に配置された第３層目配線、第２接続孔、第２層目配
線の第２接続孔部分の夫々をＸ座標のピッチに相当する
分シフトさせ、前記Ｘ座標のｎ番目に配置された第１層
目配線に重ね合せる段階とを備えたことを特徴とする半
導体集積回路装置の形成方法。 ８、前記第１層目配線、第３層目配線の夫々の配線ピッ
チ及び配線幅方向の中心位置は実質的に同一であること
を特徴とする請求項７に記載の半導体集積回路装置の形
成方法。 ９、前記自動配線配置システムで第１層目配線、第３層
目配線の夫々を重ね合せる段階の後に、この自動配線配
置システムの情報に基づき半導体ウェーハ製造プロセス
で使用される半導体製造用マスクを製作する段階を備え
ていることを特徴とする請求項７又は請求項８に記載の
半導体集積回路装置の形成方法。 １０、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し
、各格子点で各層の配線間を電気的に接続する自動配線
配置システムで形成された多層配線構造を有する半導体
集積回路装置において、前記多層配線構造の第１層目配
線をＸ方向に配置し、第２層目配線をＹ方向に配置し、
第３層目配線を前記第１層目配線と同一配線ピッチで配
置すると共に第１層目配線に対して第１層目配線の配線
ピッチの約２分の１だけずれた位置でＸ方向に配置し、
前記第２層目配線と第３層目配線との接続部に最っとも
近い第１層目配線と第２層目配線との交差部分で第１層
目配線が存在しない部分に第１層目配線と同一導電層で
形成されたダミー突出部材を配置したことを特徴とする
半導体集積回路装置。 １１、前記ダミー突出部材はＹ方向において前記第２層
目配線と第３層目配線との接続部分の両側又は片側に配
置されていることを特徴とする請求項１０に記載の半導
体集積回路装置。 １２、前記ダミー突出部材は前記第１層目配線と第２層
目配線とが交差する領域の面積に相当する面積で配置さ
れていることを特徴とする請求項１０又は請求項１１に
記載の半導体集積回路装置。 １３、前記ダミー突出部材は平面形状が方形状で構成さ
れていることを特徴とする請求項１０乃至請求項１２に
記載の半導体集積回路装置。 １４、Ｘ−Ｙ格子座標に複数層の配線を自動的に配置し
、各格子点で各層の配線間を電気的に接続する自動配線
配置システムを使用した多層配線構造を有する半導体集
積回路装置の形成方法において、前記自動配線配置シス
テムのＸ−Ｙ格子座標上に配線及び接続孔を自動的に配
置する段階と、前記Ｘ−Ｙ格子座標のＸ座標のｎ（ｎ＝
１、３、５、・・・又は０、２、４、・・・）番目に配
置された配線を第１層目配線、Ｘ座標のｎ＋１番目に配
置された配線を第３層目配線、Ｙ座標に配置された配線
を第２層目配線、所定のＸ座標のｎ番目とＹ座標との交
差部に配置された接続孔を第１接続孔、所定のＸ座標の
ｎ＋１番目とＹ座標との交差部に配置された接続孔を第
２接続孔の夫々に分割する段階と、前記第２接続孔を配
置した位置のＹ方向の両側の第１層目配線と第２層目配
線とが交差する格子点に第１層目配線と同一層で形成さ
れるダミー突出部材のパターンを発生させる段階と、前
記第１層目配線の配置パターンと前記ダミー突出部材の
配置パターンとの論理和をとる段階とを備えたことを特
徴とする半導体集積回路装置の形成方法。 １５、前記第１層目配線の配置パターンと前記ダミー突
出部材の配置パターンとの論理和をとる段階はＯＲ論理
和をとる段階であることを特徴とする請求項１４に記載
の半導体集積回路装置の形成方法。[Claims] 1. Automatically arrange multiple layers of wiring in X-Y lattice coordinates,
In a semiconductor integrated circuit device having a multilayer wiring structure formed by an automatic wiring placement system that electrically connects wirings in each layer at each lattice point, the first layer wiring and the third layer wiring of the multilayer wiring structure are The second layer wiring extends in the X direction and the Y direction, and the wiring pitches of the first layer wiring and the third layer wiring are configured to be substantially the same, and the first layer wiring , a semiconductor integrated circuit device characterized in that the center positions of the third layer wirings in the wiring width direction are made to coincide with each other. 2. The semiconductor integrated circuit device according to claim 1, wherein each of the first layer wiring, the second layer wiring, and the third layer wiring is used as a signal wiring. 3. The semiconductor integrated circuit device according to claim 1 or 2, wherein each of the first layer wiring, the second layer wiring, and the third layer wiring is an aluminum wiring or an aluminum alloy wiring. . 4. An interlayer insulating film is provided between each of the first-layer wiring, second-layer wiring, and third-layer wiring, and the wiring in each layer is connected through connection holes formed in the interlayer insulating film. 4. Each of the semiconductor integrated circuit devices according to claim 1, wherein: 5. Each of the semiconductor integrated circuit devices according to claim 1, wherein the multilayer wiring structure includes three or more wiring layers. 6. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device employs a gate array method. 7. Automatically place multiple layers of wiring in X-Y grid coordinates,
In a method for forming a semiconductor integrated circuit device having a multilayer wiring structure using an automatic wiring placement system that electrically connects wiring in each layer at each lattice point, wiring and the step of automatically arranging the connecting hole, and the step of automatically arranging the connecting hole, and the step of automatically arranging the connecting hole, and the step of automatically arranging the connecting hole, and n (n=1
, 3, 5, ... or 0, 2, 4, ...) is the first layer wiring, the n+1th wiring of the X coordinate is the third layer wiring, and the Y The wiring placed at the coordinates is the second layer wiring, the connection hole placed at the intersection of the n-th coordinate of the predetermined X coordinate and the Y coordinate is the first connection hole, and the
The connection hole placed at the intersection of the +1st and Y coordinates is
dividing each of the connection holes into respective connection holes, and dividing each of the third layer wiring, the second connection hole, and the second connection hole portion of the second layer wiring arranged at the n+1th position on the X coordinate to the pitch of the X coordinate. A method for forming a semiconductor integrated circuit device, comprising the step of shifting by a corresponding amount and overlapping the first layer wiring arranged at the n-th position on the X coordinate. 8. Formation of a semiconductor integrated circuit device according to claim 7, wherein the wiring pitch and the center position in the wiring width direction of each of the first layer wiring and the third layer wiring are substantially the same. Method. 9. After the step of overlapping each of the first layer wiring and the third layer wiring with the automatic wiring placement system, a semiconductor manufacturing mask used in the semiconductor wafer manufacturing process is created based on the information of the automatic wiring placement system. 9. The method of forming a semiconductor integrated circuit device according to claim 7, further comprising the step of manufacturing. 10. A semiconductor integrated circuit device having a multilayer wiring structure formed by an automatic wiring placement system that automatically arranges multiple layers of wiring in X-Y lattice coordinates and electrically connects the wiring in each layer at each lattice point. , the first layer wiring of the multilayer wiring structure is arranged in the X direction, the second layer wiring is arranged in the Y direction,
The third layer wiring is arranged at the same wiring pitch as the first layer wiring, and is shifted in the X direction from the first layer wiring by about half the wiring pitch of the first layer wiring. place,
A first layer wiring is placed at the intersection of the first layer wiring and the second layer wiring, which is closest to the connection portion between the second layer wiring and the third layer wiring, and where the first layer wiring does not exist. A semiconductor integrated circuit device characterized in that a dummy protruding member made of the same conductive layer as the eye wiring is arranged. 11. The semiconductor integrated circuit device according to claim 10, wherein the dummy protruding member is arranged on both sides or one side of a connecting portion between the second layer wiring and the third layer wiring in the Y direction. . 12. The dummy protrusion member according to claim 10 or 11, wherein the dummy protrusion member is arranged with an area corresponding to an area where the first layer wiring and the second layer wiring intersect. Semiconductor integrated circuit device. 13. The semiconductor integrated circuit device according to claim 10, wherein the dummy protruding member has a rectangular planar shape. 14. A semiconductor integrated circuit device having a multilayer wiring structure using an automatic wiring placement system that automatically arranges multiple layers of wiring in X-Y grid coordinates and electrically connects the wiring in each layer at each grid point. The forming method includes the steps of automatically arranging wiring and connection holes on the X-Y lattice coordinates of the automatic wiring placement system;
1, 3, 5, . . . or 0, 2, 4, . . The wiring placed at the Y coordinate is the second layer wiring, the connection hole placed at the intersection of the nth of the predetermined X coordinate and the Y coordinate is the first connection hole, and the n+1th of the predetermined X coordinate and the Y coordinate dividing the connection hole placed at the intersection with the second connection hole, and the first layer wiring and the second layer wiring on both sides in the Y direction of the position where the second connection hole is placed. generating a pattern of dummy protruding members formed in the same layer as the first-layer wiring at grid points where the first-layer wiring and the dummy protruding member intersect; and a logical sum of the arrangement pattern of the first-layer wiring and the arrangement pattern of the dummy protruding member. A method of forming a semiconductor integrated circuit device, comprising the steps of: 15. The semiconductor integrated circuit device according to claim 14, wherein the step of calculating a logical sum between the arrangement pattern of the first layer wiring and the arrangement pattern of the dummy protruding member is a step of calculating an OR sum. How to form.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22169288A JPH0269977A (en) | 1988-09-05 | 1988-09-05 | Semiconductor integrated circuit device and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22169288A JPH0269977A (en) | 1988-09-05 | 1988-09-05 | Semiconductor integrated circuit device and method of forming the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269977A true JPH0269977A (en) | 1990-03-08 |
Family
ID=16770784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22169288A Pending JPH0269977A (en) | 1988-09-05 | 1988-09-05 | Semiconductor integrated circuit device and method of forming the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269977A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428294A (en) * | 1993-08-11 | 1995-06-27 | Chrysler Corporation | Reverse/forward bias tester for relay and diode packages |
| WO2003001591A1 (en) * | 2001-06-25 | 2003-01-03 | Hitachi, Ltd | Semiconductor integrated circuit, its designing method, and its designing system |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979549A (en) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | Semiconductor integrated circuit |
| JPS59188143A (en) * | 1983-04-08 | 1984-10-25 | Hitachi Ltd | Multilayer interconnection member and method of manufacturing the same |
| JPS6022337A (en) * | 1983-07-19 | 1985-02-04 | Toshiba Corp | Semiconductor integrated circuit |
| JPS61276345A (en) * | 1985-05-31 | 1986-12-06 | Oki Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JPS62122238A (en) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | Semiconductor device |
| JPH01108748A (en) * | 1987-10-21 | 1989-04-26 | Nec Corp | Semiconductor device having multilayer interconnection structure |
| JPH01283847A (en) * | 1988-05-10 | 1989-11-15 | Seiko Epson Corp | Master slice system integrated circuit device |
-
1988
- 1988-09-05 JP JP22169288A patent/JPH0269977A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979549A (en) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | Semiconductor integrated circuit |
| JPS59188143A (en) * | 1983-04-08 | 1984-10-25 | Hitachi Ltd | Multilayer interconnection member and method of manufacturing the same |
| JPS6022337A (en) * | 1983-07-19 | 1985-02-04 | Toshiba Corp | Semiconductor integrated circuit |
| JPS61276345A (en) * | 1985-05-31 | 1986-12-06 | Oki Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JPS62122238A (en) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | Semiconductor device |
| JPH01108748A (en) * | 1987-10-21 | 1989-04-26 | Nec Corp | Semiconductor device having multilayer interconnection structure |
| JPH01283847A (en) * | 1988-05-10 | 1989-11-15 | Seiko Epson Corp | Master slice system integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428294A (en) * | 1993-08-11 | 1995-06-27 | Chrysler Corporation | Reverse/forward bias tester for relay and diode packages |
| WO2003001591A1 (en) * | 2001-06-25 | 2003-01-03 | Hitachi, Ltd | Semiconductor integrated circuit, its designing method, and its designing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02106968A (en) | Semiconductor integrated circuit device and forming method thereof | |
| TWI337773B (en) | Integrated circuit die i/o cells | |
| US5672894A (en) | Semiconductor device | |
| CA1120606A (en) | Lsi semiconductor device and fabrication thereof | |
| JP2580301B2 (en) | Semiconductor integrated circuit device | |
| JPH0440866B2 (en) | ||
| US3999214A (en) | Wireable planar integrated circuit chip structure | |
| JPH09162279A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH07183302A (en) | Formation of metal layer and bonding method therefor | |
| JPH0529456A (en) | Semiconductor integrated circuit device | |
| JP3917683B2 (en) | Semiconductor integrated circuit device | |
| JPH0290651A (en) | Semiconductor integrated circuit | |
| JPH0269977A (en) | Semiconductor integrated circuit device and method of forming the same | |
| JPH0666366B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPS61224341A (en) | Semiconductor integrated circuit device | |
| JPH0622256B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPH034561A (en) | Semiconductor integrated circuit device | |
| JPH03274764A (en) | Semiconductor integrated circuit device | |
| JPH02240946A (en) | Wiring member and forming method thereof | |
| JPH03169073A (en) | Semiconductor integrated circuit device | |
| JP2003060174A (en) | Method for manufacturing semiconductor integrated circuit and reticle as well as semiconductor integrated circuit device | |
| JPS6247149A (en) | Manufacture of semiconductor integrated circuit | |
| JPH03145743A (en) | Semiconductor integrated circuit device | |
| JP3619575B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JPH07153756A (en) | Semiconductor integrated circuit device |