JPH02240894A - Storage device - Google Patents
Storage deviceInfo
- Publication number
- JPH02240894A JPH02240894A JP1060865A JP6086589A JPH02240894A JP H02240894 A JPH02240894 A JP H02240894A JP 1060865 A JP1060865 A JP 1060865A JP 6086589 A JP6086589 A JP 6086589A JP H02240894 A JPH02240894 A JP H02240894A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- built
- address generation
- address
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 abstract description 39
- 230000015654 memory Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アドレス発生回路を内蔵した半導体記憶装置
に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor memory device incorporating an address generation circuit.
（従来の技術）
近年、半導体記憶装置の応用分野が拡大するとともに、
高集積化、高機能化が要求され、それに伴い、アドレス
発生回路を内蔵した半導体記憶装置が開発されてきた。(Prior art) In recent years, as the application fields of semiconductor memory devices have expanded,
With the demand for higher integration and higher functionality, semiconductor memory devices with built-in address generation circuits have been developed.
従来のアドレス発生回路内蔵半導体記憶装置を使用した
システムの一例を第４図に示す、同図において、 ４１
．４２．４３はアドレス発生回路内蔵半導体記憶装置で
あり、４４は外部制御装置である。複数個のアドレス発
生回路内蔵半導体記憶装置４１゜４２、４３は外部制御
装置４４よりアドレス・リセット信号（以下リセット信
号と略す）、アドレス制御クロック（以下クロックと略
す）が与えられることによって動作している。外部制御
装置４４からリセット信号が与えられることにより、ア
ドレス発生回路内蔵半導体記憶袋！４１．４２．４３で
発生される内部アドレスは初期化され、さらに外部制御
装置４４からクロックが与えられることにより、アドレ
ス発生回路内蔵半導体記憶装置４１．４２．４３で発生
されるアドレスは進む、外部制御装置４４からリセット
信号が常に与えられている状態（以下同期モードと略す
）ではリセット信号毎にアドレス発生回路内蔵半導体記
憶装置４１．４２．４３の内部アドレスが初期化される
クロック毎に内部アドレスがインクリメントされるが、
外部制御装置４４からリセット信号が与えられない状態
（以下非同期モードと略す）では、アドレス発生回路内
蔵半導体記憶装置４１．４２．４３の内部アドレスはク
ロック毎にインクリメントし最大値になると次のクロッ
クで初期値にもどる。An example of a system using a conventional semiconductor memory device with a built-in address generation circuit is shown in FIG. 4.
．． 42 and 43 are semiconductor memory devices with built-in address generation circuits, and 44 is an external control device. The plurality of semiconductor memory devices 41, 42 and 43 with built-in address generation circuits are operated by being supplied with an address reset signal (hereinafter abbreviated as a reset signal) and an address control clock (hereinafter abbreviated as a clock) from an external control device 44. There is. By receiving a reset signal from the external control device 44, a semiconductor memory bag with a built-in address generation circuit! The internal addresses generated in 41, 42, and 43 are initialized, and further clocks are applied from the external control device 44, so that the addresses generated in the semiconductor memory device 41, 42, and 43 with built-in address generation circuit advance, and the external addresses are initialized. In a state in which a reset signal is always given from the control device 44 (hereinafter abbreviated as synchronous mode), the internal address of the semiconductor memory device 41, 42, 43 with a built-in address generation circuit is initialized for each reset signal. is incremented, but
In a state where a reset signal is not given from the external control device 44 (hereinafter abbreviated as asynchronous mode), the internal addresses of the semiconductor memory devices 41, 42, and 43 with built-in address generation circuits are incremented every clock, and when they reach the maximum value, they are incremented at the next clock. Return to initial value.
（発明が解決しようとする課題）
上記従来例において、同期モードでは、リセット信号毎
にアドレス発生回路内蔵半導体記憶装置４１、４２．４
３すべての内部アドレスが初期化されるため、この時点
で、アドレス発生回路内蔵半導体記憶袋［４１，４２，
４３の内部アドレスは必ず一致することになる。したが
って、同期モードにおいては第５図に示すようにクロッ
クの歪等によって、アドレス発生回路内蔵半導体記憶装
置４１．４２．４３の内部アドレスにズレが生じても、
外部制御装置４４から与えられる次のリセット信号によ
って、アドレス発生回路内蔵半導体記憶装置４１．４２
．４３の内部アドレスのズレを修正し、一致させること
ができる。(Problems to be Solved by the Invention) In the above conventional example, in the synchronous mode, the semiconductor memory devices 41, 42.4 with built-in address generation circuits are
3. Since all internal addresses are initialized, at this point, the semiconductor memory bag with built-in address generation circuit [41, 42,
43 internal addresses will definitely match. Therefore, in the synchronous mode, even if the internal addresses of the semiconductor memory devices 41, 42, and 43 with built-in address generation circuits deviate due to clock distortion or the like as shown in FIG.
The semiconductor memory devices 41 and 42 with built-in address generation circuits are activated by the next reset signal given from the external control device 44.
．． 43 internal addresses can be corrected and matched.
しかし、非同期モードでは、第６図に示すようにクロッ
クの歪等によってアドレス発生回路内蔵半導体記憶袋ｆ
ｆ１４１．４２．４３の内部アドレスにズレが生じた場
合、外部制御装置！４４からリセット信号が与えられな
いので、アドレス発生回路内蔵半導体記憶袋Ｍ４１．４
２．４３の内部アドレスを強制的に一致させることがで
きないため、内部アドレスのズレを修正することができ
ない。However, in the asynchronous mode, as shown in FIG. 6, the semiconductor memory bag with a built-in address generation circuit f
If there is a discrepancy in the internal address of f141.42.43, the external control device! Since no reset signal is given from M41.4, the semiconductor memory bag with built-in address generation circuit M41.4
Since it is not possible to force the internal addresses of 2.43 to match, it is not possible to correct the internal address discrepancy.
本発明の目的は、従来の欠点を解消し、非同期モードに
おいても複数個のアドレス発生回路内蔵半導体記憶装置
だけで内部アドレスのズレを修正し同期をとることので
きる記憶装置を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the conventional technology and provide a storage device that can correct internal address deviations and achieve synchronization using only a semiconductor storage device with a plurality of address generation circuits built-in even in an asynchronous mode. .
（課題を解決するための手段）
本発明の記憶装置は、内部アドレスの状態を示す信号（
以下マスター・クロックと略す）を発生する回路（以下
マスター・クロック発生回路と略す）を有し、また外部
クロックを受けて内部アドレスをある任意の値に設定す
る動作（以下スレーブ動作と略す）を行う回路（以下ス
レーブ回路と略す）を有し、さらにマスター・クロック
発生回路とスレーブ回路のいずれか、又は双方を有して
いる記憶装置である。(Means for Solving the Problems) The storage device of the present invention provides a signal (
It has a circuit that generates a clock (hereinafter referred to as master clock) (hereinafter referred to as master clock generation circuit), and also has an operation (hereinafter referred to as slave operation) that sets an internal address to a certain arbitrary value in response to an external clock. This storage device has a circuit (hereinafter abbreviated as a slave circuit) that performs a master clock generation circuit and a master clock generation circuit, a slave circuit, or both.
（作 用）
上記の構成によって、従来では不可能であった非同期モ
ード時に生じた複数個のアドレス発生回路内蔵半導体記
憶装置間における内部アドレスのズレを修正し、複数個
のアドレス発生回路内蔵半導体記憶装置だけで同期をと
ることが可能となる。(Function) With the above configuration, it is possible to correct internal address discrepancies between multiple semiconductor memory devices with built-in address generation circuits that occur during asynchronous mode, which was impossible in the past. It becomes possible to synchronize with just the device.
（実施例）
本発明の実施例を第１図ないし第３図に基づいて説明す
る。(Example) An example of the present invention will be described based on FIGS. 1 to 3.
第１図は本発明の第１の実施例における記憶装置の構成
図である。同図において、１１はマスタークロック発生
回路を有するアドレス発生回路内蔵半導体記憶装置、１
２．１３はスレーブ回路を有するアドレス発生回路内蔵
半導体記憶装置であり、 １４は外部制御装置である６
本実施例において、同期モードでのアドレス発生回路内
蔵半導体記憶装置１１、１２．１３の動作は従来例と同
じである。非同期モードでのアドレス発生回路内蔵半導
体記憶装置１１、１２．１３の動作は、第３図に示すよ
うになる。FIG. 1 is a block diagram of a storage device in a first embodiment of the present invention. In the figure, reference numeral 11 denotes a semiconductor memory device with a built-in address generation circuit having a master clock generation circuit;
2. 13 is a semiconductor memory device with a built-in address generation circuit having a slave circuit; 14 is an external control device 6
In this embodiment, the operations of the semiconductor memory devices 11, 12, and 13 with built-in address generation circuits in the synchronous mode are the same as in the conventional example. The operation of the semiconductor memory device 11, 12, 13 with built-in address generation circuit in the asynchronous mode is as shown in FIG.
マスター・クロック発生回路を有するアドレス発生回路
内蔵半導体記憶袋ｗ１１において、内部アドレスがある
任意の値になると、マスター・クロックが発生され、ス
レーブ回路を有するアドレス発生回路内蔵半導体記憶袋
Ｗ１２．１３に送られる。スレーブ回路を有するアドレ
ス発生回路内蔵半導体記憶装置１２．１３では、マスタ
ー・クロックを受けてスレーブ動作を行うので、内部ア
ドレスがある任意の値に設定される。したがって、非同
期モードにおいて、第３図に示すようなりロックの歪等
により、アドレス発生回路内蔵半導体記憶装置１１゜１
２、１３の内部アドレスにズレが生じた場合においても
、マスター・クロックによって、スレーブ回路を有する
アドレス発生回路内蔵半導体記憶装置１２、１３にスレ
ーブ動作を行わせることによって。In the semiconductor memory bag w11 with a built-in address generation circuit and a master clock generation circuit, when the internal address reaches a certain arbitrary value, a master clock is generated and sent to the semiconductor memory bag W12.13 with a built-in address generation circuit and a slave circuit. It will be done. The semiconductor memory device 12.13 with a built-in address generation circuit having a slave circuit performs a slave operation in response to a master clock, so that the internal address is set to a certain arbitrary value. Therefore, in the asynchronous mode, due to lock distortion etc. as shown in FIG.
By causing the semiconductor memory devices 12 and 13 with built-in address generation circuits having slave circuits to perform slave operation using the master clock even when a deviation occurs in the internal addresses of 2 and 13.
アドレス発生回路内蔵半導体記憶袋＠１１．１２．１３
の内部アドレスのズレを修正し、アドレス発生回路内蔵
半導体記憶装置１１．１２．１３間だけで同期をとるこ
とが可能となる。Semiconductor memory bag with built-in address generation circuit @11.12.13
By correcting the internal address deviation of the address generation circuit, it becomes possible to synchronize only the semiconductor memory devices 11, 12, and 13 with built-in address generation circuits.
第２図は第２の実施例である。同図において。FIG. 2 shows a second embodiment. In the same figure.
２１、２２．２３はマスター・クロック発生回路とスレ
ーブ回路を有するアドレス発生回路内蔵半導体記憶装置
であり、２４は外部制御装置である。21, 22, and 23 are semiconductor memory devices with built-in address generation circuits having a master clock generation circuit and a slave circuit, and 24 is an external control device.
第２の実施例に示すように、アドレス発生回路内蔵半導
体記憶装置２１のマスター・クロックをアドレス発生回
路内蔵半導体記憶装置１２２．２３のスレーブ回路に与
えることによっても、第１の実施例と同様の作用がなさ
れる。As shown in the second embodiment, the master clock of the semiconductor memory device 21 with a built-in address generation circuit can be applied to the slave circuits of the semiconductor memory devices 122 and 23 with a built-in address generation circuit, thereby achieving the same effect as in the first embodiment. action is taken.
（発明の効果）
本発明によれば、複数個のアドレス発生回路内蔵半導体
記憶装置中の任意の１個のアドレス発生回路内蔵半導体
記憶装置のマスター・クロックを、他のアドレス発生回
路内蔵半導体記憶装置のスレーブ回路に与えることによ
って、非同期モード時における複数個のアドレス発生回
路内蔵半導体記憶装置の内部アドレスのズレを修正し、
複数個のアドレス発生回路内蔵半導体記憶装置だけで同
期をとることができ、その実用上の効果は大である。(Effects of the Invention) According to the present invention, the master clock of any one semiconductor memory device with a built-in address generation circuit among a plurality of semiconductor memory devices with a built-in address generation circuit can be used as the master clock of a semiconductor memory device with a built-in address generation circuit. Corrects the internal address deviation of a semiconductor memory device with a built-in address generation circuit during asynchronous mode by applying it to the slave circuit.
Synchronization can be achieved using only a plurality of semiconductor memory devices with built-in address generation circuits, and its practical effects are great.
第１図、第２図は本発明の実施例における記憶装置の構
成図、第３ｙ！１は同内部アドレス発生回路の動作を示
す図、第４図は従来の記憶装置の構成図、第５図、第６
図は同内部アドレス発生回路の動作を示す図である。
１１、１２．１３．２１．２２．２３・・・アドレス発
生回路内蔵半導体記憶装置、１４．２４・・・外部制御
装置ｉ＋。
特許出願人 松下電器産業株式会社FIGS. 1 and 2 are block diagrams of a storage device in an embodiment of the present invention, and FIG. 1 is a diagram showing the operation of the internal address generation circuit, FIG. 4 is a configuration diagram of a conventional storage device, FIGS. 5 and 6.
The figure shows the operation of the internal address generation circuit. 11, 12.13.21.22.23...Semiconductor storage device with built-in address generation circuit, 14.24...External control device i+. Patent applicant Matsushita Electric Industrial Co., Ltd.
Claims (3)
有することを特徴とする記憶装置。(1) A memory device characterized by having a circuit that generates a signal indicating the state of an internal address.
値に設定する動作を行う回路を有する請求項（１）記載
の記憶装置。(2) The storage device according to claim (1), further comprising a circuit that receives an external clock and sets an internal address to a certain arbitrary value.
、外部クロックを受けて内部アドレスをある任意の値に
設定する動作を行う回路を有する請求項（１）または（
２）記載の記憶装置。(3) Claim (1) or (3) comprising a circuit that generates a signal indicating the state of the internal address and a circuit that receives an external clock and performs an operation of setting the internal address to a certain arbitrary value.
2) The storage device described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060865A JP2853043B2 (en) | 1989-03-15 | 1989-03-15 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060865A JP2853043B2 (en) | 1989-03-15 | 1989-03-15 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02240894A true JPH02240894A (en) | 1990-09-25 |
| JP2853043B2 JP2853043B2 (en) | 1999-02-03 |
Family
ID=13154711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060865A Expired - Fee Related JP2853043B2 (en) | 1989-03-15 | 1989-03-15 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853043B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020174943A1 (en) * | 2019-02-26 | 2020-09-03 | ソニーセミコンダクタソリューションズ株式会社 | Audio signal synchronization control apparatus and audio apparatus |
-
1989
- 1989-03-15 JP JP1060865A patent/JP2853043B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020174943A1 (en) * | 2019-02-26 | 2020-09-03 | ソニーセミコンダクタソリューションズ株式会社 | Audio signal synchronization control apparatus and audio apparatus |
| JPWO2020174943A1 (en) * | 2019-02-26 | 2021-12-23 | ソニーセミコンダクタソリューションズ株式会社 | Audio signal synchronization control device and audio device |
| US11882420B2 (en) | 2019-02-26 | 2024-01-23 | Sony Semiconductor Solutions Corporation | Audio signal synchronization control device and audio device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853043B2 (en) | 1999-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0433056B2 (en) | ||
| JP2014106594A (en) | Microcomputer | |
| JPH02240894A (en) | Storage device | |
| US5005193A (en) | Clock pulse generating circuits | |
| JP2000187612A (en) | Data fetch timing switching circuit | |
| US5459764A (en) | Clock synchronization system | |
| RU2511596C2 (en) | Time synchronisation in automated devices | |
| JPH07168652A (en) | Synchronous resetting circuit | |
| JPH0282812A (en) | Clock switching system | |
| JPH01129316A (en) | Reset device | |
| JPS61288218A (en) | Semiconductor synchronous controller | |
| Latremouille et al. | An architecture for embedded IEEE 1588 support | |
| JP2710682B2 (en) | Clock switching circuit | |
| JPS59125192A (en) | Clock supply circuit of decentralized control type electronic exchange | |
| JPS6260195A (en) | Refresh control circuit | |
| JPH0338130A (en) | Synchronizing circuit | |
| JPH0438016B2 (en) | ||
| JPS6013503B2 (en) | Synchronous operation method | |
| JPH08330932A (en) | Synchronous circuit controller | |
| JPS605622A (en) | Clock signal generator | |
| JPH0561562A (en) | Multi-phase clock control circuit | |
| JPH0439628B2 (en) | ||
| JPH01151819A (en) | Pulse signal generating device | |
| JPH01137494A (en) | Memory device | |
| JP2002330121A (en) | Control unit and network servo control method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |