JP2853043B2 - Storage device - Google Patents
Storage deviceInfo
- Publication number
- JP2853043B2 JP2853043B2 JP1060865A JP6086589A JP2853043B2 JP 2853043 B2 JP2853043 B2 JP 2853043B2 JP 1060865 A JP1060865 A JP 1060865A JP 6086589 A JP6086589 A JP 6086589A JP 2853043 B2 JP2853043 B2 JP 2853043B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- address
- built
- memory devices
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Memory System (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、アドレス発生回路を内蔵した半導体記憶装
置に関するものである。Description: TECHNICAL FIELD The present invention relates to a semiconductor memory device having a built-in address generation circuit.
(従来の技術) 近年、半導体記憶装置の応用分野が拡大するととも
に、高集積化,高機能化が要求され、それに伴い、アド
レス発生回路を内蔵した半導体記憶装置が開発されてき
た。(Prior Art) In recent years, as the application fields of semiconductor memory devices have expanded, higher integration and higher functionality have been required, and accordingly, semiconductor memory devices incorporating an address generation circuit have been developed.
従来のアドレス発生回路内蔵半導体記憶装置を使用し
たシステムの一例を第4図に示す。同図において、41,4
2,43はアドレス発生回路内蔵半導体記憶装置であり、44
は外部制御装置である。複数個のアドレス発生回路内蔵
半導体記憶装置41,42,43は外部制御装置44よりアドレス
・リセット信号(以下リセット信号と略す)、アドレス
制御クロック(以下クロックと略す)が与えられること
によって動作している。外部制御装置44からリセット信
号が与えられることにより、アドレス発生回路内蔵半導
体記憶装置41,42,43で発生される内部アドレスは初期化
され、さらに外部制御装置44からクロックが与えられる
ことにより、アドレス発生回路内蔵半導体記憶装置41,4
2,43で発生されるアドレスは進む。外部制御装置44から
リセット信号が常に与えられている状態(以下同期モー
ドと略す)ではリセット信号毎にアドレス発生回路内蔵
半導体記憶装置41,42,43の内部アドレスが初期化され、
クロック毎に内部アドレスがインクリメントされるが、
外部制御装置44からリセット信号が与えられない状態
(以下非同期モードと略す)では、アドレス発生回路内
蔵半導体記憶装置41,42,43の内部アドレスはクロック毎
にインクリメントし最大値になると次のクロックで初期
値にもどる。FIG. 4 shows an example of a system using a conventional semiconductor memory device with a built-in address generation circuit. In the figure, 41,4
2 and 43 are semiconductor memory devices with built-in address generation circuits, and 44
Is an external control device. The plurality of semiconductor memory devices 41, 42, and 43 with built-in address generation circuits operate by receiving an address reset signal (hereinafter abbreviated as a reset signal) and an address control clock (hereinafter abbreviated as a clock) from an external control device 44. I have. When a reset signal is supplied from the external control device 44, internal addresses generated in the semiconductor memory devices 41, 42, and 43 with built-in address generation circuits are initialized, and further, when a clock is supplied from the external control device 44, the address is reset. Semiconductor memory devices 41 and 4 with built-in generation circuits
The address generated at 2,43 advances. In a state where a reset signal is always given from the external control device 44 (hereinafter, abbreviated as a synchronous mode), the internal addresses of the semiconductor memory devices 41, 42, and 43 with built-in address generation circuits are initialized for each reset signal,
The internal address is incremented every clock,
In a state where a reset signal is not supplied from the external control device 44 (hereinafter, abbreviated as asynchronous mode), the internal addresses of the semiconductor memory devices 41, 42, and 43 with built-in address generation circuits are incremented for each clock, and when the maximum value is reached, the next clock is used. Returns to the initial value.
(発明が解決しようとする課題) 上記従来例において、外部制御装置44からアドレス発
生回路内蔵半導体記憶装置41,42,43にリセット信号を与
える同期モードでは、リセット信号毎にアドレス発生回
路内蔵半導体記憶装置41,42,43すべての内部アドレスが
初期化されるため、この時点で、アドレス発生回路内蔵
半導体記憶装置41,42,43の内部アドレスは必ず一致する
ことになる。したがって、同期モードにおいては第5図
に示すようにクロックの歪等によって、アドレス発生回
路内蔵半導体記憶装置41,42,43の内部アドレスにズレが
生じても、外部制御装置44から与えられる次のリセット
信号によって、アドレス発生回路内蔵半導体記憶装置4
1,42,43の内部アドレスのズレを修正し、一致させるこ
とができる。(Problems to be Solved by the Invention) In the above conventional example, in the synchronous mode in which a reset signal is supplied from the external control device 44 to the semiconductor memory devices 41, 42, and 43 with an address generation circuit, the semiconductor memory with an address generation circuit is reset for each reset signal. Since the internal addresses of all the devices 41, 42, and 43 are initialized, at this time, the internal addresses of the semiconductor memory devices 41, 42, and 43 with built-in address generation circuits always match. Therefore, in the synchronous mode, as shown in FIG. 5, even if the internal addresses of the semiconductor memory devices 41, 42, and 43 with built-in address generation circuits are shifted due to clock distortion or the like, the next control provided by the external control device 44 is performed. Reset signal causes semiconductor memory device with built-in address generation circuit 4
The deviation of the internal addresses of 1, 42 and 43 can be corrected and matched.
一方、非同期モードでは、外部制御装置44がアドレス
発生回路内蔵半導体記憶装置41,42,43にリセット信号を
与える必要がなくなるが、第6図に示すようにクロック
の歪等によってアドレス発生回路内蔵半導体記憶装置4
1,42,43の内部アドレスにズレが生じた場合、外部制御
装置44からリセット信号が与えられないので、アドレス
発生回路内蔵半導体記憶装置41,42,43の内部アドレスを
強制的に一致させることができないため、内部アドレス
のズレを修正することができない。On the other hand, in the asynchronous mode, the external control device 44 does not need to provide a reset signal to the semiconductor memory devices 41, 42, and 43 with built-in address generation circuits. However, as shown in FIG. Storage device 4
If the internal addresses of 1, 42 and 43 are misaligned, a reset signal is not given from the external control device 44, so the internal addresses of the semiconductor memory devices 41, 42 and 43 with built-in address generation circuits must be forcibly matched. Therefore, it is not possible to correct the deviation of the internal address.
本発明の目的は、従来の欠点を解消し、外部制御装置
が複数個のアドレス発生回路内蔵半導体記憶装置にリセ
ット信号を与えることのない非同期モードの制御を行う
場合においても複数個のアドレス発生回路内蔵半導体記
憶装置だけで内部アドレスのズレを修正し同期をとるこ
とのできる記憶装置を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to solve the conventional drawbacks and to provide a plurality of address generation circuits even when an external control device controls an asynchronous mode without giving a reset signal to a plurality of semiconductor memory devices with built-in address generation circuits. An object of the present invention is to provide a storage device capable of correcting and synchronizing a shift of an internal address only with a built-in semiconductor storage device.
(課題を解決するための手段) 上記目的を達成するために、本発明の記憶装置は、外
部クロック信号に同期して内部アドレスを順次変化さ
せ、内部アドレスが最終アドレスになると、次の外部ク
ロック信号で初期アドレスに戻るアドレス発生回路をそ
れぞれ内蔵する複数の半導体記憶装置であって、半導体
記憶装置のうち少なくとも1つの第1の半導体記憶装置
は、内部アドレスが予め定められた第1の設定値になる
とマスタークロック信号を出力する回路を有し、他の第
2の半導体記憶装置は、第1の半導体記憶装置が出力し
たマスタークロック信号を受けて自らの内部アドレスを
第2の設定値に設定する回路を有する構成とする。ある
いは、複数の半導体記憶装置がそれぞれ両方の回路を有
する構成とするものである。(Means for Solving the Problems) In order to achieve the above object, a storage device of the present invention sequentially changes an internal address in synchronization with an external clock signal, and when the internal address becomes the final address, the next external clock A plurality of semiconductor memory devices each having a built-in address generation circuit returning to an initial address by a signal, wherein at least one of the semiconductor memory devices has a first set value whose internal address is predetermined. The second semiconductor memory device receives the master clock signal output by the first semiconductor memory device and sets its own internal address to the second set value. A configuration having a circuit that performs Alternatively, a plurality of semiconductor memory devices each have both circuits.
(作用) 上記の構成によって、従来では不可能であった非同期
モード時に生じた複数個のアドレス発生回路内蔵半導体
記憶装置間における内部アドレスのズレを修正し、複数
個のアドレス発生回路内蔵半導体記憶装置だけで同期を
とることが可能となる。(Operation) With the above configuration, a deviation of internal addresses among a plurality of semiconductor memory devices with built-in address generating circuits, which has occurred in the asynchronous mode, which was impossible in the past, is corrected, and a plurality of semiconductor memory devices with built-in address generating circuits are corrected. Just to be able to synchronize.
(実施例) 本発明の実施例を第1図ないし第3図に基づいて説明
する。(Embodiment) An embodiment of the present invention will be described with reference to FIGS.
第1図は本発明の第1の実施例における記憶装置の構
成図である。同図において、11はマスター・クロック発
生回路を有するアドレス発生回路内蔵半導体記憶装置、
12,13はスレーブ回路を有するアドレス発生回路内蔵半
導体記憶装置であり、14は外部制御装置である。本実施
例において、同期モードでのアドレス発生回路内蔵半導
体記憶装置11,12,13の動作は従来例と同じである。非同
期モードでのアドレス発生回路内蔵半導体記憶装置11,1
2,13の動作は、第3図に示すようになる。マスター・ク
ロック発生回路を有するアドレス発生回路内蔵半導体記
憶装置11において、内部アドレスがある任意の値になる
と、マスター・クロックが発生され、スレーブ回路を有
するアドレス発生回路内蔵半導体記憶装置12,13に送ら
れる。スレーブ回路を有するアドレス発生回路内蔵半導
体記憶装置12,13では、マスター・クロックを受けてス
レーブ動作を行うので、内部アドレスがある任意の値に
設定される。したがって、非同期モードにおいて、第3
図に示すようなクロックの歪等により、アドレス発生回
路内蔵半導体記憶装置11,12,13の内部アドレスにズレが
生じた場合においても、マスター・クロックによって、
スレーブ回路を有するアドレス発生回路内蔵半導体記憶
装置12,13にスレーブ動作を行わせることによって、ア
ドレス発生回路内蔵半導体記憶装置11,12,13の内部アド
レスのズレを修正し、アドレス発生回路内蔵半導体記憶
装置11,12,13間だけで同期をとることが可能となる。FIG. 1 is a configuration diagram of a storage device according to a first embodiment of the present invention. In the figure, 11 is a semiconductor memory device with a built-in address generation circuit having a master clock generation circuit,
Reference numerals 12 and 13 denote semiconductor memory devices with a built-in address generation circuit having a slave circuit, and 14 denotes an external control device. In this embodiment, the operation of the semiconductor memory devices 11, 12, and 13 with the address generation circuit in the synchronous mode is the same as that of the conventional example. Semiconductor memory devices 11 and 1 with built-in address generation circuits in asynchronous mode
The operations 2 and 13 are as shown in FIG. In the semiconductor memory device 11 with a built-in address generating circuit having a master clock generating circuit, when the internal address becomes a certain value, a master clock is generated and sent to the semiconductor memory devices 12 and 13 with a built-in address generating circuit having slave circuits. Can be In the semiconductor memory devices 12 and 13 with a built-in address generation circuit having a slave circuit, the slave operation is performed in response to the master clock, so that the internal address is set to an arbitrary value. Therefore, in the asynchronous mode, the third
Even when the internal addresses of the semiconductor memory devices 11, 12, and 13 with address generation circuits are shifted due to clock distortion or the like as shown in the figure, the master clock causes
By causing the semiconductor memory devices 12 and 13 with a built-in address generation circuit having a slave circuit to perform a slave operation, the deviation of the internal address of the semiconductor storage devices with a built-in address generation circuit 11, 12 and 13 is corrected, and the semiconductor memory with a built-in address generation circuit is corrected. Synchronization can be achieved only between the devices 11, 12, and 13.
第2図は第2の実施例である。同図において、21,22,
23はマスター・クロック発生回路とスレーブ回路を有す
るアドレス発生回路内蔵半導体記憶装置であり、24は外
部制御装置である。FIG. 2 shows a second embodiment. In the figure, 21, 22,
23 is a semiconductor memory device with a built-in address generation circuit having a master clock generation circuit and a slave circuit, and 24 is an external control device.
第2の実施例に示すように、アドレス発生回路内蔵半
導体記憶装置21のマスター・クロックをアドレス発生回
路内蔵半導体記憶装置22,23のスレーブ回路に与えるこ
とによっても、第1の実施例と同様の作用がなされる。As shown in the second embodiment, the master clock of the semiconductor memory device 21 with a built-in address generating circuit is also applied to the slave circuits of the semiconductor memory devices 22 and 23 with a built-in address generating circuit. Action is taken.
(発明の効果) 本発明によれば、複数個のアドレス発生回路内蔵半導
体記憶装置中の任意の1個のアドレス発生回路内蔵半導
体記憶装置のマスター・クロックを、他のアドレス発生
回路内蔵半導体記憶装置のスレーブ回路に与えることに
よって、非同期モード時における複数個のアドレス発生
回路内蔵半導体記憶装置の内部アドレスのズレを修正
し、複数個のアドレス発生回路内蔵半導体記憶装置だけ
で同期をとることができ、その実用上の効果は大であ
る。(Effects of the Invention) According to the present invention, the master clock of an arbitrary one of the plurality of semiconductor memory devices with built-in address generation circuits in the plurality of semiconductor memory devices with built-in address generation circuits is changed to the other semiconductor memory device with built-in address generation circuits. , The deviation of the internal addresses of the plurality of semiconductor memory devices with built-in address generation circuits in the asynchronous mode can be corrected, and synchronization can be achieved only with the plurality of semiconductor memory devices with built-in address generation circuits. Its practical effect is great.
第1図,第2図は本発明の実施例における記憶装置の構
成図、第3図は同内部アドレス発生回路の動作を示す
図、第4図は従来の記憶装置の構成図、第5図,第6図
は同内部アドレス発生回路の動作を示す図である。 11,12,13,21,22,23……アドレス発生回路内蔵半導体記
憶装置、14,24……外部制御装置。1 and 2 are diagrams showing the configuration of a storage device according to an embodiment of the present invention, FIG. 3 is a diagram showing the operation of the internal address generation circuit, FIG. 4 is a configuration diagram of a conventional storage device, and FIG. FIG. 6 shows the operation of the internal address generating circuit. 11, 12, 13, 21, 22, 23 ... semiconductor memory devices with built-in address generation circuits, 14, 24 ... external control devices.
フロントページの続き (72)発明者 影山 芳和 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 仲矢 修治 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭62−27813(JP,A) 特開 昭62−160519(JP,A) 特開 昭63−66633(JP,A)Continued on the front page (72) Inventor Yoshikazu Kageyama 1006 Kazuma Kadoma, Osaka Prefecture, Matsushita Electric Industrial Co., Ltd. 56) References JP-A-62-27813 (JP, A) JP-A-62-160519 (JP, A) JP-A-63-66633 (JP, A)
Claims (2)
を順次変化させ、内部アドレスが最終アドレスになる
と、次の外部クロック信号で初期アドレスに戻るアドレ
ス発生回路をそれぞれ内蔵する複数の半導体記憶装置で
あって、前記半導体記憶装置のうち少なくとも1つの第
1の半導体記憶装置は、内部アドレスが予め定められた
第1の設定値になるとマスタークロック信号を出力する
回路を有し、他の第2の半導体記憶装置は、前記第1の
半導体記憶装置が出力したマスタークロック信号を受け
て自らの内部アドレスを第2の設定値に設定する回路を
有することを特徴とする記憶装置。An internal address is sequentially changed in synchronization with an external clock signal, and when the internal address becomes a final address, a plurality of semiconductor memory devices each including an address generating circuit that returns to an initial address by the next external clock signal. In addition, at least one first semiconductor memory device among the semiconductor memory devices has a circuit that outputs a master clock signal when an internal address reaches a predetermined first set value. The semiconductor memory device includes a circuit that receives a master clock signal output from the first semiconductor memory device and sets its own internal address to a second set value.
を順次変化させ、内部アドレスが最終アドレスになる
と、次の外部クロック信号で初期アドレスに戻るアドレ
ス発生回路をそれぞれ内蔵する複数の半導体記憶装置で
あって、前記半導体記憶装置はそれぞれ、内部アドレス
が予め定められた第1の設定値になるとマスタークロッ
ク信号を出力する回路と、他の半導体記憶装置が出力し
たマスタークロック信号を受けて自らの内部アドレスを
第2の設定値に設定する回路とを有することを特徴とす
る記憶装置。2. The semiconductor memory device according to claim 1, wherein the internal address is sequentially changed in synchronization with an external clock signal, and when the internal address becomes the final address, the semiconductor memory device includes an address generating circuit which returns to an initial address by the next external clock signal. Each of the semiconductor memory devices outputs a master clock signal when the internal address reaches a predetermined first set value, and receives a master clock signal output by another semiconductor memory device to receive a master clock signal. A circuit for setting an address to a second set value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1060865A JP2853043B2 (en) | 1989-03-15 | 1989-03-15 | Storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1060865A JP2853043B2 (en) | 1989-03-15 | 1989-03-15 | Storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02240894A JPH02240894A (en) | 1990-09-25 |
JP2853043B2 true JP2853043B2 (en) | 1999-02-03 |
Family
ID=13154711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1060865A Expired - Fee Related JP2853043B2 (en) | 1989-03-15 | 1989-03-15 | Storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2853043B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020174943A1 (en) * | 2019-02-26 | 2020-09-03 | ソニーセミコンダクタソリューションズ株式会社 | Audio signal synchronization control apparatus and audio apparatus |
-
1989
- 1989-03-15 JP JP1060865A patent/JP2853043B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02240894A (en) | 1990-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6227813A (en) | Phase synchronization system | |
EP0534129B1 (en) | Interface circuit for data transfer | |
JP2853043B2 (en) | Storage device | |
JPS61101113A (en) | Flip-flop circuit | |
US5459764A (en) | Clock synchronization system | |
JPH04316234A (en) | Clock switching circuit | |
JPH07168652A (en) | Synchronous resetting circuit | |
EP0416465B1 (en) | Synchronization compensating circuit for use in scanning type display circuit | |
JP2929837B2 (en) | Signal synchronization circuit | |
JPS6260195A (en) | Refresh control circuit | |
JP3062179B1 (en) | Redundant clock phase adjustment circuit | |
JPH10257034A (en) | Unit for switching without short break | |
JPS5941618B2 (en) | Synchronous clock generation circuit | |
JP2918943B2 (en) | Phase locked loop | |
JPH0799465A (en) | Inverse spread code generating circuit with code slide function | |
JP2591871B2 (en) | PLO duplex switching circuit | |
JPH0338130A (en) | Synchronizing circuit | |
JPS62234437A (en) | Data communication synchronizing device | |
JPH02290324A (en) | Sequential circuit | |
JPH08330932A (en) | Synchronous circuit controller | |
JPH01317020A (en) | Clock frequency switching system | |
JPH0417565B2 (en) | ||
JPS61260770A (en) | Synchronous control circuit | |
JPH0439628B2 (en) | ||
JPS61154216A (en) | Flip-flop circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |