JPH02237159A - 半導体装置 - Google Patents

半導体装置

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JPH02237159A
JPH02237159A JP1056103A JP5610389A JPH02237159A JP H02237159 A JPH02237159 A JP H02237159A JP 1056103 A JP1056103 A JP 1056103A JP 5610389 A JP5610389 A JP 5610389A JP H02237159 A JPH02237159 A JP H02237159A
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island region
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type
electrode
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Koji Shirai
浩司 白井
Takeshi Kawamura
健 河村
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置に係り、特に高耐圧のＭＯ８　トラ
ンジスタの構造に関する。
（従来の技術） 高耐圧のＮチャンネル型ＭＯＳトランジスタの従来の断
面構造の一例を第４図を用いて説明する。
Ｐ型の半導体基板（１）の表面にＰ型のウェル（５０）
が形成され、上記Ｐ型のウェル（５０）内部の表面部分
に上記ウェル（５０）よりも高濃度のＮ型のソース層（
５１）及びドレイン層（５２）が離間して形成されてい
る。そして、上記ドレイン層（５２）の上記ソースＩ’
ｄ（５１）側の側壁に接触し、上記ウェル（５０）内部
の表面部分に、上記ドレイン層（５２）と同程度の深さ
で上記ウェル（５０）よりは濃度が高く、上記ドレイン
層（５２）よりは濃度の低いＮ型の拡散層（５３）が形
成されている。また、上記ウエル（５０）の上記拡散Ｎ
Ｊ（５３）と上記ソース層（５ｌ）の間のチャンネル領
域の直上には絶縁層（５４）を介してゲート電極（５５
）が形成されている。Ｐチャンネル型ＭＯＳトランジス
タの場合は、第６図に示すようにウエル（４６）、ドレ
イン層（４７）、ソース層（５６）、拡散層（５７）を
逆導電型にすれば良い。
また、上述のＭＯＳトランジスタよりもさらに高耐圧を
要するような場合には、縦型ＭＯ８構造と呼ばれるもの
が使用されている。その断面構造の一例を第５図に示す
。同図によると、低濃度のＰ型半導体基板（１）の表面
部分に高濃度のＮ型埋込み層（５８）が形成されている
。そして、上記基板（１）及び上記埋込層（５８）の主
面に上記埋込み層よりも低濃度のＮ型エビタキシャルＷ
ｊ（５９）が形成され、上記埋込みｉ（５８）の側端部
分に、上記エビタキシャル＃（５９）表面まで達する上
記エビタキシャル層（５９）よりは濃度が高く、上記埋
込み層（５８）よシは濃度の低イＤ　ｅ　ｅ　ｐ　Ｎ層
（６０）が形成されている。上記ＤｅｅｐＮ層（６０）
に囲まれた上記エビタキシャル層（５９）の表面部分に
は、チャンネル領域として用いられるＰ型バックゲート
Ｎ（６１）が上記ＤｅｅｐＮＪｌに沿ッテ形ｒｔｔ．サ
レ、その内部には上記バックゲート層（６ｌ）よりも高
濃度のＮ型ソース層（６２）及びＰ型拡敗層（６３）が
形成されている。また、上記ＤｅｅｐＮＭＩ（６０）内
部の表面に上記ＤｅｅｐＮ層（６０）より高濃度のドレ
インＮＩ（６４）が形成されている。上記バックゲート
Ｎ（６１）の直上には絶縁ＦＩ４（６５）を介してゲー
ト電極（６６）が形成されている。上記ＤｅｅｐＮ層（
６０）の周辺部分には上記エビタキシャル層（５９）表
面から上記半導体基板（１）に達する程度の深さまで、
素子間分離のためのアイソレーション層（６７）が形成
されている。
（発明が解決しようとする課題） 上述した第４図に示す従来のＮチャンネル型ＭＯＳトラ
ンジスタにおいて、ドレインーソース間に逆バイアスの
電圧（ドレイン電圧：　＋　（Ｖ）、ゲート寛圧：ＯＣ
Ｖ）、ソース電圧：０（Ｖ））を印加した際にドレイン
ＰＮ接合部分に形成される空乏Ｗｔは、図中破線で示し
だような形状となり、上記ドレインＮ（５２）と上記ウ
エル（５０）とが直接接触する部分よりも、低濃度の上
記拡散層（５３）が介在している部分の方がチャンネル
領域側への空乏層の広がクが抑制される。しかしながら
、上記拡散層（５３）は、上記ウエル（５０）よりも不
純物濃度が高いため、上記空乏層はチャンネル領域側に
広がり、上記ゲート電極（５５）直下の上記絶縁層（５
４）に強い電圧が印加され易くなる。そのため、上記絶
縁層（５４）の絶縁耐圧がＭＯＳトランジスタの耐圧と
なり、上記絶縁層（５４）の耐圧よりも高い電圧で使用
することが困難であった０１た、上記絶縁Ｍ（５４）の
厚さを厚くすれば耐圧を上げることができるが、厚くす
れば寄生容量が増え動作速度が遅くなるので、これを考
慮するとこの構造では４０Ｖ程度の耐圧しか得ることが
できなかった。
次に上述のＭＯＳトランジスタをさらに高耐圧にした第
５図に示す縦型ＭＯ８構造のトランジスタに逆バイアス
の電圧を印加すると、ドレイン領域中の上記エビタキシ
ャル層（５９）の方が上記バックゲート層（６ｌ）よ９
も濃度が低いので・ドレインＰ−Ｎ接合部分の空乏層は
チャンネル領域側・・・ぱあまり広がらず、高耐圧を得
ることができる。
しかしながら、この構造を用いると、ドレイン領域と（
てＤｅｅｐＮ層（６０）を形成しなければならず、素子
面積が増大する。またドレイン領域に上記エビタキシャ
ル層（５９）を用いているため、他の素子と素子間分離
をし，なければならず上記アイソレーシ嘗ン層（６７）
を形成してからその内部に素子を形成しなければならな
い。しかし、このアイソレーシリンＪ！ｊ（６７）は、
上記エビタキシャル層（５９）から上記半導体基板（１
）に達クする程度まで深く拡散する必要があるので、上
記エビタキシャル層（５９）表面における上記アイソレ
ーシ冒ン層（６７）の幅は相当なものとなる。上記エビ
タキシャル層（５９）の厚さを後述する本願発明のウェ
ル層と同程度の約６μｍとした場合、上記アイソレーシ
ッン層（６７）の幅は倍の約１２μｍとなるが、さらに
この上記アイソレーシ胃ン層の幅及び深さの制御は非常
に誼しく、常に一定にすることができない。そのため通
常は、素子形成領域にある程度の余裕を持たせるように
してアイソレーシッン層を形成していたので、さらに素
子面檀が大きくなり集積密度向上の防げとなっていた。
そこで本発明は、集積密度を向上させて、なおかつ低消
璧電流、高速動作、高耐圧化の図れる半導体装置を提供
することを目的とする。
〔発明の構成〕
（課頭を解決するための手段） 本発明の一方の半導体装置においては、第１導電型の第
１の半導体基板表面に第２導電型の第］の島領域が形成
され、この島領域内の表面の一部に第１導電型の第１の
層が形成され、そしてこの第１の層の側壁に接触してそ
の回シを取り囲むように上記第１の層よりも低濃度の第
１導電型の第２の層が形成され、さらに上記第２の層の
側壁に接触しその回りを取り囲むように第２導電型の第
３の層が形成され、上記第３の層内の表面の一部には第
１導電型の第４の層が形成され、そして上記第１の層に
接続するように第１の電極が形成され、上記第４の層に
接続するように第２のｍ極が形成され、上記第２の層と
第４の層の間の領域の直上に第１の絶縁層を介しで第３
の電極が形成されるように構成されている。
甘た、本発明の他．方の半導体装置においては、第１導
電型の第２の半導体基板の表面に第２導電型の第２の島
領域が形成され、そして上記基板表面の上記第２の島領
域の側壁に一部が重なるように上記基板よりも高不純物
濃度の第１３Ｊｊ’ｌ！型の第５の層が形成され、この
第５の層内の表面に第２導電型の第６の層が形成され、
そして上記第２の島領域の一部に接続するように第４の
電極が形成され、上記第６の層に接続するように第５の
ＴＩＬ極が形成され、上記第２の島領域とと記第６の層
の間に位置する上記第５の層の直上に第３の絶縁層を介
して第６の電極が形成されるように構成されている。
（作用） 上述したように構成された本発明の一方の半導体装置に
おいては、第２の層の方が第３の層よりも濃度が低くな
るよう形成されているので、逆バイアスの電圧を印加し
た際の上記第３のＷＪ釧への空乏層の広がυが抑制され
、第１の絶縁層への電界集中が生じにくくなる。また、
上記第３の層が上記第２の層の回υを取り囲むようにし
てあるので上記第３の層の面積を十分確保することがで
き、素子面積を縮少することができる。
また、本発明の他方の半導体装置においては、第５の層
よりも第２の島領域の方が濃度を低くしてあるので、逆
バイアスを印加した際に上記第５の層側へは空乏層があ
まシ広がらず、第３の絶縁層への電界集中が生じにくく
なる。さらに上記第２の島領域を素子の能動領域として
使用しているので素子構造が簡単になる。そして、ζれ
らの素子を分離するためのアイソレーシ璽ン層を形成し
ないですむため、装置全体の大きさを大幅に小さくする
ことが可能となる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例を示す半導体装置である。ま
ず１同図左端に示した高耐圧のＰチャンネル型ＭＯ８ト
ランジスタ（１００）について説明する。同図において
は、低濃度のＰ型シリコン基板（１）に上記基板（１）
よりも高濃度のＮ型の第１の島領域（２）が形成されて
いる。上記第１の島領域（２）の内部表面の中央には上
記第１の島領域（２）よりも高濃度でドレインとして機
能するＰ型の第１の層（３）が形成され、さらにその内
部には上記第１の層（３）よりも高濃度のＰ型の拡散層
（４）が形成されている。
また、上記第１の島領域（２）内部表面の上記第１の層
（２）の側磯に接し、その回りを取り囲むように上記第
１の島領域（２）よりも低濃度で浅いＰ型の第２の層（
５）が形成され、さらに上記第２の層（５）に接し、そ
の回りを取り囲むように上記第２の層（５）よりも高不
純物濃度で深いバックゲートとして機能する第３の層（
６）が形成されている。上記第３０Ｎ（６）内部表面に
はこの第３の層（６）よりも高不純物濃度のソースとし
て機能するＰ型の第４の層（力と、上記基板（１）と、
上記第３の層（６）と上記第２の訃極αＱとのオーミッ
ク接続用のＮ型の拡散層（８）とが隣接して形成されて
いる。また、上記第１の層（３）の内部に形成された上
記Ｐ型拡散層（４）上にはドレイン電極（第１の電極）
（９）が形成され、上記第４の層（７）とこの層（力Ｋ
隣接して形成された上記Ｎ型拡敗Ｎ（８）上にはソース
電極（第２の電極）（１０）が形戊され、上記第３のｒ
Ｉｊｊ（６）のドレイン領域側の直上から−ヒ記第２の
層（５）の直上にかけて、上記第３の層（６）の直上側
が、上記第２の層（５）の直上側に対して比較的薄くな
っている第１の絶縁層（ｌ１）を介してゲート電極（第
３の電極）（１２）が段差状に形成されている。
次Ｋ１Ｌ述した高耐圧Ｐチャンネル型ＭＯＳトランジス
タ（１００）に隣接して形成された高耐圧Ｎチャンネル
型ＭＯＳトランジスタ（２００）について説明する。ま
ず、上記Ｐ型の基板（１）に上記基板（１）よりも比較
的高不純物濃度のＮ型の第２の島領域（１３）が形成さ
れ、その内部表面の一部に上記第２の島領域（１３）よ
りもさらに高不純物濃度のドレインとして機能するＮ型
の拡散ｉ（１４）が形成され、その内部にさらに高不純
物濃度のＮ型拡敗層（ｌ５）が形成されている。また、
上記第２の島領域（１３）の上記高耐圧Ｐチャンネル型
ＭＯＳトランジスタｃ　ｉｏｏ　）に面した側の側面の
一部にくい込むように上記第２の島領域（ｌ３）よりも
高不純物濃度であり、Ｎチャンネル型ＭＯＳトランジス
タ（２００）のバックゲートとして機能するＰ型の第５
の層（ｌ６）が形成され、その内部表面には上記第５の
層ＣＩＥ９よりも高不純物濃度の上記Ｎチャンネル型Ｍ
ＯＳトランジスタ（２００）のソース電極として機能す
るＮ型の第６の層（１７）と上記基板（１）とオーミッ
ク接続用のＰ型の拡散層（ｌ８）とが隣接して形成され
ている。また、高不純物濃度の上記Ｎ型拡散Ｍ（１５）
上にはドレイン？Ｍ．極（第４の電極）（１９）が形成
され、上記第６の層（１７）とこれＫ隣接して形成され
た上記Ｐ型拡散層（１８）上にはソース電極（第５の電
極）（２０）が形成され、上記第５のＩｆｊ　（　１　
６　）のドレイン領域側の直上から上記第２の島領域（
１３）の直上にかけて上記第５の層（１６）の直上側が
上記第２の島領域（１３）の直上側に対して比較的薄く
なっている第３の絶縁＃（２１）を介してゲート電極（
第６の電極）（２２）が段差状に形成されている。
次に、上述の高耐圧Ｎチャンネル型Ｍ　Ｏ　８　｝　５
ンジスタと同一基板上に形成された低耐圧のＮチャンネ
ル型及びＰチャンネル型ＭＯＳトランジスタ（３００）
、（４００）について説明する。上記Ｐ型基板（１）の
表面にＰ型の第４の島領域（２３）及びＮ型の第３の島
領域（２４）が形成されている。そして、上記第４の島
領域（２３）内部表面の一部には、上記第４の島領域（
２３）よりも比較的高不純物濃度でＮ型のドレイン拡散
層（２５）及びソース拡散層（２６）が離間して形成さ
れ、これらの拡散層（２４）、（２６）に隣接して上記
第４の島―域（２３）のチャンネル領域とは反対側の表
面に寄生ＭＯＳトランジスタによる誤動作防止のための
上記第４の島領域（２３）よυも低濃度のＰ型拡散層（
２７）が形成されている。また、上記第３の島領域（２
４）内部表面の一部には、上記第３の島領域（２４）よ
りも比較的高不純物濃度でＰ型のドレイン拡散層（２８
）及びソース拡散層（２９）が離間して形成されている
。上記低耐圧Ｎチャンネル型ＭＯ８トランジスタ（３０
０）の上記ドレイン及びソース拡散ＦＷ（ｚｓ）、（２
ｓ）直上にはそれぞれドレイン電極（３０）及びソース
電極（３１）が形成され、上記チ？ンネル領域の直上に
は絶縁層を介してゲート電極（３２）が彫成されている
。上記低耐圧Ｐチャンネル型ＭＯＳトランジスタ（４０
０）においては、その上記ドレイン及びソース拡散層（
２８）、（２９）直上にそれぞれドレイン電極（４９）
及びソース電極（３３）が形成され、そのチャンネル領
域の直上に絶縁層を介してゲート電極（３４）が形成さ
れている。
このように構成された半導体装置の製造方法の一具体例
を第２図に示す。まず、不純物（ざロン）濃度がｌ　Ｘ
　ｔ　■”　ｃｍ”　（７）　Ｐ型シリコン基板（１）
を１０００ｃｃのスチーム雰囲気中で熱酸化し、上記基
板（１）表面にＩＯＯＯＡの厚さの酸化膜（３５）を形
成する（同ｔＭ（ａ））。そして、フォトエッチング法
を用いて上記第１、第２、第３の島領域（２）、（１３
）、（２４）形成予定部分のみを開口した第１の７ォト
レジスト．パターン（３６）を形成し、リンをイオン注
入する（同図（ｂ））。その後、上記第１の７ォトレジ
スト．パターン（３６）を除去し、新たに第４の島領域
（２３）形成予定部分のみ開口した第２のフォトレジス
ト．パターン（３７）を形成し、ボロンをイオン注入す
る（同図（Ｃ））。次に、上記第２のフォトレジスト．
パターン（３７）を除去した後、１２００°ＣのＮ，雰
囲気中でｌＯ時間野処理を行ない濃度Ｉ　Ｘ　１　０”
　Ｃｍ’，幅ｔｏｏμｍ％深さ８μｍｏ　Ｎ　ウェル（
　第１　ノｌｈ　ｆａ　ｊｉｌＥ　（２）　）　ト、濃
度１　ｘ　１　０ｔｓｃｒｎ”　、幅５　Ｑ　ｐｍ．深
さ８μｍのＮウエル（第２の島領ｖｃ（１３））と、Ｎ
型の第３の島領域（２４）及びＰ型の第４の島領域（２
３）を形成する（同図（ｄ））。その後、高耐圧Ｐチャ
ンネル型ＭＯＳトランジスタ（１００）の上記第２の層
（５）及び低耐圧Ｎチャンネル型ＭＯＳトランジスタ（
３００）のチャンネルストッパーのための上記Ｐ型拡散
ＦＭ（２７）の形成予定領域のみ開口したフォトレジス
ト゜パターンを形成してＩ　Ｘ　１　０”　ｃｍ”の濃
度のボロンをイオン注入する。その後上記フォトレジス
ト．パターンを除去し、ｌ０００’ｃのスチーム雰囲気
中で表面を再酸化して、ｌμｍの厚さの酸化膜（３８）
を形成する（同Ｘ（ｅ））。１μｍの厚さの上記酸化膜
（３８）のうち、電極形成予定領域（３９）のみをフォ
トエッチング法により除去し、ｌＯＯＯ’Ｃの０，雰囲
気中で熱処理を行なって、１０００λの厚さの第１，第
３の絶縁層（１ｌ）、（２ｌ）及び上記低耐圧Ｐチャン
ネル型、Ｎチャンネル型ＭＯＳトランジスタ（４００）
、（３００）のゲート絶縁膜を形成し（同図（ｆ）　）
　、その表面に０．　５μｍの厚さの多結晶シリコンを
ＣＶＤ法によりデボジシ璽ンし、フォトエッチング法に
よりゲート電極（１２）、（２２）、（３２）、（３４
）以外の部分を除去する（同図位））。
次に、上記高耐圧Ｐチャンネル型ＭＯ８トランジスタ（
１００）の上記第３の＠（６）及び上記高耐圧Ｎチャン
ネル型ＭＯ８トランジスタ（２００）の上記Ｎ型拡赦層
（６）形成予定領域のみを開口した第３のフォトレジス
ト・パターン（　４０　）ｔ−形成Ｌ、１　ｘ１０Ｉ４
Ｃｒ′ｒｒ′の濃度のリンをイオン注入する（同図（ｈ
））。同様に、上記Ｐチャンネル型ＭＯＳトランジスタ
（Ｚｏｏ）の上記第１の層（３）及び上記Ｎチャンネル
型ＭＯＳトランジスタ（２００）の上記第５の層（１６
）のみを開口した第４の７ォトレジスト．パターン（４
１　）を形成し、ＩＸＩＱ”Ｃｒｎ”の濃度のボロンを
イオン注入し（同［ｄ（ｉ）　）　、Ｉ　２０　０’Ｃ
のＮ＊”ＪＷｒ気中で１時間スランプを行ない、上記ｍ
３（ＤＮＩ６）、Ｎ型拡散ｉｎ、第１　（７）　Ｒ　（
３）、第５の層（１６）を形成する（同図（Ｊ））。次
に、再度フォトレジスト．パターンを形成し、上記高耐
圧Ｐチャンネル型ＭＯＳトランジスタ（１００）の上記
ソース電極（１０）と上記第３のＮ（６）との接続用の
上記Ｎ型拡散層（８）と、上記高耐圧Ｎチャンネル型Ｍ
ＯＳトランジスタ（２００）のソースとレて機能する上
記第６の層（ｌ７）と、上記低耐圧Ｎチャンネル型ＭＯ
８トランジスタ（３００）の上記ドレイン拡散＃（２５
）及び上記ソース拡散層（２６）の形成予定領域のみの
７ォトレジスト除去し％ＩＸｌＯ”Ｃ一の濃度のヒ素を
イオン注入する。次に、このフォトレジスト・パターン
を除去し、再び上記高耐圧Ｐチャンネル型ＭＯＳトラン
ジスタ（Ｚｏｏ）の上記第４の層（力と１高濃度の上記
Ｐ型拡散層（４）と、上記高耐圧Ｎチャンネル型ＭＯＳ
トランジスタ（２００）の上記ソース電極（２０）と上
記第５０＃（１６）のオーミック接続用の上記Ｐ型拡散
１ｊｌ（１８）と、上記低耐圧Ｐチャンネル型ＭＯＳ　
トランジスタ（４００）の上記ドレイン拡散ＩＭ（２Ｂ
）及び上記ソース拡散層（２９）の形成予定領域のみを
開口したフォトレジスト・パターンを形ａｔ，、ｉｘｘ
Ｊ″ｃｍ”の濃度のボロンをイオン注入する。そして、
上記フォトレジスト・パターンを除去した後、１０００
０ＣのＮ，の雰囲気中で３０分間アニー７ルな行ない、
上述の各ｆ＃Ｉｊを形成する（同図■）０そして、更に
その主面にＣＶＤ法により８ｉ０，（４２）を１μｍの
厚さにデボジシＷンし、１０００’Ｃの０，雰囲気中で
ｌＯ分間アニールする（同図ｑノ）。
この後、上記第１１第２、第４、第５の電極｛９｝、（
ｌ０）、（ｌ９）、（２０）及び低耐圧Ｎチャンネル型
及びＰチャンネル型ＭＯＳトランジスタ（４００′）％
（３００）の上記ソース及びドレインｆｉｔ極（３３）
、（４９）、（３１）、（３０）形成予定領域にフォト
エッチング法によシコンタクトホールを開口し、１μｍ
の厚さのＡｌ膜の蒸着とバターニングを行ない第１図に
示す構造の半導体装置を形成する。
第１図に示される本実施例によれば、上記高耐圧Ｐチャ
ンネル型ＭＯＳトランジスタ（　１００　）　Ｋおいて
は、ドレインとして機能する上記＠ｌの層（３）が上記
第１の島領域（２）内部の中央に形成され、その回りを
低濃度でＰ型の上記第２の層（５）を介してバックゲー
トとして機能する上記第２の層（５）よりも高濃度でＮ
型のバックゲートとして機能する上記第３の層（６）が
取り囲み、その内部にソースとして機能する高濃度でＰ
型の上記第４の層（７）が形成されているので、ドレイ
ンーソース間ニ逆バイアスの電圧を印加した場合にＰＮ
接合部分に形成される空乏層の形状は上記第２の層（５
）の方が上記第３の層（６）よりも濃度が低いので上記
第２の層（５）の方に広がり、上記第３の＃（６）側へ
はあまり広がらない。そのため、上記第３０Ｍ（６）と
その直上に位置する上記ゲート電極（ｌ２）との間にあ
る上記第１の絶縁層（】ｌ）に対しての電界集中が生じ
にくくなり、上記第１の絶縁層（ｌ１）を薄くすること
ができるので、素子のゲート電圧あたりの電流駆動能力
が向上し、同一出力電流のときの素子の面積を小さくで
きる。このため素子の寄生容量も減り消％ｌ電流を少な
くでき、さらに勅作速度を速くすることができる。また
、上記第４のり（力が上記第１の層（３）の回りを取り
囲んでいるので、素子を縮少しても上記第４の層（７）
のチャンネル領域の幅を十分確保でき、集積密度を向上
させられる。
さらに、第６図で示した従来のＰチャンネル型ＭＯＳト
ランジスタＫ逆バイアスの電圧を印加した際のチャンネ
ル領域とは反対側の部分の空乏層は、ドレイン電極（４
４）に接続されたドレイン配線層（４５）がその直上を
横切った場合、上記ドレイン配線層（４５）がゲート電
極のような作用をしてしまい、Ｎ型のウエル（４６）の
表面部分を通ってＰ型半導体基板（１）マで達して、ド
レイン層（４７）と上記基板（リとが短絡される恐れが
ある。しかしながら、本構造では、ドレインとして機能
する上記第１の層（３）は、上記第２の層（５）を介し
てチャンネル領域によって取り囲まれているため、Ｎ型
の」一記第１の島領域（２）とドレイン（上記第１の層
（３））とが接触する部分は、上記第１の層（３）の底
部のみとなシ、配線による影響はほとんど無視でき、上
述のような問題の発生する恐れが生じなくなる。
以上のように本構造を用いれば、消費電力が少なく、高
速で電流駆動能力の大きい高耐圧のＭＯＳトランジスタ
を得ることができる。また、このトランジスタ（ｌ００
）のドレイン電極引出し部（４３）は第３図（３）、（
ｂ）Ｋ示すように上記ドレイン電極引出ｌ一部（４３）
直下に位置する上記ソース電極（１０）及びソースとし
て機能するＰ型の上記第４の層（力を削除し、この領域
までオーミック接続用の上記Ｎ型拡敗層（８）が形成さ
れている。これにより、ソースである上記第４の層（力
及びバックゲートである上記第３の層（６）は上記ドレ
イン電極（９）の影響を受けることがなくなり、特性的
に安定した素子を得ることができる。
次に、上述した第１図に示す本実施例の上記高耐圧Ｎチ
ャンネル型ＭＯＳ　トランジスタ（２００）においては
、Ｎ型の上記第２の島領域（１３）をドレインの一部と
して使用し、概島領域（１３）の一部にバックゲート用
のＰ型で上記第２の島領域（１３）よりも高濃度の上記
第５の層（１６）がくい込むようＫ形成されているので
、ソースードレイン間に逆バイアスの′１在圧を印加し
ても、空乏層は、上記第５の層（ｌ６）側へは延びずに
上記第２の島領域（ｌ３）側へ延びるようになる。従っ
て、上記第６ｃＤＩａ（１７）直上の上記第３の絶縁Ｍ
　（２１　）に加わる電界が抑制されるので、チャンネ
ル層が形成される領域であるところの上記第５の層（ｌ
６）直上の上記第３の絶縁層（２ｌ）の厚さを薄くする
ことができ、上述の高耐圧Ｐチャンネル型ＭＯ８トラン
ジスタと同様に、ゲート電圧あたりの電流駆動能力が向
上し、同一出力電流のときの素子の面積を小さくできる
。ζのため素子の寄生容散も減り、消費電流を少なくで
き、さらに動作速度を速くすることができる。さらに、
他の素子と隣接して形成する場合、従来の高耐圧トラン
ジスタでは素子分離用のアイソレーシ璽ン層が必要とな
るが、本構造のＭＯＳトランジスタでは、Ｐ型の上記半
導体基板（１）表面に逆導電型である上記第２の島領域
（１３）と上記第５の層（１６）とが接して形成されて
いるので、隣接して形成する素子の上記ＭＯＳ　トラン
ジスタ（２００）と隣ク合う部分の導電型に合わせて、
この導電型と逆の導電型の層がｐｌ９合うように形成す
れば、素子分離のためのアイソレーシッン層を形成する
必要が無くなり、素子集積密度を向上させることができ
る。
次に、本構造のＭ　Ｏ　８　トランジスタと同一基板」
一に上述の高耐圧のＰチャンネル型Ｍ　０　８　トラン
ジスタ（１００）及び低耐圧のＮチャンネル型ＭＯＳト
ランジスタ（３００）、Ｐチャンネル型ＭＯＳトランジ
スタ（４００）を形成する場合、本構造のＮ・−・ｔン
ネル型ＭＯＳトランジスタ（２００）は、Ｎ型のウエル
（第２の島領域（１３））をドレインとして用いている
ので、ウエル形成時に、上記Ｐチ１．ンネル型ＭＯＳト
ランジスタ（４００）のウエル斤゛４　１（．と同じマ
スクで製造することができ、工程が簡略化され、同一基
板上にバイボーラ・　トランジ゛人夕を形成する場合に
も有効である。さらに、従来Ｎチャン不ル型ＭＯ　Ｓ　
トランジスタのソース・ト゛シ・インは基板表面に直接
形成していたが、第１図に示すように低而４圧のＮチャ
ンネル型Ｍ　Ｏ　Ｓ　トランジスタ（３００）をＰ型の
ウエル（第４の島領域（２３））で取り囲むようにして
あるので、基板濃度を自由に設定できるようになシ、素
子の高耐圧化のために最適な濃度にすることができる。
以上詳述した本実施例においては、一方の導電型に限定
して説明したが、勿論逆導電型であっても同様の効果を
得ることができる。
〔発明の効果〕
本発明は以上説明してきたように、集積密度を向上させ
て、なおかつ低消費電流、高速動作、高耐圧化を図るこ
とができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す半導体装置の断面図、
第２図（ａ）〜（ｌ）は同装置の製造方法を示す工程図
、第３図（ａ）は高耐圧Ｐチャンネル型ＭＯＳトランジ
スタの断面図、同図（ｂ）はその平面図、第４図は従来
のＮチャンネル型ＭＯＳトランジスタの断面図、第５図
は従来の高耐圧Ｎチャンネル型ＭＯＳ　トランジスタの
断面図、＄６図は従来のＰチ六ン不ル型ＭＯＳトランジ
スタの断面図である，，１・・・半導体基板、 ２、ｌ３、２３、２４・・・島領域、 ３・・・第１の層１ ５・・・第２の層） ６・・・第３の層〜 ７・・・第４の層、 ９、ｌＯ、ｌ２、ｌ９、２２、３０，３　１，３３、３
４、４９・・・１１ｔ極、 １１，２１・・・絶縁層、 ｌ６・・・第５の層、 ｌ７・・・第６の層、 ４３・・・配線層、 ４８・・・第２の絶縁Ｍ， ｌＯＯ・・・高耐圧Ｐチャンネル型ＭＯＳトランジスタ
、 ２００・・・高耐圧Ｎチャンネル型ＭＯＳトランジスタ
、 ３００・・・低耐圧Ｎチャンネル型ＭＯＳトランジスタ
、

Claims (5)

    【特許請求の範囲】
  1. （１）第１導電型の第１の半導体基板と、この基板の表
    面部分に形成された第２導電型の第１の島領域と、上記
    第１の島領域の表面の一部に形成された第１導電型の第
    １の層と、上記第１の層の側壁に接触しその回りを取り
    囲むように上記第１の島領域の表面部分に形成された上
    記第１の層よりも低不純物濃度の第１導電型の第２の層
    と、上記第２の層の側壁に接触し、さらにその回りを取
    り囲むように上記第１の島領域の表面部分に形成された
    上記第２の層よりも高不純物濃度の第２導電型の第３の
    層と、上記第３の層の内部の表面の一部に形成された第
    １導電型の第４の層と、上記第１の層に接続するように
    形成された第１の電極と、上記第４の層に接続するよう
    に形成された第２の電極と、上記第３の層の上記第２の
    層と第４の層との間に狭まれた領域の直上に第１の絶縁
    層を介して形成された第３の電極とを有することを特徴
    とする半導体装置。
  2. （２）上記第１の電極に接続され、第２の絶縁層を介し
    て上記第２の電極と交差するように配線層が導出され、
    上記第４の層は上記配線層の直下に位置する部分以外に
    形成されていることを特徴とする請求項第１項記載の半
    導体装置。
  3. （３）第１導電型の第２の半導体基板と、この基板の表
    面部分に形成された第２導電型の第２の島領域と、上記
    第２の島領域の側壁部分に一部が重なるように上記基板
    の表面部分に形成された上記第２の島領域よりも高不純
    物濃度の第１導電型の第５の層と、上記第５の層内部の
    表面部分に形成された第２導電型の第６の層と、上記第
    ２の島領域の一統に接続するように形成された第４の電
    極と、上記第６の層に接続するように形成された第５の
    電極と、上記第５の層の上記第２の島領域と上記第６の
    層との間に狭まれた領域の直上に第３の絶縁層を介して
    形成された第６の電極とを有することを特許とする半導
    体装置。
  4. （４）請求項第１項又は第２項記載の半導体装置の上記
    第１の島領域と、請求項第３項記載の半導体装置の上記
    第５の層が同一半導体基板上に隣接して形成されている
    ことを特徴とする半導体装置。
  5. （５）請求項第１項又は第２項又は第３項又は第４項記
    載の半導体装置において、同一半導体基板上に第１導電
    型の第３の島領域及び第２導電型の第４の島領域が隣接
    して形成され、上記第３の島領域内部の表面に低耐圧の
    第２チャンネル型第１ＭＯＳトランジスタが形成され、
    上記第４の島領域内部の表面に低耐圧の第１チャンネル
    型第２ＭＯＳトランジスタが形成されていることを特徴
    とする半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2504573B2 (ja) * 1989-08-08 1996-06-05 株式会社東芝 半導体装置及びその製造方法
JP2609753B2 (ja) * 1990-10-17 1997-05-14 株式会社東芝 半導体装置
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
DE19536753C1 (de) * 1995-10-02 1997-02-20 El Mos Elektronik In Mos Techn MOS-Transistor mit hoher Ausgangsspannungsfestigkeit
JPWO2003092078A1 (ja) * 2002-04-25 2005-09-02 サンケン電気株式会社 半導体素子及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55143072A (en) * 1979-04-25 1980-11-08 Fujitsu Ltd Manufacturing method of high dielectric strength insulation gate field-effect transistor
JPS62104070A (ja) * 1985-10-30 1987-05-14 Nec Corp 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4936514B1 (ja) * 1970-05-13 1974-10-01
DE2940954A1 (de) * 1979-10-09 1981-04-23 Nixdorf Computer Ag, 4790 Paderborn Verfahren zur herstellung von hochspannungs-mos-transistoren enthaltenden mos-integrierten schaltkreisen sowie schaltungsanordnung zum schalten von leistungsstromkreisen unter verwendung derartiger hochspannungs-mos-transistoren
JPS62274767A (ja) * 1986-05-23 1987-11-28 Fujitsu Ltd 高耐圧半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55143072A (en) * 1979-04-25 1980-11-08 Fujitsu Ltd Manufacturing method of high dielectric strength insulation gate field-effect transistor
JPS62104070A (ja) * 1985-10-30 1987-05-14 Nec Corp 半導体装置

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Publication number Publication date
DE69027463D1 (de) 1996-07-25
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EP0386779B1 (en) 1996-06-19

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