JPH02234130A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置を製造する方法に
関するものである。 〔従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装置の
製造方法においては、特開昭６０−　２３３８６０号公
報に記載されるように、走査信号線，ゲート電極を形成
したのち、窒化シリコン膜、非品質シリコン膜を設け、
非品質シリコン膜を選択的にエッチングすることにより
、半導体層を形成し、窒化シリコン膜を選択的にエッチ
ングすることによって、ゲート絶縁膜を形成し、導電膜
を設け、導電膜を選択的にエッチングすることにより、
映像信号線、ソース電極，ドレイン電極を形成している
．

【発明が解決しようとする課題〕

しかし，このような液晶表示装置の製造方法においては
、半導体層を形成し、ゲート絶縁膜を形成し、映像信号
線、ソース電極、ドレイン電極を形成したのちに、半導
体層のＮ＋型半導体膜を選択的にドライエッチングして
Ｎ＋型半導体層の溝を形成すると，基板上に多数たとえ
ば数十万個配置された薄膜トランジスタの静電容量がそ
れぞれ異なるから、プラズマの分布が各薄膜トランジス
タによって異なるので、ドライエッチングレートが各薄
膜トランジスタによって異なるため、基板内の一部でＮ
＋型半導体膜のエッチング量の過不足が生ずる．また、
半導体層を形成するときに、ゲート絶縁膜の半導体層周
辺部に溝が形成され、映像信号線を構成する導電膜が断
線して，ドレイン電極がフローティング状態となること
があり、この場合にもＮ＋型半導体肩の溝のエッチング
量の過不足が生ずる．そして、Ｎ“型半導体層の溝のエ
ッチング量が過大のときには、薄膜トランジスタがオン
とならず，またＮ１型半導体層の溝のエッチング量が不
足のときには、薄膜トランジスタがオフとならないので
、薄膜トランジスタの動作不良が生ずる． この発明は上述の課題を解決するためになされたもので
、薄膜トランジスタの動作不良が生ずることがない液晶
表示装置の製造方法を提供することを目的とする． 〔課題を解決するための手段〕 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリックス方式の液晶表示装置を製造する方
法において，ｉ型半導体膜、Ｎ＋型半導体膜、導電膜を
連続的に設け、上記導電膜の上記Ｎ＋型半導体層の溝を
形成すべき部分と対応する部分にスルーホールを設けた
のち、上記Ｎ＋型半導体膜を選択的にドライエッチング
することにより、上記Ｎ＋型半導体層の溝を形成する． 〔作用〕 この液晶表示装置の製造方法においては、ｉ型半導体膜
、Ｎ＋型半導体膜、導電膜を連続的に設け，導電膜のＮ
＋型半導体層の溝を形成すべき部分と対応する部分にス
ルーホールを設けたのち，Ｎ＋型半導体膜を選択的にド
ライエッチングすることにより、Ｎゝ型半導体層の溝を
形成するから、導電膜によって各薄膜トランジスタが導
電位、同等の静電容量になるので、プラズマの分布が各
薄膜トランジスタによって異なることはなく、ドライエ
ッチングレートが各薄膜トランジスタによって同一であ
るため、基板内の一部でＮ＋型半導体層の溝のエッチン
グ量の過不足が生ずることはない．また、導電膜のＮ＋
型半導体層の溝を形成したのちに、半導体層を形成する
から、半導体層を形成するときに、ゲート絶縁膜の半導
体層周辺部に溝が形成されたとしても４、Ｎゝ型半導体
層の溝のエッチング量の過不足が生ずることはない，【
実施例】 この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し、第２図のｎ−■切断線で切った断面
を第３図で示す．また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
． 第２図〜第４図に示すように，液晶表示装置は、下部透
明ガラス基板ＳＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴＯを有す
る画素が構成されている．下部透明ガラス基板ＳＵＢＩ
はたとえ４Ｃ　！．１［ｍｍｌ程度の厚さで構成されて
いる。 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＧＬと、隣接する２本の映像信号線（
ドレイン信号線または垂直信号線）ＤＬとの交差領域内
（４本の信号線で囲まれた領域内）に配置されている。 走査信号線ＧＬは，第２図および第４図に示すように、
列方向に延在し、行方向に複数本配置されている。映像
信号線ＤＬは、行方向に延在し，列方向に複数本配置さ
れている。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ，ＴＦＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている，この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは、主にゲート電極Ｇ
Ｔ．絶縁膜ＧＩ，ｉ型（真性、ｉｎｔｒｉｎｓｉｃ、導
電型決定不純物がドーブされていない）シリコン（Ｓｉ
）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤＩ
およびドレイン電極ＳＤ２で構成されている。なお、ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソース・ドレインは動作中入れ替わると理
解されたい。しかし以下の説明でも，便宜上一方をソー
ス、他方をドレインと固定して表現する。 前記ゲート電極ＧＴは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＯＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）．つまり、ゲート電極ＧＴは、映像信号線ＤＬと
実質的に平行に延在するように構成されている。ゲート
電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている。 薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲー
ト電極ＧＴは、一体に（共通ゲート電極として）構成さ
れており、同一の走査信号線ＯＬに連続して形成されて
いる．ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差をなるべく作らないように、
単層の第１導電膜ｇ１で構成する．第１導電膜ｇ１は、
たとえばスパッタで形成されたクロム（Ｃｒ）膜を用い
、１１００［人］程度の膜厚で形成する．このゲート電
極ＧＴは、第２図、第３図および第６図に示されている
ように、ｉ型半導体層ＡＳを完全に覆うよう（下方から
みて）それより太き目に形成される．したがって，下部
透明ガラス基板ＳＵＢＩの下方に蛍光灯等のバックライ
トを取り付けた場合、この不透明のクロムからなるゲー
ト電極ＧＴが影となって、ｉ型半導体／ｉｌＡｓにはバ
ックライト光が当たらず，前述した光照射による導電現
象すなわち薄膜トランジスタＴＰＴのオフ特性劣化は起
きにくくなる。なお、ゲート電極ＧＴの本来の大きさは
、ソース・ドレインｆ４極ＳＤ１、ＳＤＺ間をまたがる
に最低限必要な（ゲート電極とソース・ドレイン電極の
位置合わせ余裕分も含めて）＠を持ち、チャンネル幅Ｗ
を決めるその奥行き長さはソース・ドレイン電極間の距
離（チャンネル長）Ｌとの比、すなわち相互コンダクタ
ンスｇｍを決定するファクタＷ／Ｌをいくつにするかに
よって決められる。 この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に形成してもよく、この場合不透明導電材料と
してシリコンを含有させたアルミニウム（Ａｌ），純ア
ルミニウム、パラジウム（Ｐｄ）を含有させたアルミニ
ウム、シリコン、チタン（Ｔ　ｉ　）を含有させたアル
ミニウム、シリコン、銅（Ｃｕ）を含有させたアルミニ
ウム等を選ぶことができる． 前記走査信号線ＧＬは，第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている．この走査信号線ＧＬの第１導電膜ｇ１は、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され、かつ一体に構成されている。第２導電膜ｇ２はた
とえばスパソタで形成されたアルミニウム膜を用い，９
００〜４０００［人］程度の膜厚で形成する。第２導電
膜ｇ２は，走査信号線ＯＬの抵抗値を低減し，信号伝達
速度の高速化（画素の情翰の書込特性）を図ることがで
きるように構成されている． また、走査信号ａＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している．す
なわち，走査信号線Ｇ　Ｌは，その側壁の段差形状をゆ
るやかにすることができるので、その上層の絶縁膜ＧＩ
の表面を平担化できるように構成されている． 絶縁膜ＧＩは，薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される．絶縁膜Ｇｌ
は、ゲート電極ＧＴおよび走査信号線ＧＬの上層に形成
されている．　Ｉ１！Ｉａｌｌｉ！Ｇ　Ｉはたとえばプ
ラズマＣＶＤで形成された窒化シリコン膜を用い、３５
００［人コ程度の膜厚で形成する。前述のように、絶縁
膜ＧＩの表面は、薄膜トランジスタＴＦＴＩ〜ＴＦＴ３
のそれぞれの形成領域および走査信号線ＯＬの形成領域
において平担化されている． ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される．複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層Ａｓは、画素内において一体に構成されている．すな
わち、画素の分割された複数の薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のそれぞれは，１つの（共通の）ｉ型半導
体層ＡＳの島領域で構成されている．ｉ型半導体層ＡＳ
は，非品質シリコン膜または多結晶シリコン膜で形成し
、約２０００［人］程度の膜厚で形成する． このｉ型半導体層Ａｓは、供給ガスの成分を変えてＳｉ
，Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で，しかもその装置から外部に露出する
ことなく形成される．また、オーミンクコンタクト用の
ＰをドーブしたＮ＋型半導体層ｄｏ（第３図）も同様に
連続して約３００［人］の厚さに形成される．しかるの
ち，下部透明ガラス基板ＳＵＢＩはＣＶＤ装置から外に
取り出され，写真処理技術により、Ｎ＋型半導体層ｄｏ
およびｉ型半導体層ＡＳは第２図、第３図および第６図
に示すように独立した島状にパターニングされる． このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一
体に構成することにより、薄膜トランジスタＴＰＴ１〜
ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ型
半導体層ＡＳ（実際には、第１導電膜ｇ１の膜厚、Ｎ＋
型半導体層ｄＯの膜厚およびｉ型半導体層Ａｓの膜厚と
を加算した膜厚に相当する段差）をドレイン電極ＳＤ２
側からｉ型半導体層ＡＳ側に向って１度乗り越えるだけ
なので、ドレイン電極ＳＤ２が断線する確率が低くなり
、点欠陥の発生する確率を低減することができる．つま
り、この液晶表示装置では，ドレイン電極ＳＤ２がｉ型
半導体層Ａｓの段差を乗り越える際に画素内に発生する
点欠陥が３分の１に低減できる． また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極ＳＤ
２）がｉ型半導体層Ａｓを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる．つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極ＳＤ２
）がｉ型半導体ＪＩＡＳを１度だけしか乗り越えないた
めである（実際には、乗り始めと乗り終わりの２度であ
る）． 前記ｉ型半導体層ＡＳは，第２図および第６図に詳細に
示すように、走査信号線ＯＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている．この延在させたｉ型半導体層Ａｓは、交差部に
おける走査借号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている． 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤＩとドレイン電極Ｓ
Ｄ２とは，第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層ＡＳ上にそれぞれ離隔して設けられている．ソース
電極ＳＤＩ，ドレイン電極ＳＤ２のそれぞれは、回路の
バイアス極性が変ると，動作上，ソースとドレインとが
入れ替わるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、ＦＥＴと同様に双方向性である． ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ１型半導体層ｄＯに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される．第
１導電膜ｄ１は．スパッタで形成したクロム膜を用い、
５００〜１０００［人］の膿厚（この液晶表示装置では
、６００［人］程度の膜厚）で形成する．クロム膜は、
膜厚を厚く形成するとストレスが大きくなるので、２０
００［人］程度の膜厚を越えない範囲で形成する。クロ
ム膜は，Ｎ＋型半導体ｌｄｏとの接触が良好である．ク
ロム膜は、後述する第２導電膜ｄ２のアルミニウムがＮ
＋型半導体層ｄｏに拡散することを防止する、いわゆる
バリア層を構成する。第１導電膜ｄ　１．とじては，ク
ロム膜の他に、高融点金属（Ｍｏ．Ｔｉ，Ｔａ．Ｗ）膜
、高融点金属シリサイド（Ｍｏ　Ｓ　ｉ２．　Ｔ　ｉ　
Ｓ　ｉ．、ＴａＳｉ２、ＷＳｉ，）膜で形成してもよい
。 第１導電膜ｄ１を写真処理でバターニングした後、同じ
写真処理用マスクであるいは第１導電膜ｄ１をマスクと
してＮ＋型半導体層ｄｏが除去される。つまり，ｉ型半
導体層ＡＳ上に残っていたＮ＋型半導体１ｄｏは第１導
電膜ｄ１以外の部分がセルファラインで除去される。こ
のとき、Ｎ＋型半導体層ｄｏはその厚さ分は全て除去さ
れるようエッチされるのでｉ型半導体層ＡＳも若干その
表面部分でエッチされるが、その程度はエッチ時間で制
御すればよい． しかる後，第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人］の膜厚（この液晶表示
装置では、３５００［人］程度の膜厚）に形成される。 アルミニウム膜は，クロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を
低減するように構成されている。第２導電膜ｄ２は、薄
膜トランジスタＴＰＴの動作速度の高速化および映像信
号線ＤＬの信号伝達速度の高速化を図ることができるよ
うに構成されている．つまり，第２導＠＠ｄ２は、画素
の書込特性を向上することができる。第２導電膜ｄ２と
しては、アルミニウム膜の他に、シリコン、パラジウム
、チタン、網等を添加物として含有させたアルミニウム
膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるバターニング後、
第３導電膜ｄ３がスパッタで形成された透明導電膜（Ｉ
ＴＯ：ネサ膜）を用い、３００〜２４００［人］の膜厚
（この液晶表示装置では、１２００［人］程度の膜厚）
で形成される。この第３導電膜ｄ３は、ソース電極ＳＤ
Ｉ、ドレイン電極ＳＤ２および映像信号線ＤＬを構成す
るとともに、透明画素電極ＴＴＯを構成するようになっ
ている．ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン
電極ＳＤ２の第１導電膜ｄ１のそれぞれは、上層の第２
導電膜ｄ２および第３導電膜ｄ３に比べてチャネル形成
領域側を大きいサイズで構成している．つまり，第１導
電膜ｄ１は、第１導電膜ｄ１と第２導電膜ｄ２および第
３導電膜ｄ３との間の製造工程におけるマスク合せずれ
が生じても，第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きいサイズ（第１導電膜ｄ１〜第３導電膜ｄ３の
それぞれのチャネル形成領域側がオンザラインでもよい
）になるように構成されている。ソース電極ＳＤＩの第
１導電膜ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１の
それぞれは、薄膜トランジスタＴＰＴのゲート長Ｌを規
定するように構成されている。 このように５画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチャネル
形成領域側を第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きいサイズで構成することにより、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１
間の寸法で、薄膜トランジスタＴＰＴのゲート長Ｌを規
定することができる．第１導電膜ｄ１間の離隔寸法（ゲ
ート長し）は、加工精度（パターンニング精度）で規定
することができるので，薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３のそれぞれのゲート長Ｌを均一にすることができ
る。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
Ｏに接続されている．ソース電極ＳＤＩは、ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ１型半導
体層ｄｏの膜厚およびｉ型半導体層ＡＳの膜厚とを加算
した膜厚に相当する段差）に沿って構成されている．具
体的には、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段
差形状に沿って形成された第１導電膜ｄ１と、この第１
導電膜ｄ１の上部にそれに比べて透明画素電極工Ｔｏと
接続される側を小さいサイズで形成した第２導電膜ｄ２
と，この第２導電膜ｄ２から露出する第１導電膜ｄ１に
接続された第３導電１１１ｄ３とで構成されている．ソ
ース電極ＳＤＩの第１導電膜ｄ１は、Ｎ＋型半導体層ｄ
ｏとの接着性が良好であり、かつ主に第２導電膜ｄ２か
らの拡散物に対するバリア層として構成されている．ソ
ース電極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層Ａｓの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている．つ
まり、第２導電膜ｄ２は，厚く形成することでステップ
力バレッジを向上している．第２導電膜ｄ２は、厚く形
成できるので、ソース電極ＳＤＩの抵抗値（ドレイン電
極ＳＤ２や映像信号線ＤＬについても同様）の低減に太
きく寄与している．第３導電膜ｄ３は、第２導電膜ｄ２
のｉ型半導体層ＡＳに起因する段差形状を乗り越えるこ
とができないので、第２導電膜ｄ２のサイズを小さくす
ることで露出する第１導電膜ｄ１に接続するように構成
されている．第１導電膜ｄ１と第３導電膜ｄ３とは、接
着性が良好であるばかりか、両者間の接続部の段差形状
が小さいので、確実に接続することができる。 このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層ＡＳに沿って形成された
バリア層としての第１導電［１ｇｄｌと，この第１導電
膜ｄ１の上部に形成され，第１導電膜ｄ１に比べて比抵
抗値が小さく，かつ第１導電膜ｄ１に比べて小さいサイ
ズの第２導電膜ｄ２とで構成し、この第２導電膜ｄ２か
ら露出する第１導電膜ｄ１に透明画素電極ＩＴＯである
第３導電膜ｄ３を接続することにより、薄膜トランジス
タＴＰＴと透明画素電極ＩＴＯとを確実に接続すること
ができるので、断線に起因する点欠陥を低減することが
できる８しかも、ソース電極ＳＤ１は、第１導電膜ｄ１
によるバリア効果で２抵抗値の小さい第２導電膜ｄ２（
アルミニウム膜）を用いることができるので、抵抗値を
低減することができる． ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成さ九ている．ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たし字形状で構成されている．つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接
続されている． 前記透明画素電極ＩＴＯは、各画素毎に設けられており
，液晶表示部の画素電極の一方を構成する．透明１素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれに対応して３つの透明両
素電極（分割透明画素電極）ＩＴＯ１、ＩＴＯ２および
Ｉ　Ｔ　Ｏ　３　ｋｍ分割されている．透明画素電極Ｉ
ＴＯＩは、薄膜トランジスタＴＦＴ１のソース電極ＳＤ
Ｉに接続されでいる．透明画素電極ＩＴＯ２は、薄膜ト
ランジスタＴＦＴ２のソース電極ＳＤＩに接続されてい
る．透明画素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ
３のソース電極ＳＤＩに接続されている。 透明画素電極ＩＴ○１〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれと同様に，実
質的に同一サイズで構成されている。 透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは，薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層ＡＳを一体に構成してある（分割されたそれぞれの薄
膜トランジスタＴＰＴを一個所に集中的に配置してある
）ので、Ｌ字形状で構成している． このように、隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し、この複数に分割された薄膜
トランジスタＴＰＴ　ｉ〜ＴＦＴ３のそれぞれに複数に
分割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを
接続することにより、画素の分割された一部分（たとえ
ば、薄膜トランジスタＴＦＴＩ）が点欠陥になるだけで
、画素の全体としては点欠陥でなくなる（薄膜トランジ
スタＴＦＴ２およびＴＦＴ３が点欠陥でない）ので、画
素全体としての点欠陥を低減することができる． また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の３分の１の面積）ので、前記点欠陥を見にくくする
ことができる。 また５前記画素の分割された透明画素電極ＩＴ○１〜Ｉ
Ｔ○３のそれぞれを実質的に同一サイズで構成すること
により，画素内の点欠陥の面積を均一にすることができ
る． また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素電極ＩＴＯとで構成されるそれぞれの液晶
容量（Ｃｐｉｘ）と、この透明画素電極ＩＴ○１〜工Ｔ
Ｏ３のそれぞれに付加される透明画素電極ＩＴ○１〜Ｉ
ＴＯ３とゲート電極ＧＴとの重ね合せで生じる重ね合せ
容量（Ｃｇｓ）とを均一にすることができる。つまり、
透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは液晶容量
，および重ね合せ容量を均一にすることができるので、
この重ね合せ容量に起因する液晶ＬＣの液晶分子に印加
されようとする直流成分を均一とすることができ、この
直流成分を相殺する方法を採用した場合、各画素の液晶
にかかる直流成分のばらつきを小さくすることができる
．薄膜トランジスタＴＰＴおよび透明画素電極ＩＴｏ上
には、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは，たとえばプラズマＣＶＤで形成した
酸化シリコン膜や窒化シリコン膜で形成されており、５
０００〜１１０００［人］の膜厚（この液晶表示装置で
は，　８０００［人コ程度の膜厚）で形成する．薄膜ト
ランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には、外部
光がチャネル形成領域として使用されるｉ型半導体ＲＡ
Ｓに入射されないように，遮蔽膜ＬＳが設けられている
。第２図に示すように，遮蔽膜ＬＳは、点線で囲まれた
領域内に構成されている．遮蔽膜ＬＳは、光に対する遮
蔽性が高い、たとえばアルミニウム膜やクロム膜等で形
成されており，スパッタで１０００［人］程度の膜厚に
形成する。 したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共
通半導体層ＡＳは上下にある遮光ｔＩＩ（ｒ，ｓおよび
太き目のゲート電極ＧＴによってサνドイッチにされ、
外部の自然光やバックライト光が当たらなくなる．遮光
膜ＬＳとゲート電極ＧＴは半導体層ＡＳより太き目でほ
ぼそれと相似形に形成され、両者の大きさはほぼ同じと
される（図では境界線が判るようゲート電極ＧＴを遮光
膜ＬＳより小さ目に描いている）． なお、バックライトを上部透明ガラス基板ＳＵＢｚ側に
取り付け、下部透明ガラス基板ＳＵＢＩを観察側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ックライト光の、ゲート電極ＧＴは自然光の遮光体とし
て働く． 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている．つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極■Ｔｏに印加される電圧
を制御するように構成されて・いる． 液晶ＬＣは、下部透明ガラス基板ＳＵＢＩと上部透明ガ
ラス基板ＳＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜ＯＲＩＩおよび上部配向
膜ＯＲＩ２に規定され、封入されている． 下部配向膜ＯＲＩＩは、下部透明ガラス基板ＳＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極（ＣＯＭ）ＩＴＯおよび前記上部配向膜ＯＲＩ
２が順次積層して設けられている． 前記共通透明画素電極ＩＴ○は、下部透明ガラス基板Ｓ
ＵＢ　ｌ側に両素毎に設けられた透明画素電極ＩＴＯに
対向し、隣接する他の共通透明画素電極ＩＴＯと一体に
構成されている．この共通透明画素電極ＩＴＯには、コ
モン電圧Ｖｃｏ鳳が印加されるように構成されている．
コモン電圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロ
ウレベルの駆動電圧Ｖ　ｄ　ｗｉｎとハイレベルの駆動
電圧Ｖ　ｄ　ｗａｘとの中間電位である． カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている．
カラーフィルタＦＩＬは，画素に対向する位置に各画素
ごとに構成され、染め分けられている．すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に構成されている．各画素は、カラーフィルタＦ
ＩＬの個々の所定色フィルタ内において、複数に分割さ
れている． カラーフィルタＦＩＬは、っぎのように形成することが
できる．まず、上部透明ガラス基板ＳＵＢ２の表面に染
色基材を形成し、フォトリソグラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する．この後、染色基
材を赤色染料で染め、固看処理を施し、赤色フィルタＲ
を形成する．次に、同様な工程を施すことによって、緑
色フィルタＧ、青色フィルタＢを順次形成する。 このように，カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に形成することにより、カラ
ーフィルタＦＩＬの各色フィルタ間に、走査信号線ＧＬ
、映像信号線ＤＬのそれぞれが存在するので、それらの
存在に相当する分、各画素とカラーフィルタＦＩＬの各
色フィルタとの位置合せ余裕寸法を確保する（位置合せ
マージンを大きくする）ことができる．さらに、カラー
フィルタＦＩＬの各色フィルタを形成する際に，異色フ
ィルタ間の位置合せ余裕寸法を確保することができる． すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを形成することにより、前述の点欠陥を低減すること
ができるとともに、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる． 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている．保護膜ＰＳＶ２は、たとえばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている． この液晶表示装置は、下部透明ガラス基板ＳＵＢｌ側、
上部透明ガラス基板ＳＵＢ２側のそれぞれの層を４り々
に形成し、その後下部透明ガラス基板ＳＵＢ１と上部透
明ガラス基板ＳｔＪＢ２とを重ね合せ、両者間に液晶Ｌ
Ｃを封入することによって組み立てられる． 前記液晶表示部の各画素は、第４図に示すように、走査
信号線ＯＬが延在する方向と同一列方向？複数配置され
、画素列Ｘエｌ　ｘ２，　Ｘ３１　ｘ４，・・・のそれ
ぞれを構成している．各画素列Ｘｉ，　Ｘ，，ｘ３，　
Ｘ，，・・・のそれぞれの画素は，薄膜トランジスタＴ
ＦＴＩ〜ＴＦＴ３および透明画素電極ＩＴｏ１〜ＩＴＯ
３の配置位置を同一に構成している。 つまり、画素列Ｘ，，ｘ，，・・・のそれぞれの画素は
，薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を右側
に構成している。画素列Ｘエ，Ｘ，，・・・のそれぞ九
の行方向の次段の画素列Ｘ，，　Ｘ４，・・・のそれぞ
れの画素は、画素列ＸＬ，　Ｘ，，・・・のそれぞれの
画素を前記映像信号線ＤＬに対して線対称で配置した画
素で構成さ九ている．すなわち、画素列Ｘ，，ｘ，，・
・・のそれぞれの画素は、薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３の配置位置を右側、透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の配置位置を左側に構成している。そして、画素
列Ｘ，，　Ｘ４，・・・のそれぞれの画素は、画素列Ｘ
■，Ｘ，，・・・のそれぞれの画素に対し、列方向に半
画素間隔移動させて（ずらして）配置されている．つま
り、画素列Ｘの各画素間隔を１．０　（１．０ピッチ）
とすると、次段の画素列Ｘは，各画素間隔を１．０とし
、前段の画素列Ｘに対して列方向に０．５画素間隔（０
．５ピッチ）ずれている．各画素間を行方向に延在する
映像信号線ＤＬは、各画素列Ｘ間において，半画素間隔
分（０．５ピッチ分）列方向に延在するように構成され
ている． このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し，画素列Ｘの
次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号線
ＤＬに対して線対称で配置した画素で構成し、次段の画
素列を前段の画素列に対して半画素間隔移動させて構成
することにより、第８図（画素とカラーフィルタとを重
ね合せた状態における要部平面図）で示すように、前段
の画素列Ｘの所定色フィルタが形成された画素（たとえ
ば、画素列Ｘ，の赤色フィルタＲが形成された画素）と
次段の画素列Ｘの同一色フィルタが形成された画素（た
とえば，画素列Ｘ４の赤色フィルタＲが形成された画素
）とを１．５画素間隔（１．５ピッチ）離隔することが
できる．つまり、前段の画素列Ｘの画素は、最っとも近
傍の次段の画素列の同一色フィルタが形成された画素と
常時１．５画素間隔分離隔するように構成されており，
カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構成
できるようになっている．カラーフィルタＦＩＬのＲＧ
Ｂの三角形配置構造は、各色の混色を良くすることがで
きるので、カラー画像の解像度を向上することができる
． また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像償
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。 この液晶表示部の構成を回路的に示すと，第９図（液晶
表示部の等価回路図）に示すようにな、る。 第９図に示すＸｉＧ，Ｘｉ＋ＩＧ，・・・は、緑色フィ
ルタＧが形成される画素に接続された映像信号線ＤＬで
ある。ＸｉＢ，Ｘｉ＋ＩＢ，・・・は、青色フィルタＢ
が形成される画素に接続された映像信号線ＤＬである。 Ｘ　ｉ　＋　Ｉ　Ｒ　，　Ｘ　ｉ　＋　２　Ｒ　，　−
は、赤色フィルタＲが形成される画素に接続された映像
信号線ＤＬである。これらの映像信号線ＤＬは、映゛像
信号関動回路で選択される。Ｙｉは・前記第４図および
第８図に示す画素列Ｘ１　を選択する走査信号線ＧＬで
ある。同様に、Ｙ　ｉ＋　ｌ　＋　Ｙ　ｉ＋　２　＋・
・・のそれぞれは、画素列Ｘ２，　Ｘ，，・・・のそれ
ぞれを選択する走査信号線ＧＬである。これらの走査信
号線ＧＬは、垂直走査回路に接続されている．前記第３
図の中央部は一画素部分の断面を示しているが、左側は
下部透明ガラス基板ＳＵＢＩおよび上部透明ガラス基板
ＳＵＢ２の左側縁部分で外部引出配線の存在する部分の
断面を示している。 右側は、透明ガラス基板ＳＵＢＩおよびＳＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる． 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板ＳＵＢＩおよ
びＳＵＢ２の趣周囲全体に沿って形成されている。シー
ル材ＳＬは、たとえばエポキシ樹脂で形成されている． 前記上部透明ガラス基板ＳｔＪＢＺ側の共通透明画素電
極ＩＴＯは，少なくとも一個所において、銀ペースト材
ＳＩＬによって、下部透明ガラス基板ＳＵＢＩ側・に形
成された外部引出配線に接続されている。この外部引出
配線は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２のそれぞれと同一製造工程で形成さ
れる．前記配向膜ＯＲＩＩおよびＯＲＩ２、透明両素電
極ＩＴＯ、共通透明画素電極ＩＴＯ、保護膜ＰＳＶＩお
よびＰＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材
ＳＬの内側に形成される．偏光板ＰＯＬは、下部透明ガ
ラス基板ＳＵＢＩ、上部透明ガラス基板ＳＵＢ２のそれ
ぞれの外側の表面に形成されている． 第１０図はこの発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図、第１１図は第１
０図に示した液晶表示装置の液晶表示部の一画素を示す
平面図、第１２図は第１１図のＡ−Ａ切断線で切った部
分の断面図、第１３図は第１１図に示す画素を複数配置
した液晶表示部の要部平面図．第１４図〜第１６図は第
１１図に示す画素の所定の製造工程における要部平面図
，第１７図は第１３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図である． この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに、液晶にかかる直
流成分を小さくし、液晶表示部の点欠陥を低減しかつ黒
むらを低減することができる． この液晶表示装置は、第１１図に示すように、液晶表示
部の各画素内のｉ型半導体層ＡＳを薄膜トランジスタＴ
ＦＴＩ〜ＴＦＴ３毎に分割して構成されている．つまり
，画素の複数に分割された薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれは、独立したｉ型半導体層ＡＳの島
領域で構成されている． また，薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
に接続される透明画素電極ＩＴＯＩ〜工ＴＯ３のそれぞ
れは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３と接続され
る辺と反対側の辺において、行方向の次段の走査信号線
ＧＬと重ね合わされている．この重ね合せは、透明画素
電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを一方の電極とし、
次段の走査信号線ＧＬを他方の電極とする保持容量素子
（静電容量素子）　Ｃａｄｄを構成する．この保持容量
素子Ｃ　ａｄｄの誘電体膜は、薄膜トランジスタＴＰＴ
のゲート絶縁膜として使用される絶縁膜ＧＩと同一層で
構成されている． ゲート電極ＧＴは，第２図等に示した液晶表示装置と同
様、ｉ型半導体ＭＡｓより太き目に形成されるが、この
液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに形成されているため
、各薄膜トランジスタＴＦＴごとに太き目のパターンが
形成される。 また，上部透明ガラス基板ＳＵＢ２の走査信号線ＧＬ、
映像信号線ＤＬ、薄膜トランジスタＴＰＴに対応する部
分にブラックマトリックスパターンＢＭが設けられてい
るから、画素の輪郭が明瞭になるので、コントラストが
向上するとともに，外部の自然光が薄膜トランジスタＴ
ＰＴに当たるのを防止することができる． 第１１図に記載される画素の等価回路を第１８図（等価
回路図）に示す。第１８図において、前述と同様に、Ｃ
ｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴおよび
ソース電極ＳＤＩで形成される重ね合せ容量である．重
ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩであるａ　Ｃ
ｐｉｘは透明画素電極ＩＴＯ（ＰＩＸ）および共通透明
画素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量であ
る．液晶容量Ｃｐｉスの誘電体膜は液晶ＬＣ．保護膜ｐ
ｓｖ１゛および配向膜ＯＲＩＩ、ＯＲＩ２１’あるｅ　
Ｖｌｃは中点電位である． 前記保持容量素子Ｃ　ａｄｄは，薄膜トランジスタＴＰ
Ｔがスイッチングするとき、中点電位（画素電極電位）
Ｖｉｃに対するゲート電位変化ΔＶｇの影響を低減する
ように働く．この様子を式で表すと次式となる． ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ｘΔＶｇここで、Δｖ１ｃはΔＶｇによ
る中点電位の変化分を表わす．この変化分ΔＶｌｃは液
晶に加わる直流成分の原因となるが、保持容量素子Ｃ　
ａｄｄの保持容量を大きくすればする程その値を小さく
することができる．また、保持容量素子Ｃ　ａｄｄは放
電時間を長くする作用もあり、薄膜トランジスタＴＰＴ
がオフした後の映像情報を長く蓄積する。液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し，
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる． 上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤ１、ＳＤ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位ｖ１ｃはゲート
（走査）信号Ｖｇの影響を受け易くなるという逆効果が
生じる．しかし、保持容量素子Ｃ　ａｄｄ　を設けるこ
とによりこのデメリットも解消することができる． また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＧＬのうちの一方の走査信号ＭＧＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
それぞれ（ＩＴＯＩ−ＩＴＯ３）を接続し、この分割さ
れた透明画素電極ＩＴＯＩ〜ＴＴＯ３のそれぞれにこの
画素電極ＩＴＯを一方の電極とし前記２本の走査信号線
ＯＬのうちの他方の走査信号線ＯＬを容量電極線として
用いて他方の電極とする保持容量素子Ｃ　ａｄｄを構成
することにより，前述のように、画素の分割された一部
分が点欠陥になるだけで、画素の全体としては点欠陥で
なくなるので，画素の点欠陥を低減することができると
ともに，前記保持容量素子Ｃ　ａｄｄで液晶ＬＣに加わ
る直流成分を低減することができるので、液晶ＬＣの寿
命を向上することができる．とくに、画素を分割するこ
とにより、薄膜トランジスタＴＰＴのゲート電極ＧＴと
ソース電極ＳＤＩまたはドレイン電極ＳＤ２との短絡に
起因する点欠陥を低減する．二とができるとともに，透
明画素電極ＩＴＯＩ−ＩＴＯ３のそれぞれど保持容量素
子Ｃ　ａｄｄの他方の電極（容量電極線）との短絡に起
因する点欠陥を低減することができる．後者側の点欠陥
はこの液晶表示装置の場合３分の１になる．この結果、
前記画素の分割された一部の点欠陥は、画素の全体の面
積に比べて小さいので、前記点欠陥を見にくくすること
ができる。 前記保持容量素子Ｃ　ａｄｄの保持容量は、画素の書込
特性から、液晶容量Ｃｐｊ叉に対して４〜８倍（４・Ｃ
ｐｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）　，重ね合せ容量Ｃ
ｇｓに対して８〜３２倍（８　・Ｃｇｓ＜　Ｃａｄｄ＜
３２・Ｃｇｓ）程度の値に設定する。 また、前記走査信号１ｌＧＬを第１導電膜（クロム膜）
ｇｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた
複合膜で構成し、前記保持容量素子Ｃ　ａｄｄの他方の
電極つまり容量電極線の分岐された部分を前記複合膜の
うちの一屡の第１導電膜ｇ１からなる単層膜で構成する
ことにより，走査信号線ＧＬの抵抗値を低減し、書込特
性を向上することができるとともに、保持容量素子Ｃ　
ａｄｄの他方の電極に基づく段差部に沿って確実に保持
容量素子Ｃ　ａｄｄの一方の電極（透明画素電極ＩＴｏ
）を絶縁膜ＧＩ上に接着させることができるので、保持
容量素子Ｃ　ａｄｄの一方の電極の断線を低減すること
ができる。 また、保持容量素子Ｃ　ａｄｄの他方の電極を単層の第
１導電膜ｇ１で構成し、アルミニウム膜である第２導電
膜ｇ２を構成しないことにより、アルミニウム膜のヒロ
ックによる保持容量素子Ｃａｄｄの他方の電極と一方の
電極との短絡を防止することができる。 前記保持容量素子Ｃ　ａｄｄを構成するために重ね合わ
される透明画素電極ＩＴ○１〜ＩＴ○３のそれぞれと容
量電極線の部分との間の一部には、前記ソース電極ＳＤ
Ｉと同様に、容量電極線の段差形状を乗り越える際に透
明画素電極ＩＴＯが断線しないように、第１導電膜ｄ１
および第２導電膜ｄ２で構成された島領域が設けられて
いる。この島領域は、透明画素電極ＩＴＯの面積（開口
率）を低下しないように、できる限り小さく構成する．
このように、前記保持容量素子Ｃ　ａｃｊｄの一方の電
極とその誘電体膜として使用される絶縁膜ＣＩとの間に
、第１導電膜ｄ１とその上に形成された第］導電膜ｄ１
に比べて比抵抗値が小さくかつサイズが小さい第２導電
膜ｄ２とで形成された下地層を構成し，前記一方の電極
（第３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から
露出する第１導電膜ｄ１に接続する１：とにより．保持
容量素子Ｃ　ａｄｄの他方の電極に基づく段差部に沿っ
て確実に保持容量素子Ｃ　ａｄｄの一方の電極を接着さ
せることができるので、保持容量素子Ｃ　ａｄｄの一方
の電極の断線を低減することができる。 前記画素の透明画素電極ＩＴＯに保持容量素子Ｃ　ａｄ
ｄを設けた液晶表示装置の液晶表示部は、第２０図（液
晶表示部を示す等価回路図）に示すように構成されてい
る．液晶表示部は、画素、走査信号＠ＧＬおよび映像信
号線ＤＬを含む単位基本パターンの繰返しで構成されて
いる．容量電極線として使用される最終段の走査信号Ｉ
ＩＡＧＬ（または初段の走査信号線ＧＬ）は、第２０図
に示すように、共通透明画素電極（Ｖｃｏｍ　）　Ｉ　
Ｔｏに接続する．共通透明画素電極ＩＴＯは、前記第３
図に示すように、液晶表示装置の周縁部において銀ぺ一
スト材ＳＬによって外部引出配線に接続１されている．
しかも、この外部引出配線の一部の導電層（ｇｌおよび
ｇ２）は走査信号線ＧＬと同一製造工程で構成されてい
る．この結果、最終段の走査信号線ＯＬ（容量電極線）
は、共通透明画素電極ＩＴＯに簡単に接続することがで
きる．このように、容量電極線の最終段を前記画素の共
通透明画素電極（Ｖｃｏｍ　）　Ｉ　Ｔｏに接続するこ
とにより，最終段の容量電極線は外部引出配線の一部の
導電層と一体に構成することができ、しかも共通透明画
素電極ＩＴＯは前記外部引出配線に接続されているので
，簡単な構成で最終段の容量電極線を共通透明画素電極
ＩＴＯに接続することができる． また，液晶表示装置は、先に本願出願人によって出願さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１９図（タイム
チャート）に示すように，走査信号線ＤＬの駆動電圧を
制御することによって、さらに液晶ＬＣに加わる直流成
分を低減することができる．第１９図において、Ｖｉは
任意の走査信号線ＯＬの駆動電圧、Ｖｉ＋１はその次段
の走査信号線ＯＬの翻動電圧である．Ｖｅｅは走査信号
線ＯＬに印加されるロウレベルの駆動電圧Ｖｄｍｉｎ，
Ｖｄｄは走査信号線ＧＬに印加されるハイレベルの駆動
電圧Ｖ　ｄ　ｗａｘである。各時刻Ｌ＝ｊ，〜ｔ４にお
ける中点電位Ｖｌｃ（第１８図参照）の電圧変化分Δｖ
１〜Δｖ４は，画素の合計の容量（　Ｃ　ｇｓ　十Ｃ　
ｐｉｘ　＋　Ｃ　ａｄｄ　）をＣとすると、次式のよう
になる． ΔＶｘ＝−（Ｃｇｓ／Ｃ）・Ｖ　２ ΔＶ，＝＋（Ｃｇｓ／Ｃ）｛Ｖ　１　＋Ｖ　２）−（Ｃ
ａｄｄ／Ｃ）・Ｖ　２ ＡＶ３＝　一（Ｃｇｓ／Ｃ）・Ｖｌ ＋（Ｃａｄｄ／Ｃ）｛Ｖ　１　＋Ｖ　２）ΔＶ４＝　−
（Ｃａｄｄ／Ｃ）・Ｖ　１ここで，走査信号線ＧＬに印
加される駆動電圧が充分であれば（下記

【注】参照）、
液晶ＬＣに加わる直流電圧は、次式で表される． Δｖ３＋ΔＶ．　＝　（Ｃａｄｄ−Ｖ　２　−　Ｃｇｓ
−Ｖ　１　）／　Ｃこのため、Ｃａｄｄ−ｖ２＝Ｃｇｓ
−ｖ１とすると、液晶ＬＣに加わる直流電圧はＯになる
．

【注】時刻ｔい　ｔ３で駆動電圧Ｖｉの変化分が中点電
位Ｖｌｃに影響を及ぼすが、ｔ，〜ｔ３の期間に中点電
位Ｖｉａは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み）．液晶ＬＣにか
かる電位は薄膜トランジスタＴＰＴがオフした直後の電
位でほぼ決定される（薄膜トランジスタＴＰＴのオフ期
間がオン期間より圧倒的に長い）．シたがって，液晶Ｌ
Ｃにかかる直流分の計算は、期間ｔエ〜ｔ，はほぼ無視
でき、薄膜トランジスタＴＰＴがオフ直後の電位、すな
わち時刻し，、ｔ４における過渡時の影響を考えればよ
い．なお、映像信号Ｖｉはフレームごと、あるいはライ
ンごとに極性が反転し、映像信号そのものによる直流分
は零とされている。 つまり，直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃ　ａｄｄおよび次段の走査信号線ＯＬ（容量電極線）
に印加される郡動電圧によって押し上げ、液晶ＬＣに加
わる直流成分を極めて小さくすることができる。この結
果、液晶表示装置は液晶ＬＣの寿命を向上することがで
きる。もちろん、遮光効果を上げるためにゲート電極Ｇ
Ｔを大きくした場合、それに伴って保持容量素子Ｃ　ａ
ｄｄの保持容量を大きくすればよい． この直流相殺方式は、第２１図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＧＬ（または
容量電極線）を最終段の容量電極１（または走査信号ｉ
１１ＧＬ）に接続することによって採用することができ
る．第２１図には便宜上４本の走査信号線ＧＬＬ，か記
載されていないが，実際には数百程度の走査償号線ＧＬ
が配置されている．初段の走査信号線ＧＬと最終段の容
量電極線との接続は、液晶表示部内の内部配線あるいは
外部引出配線によって行なう。 このように、液晶表示装置は、初段の走査信号線ＧＬを
最終段の容量電極線に接続することにより，走査信号線
ＧＬおよび容量電極線の全べてを垂直走査回路に接続す
ることができるので、直流相殺方式（ＤＣキャンセル方
式）を採用することができる。この結果、液晶ＬＣに加
わる直流成分を低減することができるので、液晶ＬＣの
寿命を向上することができる。 第１図によりこの発明に係るアクティブ・マトリックス
方式のカラー液晶表示装置の製造方法を説明する。まず
、第１図（．）に示すように，７０５９ガラス（商品名
）からなる下部透明ガラス基板ＳＵＢＩ上に膜厚が１１
００［Ａ１のクロムからなる第１導電膜ｇ１をスパッタ
リングにより設ける．つぎに、エッチング液として硝酸
第２セリウムアンモニウム溶液を使用した写真蝕刻技術
で第１導電膜ｇ１を選択的にエッチングすることによっ
て，走査信号線ＧＬの第１層、ゲート電極ＧＴおよび保
持容量素子Ｃ　ａｄｄの電極膜を形成する。 つぎに、膜厚が１０００［Ａ．］のアルミニウムーパラ
ジウム、アルミニウムーシリコン、アルミニウムーシリ
コンーチタン、アルミニウムーシリコンー銅等からなる
第２導電膜ｇ２をスパッタリングにより設ける．つぎに
、エッチング液としてリン酸と硝酸と酢酸との混酸を使
用した写真蝕刻技術で第２導電膜ｇ２を；ｎ択的にエッ
チングすることにより、走査信号線ＧＬの第２７ｌを形
成する。つぎに、ドライエッチング装置にＳＦ，ガスを
導入して、シリコン等の残渣を除去する。つぎに、プラ
ズマＣＶＤ装置にアンモニアガス，シランガス、窒素ガ
スを導入して，膜厚が３５００［人］の窒化シリコン膜
ＯＩＬを設け、プラズマＣＶＤ装置にシランガス、水素
ガスを導入して、膜厚が２１００［人コの非品質のｉ型
シリコン膜Ａ　Ｓ　Ｌを設け、プラズマＣ■Ｄ装置に水
素ガス，ホスフィンガスを導入して、膜厚が３００［人
］のＮ＋型シリコン膜ｄＯＬを設けたのち、膜厚が６０
０［人］のクロムからなる第１導電膜ｄ１をスパッタリ
ングにより形成する．つぎに、第１図（ｂ）に示すよう
に、レジストＲＳＴＩを塗布し、レジストＲＳＴＩのＮ
“型半導体層ｄＯの溝を形成すべき部分と対応する部分
にスルーホールパターンを形成する。つぎに、第１導電
膜ｄ１をエッチングすることにより、第１導電膜ｄ１に
スルーホールＴＨＬを設ける．つぎに、ドライエッチン
グガスとしてＳＦ，　．　Ｃ（１１４　を使用してＮ＋
型シリコン膜ｄ　Ｏ　Ｌをドライエッチングすることに
より，Ｎ＋型半導体層ｄｏの溝を形成する．つぎに、第
１図（ｃ）に示すように，廂状となった第１導電膜ｄ１
をエッチングする．つぎに、第１図（ｄ）に示すように
、レジストＲＳＴＩを剥離液Ｓ５０２　（商品名）によ
り除去したのち、レジストＲＳＴ２を塗布し、レジスト
ＲＳＴ２に半導体層パターンを形成する．つぎに，第１
導電膜ｄ１をエッチングすることにより、ソース電極Ｓ
Ｄ１、ドレイン電極ＳＤ２の第１層を形成する。 つぎに、ドライエッチングガスとしてＳＦ，、ＣＣＱ，
を使用してＮ＋型シリコン膜ｄＯＬ．ｉ型シリコン膜Ａ
ＳＬをエッチングすることにより、Ｎ“型半導体層ｄｏ
，ｉ型半導体ＮＡｓを形成する．つぎに、第１図（８）
に示すように、廂状となった第１導電膜ｄ１をエッチン
グする６つぎに、レジストＲＳＴ２を除去したのち、ド
ライエッチングガスとしてＳＦ，を使用した写真蝕刻技
術で、窒化シリコン膜ＧＩＬを選択的にエッチングする
ことによって，絶縁膜ＧＩを形成する．つぎに，膜厚が
３５００［人］のアルミニウムーパラジウム、アルミニ
ウムーシリコン、アルミニウムーシリコンーチタン、ア
ルミニウムーシリコンー銅等からなる第２導電膜ｄ２を
スパッタリングにより設ける。 つぎに、写真蝕刻技術で第２導電膜ｄ２を選択的にエッ
チングすることにより，映像信号線ＤＬの第１層および
ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第２層を形成
する．つぎに、膜厚が１　２００［人］゛のＩＴＯ膜か
らなる第３導電膜ｄ３をスパンタリングにより設ける．
つぎに、エッチング液として塩酸と硝酸との混酸を使用
した写真蝕刻技術で第３導電膜ｄ３を選択的にエッチン
グすることにより、映像信号線ＤＬの第２層、ソース電
極ＳＤ１、ドレイン電極ＳＤ２の第３層，ゲート端子、
ドレイン端子の最上層および透明画素電極ＩＴＯ１を形
成する．つぎに，レジストを除去したの，プラズマＣＶ
Ｄ＠置にアンモニアガス、シランガス，窒素ガスを導入
して、膜厚が１［ＪＩｍ］の窒化シリコン膜を設ける．
つぎに、ドライエッチングガスとしてＳＦ，を使用した
写真蝕刻技術で窒化シリコン膜を選択的にエッチングす
ることによって、保護膜ＰＳＶＩを形成する． この液晶表示装置の製造方法においては，ｉ型シリコン
膜ＡＳＬ．Ｎ”型シリコン膜ｄＯＬ、第１導電膜ｄ１を
連続的に設け、第１導電膜ｄ１のＮ′″型半導体層ｄｏ
の溝を形成すべき部分と対応する部分にスルーホールＴ
ＨＬを設けたのち、Ｎゝ型シリコン膜ｄ・ＯＬを選択的
にドライエッチングすることにより、Ｎ＋型半導体層ｄ
ｏの溝を形成するから，第１導電膜ｄＯによって各薄膜
トランジスタＴＰＴが導電位、同等の静電容量になるの
で、プラズマの分布が各薄膜トランジスタＴＰＴによっ
て異なることはなく、ドライエッチングレートが各薄膜
トランジスタＴＰＴによって同一であるため，下部透明
ガラス基板ＳＵＢＩ内の一部でＮ＋型シリコン膜ｄＯＬ
のエッチング量の過不足が生ずることはない。また　Ｎ
４″型半導体層ｄＯの溝を形成したのちに、Ｎゝ型半導
体層ｄＯ．ｉ型半導体層ＡＳを形成するから，Ｎ４″型
半導体層ｄＯ、ｉ型半導体層ＡＳを形成するときに、窒
化シリコン膜ＧＩＬのｉ型半導体層ＡＳ周辺部に溝が形
成されたとしても、Ｎ◆型シリコン膜のエッチング量の
過不足が生ずることはない。したがって，薄膜トランジ
スタＴＰＴの動作不良が生ずることはない。さらに，Ｎ
＋型半導体溜ｄＯの溝を形成したのちに、廂状となった
第１導電膜ｄ１をエッチングするから、Ｎ＋型シリコン
膜ｄｏＬと第１導電膜ｄ１との間に剥離液等が溜ること
がないから、ｉ型半導体層ＡＳ等の腐食を防止すること
ができる．また，Ｎ＋型半導体層ｄＯ、ｉ型半導体層Ａ
Ｓを形成したのちに、廂状となった第１導電膜ｄ１をエ
ッチングするから、第２導電膜ｄ２の断線を防止するこ
とができる．以上、この発明を上記実施例に基づき具体
的に説明したが、この発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることはもちろんである．たとえば、この発
明は液晶表示部の各画素を２分割あるいは４分割した液
晶表示装置の製造方法に適用することができる．ただし
、画素の分割数があまり多くなると，開口率が低下する
ので、上述のように、２〜４分割程度が妥当である．〔
発明の効果〕 以上説明したように、この発明に係る液晶表示装置の製
造方法においては、Ｎ１型半導体層の溝のエッチング量
の過不足が生ずることはないから，薄膜トランジスタの
動作不良が生ずることはない．このように、この発明の
効果は顕著である．

【図面の簡単な説明】

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法の説明図，第２図はこ
の発明を適用すべき゜アクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を示す要部平
面図、第３図は第２図の■一■切断線で切った部分とシ
ール部周辺部の断面図、第４図は第２図に示す画素を複
数配置した液晶表示部の要部平面図、第５図〜第７図は
第２図に示す画素の所定の製造工程における要部平面図
，第８図は第４図に示す画素とカラーフィルタとを重ね
合せた状態における要部平面図，第９図は上記のアクテ
ィブ・マトリックス方式のカラー液晶表示装置の液晶表
示部を示す等価回路図，第１０図はこの発明を適用すべ
き他のアクティブ・マトリックス方式のカラー液晶表示
装置の液晶表示部の画素の要部およびシール部周辺部の
断面図、第１１図は第１０図に示した液晶表示装置の液
晶表示部の一画素を示す平面図、第１２図は第１１図の
Ａ−Ａ切断線で切った部分の断面図、第１３図は第１１
図に示す画素を複数配置した液晶表示部の要部平面図、
第１４図〜第１６図は第１１図に示す画素の所定の製造
工程における要部平面図、第１７図は第１３図に示す画
素とカラーフィルタとを重ね合せた状態における要部平
面図、第１８図は第１１図に記載される画素の等価回路
図、第１９図は直流相殺方式による走査信号線の駆動電
圧を示すタイムチャーＩ・、第２０図、第２１図はそれ
ぞれ第１３図に示したアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部を示す等価回路図であ
る。 ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ　（ＣＯＭ）・・・透明画素電極ｇ．ｄ・・・導
電膜 Ｃ　ａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃ　ｐｉｘ・・・液晶容量 ＢＭ・・・ブラックマトリックスパターンＡＳＬ・・・
ｉ型シリコン膜 ｄＯＬ・・・Ｎ＋型シリコン膜 ＴＨＬ・・・スルーホール 第１図 ＧＴｇ ＲＳＴ２ ｌ ＧＴ，ｇ ＡＳＬ−一〜ｌ型シノコン膜 ｄｌ−−−一第１４電樽 ｄｏＬ一−−−　Ｎ＋！シリコン１４莫ＴＨＬ−−一−
−スルーホール ｄｔ−−−−＊ｕＪ−ｔＲｌ 第 Ｉ 図 ｄｏ−−−−Ｎ”Ｊ樽１ Ｃク 第１３図 ＶＬｃ ｔユ ｔ２　ｔ３　ｔ４

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とするアクティブ・マトリックス方式の液晶表示装置を
   製造する方法において、ｉ型半導体膜、Ｎ＾＋型半導体
   膜、導電膜を連続的に設け、上記導電膜の上記Ｎ＾＋型
   半導体層の溝を形成すべき部分と対応する部分にスルー
   ホールを設けたのち、上記Ｎ＾＋型半導体膜を選択的に
   ドライエッチングすることにより、上記Ｎ＾＋型半導体
   層の溝を形成することを特徴とする液晶表示装置の製造
   方法。