JPH02233012A - 高周波数ｅｃｌ電圧制御リングオシレータ - Google Patents

高周波数ｅｃｌ電圧制御リングオシレータ

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JPH02233012A
JPH02233012A JP2011970A JP1197090A JPH02233012A JP H02233012 A JPH02233012 A JP H02233012A JP 2011970 A JP2011970 A JP 2011970A JP 1197090 A JP1197090 A JP 1197090A JP H02233012 A JPH02233012 A JP H02233012A
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JP
Japan
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transistor
collector
emitter
supply voltage
input
Prior art date
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Pending
Application number
JP2011970A
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English (en)
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Craig M Davis
グレイグ　ムーア　デイビス
Richard R Rasmussen
リチャード　ロバート　ラスムッセン
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00208—Layout of the delay element using FET's using differential stages

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血豆１ 本発明はクロツク発生器に関するものであって、更に詳
細には、伝撤遅れを．制１卸する為にバイアス電流を変
化させることを可能とするエミッタ結合論理（ＥＣＬ）
ゲート構成に関するものである．本発明のＥＣＬゲート
構成は、特に．電圧制｛卸型リング才シレー夕において
適用することが可能である． 風土ユ呈 電圧制御オシレータ（ＶＣＯ）は，周期的な信号を発生
し、それは方形波出力へ変換され、その出力は種々の論
裡回路においてタイミングパルスを与＾る為に使用する
ことが可能である．ＶＣＯの出力周波数は、その入力制
御電圧の関数である． ｖＣＯは、通常、フエーズロツクルーブ（ＰＬＬ）回路
において使用される．第１図に示した如く、汎用ＰＬＬ
ＩＯは，典型的に，位相比較器ｌ２、ある利得を具備す
るローパスフィルタ１４、ＶＣＯｌ６を有している．位
相比較器１２は、入力信号の周波数及び位相をＶＣＯ　
１　６のそれと比較し、且つ正又は負のエラー電圧Ｖ．
を発生し、それをフィルタし且つＶ，としてＶＣＯ　１
　６へ付与する．入力信号がＰＬＬＩＯの捕獲範囲内に
あると、ＶＣＯ　ｌ　ｅは、入力周波３２　ｆ−にロッ
クし且つ小さな固定の位相差を有するｆ８として同一の
周波数の出力信号を発生する。ＶＣＯｌ　６が入力信号
にロックされると、その出力周波数ｆ０は、入力周波数
ｆ．が変化するに従い、ロック範囲に亘り変化する． ＶＣＯは、従来，リングオシレータ構成においてトラン
ジスタートランジスタロジック（ＴＴＬ）を使用して構
成されていた。この目的の為に使用される従来のＴＴＬ
論理ゲート回路を第２図に示してある．それは，ショッ
トキークランプ型ＮＰＮトランジスタＴｌ，Ｔ２，１’
３及び対応ずる負荷抵抗Ｒｌ，Ｒ２，Ｒ３を有する３個
の直列接続したＴＴＬゲートを有している．第２図に示
している如く、このＴＴＬゲート構成の出力は、負荷抵
抗Ｒｌ，Ｒ２，Ｒ３へ印加される供給電圧Ｖ　ｃｅを調
節することによって制１卸することが可能である． ＴＴＬ技術は、速度とパワーとの間の妥協を表している
．この技術の速度とパワーの積はほぼ直線的である。即
ち、ゲートの最大速度限界に到達する点に至るまで、速
度を増加させると電力散逸が増加し、且つその逆も又真
である． 更に、公知の如く、トランジスタが飽和すると、それが
飽和から抜出すまでにある量の時間が必要である．従っ
て、デジタル論理ゲートにおいては，飽和があるという
ことは、速度を制限する要因となる，ＴＴＬ回路は、飽
和モードにおけるトランジスタを使用する．従って、上
述した如く、ＴＴＬ回路はその電力散逸は比較的低いも
のであるが，ある適用において必要とされる速度特性を
有するものではない． エミッタ結合論理（ＥＣＬ）技術は、トランジスタが飽
和することを許容するものではない．従って、ＥＣＬゲ
ートの速度を最大とさせることが可能である． 第３図は、従来の非飽和型ＥＣＬゲート構成を示してい
る。それは、２個の差動ＮＰＮ入力トランジスタＥ１及
びＥ２を有しており、且つそれらと対応する負荷抵抗Ｒ
ｌ及びＲ２がそれぞれの装置Ｅ１及びＥ２のコレククと
供給電圧Ｖ　ｃｃとの間に接続されている．抵抗Ｒｓと
共に、２個のダイオードＤ１及びＤ２が、ＮＰＮｉＪ流
源トランジスタＥ３のベースを２個のダイ才一ドレペル
へバイアスし、従って電流源抵抗Ｒ３を横断して１個の
ダイオード電圧降下を与えている。このことは、抵抗Ｒ
１及びＲ２の電圧の振れが１個のダイオードに対応する
ことを確保している．なぜならば、装置Ｅ１及びＥ２の
エミッタ電流及びコレクタ電流が等しいからである．入
力装置Ｅ１及びＥ２は、エミッタ結合対として構成され
ている．第３図に示したＥＣＬゲートの論理の振れは、
２個の負荷抵抗Ｒｌ及びＲ２及び電流源抵抗Ｒ３がマッ
チしているという事実によって制御される．このゲート
の伝搬遅れは，負荷抵抗Ｒｌ及びＲ２によって設定され
るパワーレベルによって決定される．従って、第３図に
示したＥＣＬゲートは、基本的に、入力トランジスタＥ
ｌ又はＥ２の一方のみがｒオン」する様に差動増幅器が
完全にスイッチされる場合においても、対応する入力ト
ランジスタＥｌ及びＥ２が飽和しないことを確俣する為
に十分小さな値に維持される負荷抵抗Ｒｌ及びＲ２を具
備する差動増幅器である．しかしながら、負荷抵抗Ｒ１
及びＲ２の固定した値は．ＶＣＯ適用において必要とさ
れる制御を阻止する．なぜならば、装置Ｅ１及びＥ２の
コレクタにおいて付与される入力制御電圧は一定のまま
であるからである。
従って、１個の入力装置の抵抗負荷が変化する場合に，
全ての入力装置の抵抗負荷が一貫したものである様に変
化されることを確保する一方、ＥＣＬ入力装置の抵抗負
荷を変化可能であることを可能とする技術を提供するこ
とが極めて望ましい． １一剪 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、伝搬遅れを制御する
為にバイアス電流を変化させることを可能としたエミッ
タ結合論理回路を提供することを目的とする。
匪一滅 本発明は、伝搬遅れを制御する為にバイアス電流を変化
させることを可能とするエミッタ結合論理（ＥＣＬ）ゲ
ート構成を提供している．このＥＣＬ回路は、従来の対
応における共通結合したエミッタを持った複数個の入力
トランジスタを有している．各入力トランジスタのコレ
クタは制御電圧を受取るべく接続されている。共通結合
したエミッタと接地との間に接続して電流源が設けられ
ている．好適には可変抵抗である回路が、入力トランジ
スタと供給電圧との間に接続されている．バイアス電圧
が、ＥＣＬ入力トランジスタのコレククヘ供給される充
電用電流を制御する．本発明の好適実施例においては、
エミッタ結合論理ゲートが、共通結合したエミッタを持
った第一及び第二ＮＰＮ入力トランジスタを有しでいる
．第一入力トランジスタのベースは、第一入力信号を受
取るべく接続されている．第二入力トランジスタのベー
スは第二入力信号を受取るべく接続されている．第一Ｐ
ＭＯＳｈランジスタ及び第一ショットキーダイ才−ドが
，供給電圧Ｖ　ｅｃと第一入力トランジスタのコレクク
との間に並列接続されている．第二ＰＭＯＳトランジス
タ及び第二ショットキーダイオードが、Ｖ　ｃｅと第二
入力トランジスタのコレクタとの間に並列接続されてい
る．第一ＮＰＮ電流源トランジスタは，そのエミッタを
接地接続させている．第三ＰＭＯＳトランジスタは、第
一電流源トランジスタの共通ベース／コレクタ端子とＶ
　Ｃｅとの間に接続されている．第二ＮＰＮ電流源トラ
ンジスタは、第一及び第二トランジスタの共通結合した
エミッタと接地との間に接続されている．第二電流源ト
ランジスタのベースは、第一電流源トランジスタの共通
ベース／コレクタ端子へ接続されている．第二電流源ト
ランジスタは、第一電流源トランジスタの電流ソース（
湧出し）能力の２倍の能力を持っている．ゲートバイア
ス電圧が，３例のＰＭＯＳトランジスタの各々のゲート
へ印加され、該ゲートの伝搬遅れを制御する． １皿舅 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する． 第４図に示した如く、本発明は．ＥＣＬゲート構成１０
０を提供しており、それは、ゲート１００へ印加される
バイアス電流が変化することを可能としている．このこ
とは，ゲート１００の伝搬遅れを、入力制御電圧によっ
て変化させることを可能としている。この様にして伝撤
遅れを制御することにより、以下に詳細に説明する如く
、電圧制御オシレー夕の適用においてＥＣＬゲート１０
０を使用することを可能としている． 第４図に示した如＜．ＥＣＬゲート１ｏｏの構成は、従
来のＥＣＬゲートコレクタ負荷抵抗の各々がショットキ
ーダイオード１０４と並列しているＰＭＯＳ装置１０２
によって置換されているということを除いて、標準のＥ
ＣＬ論理ゲートと同様である．この構成は、ゲートの実
効的論理スイッチング電流及び伝撤遅れを変化させるこ
とを可能とする．なぜならば、Ｐ　Ｍ　Ｏ−Ｓ装置１０
２のゲートバイアスは、調節可能な負荷抵抗を模倣する
為に変化させることが可能だがらである．ショットキー
タイ才一ド１０２が，低レベルの論理の振れを制限する
為に存在している。
ゲート１００に対してのＮＰＮ装置ＩＸ及び２Ｘを有す
るプルダウン電流源は、同一にバイアスされているＰＭ
ＯＳ制御トランジスタ１０６によって制御される．装ｆ
ｉ２Ｘは、装置１ｘの電流ソース（湧出し）能力の２倍
の能カを持っている．従って、装置１０６の電流は、上
部ＰＭＯＳソース即ち要素１０２及び１０４のものの２
倍までスケールアップされ，従って、遷移期間中、入力
トランジスタ１０８，１１０のコレクタにおける充電用
電流はマッチされる． 「オフ」である共通エミッタ差動対ＮＰＮ｝ランジスタ
、即ち装置１０８又は装置１１０の何れかのコレククは
、ＩＸ電流湧出し大きさにおいてＰＭＯＳ装置１０２の
１つによって論理「高」レベルに維持される．「オン」
である差動対ＮＰＮトランジスタ（１０８，１１０）の
コレクタは、プルダウン電流源装置２ｘによってＶ　ｃ
ｅよりも１ショットキーダイオード電圧降下低い「低」
レベルに保持される．「低」レベルコレクタに対する２
ｘ電流は、適宜のＰＭＯＳ装置１０２によって供給され
る１ｘ及び対応するショットキーグイ才−ド１０４によ
って供給される１ｘを有している． スイッチング過渡期間中、正味の正の充電用電流はＩＸ
である．正味の負の充電用電流も、論理状態とは独立的
に常に「オン」であるＰＭＯＳ装置１０２により要求さ
れるＩＸＤＣｉｉ流の結果として、ＩＸである． 第４図に示したＥＣＬゲート１００の実施例には、電流
源Ｉ　ＲＥＦ及びＰＭＯＳ装置ＰＲＥＦを有する電流対
電圧変換器が設けられており、それは線形な電流を供給
し，従ってＰＭＯＳ装置１０２及び１０８の非線形Ｖｇ
ｔ電圧属性を除去している． 第５図は、上述したタイプの３個のＥＣＬゲートｌ００
を使用する３段電圧制御リング才シレー夕を示している
．第４図及び第５図における同様の参照符号は同様の対
応する回路要素を表ｈしている． 第５図に示したリングオシレー夕において、電流源装置
ＩＸ及び２Ｘを有する第４図に示した単純なカレントミ
ラーを修正して、より一般的な複合電流ミラー構成を与
えている。ＮＰＮ装置ｌ１２及び１１４をエミッタホロ
ワ１２０用の電流源として加えてある．デジェネレーシ
ョン抵抗１１６も加えてある．更に，２個の半値エミッ
タデジェネレーション抵抗１１８が、接地と装置２Ｘの
各々との間に加えてある． 更に、抵抗１２１，１２２及びコンデンサ１２４を有す
る従来の補償回路を加えてある．更に、装置１０２のソ
ース／ドレインにおける如く、装置１０６のソース／ド
レイン電圧を拘束する為に，カスコード接続したＰＭＯ
Ｓ装置１２６を加えてある． 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるされるべ
きものではなく、本発明の技術的範囲を逸脱することな
しに種々の変形が可能であることは勿論である。例えば
、第４図及び第５図に示したＰＭＯＳ装置のソース／ゲ
ート／ドレイン端子は．ＰＮＰエミッタ／ベース／コレ
クタ端子へ直接的にマップさせることが可能である．
【図面の簡単な説明】
第１図は従来のフエーズ口ツクループ回路を示した概略
ブロック図、第２図はＰＬＬにおいて使用することが可
能なタイプの従来のトランジスタ／トランジスタロジッ
ク（ＴＴＬ）ゲートを示した砥略図、第３図は従来のエ
ミッタ結合論理（ＥＣＬ）ゲートを示した概略図、第４
図は本発明に基づいて構成されたＥＣＬゲート構成を示
した概略図，第５図は第４図に示したＥＣＬゲート構成
を使用する高周波数ＥＣＬｔ圧制御リング才シレー夕回
路を示した概略図、第ＥＡ図は第５図に示した回路に対
応する簡単な論理である．（符号の説明） １００；ＥｃＬゲート １０２：ＰＭＯＳ装置 １０４：ショットキーダイオード １０６：ＰＭＯＳ制御トランジスタ １０８．１１０：入力トランジスタ １１２，１１４：ＮＰＮ装置 ｌ２０：エミッタホロワ Ｆエロトー１− Ｆ工〔コ−２一一 ■ヨエロシ．３ー １Ｆエロ；−’１

Claims (1)

  1. 【特許請求の範囲】 １、エミッタ結合論理回路において、 （ａ）共通結合したエミッタを有すると共に各々がコレ
    クタを持った複数個の入力トランジスタ、 （ｂ）前記共通結合したエミッタと接地との間に接続さ
    れている電流源、 （ｃ）前記入力トランジスタのコレクタと供給電圧との
    間に接続されており前記入力トランジスタのコレクタへ
    供給される充電用電流を制御する手段、 を有することを特徴とするエミッタ結合論理回路。 ２、特許請求の範囲第１項において、前記充電用電流を
    制御する手段が可変抵抗手段を有することを特徴とする
    エミッタ結合論理回路。 ３、エミッタ結合論理回路において、 （ａ）共通結合したエミッタを持っており且つ各々がコ
    レクタを持っている第一及び第二入力トランジスタ、 （ｂ）前記第一入力トランジスタのコレクタと供給電圧
    との間に接続されている第一可変抵抗手段、 （ｃ）前記第二入力トランジスタのコレクタと前記供給
    電圧との間に接続されている第二可変抵抗手段、 （ｄ）前記共通結合したエミッタと接地との間に接続さ
    れている電流源可変抵抗手段、 （ｅ）前記第一、第二及び電流源可変抵抗手段のそれぞ
    れのインピーダンスが実質的に等しい様に前記第一可変
    抵抗手段及び前記第二可変抵抗手段のインピーダンスを
    制御する手段、 を有することを特徴とするエミッタ結合論理回路。 ４、特許請求の範囲第３項において、前記第一及び第二
    可変抵抗手段の各々がプルアップ負荷及び前記プルアッ
    プ負荷をクランプする手段を有することを特徴とするエ
    ミッタ結合論理回路。 ５、特許請求の範囲第３項において、前記第一及び第二
    可変抵抗手段の各々が、 （ａ）ソースを前記供給電圧へ接続しておりドレインを
    対応する入力トランジスタのコレクタへ接続しており且
    つゲートをゲートバイアス電圧を受取るべく接続されて
    いるＰＭＯＳトランジスタ、 （ｂ）前記供給電圧と前記ＰＭＯＳトランジスタのドレ
    インとの間に接続されているショットキーダイオード、 を有することを特徴とするエミッタ結合論理回路。 ６、エミッタ結合論理回路において、 （ａ）共通結合したエミッタを持った第一及び第二入力
    トランジスタ、 （ｂ）ソースを供給電圧へ接続しておりドレインを前記
    第一入力トランジスタのコレクタへ接続しており且つゲ
    ートをゲートバイアス電圧を受取るべく接続している第
    一ＰＭＯＳトランジスタを具備すると共に前記供給電圧
    と前記第一ＰＭＯＳトランジスタのドレインとの間に接
    続されている第一ショットキーダイオードを具備する第
    一可変抵抗手段、 （ｃ）ソースを前記供給電圧へ接続しておりドレインを
    前記第二入力トランジスタのコレクタへ接続しており且
    つゲートを前記ゲートバイヤス電圧を受取るべく接続し
    ている第二ＰＭＯＳトランジスタを具備すると共に前記
    供給電圧と前記第二ＰＭＯＳトランジスタのドレインと
    の間に接続されている第二ショットキーダイオードを具
    備する第二可変抵抗手段、 （ｄ）前記共通接続したエミッタと接地との間に接続さ
    れている電流源手段、 を有することを特徴とするエミッタ結合論理回路。 ７、特許請求の範囲第６項において、前記電流源手段が
    、 （ａ）エミッタを接地及び共通ベース／コレクタ端子へ
    結合している第一電流源トランジスタ、（ｂ）ドレイン
    を前記第一電流源トランジスタの共通ベース／コレクタ
    端子へ接続しておりソースを前記供給電圧へ接続してお
    り且つゲートを前記ゲートバイアス電圧へ接続している
    第三ＰＭＯＳトランジスタ、 （ｃ）コレクタを前記共通接続したエミッタへ接続して
    おりエミッタを接地接続しており且つベースを前記第一
    電流源トランジスタの前記共通ベース／コレクタ端子へ
    接続している第二電流源トランジスタ、 を有することを特徴とするエミッタ結合論理回路。 ８、特許請求の範囲第７項において、更に、条件付け回
    路を有しており、前記条件付け回路が、 （ａ）ソースを前記供給電圧へ接続しており共通接続し
    たドレイン／ゲート端子を前記ゲートバイアス電圧へ接
    続している第四ＰＭＯＳトランジスタ、 （ｂ）前記第四ＰＭＯＳトランジスタの共通接続したド
    レイン／ゲート端子と接地との間に接続されている電流
    源、 を有することを特徴とするエミッタ結合論理回路。 ９、エミッタ結合論理ゲートにおいて、 （ａ）共通結合したエミッタを具備しており且つ第一入
    力トランジスタのベースが第一入力信号を受取るべく接
    続されており且つ第二入力トランジスタのベースが第二
    入力信号を受取るべく接続されている第一及び第二ＮＰ
    Ｎ入力トランジスタ、 （ｂ）供給電圧と前記第一入力トランジスタのコレクタ
    との間に並列接続されている第一ＰＭＯＳトランジスタ
    及び第一ショットキーダイオード、 （ｃ）前記供給電圧と前記第二入力トランジスタのコレ
    クタとの間に並列接続されている第二ＰＭＯＳトランジ
    スタ及び第二ショットキーダイオード、 （ｄ）エミッタを接地及び共通ベース／コレクタ端子へ
    結合している第一ＮＰＮ電流源トランジスタ、 （ｅ）前記第一電流源トランジスタの共通ベース／コレ
    クタ端子と前記供給電圧源との間に接続されている第三
    ＰＭＯＳトランジスタ、 （ｆ）前記第一及び第二入力トランジスタの共通結合し
    たエミッタと接地との間に接続されておりそのベースが
    前記第一電流源トランジスタの共通ベース／コレクタ端
    子へ接続されており且つ前記第一電流源トランジスタの
    電流ソース能力の２倍の能力を持っている第二ＮＰＮ電
    流源トランジスタ、 （ｇ）前記第一、第二及び第三ＰＭＯＳトランジスタの
    各々のゲートへゲートバイアス電圧を供給する手段、 を有することを特徴とするエミッタ結合論理ゲート。 １０、複数個の直列接続したエミッタ結合論理（ＥＣＬ
    ）ゲートを有する電圧制御オシレータ（ＶＣＯ）におい
    て、各ＥＣＬゲートが、 （ａ）共通結合したエミッタを持っており且つ各々がコ
    レクタを持っている複数個の入力トランジスタ、 （ｂ）前記共通結合したエミッタと接地との間に接続さ
    れている電流源、 （ｃ）前記入力トランジスタのコレクタと供給電圧との
    間に接続されており前記入力トランジスタのコレクタへ
    供給される充電用電流を制御する手段、 を有することを特徴とする電圧制御オシレータ。 １１、特許請求の範囲第１０項において、前記充電用電
    流を制御する手段が可変抵抗手段を有することを特徴と
    する電圧制御オシレータ。 １２、複数個の直列接続したエミッタ結合論理（ＥＣＬ
    ）ゲートを有する電圧制御オシレータ（ＶＣＯ）におい
    て、各ＥＣＬゲートが、 （ａ）共通結合したエミッタを持っており且つ各々がコ
    レクタを持っている第一及び第二ＮＰＮ入力トランジス
    タ、 （ｂ）前記第一入力トランジスタのコレクタと供給電圧
    との間に接続されており前記第一入力トランジスタのコ
    レクタへ供給される充電用電流を制御する為の第一可変
    抵抗手段、 （ｃ）前記第二入力トランジスタのコレクタと前記供給
    電圧との間に接続されており前記第二入力トランジスタ
    のコレクタへ供給される充電用電流を制御する為の第二
    可変抵抗手段、 （ｄ）前記共通結合したエミッタと接地との間に接続さ
    れている電流源可変抵抗手段、 （ｅ）前記第一、第二及び電流源可変抵抗手段のそれぞ
    れのインピーダンスが実質的に等しい様に前記第一可変
    抵抗手段及び第二可変抵抗手段のインピーダンスを制御
    する手段、 を有することを特徴とする電圧制御オシレータ。 １３、特許請求の範囲第１２項において、前記第一及び
    第二可変抵抗手段の各々が、 （ａ）ソースを前記供給電圧へ接続しておりドレインを
    対応する入力トランジスタのコレクタへ接続しておりゲ
    ートをゲートバイヤス電圧を受取るべく接続されている
    ＰＭＯＳトランジスタ、（ｂ）前記供給電圧と前記ＰＭ
    ＯＳトランジスタのドレインとの間に接続されているシ
    ョットキーダイオード、 を有することを特徴とする電圧制御オシレータ。
JP2011970A 1989-01-23 1990-01-23 高周波数ｅｃｌ電圧制御リングオシレータ Pending JPH02233012A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/299,768 US4876519A (en) 1989-01-23 1989-01-23 High frequency ECL voltage controlled ring oscillator
US299,768 1989-01-23

Publications (1)

Publication Number Publication Date
JPH02233012A true JPH02233012A (ja) 1990-09-14

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ID=23156216

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Application Number Title Priority Date Filing Date
JP2011970A Pending JPH02233012A (ja) 1989-01-23 1990-01-23 高周波数ｅｃｌ電圧制御リングオシレータ

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Country Link
US (1) US4876519A (ja)
EP (1) EP0379955A1 (ja)
JP (1) JPH02233012A (ja)
CA (1) CA1303690C (ja)

Cited By (2)

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