JPH02231960A - 電源制御装置 - Google Patents
電源制御装置Info
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- JPH02231960A JPH02231960A JP4658689A JP4658689A JPH02231960A JP H02231960 A JPH02231960 A JP H02231960A JP 4658689 A JP4658689 A JP 4658689A JP 4658689 A JP4658689 A JP 4658689A JP H02231960 A JPH02231960 A JP H02231960A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、PWM (Pulse Width Mod
ulation)回路を用いた電源制御装置に関するも
のである。
ulation)回路を用いた電源制御装置に関するも
のである。
従来、電源装置の制御回路であるPWM回路は出力電圧
を検出し基準電圧と比較し、その結果によりPWM制御
を行い出力を設定値に制御した。
を検出し基準電圧と比較し、その結果によりPWM制御
を行い出力を設定値に制御した。
特にアップダウンカウンタを用いたPWM回路では、前
記比較結果によりアップダウンカウンタを駆動し、該ア
ップダウンカウンタの値をダウンカウンタにロードし制
御を行っていた。
記比較結果によりアップダウンカウンタを駆動し、該ア
ップダウンカウンタの値をダウンカウンタにロードし制
御を行っていた。
しかしながら、上記従来例では比較結果をそのままアッ
プダウンカウンタへ入力していたため、アップダウンカ
ウンタの駆動と同時に比較結果が変化したときなどアッ
プダウンカウンタが誤動作するという問題があった。
プダウンカウンタへ入力していたため、アップダウンカ
ウンタの駆動と同時に比較結果が変化したときなどアッ
プダウンカウンタが誤動作するという問題があった。
?発明は、このような事情のもとでなされたもので、ア
ップダウンカウンタにおけるアツブカウンタ又はダウン
カウンタへの切換えとカウントが重なり誤動作するとい
うことのない電源制御装置を提供することを目的とする
ものである。
ップダウンカウンタにおけるアツブカウンタ又はダウン
カウンタへの切換えとカウントが重なり誤動作するとい
うことのない電源制御装置を提供することを目的とする
ものである。
(課題を解決するための手段〕
本発明では、前記目的を達成するため、電源制御装置を
つぎのように構成するものである。
つぎのように構成するものである。
つぎのa −■ dの構成要素を備えるようにする。
a.比較器からの入力に応じてアツプカウンタ又はダウ
ンカウンタに切換えられ、第1のクロツクにより駆動さ
れるアツプダウンカウンタ。
ンカウンタに切換えられ、第1のクロツクにより駆動さ
れるアツプダウンカウンタ。
b.所定のタイミングで前記アツプダウンカウンタの値
がロードされ、第2のクロックにより駆動されるカウン
タ。
がロードされ、第2のクロックにより駆動されるカウン
タ。
c、前記カウンタの値を所定の値と比較してPWMパル
スを生成し電源制御用のスイッチング素子へ供給する手
段。
スを生成し電源制御用のスイッチング素子へ供給する手
段。
d.前記アップダウンカウンタにおけるアツプカウンタ
又はダウンカウンタへの切換えのタイミングより、常に
遅れたタイミングで該アップダウンカウンタを駆動する
第1クロックを発生するクロック発生手段。
又はダウンカウンタへの切換えのタイミングより、常に
遅れたタイミングで該アップダウンカウンタを駆動する
第1クロックを発生するクロック発生手段。
前記構成により、アップダウンカウンタは、常にアップ
カウンタ又はダウンカウンタに切換えられた後に、カウ
ント駆動される。
カウンタ又はダウンカウンタに切換えられた後に、カウ
ント駆動される。
以下、本発明を実施例で説明する。
第1図は、本発明の実施例である、電子写真方式複写機
等の情報処理装置用の電源装置の全体構成図である。(
なお、本実施例の要部は第13頁第4行〜第14頁第9
行に説明されている。)同図において、D1は、商用交
流ライン入力を整流するためのブリッジダイオード、C
1は平滑用コンデンサ、T1は、スイッチングレギュレ
ータである電圧共振形フライバックレギュレータのコン
バータトランス(フライバックトランス)、Tr1は、
このコンバータトランスTlを駆動するためのパワーM
OS FET (金属酸化膜半導体の電界効果トラン
ジスタ)(電源制御用スイッチング素子)、C2は、コ
ンバータトランスT,と共振してより効果的な電圧変換
を行うためのコンデンサ、D6は、FET T,.の
保護のためのダイオードである。
等の情報処理装置用の電源装置の全体構成図である。(
なお、本実施例の要部は第13頁第4行〜第14頁第9
行に説明されている。)同図において、D1は、商用交
流ライン入力を整流するためのブリッジダイオード、C
1は平滑用コンデンサ、T1は、スイッチングレギュレ
ータである電圧共振形フライバックレギュレータのコン
バータトランス(フライバックトランス)、Tr1は、
このコンバータトランスTlを駆動するためのパワーM
OS FET (金属酸化膜半導体の電界効果トラン
ジスタ)(電源制御用スイッチング素子)、C2は、コ
ンバータトランスT,と共振してより効果的な電圧変換
を行うためのコンデンサ、D6は、FET T,.の
保護のためのダイオードである。
FET T,.がスイッチングすることによりコンバ
ータトランスT1の各出力巻線には出力電圧が発生する
。D2 ,D3,D4及びC3,C4 ,C5は、それ
ぞれの巻線出力を整流平滑するためのダイオード及びコ
ンデンサである。
ータトランスT1の各出力巻線には出力電圧が発生する
。D2 ,D3,D4及びC3,C4 ,C5は、それ
ぞれの巻線出力を整流平滑するためのダイオード及びコ
ンデンサである。
出力1は複写機の帯電転写等に用いるための高圧出力、
出力2はCPU2,PWM回路1等を駆動するための5
V出力、出力3はモータ.ソレノイド等を駆動するため
の24V出力である。T 3 , T r2はPWM回
路1の出力によりFET Tr+を駆動するためのト
ランス及びトランジスタ、T2はFET T,,に流
れる電流をPWM回路1に伝えるカレントトランス、4
は5v出力を定電圧化するレギュレータ、R1,R2は
24V出力を分圧する抵抗、3は分圧された電圧とCP
U2からのアナログ値を比較する比較器(コンパレータ
)である。5はコンバータトランスTIに発生するフラ
イバック電圧を検知し、PWM回路1へ伝える同期検知
回路である。
出力2はCPU2,PWM回路1等を駆動するための5
V出力、出力3はモータ.ソレノイド等を駆動するため
の24V出力である。T 3 , T r2はPWM回
路1の出力によりFET Tr+を駆動するためのト
ランス及びトランジスタ、T2はFET T,,に流
れる電流をPWM回路1に伝えるカレントトランス、4
は5v出力を定電圧化するレギュレータ、R1,R2は
24V出力を分圧する抵抗、3は分圧された電圧とCP
U2からのアナログ値を比較する比較器(コンパレータ
)である。5はコンバータトランスTIに発生するフラ
イバック電圧を検知し、PWM回路1へ伝える同期検知
回路である。
なお、電源立上り時にはPWM回路1.CPU2に電圧
を供給する補助電源が必要であるが本図では省略してあ
る。
を供給する補助電源が必要であるが本図では省略してあ
る。
本電源はセカンダリ方式の電圧共振形のスイッチングレ
ギュレータを構成しており、同期検知回路5によりフラ
イバック電圧を検知し、FETTrlを駆動するためよ
りよい電圧変換を行うことができる。
ギュレータを構成しており、同期検知回路5によりフラ
イバック電圧を検知し、FETTrlを駆動するためよ
りよい電圧変換を行うことができる。
PWM回路1の具体的構成は第2〜5図に示さね、第2
図〜第4図の関係は第6図に示されているが、その構成
,動作を説明する前に本実施例における電圧制御の概略
を説明する。
図〜第4図の関係は第6図に示されているが、その構成
,動作を説明する前に本実施例における電圧制御の概略
を説明する。
スイッチングレギュレータの出力の一部である出力3の
電圧は分圧されて、比較器3において、CPU2からの
基準値と比較される。スイッチングレギュレータの出力
電圧が基準値より小さいと、比較器3の出力極性は正と
なり、ゲートC47にはHiとして入力され、アップダ
ウンカンウタCt(第4図参照)はアップカウントに切
換えられ、第1のクロツクで駆動される。
電圧は分圧されて、比較器3において、CPU2からの
基準値と比較される。スイッチングレギュレータの出力
電圧が基準値より小さいと、比較器3の出力極性は正と
なり、ゲートC47にはHiとして入力され、アップダ
ウンカンウタCt(第4図参照)はアップカウントに切
換えられ、第1のクロツクで駆動される。
方、ダウンカウンタAl(第2図参照)は、第2のクロ
ックで駆動され、そのカウント中に同期検知回路5から
同期信号TIMがPRTL端子に入力するか、或は計数
値が零となりボローが出されると、前記アップダウンカ
ウンタC1の計数値がロードされる。
ックで駆動され、そのカウント中に同期検知回路5から
同期信号TIMがPRTL端子に入力するか、或は計数
値が零となりボローが出されると、前記アップダウンカ
ウンタC1の計数値がロードされる。
このロードと同時にPWM信号がオンしてFET T
,,がオンし、ダウンカウンタA1がカウントダウンし
てCPU2から指定された所定値になるとPWM信号が
オフしてFET TrIはオフする。
,,がオンし、ダウンカウンタA1がカウントダウンし
てCPU2から指定された所定値になるとPWM信号が
オフしてFET TrIはオフする。
ダウンカウンタA1は、同期信号TIMが入力するか、
或はその計数値が零になると、再びアツプダウンカウン
タC1の計数値がロードされ、PWM信号が出されてF
ET Tr+がオンし、ダウンカウンタA1が前記所
定値までカウントダウンするとPWM信号が反転しFE
T T,Iはオフする。
或はその計数値が零になると、再びアツプダウンカウン
タC1の計数値がロードされ、PWM信号が出されてF
ET Tr+がオンし、ダウンカウンタA1が前記所
定値までカウントダウンするとPWM信号が反転しFE
T T,Iはオフする。
以上の動作が緑返されて、コンバータトランスT1は付
勢される。
勢される。
比較器3の出力極性が正の間は、アップダウンカウンタ
C1はアップカウンタとしてカウントアップを続け、P
WM信号のオンの期間は長くなりFET Tr,オンの
期間も長くなってその電流の平均値は大きくなり、スイ
ッチングレギュレータの出力電圧は上昇する。
C1はアップカウンタとしてカウントアップを続け、P
WM信号のオンの期間は長くなりFET Tr,オンの
期間も長くなってその電流の平均値は大きくなり、スイ
ッチングレギュレータの出力電圧は上昇する。
スイッチングレギュレータの出力電圧が基準値を超える
と、比較器3の出力極性は反転し、アップダウンカウン
タC1はダウンカウンタに切換えられ、その計数値はダ
ウンカウントしスイッチングレギュレータの出力電圧は
下降する。
と、比較器3の出力極性は反転し、アップダウンカウン
タC1はダウンカウンタに切換えられ、その計数値はダ
ウンカウントしスイッチングレギュレータの出力電圧は
下降する。
このようにして、スイッチングレギュレータの出力電圧
即゛ち出力1,出力3の電圧は一定に制御される。出力
2の方は、レギュレータ4により更に高精度に制御され
る。
即゛ち出力1,出力3の電圧は一定に制御される。出力
2の方は、レギュレータ4により更に高精度に制御され
る。
次にPWM回路1の構成,動作を第2〜5図を用いて説
明する。Al(第2図左参照)は8ビットのダウンカウ
ンタであり、ロード信号によりデータをロードしダウン
カウントを行う。
明する。Al(第2図左参照)は8ビットのダウンカウ
ンタであり、ロード信号によりデータをロードしダウン
カウントを行う。
カウンタA1の内部回路は第5図で表される。
第5図において、端子Q。からQ7までは通常の8ビッ
トのダウンカウンタと同様である。端子Q8は、カウン
タA1がカウントダウンし計数値が零になった後、又は
同期(PRTL)信号が入力されるとHiとなり、ロー
ド信号が入力されるまで保持される様に構成されている
。端子Q8の出力はDフリップフロップA2(第2図中
央参照)により1クロツク保持した後ロード端子に入力
される。この様に構成されているためダウンカウンタA
1は確実にロードすることになる。
トのダウンカウンタと同様である。端子Q8は、カウン
タA1がカウントダウンし計数値が零になった後、又は
同期(PRTL)信号が入力されるとHiとなり、ロー
ド信号が入力されるまで保持される様に構成されている
。端子Q8の出力はDフリップフロップA2(第2図中
央参照)により1クロツク保持した後ロード端子に入力
される。この様に構成されているためダウンカウンタA
1は確実にロードすることになる。
A9,AIO (第2図右参照)はフリップフロップを
構成しており、この出力PWMがPWM信号となる。
構成しており、この出力PWMがPWM信号となる。
TEST OUT2(第2図右)がHiの場合、フリ
ップフロップA2がHiとなると、フリップフロップB
3(第3図右)はクリアされるためCOMP1がLoと
なり、PWM信号はHi即ちオンとなる。又、ゲート8
5〜BIO(第3図中央)は一致回路となっており、ラ
ッチB1のラッチによりラッチされたCPU2からのデ
ータDATA5〜9の値とダウンカウンタA1のQ2〜
Q7の値が一致することによりCOMP1がHiとなる
が、TEST OUT2がLoの場合、PWM信号は
Lo即ちオフとなる。フライバックの同期信号TIM(
第1図)が、ダウンカウンタA1のPRTL端子に入力
することにより端子Q8をHiにし、PWM信号を反転
させオンにする。A13(第2図右下)は、同期信号T
IMの.ゲートであり、有効,無効をゲートAll,A
12で構成するフリップフロップにより決定される。ダ
ウンカウンタA1の端子Q8がHi又はTEST O
UT2がLoになった時、同期信号は無効となり、ラッ
チB2(第3図下)に与えられるCPU2からのデータ
DATA10〜14の値とダウンカウンタA1の端子Q
2〜Q7の値が同じになると、同期信号は有効となる。
ップフロップA2がHiとなると、フリップフロップB
3(第3図右)はクリアされるためCOMP1がLoと
なり、PWM信号はHi即ちオンとなる。又、ゲート8
5〜BIO(第3図中央)は一致回路となっており、ラ
ッチB1のラッチによりラッチされたCPU2からのデ
ータDATA5〜9の値とダウンカウンタA1のQ2〜
Q7の値が一致することによりCOMP1がHiとなる
が、TEST OUT2がLoの場合、PWM信号は
Lo即ちオフとなる。フライバックの同期信号TIM(
第1図)が、ダウンカウンタA1のPRTL端子に入力
することにより端子Q8をHiにし、PWM信号を反転
させオンにする。A13(第2図右下)は、同期信号T
IMの.ゲートであり、有効,無効をゲートAll,A
12で構成するフリップフロップにより決定される。ダ
ウンカウンタA1の端子Q8がHi又はTEST O
UT2がLoになった時、同期信号は無効となり、ラッ
チB2(第3図下)に与えられるCPU2からのデータ
DATA10〜14の値とダウンカウンタA1の端子Q
2〜Q7の値が同じになると、同期信号は有効となる。
これにより、DATA 1 0〜14の値を変えること
により同期動作におけるノイズにより誤動作をなくすこ
とが可能となる。
により同期動作におけるノイズにより誤動作をなくすこ
とが可能となる。
CI(第4図左)は8ビットのアップダウンカウンタで
あり、この計数値が、ダウンカウンタA1のロードする
値となる。よって、カウンタC1がアップカウントする
とA1のロードする値が犬きくなるためPWMの周期は
大きくなり、PWM信号のオン/オフ比が大きくなる、
又ダウンカウントするとダウンカウンタA1のロードす
る計数値が小さくなるためPWMの周期は小さくなりP
WM信号のオン/オフ比も小さくなる。
あり、この計数値が、ダウンカウンタA1のロードする
値となる。よって、カウンタC1がアップカウントする
とA1のロードする値が犬きくなるためPWMの周期は
大きくなり、PWM信号のオン/オフ比が大きくなる、
又ダウンカウントするとダウンカウンタA1のロードす
る計数値が小さくなるためPWMの周期は小さくなりP
WM信号のオン/オフ比も小さくなる。
C18〜43(第4図上)はデジタルコンパレータを構
成しており、アップダウンカウンタC1の値とCPU2
からのデータDATA5〜9を比較する。これによりア
ップダウンカウンタC1の端子Q2〜Q7がDATA5
〜DATA9より小さい時TEST OUT2(第2
図右上)はLOとなり、PWM信号はLoとなる、つま
りCOMPI,COMP2の信号を無効にしている。
成しており、アップダウンカウンタC1の値とCPU2
からのデータDATA5〜9を比較する。これによりア
ップダウンカウンタC1の端子Q2〜Q7がDATA5
〜DATA9より小さい時TEST OUT2(第2
図右上)はLOとなり、PWM信号はLoとなる、つま
りCOMPI,COMP2の信号を無効にしている。
次にC3〜C13(第4図左上)はデジタルコンパレー
タとなっており、アップダウンカウンタC1の計数値Q
3〜Q7とCPU2からのデータDATAO〜4(第4
図中央)を比較する。
タとなっており、アップダウンカウンタC1の計数値Q
3〜Q7とCPU2からのデータDATAO〜4(第4
図中央)を比較する。
その比較出力はゲートC47,フリップフロップC72
を経てアップダウンカウンタC1のUPDN端子に入力
される。アップダウンカウンタC】のUPDN端子はH
iだとC1はアップカウントし、LOだとダウンカウン
トを行うようになフている。これにより、アップダウン
カウンタC1の値がDATAO〜4の値より大きくなる
とゲート3の出力がLOとなる様構成されているため、
アップダウンカウンタC1の計数値はDATAO〜4で
定められる値より大きくなることはなく、これためPW
M信号の最大周期をこのDATAO〜4によって決定す
ることができる。
を経てアップダウンカウンタC1のUPDN端子に入力
される。アップダウンカウンタC】のUPDN端子はH
iだとC1はアップカウントし、LOだとダウンカウン
トを行うようになフている。これにより、アップダウン
カウンタC1の値がDATAO〜4の値より大きくなる
とゲート3の出力がLOとなる様構成されているため、
アップダウンカウンタC1の計数値はDATAO〜4で
定められる値より大きくなることはなく、これためPW
M信号の最大周期をこのDATAO〜4によって決定す
ることができる。
MPWM信号(第4図左)は比較器3(第1図)の出力
であり、この信号によりフリップフロップC72を介し
てアップダウンカウンタC1のUPDN端子に入力する
ことによりPWM制御のアップダウンを行う。
であり、この信号によりフリップフロップC72を介し
てアップダウンカウンタC1のUPDN端子に入力する
ことによりPWM制御のアップダウンを行う。
アシプダウンカウンタC1のクロック即ち第1のクロッ
クは、ゲートC55及びフリップフロップC56,C5
7 (クロック発生手段,第4図左下)により生成され
る。これによりLOAD信号の立下がりを4分周したも
のがアップダウンカウンタのクロックとなり、このクロ
ックの立上がりでアップダウンカウンタC1は駆動され
、一方、ダウンカウンタA1はLOAD信号の立上がり
で駆動されるので、ダウンカウンタA1がアップダウン
カウンタC1の計数値をロードするタイミングとアツプ
ダウンカウンタC1がカウントを行うタイミングは常に
一定の値でずれるようになり、アップダウンカウンタC
1のカウントとダウンカウンタA1のロードのタイミン
グが重なり、データが不安定状態でロードされることを
防ぐことが可能となる。
クは、ゲートC55及びフリップフロップC56,C5
7 (クロック発生手段,第4図左下)により生成され
る。これによりLOAD信号の立下がりを4分周したも
のがアップダウンカウンタのクロックとなり、このクロ
ックの立上がりでアップダウンカウンタC1は駆動され
、一方、ダウンカウンタA1はLOAD信号の立上がり
で駆動されるので、ダウンカウンタA1がアップダウン
カウンタC1の計数値をロードするタイミングとアツプ
ダウンカウンタC1がカウントを行うタイミングは常に
一定の値でずれるようになり、アップダウンカウンタC
1のカウントとダウンカウンタA1のロードのタイミン
グが重なり、データが不安定状態でロードされることを
防ぐことが可能となる。
フリップフロツブC72(第4図左)は、フリップフロ
ップC75,C76によりロード信号を4分周した信号
により駆動されるため、アップダウンカウンタC1のU
PDN入力はロード信号の立上り時にデータが更新され
、一方アップダウンカウンタC1のクロックは上述のよ
うにロード信号の立下りに同期しているため、確実にU
PDN信号が定まってからアップダウンカウンタC1は
カウントを行うことができ、UPDN信号の不定による
誤動作を防ぐことができる。
ップC75,C76によりロード信号を4分周した信号
により駆動されるため、アップダウンカウンタC1のU
PDN入力はロード信号の立上り時にデータが更新され
、一方アップダウンカウンタC1のクロックは上述のよ
うにロード信号の立下りに同期しているため、確実にU
PDN信号が定まってからアップダウンカウンタC1は
カウントを行うことができ、UPDN信号の不定による
誤動作を防ぐことができる。
フリップフロップC73は、アップダウンカウンタC1
の1クロック前のUPDNの値を保持しており、ゲート
C74によりC72とC73のXORをとり、アップダ
ウンカウンタC1のクロツクを生成するフリップフロツ
ブC56.C57のCLR端子に入力することにより1
クロック以前のデータと今回のデータが異なる時クロッ
クを入力しないため、カウントを禁止させるデジタルフ
ィルタとなり、MPWM端子(比較器3からの入力端)
より入って来るノイズによる誤動作を防ぐことが可能と
なる。
の1クロック前のUPDNの値を保持しており、ゲート
C74によりC72とC73のXORをとり、アップダ
ウンカウンタC1のクロツクを生成するフリップフロツ
ブC56.C57のCLR端子に入力することにより1
クロック以前のデータと今回のデータが異なる時クロッ
クを入力しないため、カウントを禁止させるデジタルフ
ィルタとなり、MPWM端子(比較器3からの入力端)
より入って来るノイズによる誤動作を防ぐことが可能と
なる。
ゲートC2(第4図左)は、アップダウンカウンタC1
の計数値が3以下になるとHiになるため、フリップフ
ロツプC51の出力はアツプダウンカウンタC1の値が
3以下でかつUPDN入力がLOの時にHiとなり、ア
ツプダウンカウンタC1のカウント値が3以下になるの
を防ぐ。これによりアップダウンカウンタC1の計数値
が00からFFとなる誤動作を防ぐことが可能となる。
の計数値が3以下になるとHiになるため、フリップフ
ロツプC51の出力はアツプダウンカウンタC1の値が
3以下でかつUPDN入力がLOの時にHiとなり、ア
ツプダウンカウンタC1のカウント値が3以下になるの
を防ぐ。これによりアップダウンカウンタC1の計数値
が00からFFとなる誤動作を防ぐことが可能となる。
PWMINH端子(第4図右下)は過電流時の保護を行
う入力であり、過電流検知時はこの入力によりR出力(
第4図右)はHiとなり、出力をカットする働きをする
。RESET端子(第4図下)は、CPU2からのシス
テム起動時のリセット信号を受け、初期状態を作る。
う入力であり、過電流検知時はこの入力によりR出力(
第4図右)はHiとなり、出力をカットする働きをする
。RESET端子(第4図下)は、CPU2からのシス
テム起動時のリセット信号を受け、初期状態を作る。
フリップフロツプC61(第4図右)はCPU2により
リセットの解除を行う。又、C58,C64(第4図右
下)は、それぞれ入力データが正転,反転かを決定する
レジスタである。
リセットの解除を行う。又、C58,C64(第4図右
下)は、それぞれ入力データが正転,反転かを決定する
レジスタである。
なお、本実施例は、比較器において電源出力と基準値を
比較しその結果により制御するフィードバック制御の例
であるが、本発明は電源入力と基準値を比較しその結果
により制御する、いわゆるフィードフォーワード制御に
も適用できることは勿論である。
比較しその結果により制御するフィードバック制御の例
であるが、本発明は電源入力と基準値を比較しその結果
により制御する、いわゆるフィードフォーワード制御に
も適用できることは勿論である。
又、本実施例では、PWM信号のオンオフ決定にダウン
カウンタな用いているが、アツプカウンタでもよく、P
WM信号のオン期間をカウンタヘのロードから所定計数
値までとし、オフ期間一定としているが、フライバック
レギュレータでなければ、所定計数値からロードまでの
期間をPWM信号のオン期間とし、オン期間一定とする
こともできる。
カウンタな用いているが、アツプカウンタでもよく、P
WM信号のオン期間をカウンタヘのロードから所定計数
値までとし、オフ期間一定としているが、フライバック
レギュレータでなければ、所定計数値からロードまでの
期間をPWM信号のオン期間とし、オン期間一定とする
こともできる。
更に、本実施例ではアップタウンカウンタにおける、ア
ップ/ダウンの切換えのタイミングとカウントのタイミ
ングの調整をフリツブフロツプで行っているが、これに
限らず適宜の遅延要素によって行ってよいことは勿論で
ある。
ップ/ダウンの切換えのタイミングとカウントのタイミ
ングの調整をフリツブフロツプで行っているが、これに
限らず適宜の遅延要素によって行ってよいことは勿論で
ある。
(応用例)
第7図は本発明の応用例である。
図示のように、比較器3の入力側にはアナログマルチプ
レクサ10が、出力側には4ビットラット11が接続さ
れており、CPUの切換信号によりそれぞれ出力3の検
知信号及び他の信号α,,β1,γ,が入力され、それ
ぞれ比較器3により比較した後、ラッチ11にラッチさ
れ、それぞれの結果をMPWMおよびα。,β。,γ0
に出力される様構成されている。この構成により、比較
器は1台で4つの入力に対し比較を行うことが可能とな
る。
レクサ10が、出力側には4ビットラット11が接続さ
れており、CPUの切換信号によりそれぞれ出力3の検
知信号及び他の信号α,,β1,γ,が入力され、それ
ぞれ比較器3により比較した後、ラッチ11にラッチさ
れ、それぞれの結果をMPWMおよびα。,β。,γ0
に出力される様構成されている。この構成により、比較
器は1台で4つの入力に対し比較を行うことが可能とな
る。
以上説明したように、本発明によれば、アップダウンカ
ウンタにおける、アツプカウンタ又はダウンカウンタへ
の切換えのタイミングより、常に遅れて該アップダウン
カウンタを駆動しているので、アップダウン信号の不定
によるアツプダウンカウンタの誤動作を防ぐことができ
る。
ウンタにおける、アツプカウンタ又はダウンカウンタへ
の切換えのタイミングより、常に遅れて該アップダウン
カウンタを駆動しているので、アップダウン信号の不定
によるアツプダウンカウンタの誤動作を防ぐことができ
る。
第1図は実施例の全体構成図、第2図〜第4図は夫々P
WM回路1の一部結線図、第5図はダウンカウンタA1
の結線図、第6図は第2図〜第4図の関係を示す図、第
7図は応用例の結線図である。 1・・・・・・PWM回路 3 −−−−−−比較器 C1・・・・・・アップダウンカウンタA1・・・・・
・ダウンカウンタ
WM回路1の一部結線図、第5図はダウンカウンタA1
の結線図、第6図は第2図〜第4図の関係を示す図、第
7図は応用例の結線図である。 1・・・・・・PWM回路 3 −−−−−−比較器 C1・・・・・・アップダウンカウンタA1・・・・・
・ダウンカウンタ
Claims (1)
- (1)つぎのa〜dの構成要素を備えていることを特徴
とする電源制御装置。 a、比較器からの入力に応じてアップカウンタ又はダウ
ンカウンタに切換えられ、第1のクロックにより駆動さ
れるアップダウンカウンタ。 b、所定のタイミングで前記アップダウンカウンタの値
がロードされ、第2のクロックにより駆動されるカウン
タ。 c、前記カウンタの値を所定の値と比較してPWMパル
スを生成し電源制御用のスイッチング素子へ供給する手
段。 d、前記アップダウンカウンタにおけるアップカウンタ
又はダウンカウンタへの切換えのタイミングより、常に
遅れたタイミングで該アップダウンカウンタを駆動する
第1クロックを発生するクロック発生手段。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4658689A JPH02231960A (ja) | 1989-03-01 | 1989-03-01 | 電源制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4658689A JPH02231960A (ja) | 1989-03-01 | 1989-03-01 | 電源制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02231960A true JPH02231960A (ja) | 1990-09-13 |
Family
ID=12751405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4658689A Pending JPH02231960A (ja) | 1989-03-01 | 1989-03-01 | 電源制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02231960A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008181548A (ja) * | 2002-07-10 | 2008-08-07 | Marvell World Trade Ltd | 出力レギュレータ |
-
1989
- 1989-03-01 JP JP4658689A patent/JPH02231960A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008181548A (ja) * | 2002-07-10 | 2008-08-07 | Marvell World Trade Ltd | 出力レギュレータ |
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