JPH02230386A - 音響表示発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業状の利用分野） 本発明は、ビデオ表示発生器に関し、特にラスター型表
示モニターに表示されるビットマップメモリ内のソナー
イメージを構築し、更新し、処理するソナー表示システ
ムのグラフィックプロセッサー等として使用されること
ができる表示発生器に関する。

（従来技術） 例えば、ソナーシステムと共に使用される音響表示シス
テムはソナーアレイから受信されるソナーデータを陰極
線管（ＣＲＴ）に表示される形に変換する。そのような
表示システムに対する多くの応用分野では高速イメージ
表示時間、及びイメージリフレッシュあるいは更新速度
が要求される。急速イメージ表示のための従来のシステ
ムは、表示画面上に直接イメージを描く”ストローカー
モニターを含む。一連の単純な幾何学的形状によって構
成されるイメージは、そのようなストローカー表示シス
テムによく適する。しかしながら、ストローカーシステ
ムを使用するシステムは、自由度が少なくコストが高い
という欠点を有する。

ストローカーモニターシステムはまた複雑なビデオ・グ
ラフィックイメージを表示する時には有効ではない。こ
のように、システムがグラフィックデータおよびソナー
データを表示する必要があるとき、第２のグラフィック
表示システムがしばしば使用される。さらに、ストロー
カーモニターは、それほど多くないベクトルが各リフレ
ッシュサイクルの間に描かれねばならいという点で、ボ
ーが制限されている。従ってこれは従来のストローカー
モニターの速度を制限する。

ラスクスキャン表示装置はストローカ表示装置と比べて
高くない。ラスタースキャン表示装置はライン毎にまた
各ラインの間に画素毎にイメージを構成することができ
る。このように、ラスタースキャン表示装置は広い範囲
に渡って種々のイメージを表示することができる。更に
、適当にブログ、ラミングすると、視野範囲すなわちウ
インドウ技術を使用して、多重イメージを単一のラスタ
ーモニターに表示することができる。視野範囲技術では
、単一画面上の異なる領域が異なるイメージに占有され
る。従って、異なるイメージが共に表示されることがで
き、画面の詳細は小規模に表示される内容で表わされる
。

しかしながら、ラスターモニターを使用する従来のシス
テムにおける欠点は、ラスターイメージを特徴づけ構成
するように発生されフォーマットされる情報量にある。

例えば、ＩＫ　Ｘ　ＩＫのラスターモニターは、１００
万画素を有する。そのような量の赤一緑一青（ＲＧＢ）
モニターの場合には、色と強度の情報は、各ビデオ表示
サイクルの間に表示を構築し更新するように、これらの
１００万の画素の各々に対して非常に高速に決定されな
ければならない。

ラスター型のモニターを使用するほどんどのシステムの
場合、いわば、そのメモリの各アドレスは表示の予め決
められた画素にマッピングされるので、ビデオあるいは
音響情報はシリアルにビットマップメモリに書かれ格納
される。各表示サイクルは一般にビットマップメモリか
らの完全な読み出しを含む。ビットマップメモリからの
読み出しが急速に実行される二とができるが、音響セン
サーアレ委化らの流速に変化する入力と歩調を保ったま
まビットマップメモリを更新することは、各表示サイク
ルの間に発生されなければならない巨大な情報量のため
、従来のシステムでは問題である。このように従来のプ
ロセッサーは、十分急速に読みだすことができる程の速
度で、ビットマップメモリを更新することが困難であっ
た。

（発明が解決すべき謀之） 本発明は、上記事情に鑑みてなされたもので、その目的
は従来の音響イメージ表示システムの欠陥を解決し、特
に表示データ速度と歩調を保てるように十分高速にビッ
トマップメモリイメージを構成できないという欠陥を解
決することができる音響表示発生器を提供することにあ
る。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、その並列バイブライン化多画素音響グラフィ
ックプロセッサーを有する表示発生器を提供する。その
音響グラフィックプロセッサーは、音響コントローラー
、画素フォーマッター及びオプションの画素転送器を具
備し、それらが構成されるとビットマップメモリ内のイ
メージを構築し、更新するように独立して動作する並列
多画素バイブライン化プロセッサーである。特に画素フ
ォーマッターと画素転送器は、一般にラスターラインと
画素マトリクスからなる信号の多画素群についてそれぞ
れ動作する。画素フォーマッタ、音響コントローラ、及
び画素転送器はそれぞれマイクロプログラム可能であり
、それにより異なる応用環境に対して最適化することが
できる。

それにより他の種類のデータ信号を処理することができ
るが、本願は一般には、例えば音響センサー信号を処理
するシステムと関連して使用される。例えば、実時間シ
ミュレーターシステムあるいはアニメーションシステム
は本発明の原理を使用することができる。本発明は、表
示装置に転送する前に、入力データのデータ速度と歩調
を合わせて十分速い速度で、音響イメージをビットマッ
プメモリ内に急速に構築し更新する。表示発生器は、バ
ルクメモリ内に予め決められたセンサーフォーマットで
格納されている音響信号を、例えばビットマップメモリ
と互換性のある複数の予め決められた表示フォーマット
に変換する。

音響コントローラは、実時前で初期化機能および監視機
能を実行する画素構築アルゴリズムプロセッサーである
。それはビットマップメモリ内にイメージを構成するた
めに必要な画素アドレスを発生するためのハードウエア
を含む。その音響コントローラは、ダイレクトメモリア
クセスコントローラによってバルクメモリに結合されて
いる。

バルクメモリは、本発明により使用される前に、データ
及び表示フォーマット情報を含む音響センサー信号を格
納する。音響コントローラは、画素フォーマッターで利
用されるラインバッファアドレスを処理し、ダイレクト
メモリアクセスコントローラと画素フォーマッターを介
してのデータフ口一を規定するのに適する。

ローカルメモリはまた本発明の一部を構成するために移
用されるコマンドインターブリターとして動作する音響
プロセッサーに結合されている。

音響プロセッサーは翻訳されたコマンドと制御信号及ヒ
パラメーターをローカルメモリに転送しその中に格納す
る。ローカルメモリは多くのコマンドが循環バッファ内
にバッファされることができるようにコマンドキューを
有する。コマンドと制御信号とバラメーターは、バルク
メモリ内に格納される音響信号がフォーマットされ表示
されるべき様子を示す。

画素フォーマッターは、バルクメモリからの音響信号を
処理し、複数の表示フォーマットの内の選択されたもの
にその信号をフォーマットする。

複数のラインとデータ信号の複数組は画素フォーマッタ
ー内で処理される。画素フォーマッターは、メモリイン
ターフエイスを介してフォーマットされた信号をビット
マップメモリに転送する。画素フォーマッターは、それ
自身コントローラ部を有する独立のバイブライン化プロ
セッサーであり、画素転送器及び音響コントローラの動
作とは独立に、それらと平行してデータ信号を処理する
ための制御アルゴリズムプロセッサーである。従って、
本発明はバルクメモリからビットマップメモリヘのデー
タの並列多画素バイブライン化を提供する。

オプションの画素転送器は、ビットマップメモリに結合
され、バルクメモリ化らのイメージを再構築する事なく
、メモリ内に格納されたイメージの選択された範囲を更
新する回路を具備する。画素転送器は、一度に多数の画
素を処理し、例えばマトリクスアレイあるいはそれぞれ
１６画素からなる多数の画素ブロックを処理する。画素
転送器の多画素処理能力は、ラスターの滝及びラスター
の再配向、例えば画素群の移動及び回転を含めて、処理
速度を向上させる。しかしながら、高速処理が特定の応
用分野で重要でなければ、画素転送器は使用される必要
はない。

（実施例） 第１図を参照して、例として、ソナー表示システムで使
用される音響センサー表示システム１８の一部が示され
ている。音響表示システム１８は、従来のように外部コ
ンピューター（図示せず）に接続されているバルクメモ
リ１９と音響プロセッサー２１とを含む。本発明による
音響表示発生器２３は音響プロセッサー２１、バルクメ
モリ１９、及びビットマップメモリ２５に接続されてい
る。ビットマップメモリ２５は従来のラスター型表示コ
ントローラ２９を介してラスター型表示モニター３１に
接続されている。

外部コンピューターは、モニター３１上に表示するため
にデータ信号がフォーマットされるべき様子を示す制御
パラメータとデータ信号を供給する。これらの制御信号
とデータ信号はロードされ、バルクメモリ１９に格納さ
れる。この情報は、ビットマップメモリ２５に格納され
ているイメージを構築し更新する際に、表示発生器２３
によって使用される表示リストとデータブロックを含む
。

音響プロセッサー２１は、例えばインテル社のモデル８
０３８６を使用する汎用マイクロプロセッサーベースの
コンピューターである。音響プロセッサー２１は、バル
クメモリ１９がらコマンドファイルを読み出し、表示発
生器２３によって使用可能なメッセージにファイルを翻
訳するように構成されている。表示発生器２３は、以下
に詳細に説明するように、メモリ２５内にイメージを構
築し更新するように、要求されたタスクのための揮々の
機能を構成するように転送されたコマンドを使用する。

表示コントローラ２９は、従来のラスター型の表示コン
トローラであり、ビットマップメモリ２５に格納されて
いるイメージを処理し、例えばカラーパレットルックア
ップテーブルにより、アナログのカラーと強度に変換す
る。表示コントローラ２９はまた、従来のように、垂直
水平同期信号のようなモニターおよびビットマップメモ
リのタイミング信号を発生する。

本発明による表示発生器２３は、第２図に詳細に示され
る。表示発生器２３は、ローカルメモリ５５を有する音
響コントローラ５７と、ダイレクトメモリアクセス（Ｄ
ＭＡ）コントローラ６３と、画素フォーマッタ−６５と
、オプションの画素転送器６９とを具備する。メモリイ
ンターフエイスユニット６７は表示発生器２３がビット
マップメモリ２５とインターフエイスすることができる
ように提供されている。音響コントローラ５７は、ロー
カルメモリ５５に接続され、それは音響プロセッサー２
１によってバルクメモリ１９から転送される翻訳された
コマンドを格納するために使用される。音響コントロー
ラ５７は、画素フオーマッタ−６５と、バルクメモリ１
９にダイレクトメモリアクセスコントローラ６３を介し
て接続されている。コントローラ６３は、それに格納さ
れている画素データと制御信号の読み出しを許すために
従来のように、バルクメモリ１９に結合されている。

音響コントローラ５７は、メモリインターフエイスユニ
ット６７に結合され、それはビットマップメモリ２５に
画素アドレスを結合するために使用される。画素フオー
マッター６５はまた、メモリインターフェイスユニット
６７に結合され、それはビットマップメモリ２５に画素
値を結合するために使用される。画素転送器６９は、ビ
ットマップメモリ２５に結合され、画素フオーマッタ−
６５に独立に、そこに格納されている画素に対して動作
する。ダイレクトメモリアクセスコントローラ６３、画
素フオーマツタ−６５、音響コントローラ５７、メモリ
インターフエイスユニット６７、及び画素転送器６９は
、ホストプロセ・ノサーインターフェイス（ＨＰＩ）バ
ス８１によって内部接続され、それは要求されるとき、
音響コントローラ５７あるいは音響プロセッサー２１か
ら表示発生器２３のこれらの要素に直接高級コマンドが
転送されることを許す。

第２図は、本発明の２つの動作例を示す。これらは、音
響コントローラ５７、ローカルメモリ５５、画素フオー
マッタ−６５、ダイレクトメモリアクセスコントローラ
６３、およびメモリインターフエイスユニット６７を具
備する。本発明の第２の実施例は、上記構成物の他に画
素転送器６９を具備する。これら２つの実施例の能力は
以下に詳細に説明する。

一般に、表示発生器２３の動作は以下の通りである。表
示発生器２３は、バルクメモリ１９に格納されたデータ
信号に対して動作し、ピットマツブメモリ２５内に音響
イメージを構築し、これらのイメージを急速に更新し処
理する。表示発生器２３は初めに音響プロセッサ２１に
よってインストラクションが与えられており、プロセッ
サ２１はバルクメモリ１９に格納されている標準音響コ
マンドとパラメーターを翻訳し、ローカルメモリ５５内
にそれらを格納する。ローカルメモリ５５は、音響コン
トローラ５７に対するコマンドキューとして働く。コマ
ンドキューは音響コントローラ５７によって読まれ、表
示発生器２３を構成するために使用されるハードウェア
コマンドメッセージに翻訳される。

音響コントローラ５７は、表示フォーマットを構築する
ために使用される画素フォーマッタ−６５に対してアド
レスを構成し、同期させ、供給する。音響コントローラ
５７はローカルメモリ５５に格納されている制御メッセ
ージを翻訳し、バルクメモリ１９に格納されるデータに
対してデータ座標を発生し、ダイレクトメモリアクセス
コントローラ６３を使用して、フォーマッタ−６５にセ
グメントでデータをダウンロードする。画素フォーマッ
タ−６５は、また水平垂直ラスターに対してデータ及び
アドレスの座標を発生する。ダイレクトメモリアクセス
コントローラ６３は従来のようにバルクメモリ１９をダ
イレクトメモリアクセスする。

画素フォーマッタ−６３は、一度に全てのラスターライ
ンを含むブロックでバルクメモリ１９から転送されるデ
ータワードを処理し、メモリインターフエイス６７を介
してビットマップメモリ２５に処理されたブロックを送
る。音響表示発生器２３は、高速イメージ構築を達成し
、多画素転送の結果として更新する。加えて、および以
下に述べるように、画素フォーマッタ−６３は、パイプ
ライン処理に画素群を用いてデータ信号を処理する。こ
れらの画素群は、画素フ中一マッター６５によってパイ
プラインの種々のステージで拡大され、圧縮され、回転
される。

第３図を参照して、それは音響表示発生器２３の一般的
な動作を示すデータフ口一図である。例えば圧縮された
ソナーデータのデータワードを含むデータブロックと、
及びモニター３１上に表示されるべき表示フォーマット
に関する情報を含む表示リストとが、バルクメモリ１９
に初めにロードされる。表示リストは音響プロセッサー
２１に転送され、それは音響コントローラ５７に対する
コマンドインターブリターとして働き、そのコントロー
ラは表示発生器２３の種々の構成物によりセットアップ
される。

インストラクションはローカルメモリ５５にロードされ
、それは音響コントローラ５７によって読み出される２
ボートコマンドキューとして機能する。音響プロセッサ
ー２１は、コマンドキュー内に含まれるインストラクシ
ョンに従って、データを読み出すためのバルクメモリ１
９のアドレスロケーションを画素フォーマッタ−６５に
発生するように、ダイレクトメモリアクセスコントロー
ラ６３を構成するｂこれらのアドレスロケーションは、
モニター３１上に表示されるべきデータが置かれている
ロケーションを示し、このデータはバルクメモリ１９か
らフォーマッタ−６５に読み込まれる。フオーマッタ６
５は、２ワードラインバッファを含み、それらのうち一
方は１フルラスターラインのデータを受け付け格納し、
他方は画素フォーマッター６５内で処理される。

フオマッタ−６５は、ローカルメモリ５５にロードされ
ているフォーマットインストラクションに従って圧縮さ
れたデータワードをフォーマットするように動作する。

フォーマッター６５は一度に例えばデータの１（４ある
いは８ビット）、２（８ビット）あるいは４（４ビット
）画素の組に対して動作する。フォーマッター６５は、
コントローラ５７によってセットアップされると、画素
転送器６９とコントローラ５７から独立に動作する画素
プロセッサーである。フォーマッタ−６５は、画素当り
の予め決められたビット数（４あるいは８）に各データ
ワードを拡大し、画素を４ｘｌの画素配列に回転させ、
画素配列内のでをマスクし、プログラムされた画素群を
１つの画素に圧縮し、および境界マスキングを達成する
ためにアルゴリズム処理をすることを含む複数のフ”オ
ーマット処理を行なう。これらの処理を以下に説明する
。

音響コントローラ５７の構成物を以下に詳細に説明する
。第４図を参照して、音響コントローラ５７は、画素ア
ドレス発生器５８と同期論理モジュール５９、マイクロ
シーケンサ−７１、出力制御レジスタ７４を有するマイ
クロシーケンサーメモリ７３、レジスタ及び従来のビッ
トスライス算術論理ユニット（ＲＡＬＵ）７５を含む。

画素アドレス発生器５８と同期論理モジュール５９は、
画素フオーマッタ−６５に接続され、それに同期士手動
作する。それはまた、ＨＰＩボート８９１；よってイン
ターフエイスユニット６７とシステムバス８１にインタ
ーフェイスする。ＲＡＬＵ７５は、システムバスとロー
カルメモリ５５に接続されている。これらの構成物１よ
一般によく知られているものであり、その内部接続の詳
細な説明は省略する。

コントローラ５７は、音響プロセッサー２１から受信さ
れ、ローカルメモリ５５に格納されているメッセージを
翻訳する。コントローラ５７は、これらの格納されてい
るメッセージをハードウェアコマンドメッセージを翻訳
する。コントローラ５７は、新しい信号フォーマットを
構築するとき、フォーマットされた画素データのラスク
ーＸとｙのアドレスを発生する。音響コントローラ５７
は、従来のディスクリートな同期信号と構成物間の”ハ
ンドシェーク”を使用することにより、フォーマッター
６５、アドレス発生器５８、ダイレクトメモリアクセス
コントローラ６３、及びメモリインターフェイスユニッ
ト６７を同期させ監視する。

ラスターイメージを構築するとき、音響コントローラ５
７はローカルメモリ５５に格納されているラスターライ
ンディスクリブターテーブルからデータを読み出す。そ
のデータは、その情報のための新しいビットマップメモ
リのロケーションを示すオフセット値でアドレスアキュ
ムレーターを更新するために使用される。

第５図を参照して、コントローラ５７のより詳細が示さ
れ、特にアドレス発生器５８が示される。

第４図を参照して述べられた構成物に加えて、アドレス
発生器は、ＣＯＮＦＩＧＩ，２　（８０ａ）、ＸＡＣＣ
ＵＭ　（８０ｂ）　　　ＹＡＣＣＵＭ（８０ｃ）　　Ｂ
ＣＯＵＮＴ　（８０ｅ）　、および１／ＯＡＤＤＲ　（
８０　ｆ）として複数のレジスタ８０ａから８Ｏｆを含
む。ＲＥＦ信号とｐｃ信号を提供するコンパレーター８
２は、ＲＥＦレジスタ内のプログラムされた長さの画素
ブロックのＰＣ内の現在画素カウントまでの完了を監視
するために設けられている。ウインドウクリッパー８４
と２出力マルチブレクサー８５、８６がまた設けられて
いて、ＡＣＯＵＮＴ，ＢＣＯＵＮＴ，およびＩ／ＯＡＤ
ＤＲレジスタ８０ｄ，ｓｏｅ，８０ｆに接続されている
。ウインドウクリッパーは、構成の間にプログラムされ
た予め決められたウインドウエリア外にビットマップメ
モリ２５へのデータの書き込みを防ぐために使用される
。Ｂアドレスポート、マルチブレクサー８６は、その上
のデバイスを初期化するために使用されるバス８１への
アドレスハンドシェーク制御ポートである。

ＸアキュムレーターとＹアキュムレーターは、構成レジ
スタ１　（８０ａ）によって画素群に対する繰り返し演
算（ベクトル処理）を実行するようにプログラムされる
。構成レジスタ１のフィールドが表１ａに定義される。

ＸとＹのアキュムレーションモード表１ｂに提供される
。ＸとＹアキュミュレーターはメモリインターフエイス
ユニット６７への画素アドレスを提供し、それは画素フ
ォーマッター６５によって作られる画素データに対応す
る。アキュムレーター更新イネーブルは表ＩＣと表１ｄ
に与えられるＸアキュムレーターとＹアキュムレーター
のフィールドによって選択される。ＸモードとＹモード
のフィールドはＸとＹアキュムレーターの動作モードを
定義する。

ＸＡＣとＹＡＣはＸとＹアキュムレーターを更新するた
めに必要な条件を選択する。

表１ａ ビット 構成レジスタのフィールド レジスタ１　　　　　レジスタ２ ＹＭＯＤＥ　　　　　　ＡＣＮＴＲ ＹＭＯＤＥ　　　　　　ＡＣＮＴＲ ＹＭＯＤＥ　　　　　　使用せず ＹＡＣ　　　　　　　　ＳＬＡ ＹＡＣ　　　　　　　　ＥＳＡ ＹＡＣ　　　　　　　　ＢＣＮＴＲ ＸＭＯＤＥ　　　　　　ＢＣＮＴＲ ＸＭＯＤＥ　　　　　　使用せず ＸＭＯＤＥ　　　　　　ＳＬＢ ＸＡＣ　　　　　　　　使用せず ＸＡＣ　　　　　　　　ＰＣＮＴＲ ＸＡＣ　　　　　　　　ＰＣＮＴＲ 使用せず　　　　　　使用せず 使用せず　　　　　　使用せず 使用せず　　　　　　使用せず 使用せず　　　　　　使用せず 上記レジスタ１のフィールドは、以下の表１ｂ，ｌｃ，
および１ｄに定義される。

表１ｂ ０　０　Ｘ １　０　Ｘ ＸあるいはＹアドレスアキュムレータ −８０ｂ，８０ｃ　（ＸＡＣ，ＹＡＣ）モード ０をアキュムレーターに デルタレジスターの内容をアキュムレ ーターに転送 アキュムレーターからアキュムレータ ーに ベースレジスターの内容をアキュムレ ーターに転送 べ−スレジスター・プラス・デルタレ ジスターの内容をアキュムレーターに ベースレジスター・ブラスψデルタア キュムレーターの内容をアキュムレー ターに 表１ｃ　　Ｘアドレスアキュムレータ−８０ｂ（ＸＡＣ
）条件選択 ０　　更新禁止 １　　無条件に更新 ２　　Ａカウンタキャリー ３　　　ｘｙ更新−（ＬＲＥＱ／ ＊ＸＹＵＰＤＡＴＥ／ ＊ＭＩＵＷＡＩＴ ＊ＲｕｎＨａ　１　ｔ） ４　　Ｙアキュムレーターキャリー ５　　Ｂ力ウンタキャリー 表１ｄ　　Ｙアドレスアキュムレータ−８０Ｃ（ＹＡＣ
）条件選択 ０　　更新禁止 １　　無条件に更新 ２　　人カウンタキャリー ３　　ＸＹ更新−（ＬＲＥＱ／ ＊ＸＹＵＰＤＡＴＥ／ ＊ＭＩＵＷＡＩＴ ＊ＲｕｎＨａ　１　ｔ） ４　　Ｘアキュムレーターキャリー ５　　Ｂ力ウンタキャリー ＡとＢのカウンタは画素フオマツター６５内のラインバ
ッファのリードとライトのアドレスを指定するために使
用され、構成レジスター２（８０ａ）による繰り返し演
算を実行するように構成されている。構成レジスタ８０
ａの演算はコンパレーター８２によって実行がイネーブ
ルとされ、それは画素カウント（Ｐ　Ｃ）レジスタによ
って監視される画素転送の数だけ更新され、ソファレン
ス（ＲＥＦ）レジスターの内容と比較される。

特に、ＡとＢカウンタはフオーマッター６５内のライン
バッファに対してリードアドレスとライトアドレスを発
生し、リードとライトの時分割動作を可能とする。ＰＣ
カウンタは現在のラインに描かれるべき現在出力画素カ
ウントの通路を保つために使用される。プログラムされ
た比較値としてのＲＥＦレジスターに関し、２つのレジ
スターはコンパレーターロジックによって比較されるこ
とができ、ＰＣがＲＥＩに等しいか大きいとき、ハード
ウエアは、コントローラによってセットアップされるま
でさらにフオーマッターの動作を停止させる。３つのカ
ウンタ（Ａ，Ｂ，ＰＣ）は、表１ａのフィールドを使用
して、構成レジスター２（８０ａ）によって制御される
。表１ａのＡ，Ｂ，およびＰＣカウンタのフィールドは
表１ｅから１ｇに示される。

表１ｅ　　Ａカウンタ８０ｄ　（ＡＣＮＴＲ）条件選択 ０　カウントしない １　カウント ２　　１ＮＡ（外部入力） ３　　ＡＵＰＤＴ−　（ＴＮＥＸＴ ＊ＲｕｎＨａ　ｌ　ｔ） 表ｉｆ　　Ｂカウンタ８０ｃ　（ＢＣＮＴＲ）条件選択 ０　カウントしない １　カウント ２　　１ＮＢ（外部入力） ３　　ＢＵＰＤＴ−（ＴＮＥＸＴ− ＊ＧＯ＊ＢＲＤＹ）　、ＴＮＥＸＴは ステータス／同期ビット 表１ｇ　　ＰＣカウンタ８２　（ＰＣＮＴＲ）条件選択 ０　カウントしない １　無条件にカウント ２　　１ＮＣ（外部入力） ３　　ＸＹＵＰＤＴ−（ＬＤＲＥＱ／ ＊ＭＷＡＩＴ＊ＲＨ） イネーブリングビットは表１ｈに示される。

ＥＳＡは、ＥＳＡが１のとき、ＳＬＡビットによりＡＡ
ＤＤＲポート（マルチブレクサー８５）のデータソース
の選択を可能とする。ＥＳＡが０のとき、ＳＬＡビット
はなんの効果を持たず、ソース選択はフォーマッターか
らの入力ラインＮＥＸＴ／により実行される。ＳＬＡは
０の時のＡカウントあるいはＥＳＡが１によりイネーブ
ルとされるＢカウントの中からＡＡＤＤＲボートのソー
スを選択する。ＳＬＢは０の時のＢカウントあるいは１
のときのＩ／ＯＡＤＤＲの中からＢＡＤＤＲボート（マ
ルチブレクサ−８６）のソ−スを選択する。ＡＣＮＴＲ
ＳＢＣＮＴＲ、およびＰＣＮＴＲは、Ａカウンタ、Ｂｋ
ａｕｎｔａおよびＰＣカウンタに対する条件選択フィー
ルドであり、それらはこれらのカウンタが進むのを可能
とする条件を選択する。

表１ｈ ＥＳＡ ■ イネープリングビット ＳＬＡ　　ＴＮＥＸＴ　　ＡＡＤｌ？（ＭＵＸＡ）Ｏ　
　　　ｘ　　　Ａカウンタ ｌ　　　　ｘ　　　　　Ｂカウンタ Ｘ　　　　Ｏ　　　　　Ａカウンタ（リード）ｘ　　　
　ｌ　　　Ｂカウンタ（ライト）ＳＬＢ　　　ＢＡＤＲ
（ＭＵＸＢ） Ｏ　　Ｂカウンタ １　　　１０ＡＤＲレジスター Ｉ　／　０　７　Ｆ　レスＬ／　シスタ−　（　Ｉ　／
　Ｏ　Ａ　Ｄ　Ｄ　Ｒ　）８０ｆフィールドは表１１に
示される。

表１ｉ１／Ｏアドレスレジスターフィールドビット　フ
ィールド Ｏ　　　ＡＯ Ｉ　　　ＡＩ ２　　　Ａ２ ３　　　Ａ３ ４　　　Ａ４ ５Ｘ ６　　　ＷＲ ７　　　ＲＤ ８Ｘ ９　　　１Ｒ １０　　　ＤＭ １１　　　ＢＳ ＢＳは、ＢＳが１のとき、アクティブロー信号ＢＵＳＲ
ＥＱ／をバス８１に対し発生する。

ＤＭは、ＤＭが１のとき、アクティブ口ー信号ＤＭＡＲ
ＥＱ／を発生する。Ｏ　Ｒ　ハ、ＩＲが１（７）とき、
アクティブ口ー信号ＩＮＴＲＥＱ／を発生し、音響コン
トローラからのインターラブトリクエストが存在するこ
とを示す。ＲＤ（リード）は、１にセットされるとき、
アクティブ口ー信号ＲＤ／を発生する。そのポートが外
部デバイスによって応答されたときそれは禁止される。

ＷＲ（ライト）は、１にセットされるとき、アクティブ
口ー信号ＷＲ／を発生する。ＨＰＩポート８つが外部デ
バイスによって応答されたときそれは楚止される。Ａは
、音響コントローラによって使用されるＨＰＩポートの
５ビットアクティブハイアドレスビットを表わす。

コマンドワードを使用するよりもむしろ、同期ロジック
５９は外部ファンクションを構成するために使用される
ロジックを含む。同期ロジック５９により制御されるビ
ットは表１ｊに定義される。

表１ｊ　同期レジスター制御と・ソト ヒ゛ット　　　フイールト゛　記述 ＢＲ　　　　Ｏ　　　イネーブルビットをＢＲＥＱ／回
路に ＮＬ　　　　１　　　直接ＮＯＲＭ／にＶＨ　　　　２
　　　垂直又は水平画素構築ＲＨ　　　　３　　　直接
ＲＵＮ／Ｈａ　１　ｔにＣＲ　　　　４　　　直接外部
ファンクションジェネレーターに ＰＲ　　　　５　　　直接ＰＥＮＡ／（画素転送器ｒｕ
ｎ／ｈａｌｔ） ＲＷ　　　　６　　　スベア ＡＳ　　　　７　　　Ｘ，Ｙアドレス選択（外部ファン
クション ジエネレーター） ＳＣ　　　　８　　　直接ＳＴＲＮＣＵＲ／（スターン
カーソル） ＩＣ　　　　９　　　ＩＣ構成ＭＩＵ（０−４ビット／
画素、１−４ビット ／画素） ＬＰ ＢＳ 直接ＬＡＳＴＰＸ／に バンク選択（〇一下位バン ク、１一上位バンク） ヒ゛ット　デバイスに ＢＲ　　ＤＭＡコントローラ ＮＬ　　フォーマッター ＶＨ　　フオーマッター ＲＨ　　フォーマッター ＣＲ　　外部発生器 ＰＲ　　画素転送器 ＲＷ　　フォーマッター ＡＳ　　外部発生器 ＳＣ　フォーマッター ＩＣ　　メモリインターフエイス ＬＰ　　フォーマッター ＢＳ 上記レジスタは、画素処理の間に表示発生器２３の画素
アドレス、ラインバッファアドレス、および同期を構成
し制御する。この動作は、コンバレーター８２によって
停止されるまで実行され、それは、アドレスのジャンプ
あるいは不連続のような処理の小さい変更が調整を必要
とすることをコントローラ５７に示す。

構成物７１から７４を具備するコントローラプロセッサ
ーは、表示発生器２３を更新する。このプロセッサーコ
ントローラがイネーブルにされると、それはバーストモ
ードでランする。プレークボイントハコンパレーター８
２にプログラムされる。コントローラプロセッサーは表
示発生器２３がデータの次のバーストを処理できるよう
にこれらのバラメーター更新するだけである。

画素フォーマッタ−６５の詳細を示す第６図を参照して
、それは、主構成物として、ラインバッファ１００、ワ
ードシフターロジック１０２、ビット拡大器ロジック１
０４、画素シフターロジック１０６、境界ワードロジッ
ク１０８、デコードロジック１１０、アルゴリズムプロ
セッサー１１２、コマンドレジスター１１４、制御シー
ケンサー１１６、およびホストプロセッサーインターフ
エイス１１８を含む。バルクメモリ１９からのデータは
ラインバッファ１００を介して画素フォーマッター６５
に結合される。

ラインバッファ１００はワードシフター１０２と境界ワ
ードロジック１０８に結合されている。

フォーマッターの処理構成物は、ワードシフター１０２
、ビット拡大器ロジック１０４、及び画素シフターロジ
ック１０６を有し、それらは共通のデータパスに沿って
順番に接続されている。制御シーケンサー１１６は、コ
マンドレジスター１１４、アルゴリズムプロセッサー１
１２を介してホストプロセッサーインターフエイス１１
８とインターフェイスし、及びアルゴリズムプロセッサ
ー１１２を介してデコーダーロジック１１０とインター
フエイスしている。これらの要素は、ビットマップイメ
ージを構築し更新するために、アルゴリズムを処理する
のに適する。制御シーケンサ−１１６は、同期ロジック
、アドレス、および制御信号のメモリインターフエイス
ユニット６７と音響コントローラ５７との両方への結合
を制御するために使用される。

画素シフターロジック１０６は、ディスエーブル７とバ
ンクビットロジック１２０、画素回転器ロジック１２２
、ピーク検出器１２４、出力マルチブレクサー１２６、
および出力レジスター１２８を含む。コマンドレジスタ
ー１１４は、以下のレジスターを含む：示されるように
、ＮＯＲＭ，ＳＨＦＴ，ＢＩＴ／ＣＥＬＬ，ＣＯＮＳ，
ＲＡＴ，ＤＵ，Ｍ，ＲＤ　　ＢＡＣＫ，ＭＩＵ，及びＭ
ＡＳＫである。コマンドレジスター１１４には構成バラ
メーターがロードされ、それらは処理シーケンスの間変
化しない。ダイナミックに変化するバラメーターは、ア
ルゴリズムプロセッサー１１２によって計算される。こ
れらのレジスターとフォーマッターの動作を以下に詳細
に説明する。

ワードシフタ−１０２は、従来の３２ビットシフターで
あり、クロックサイクル当り１から１６ビットシフトを
する事ができる。それはレジスタ一から一度に４画素を
読み出すために使用され、その４画素は画素当り１から
４ビットからなる。

ビット拡大器１０４は人力される“セル″の１から８ビ
ットの各々を画素当り標準の４あるいは８ビットに拡大
する。それは４つの隣合うセルを左位置調整する事によ
りそれを行い、０あるいは１がエンブティビットをフィ
ルする（満たす）。セルが１ビットならば、３ビットが
フィルピットである。このようにして、画素当り標準の
４あるいは８ビットが出力として提供される。ディスエ
ーブル７とバンクビットロジック１２０は、それを０に
する７に等しい画素を無効とするロジックである。画素
回転器１２２はストレッチ動作の間に入力画素を模写し
シフトするために使用される。

例えば、入力画素が画素ＰＬ，Ｐ２，Ｐ３，及びＰ４か
らなるとき、３回のストレッチ動作（３ＤＵストレッチ
）は以下の画素の組を発生する：Ｐ１，　Ｐｉ，　Ｐｉ
，　Ｐ２，　Ｐ２，　Ｐ２，　Ｐ３，Ｐ３，Ｐ３，Ｐ４
，Ｐ４，Ｐ４である。出力画素の３つの組は画素回転ロ
ジックにより提供される。

境界ワードシフタ−１０８は、単一画素モードで、デー
タワードヘツダーに含まれる境界ディスクリブターワー
ドを使用して、そのデータワード内の画素の位置を示す
ことにより、散在して満たされた入力ワードをとく。従
って、有用な情報を含むそれらの画素は、散在して満た
された人力ワードから抽出され、フォーマッタ−６５に
より使用される。出力マルチブレクサー１２３は、画素
回転器１２２、ピーク検出器１２４、あるいはフォーマ
ッター６５からの出力のための一定レジスターから出力
画素のソースを選択する３人カマルチブレクサーである
。

画素フオーマッタ−６５は、ダイレクトメモリアクセス
コントローラ６３の制御の下バルクメモリ１９からライ
ンバッファ１００を介してデータを受信するように動作
する。データ転送は従来のように達成される。ラインバ
ッファ１００は２ラインのラスターを保持し、それは他
のラインがロードされている間に一方が処理されること
ができる。フォーマッタ−６５はバルクメモリ１９から
受信される３２ビット幅のデータワードを開き、それら
を画素にフォーマットし、それらをメモリインターフエ
イスユニット６７を介してビットマップメモリ２５に転
送する。これを達成するために、ワードシフターロジッ
ク１０２、ビット拡大器ロジック１０４、画素シフター
ロジック１０６、および境界ディスクリブターワード（
ＢＤＷ）シフターロジック１０８は、コマンドレジスタ
ー１１４を具備するレジスター内に格納されているコマ
ンドに応答する。画素フォーマッター６５は、コントロ
ーラ５７によって提供されるサイズ情報に従って、各セ
ルフィールドを開き、それらを画素当り４あるいは８ビ
ットを有する画素フィールドに拡大する。それは以下に
詳細に示される。第６図の構成物は複写し、それ故に、
以下に詳細に示されるように、ピーク検出器１２４を使
用して、イメージをストレッチあるいはイメージを圧縮
する。

特に、画素フォーマッタ−６５はバルクメモリ１９から
受信される入力データを処理する３ステ一ジパイプライ
ンプロセッサーである。このデータはラインバッファ−
１００を介して入力され、それはダイレクトメモリアク
セスコントローラによりロードされる。このデータはワ
ードシフターロジック１０２により処理され、それはワ
ード内の現在使用されるセルを並び換え、その結果次の
４つのセルはビット拡大器ロジック１０４によりセル当
り４あるいは８ビットに拡大される。人力データセルが
終わり毎にパックされないならば、境界ディスクリプタ
ーワードマルチプレクサー１２１を介して境界ワードデ
ィスクリブターロジック１０８により供給される。境界
ディスクリブターワードには入力ワードが供給され、境
界ディスクリブターワードシフターは画素を開くように
、各セルに続いて要求されるシフトをデコードするため
に使用される。

ビット拡大器ロジック１０４はディスエープル７回路１
２０に拡大されたセルを提倶し、それはクランブ回路と
して動作し、１６進数のＥあるいはＦである全てのセル
を０あるいは１に変換する。

データがイネーブルでなければ、それはこのステージを
変化することなく通過する。セルはその後、画素回転器
ロジック１２２により処理され、それは４つの入力セル
から出力画素を選択することによりセルの複写を実行す
る。画素回転器ロジック１２２の出力は出力マルチブレ
クサー１２６に印加され、それはどの画素がメモリイン
ターフエイスユニット６７に結合されるべきかを選択す
る。

選択された画素は出力レジスター１２８にロードされ、
それは４画素ラッチからなる。ピーク検出器１２４は単
一画素転送の間に使用され、それは、入力群のピーク値
を選択し、出力マルチブレクサー１２６にその結果を通
す。ピーク検出器１２４は、サンプルされたセルのどん
な数もリセットし、最後のピーク値だけを出力するよう
にプログラムされる。これにより、出力は圧縮されたピ
ーク検出ラインにされる。

＼ シーケンサ−１１６は、画素回転器、画素の境界、レジ
スター内の全てのワードが使用されたワードの終わり、
及び古いワードの処理されない部分に新しいワードを連
結することのような一定の割合で変化するバラメーター
を更新するためにアルゴリズムプロセッサー１１２を使
用する。フォーマッタ−６５内のシーケンサー１１６は
フォーマッターアッセンブリ言語インストラクションセ
ットを使用してプログラムされる。インストラクション
セットはアッセンブラーモードピットをプログラムする
ために使用され、それは一般形から特定の動作コードを
発生する。以下のモードピットが使用されプログラム可
能である。ＣＣ−１は処理が連結モードであることを示
す。ＣＳは処理がライン連結モードの始まりであること
を示し、それは出力画素のマスキングとオフセットを含
む。

ＣＳとＣＣが０であるとき、通常の処理モードが可能と
される。ＤＵは１、２、３、あるいは３より大きい画素
拡大アルゴリズムが可能とされるべきあるアルゴリズム
を指定する。

画素フォーマッタ−６５アツセンブリ言語インストラク
ションセットはシーケンサー１１６をプログラムするた
めに使用され、それはまたその動作中にフォーマッタ−
６５をシーケンス制御するためにアルゴリズムプロセッ
サー１１２を使用する。インストラクションセットは分
岐インストラクションを含み、それは条件が指定されて
いなければ無条件として、あるいは指定されていれば条
件付真として、あるいは条件の前にスラッシュ付で指定
されていれば、条件付偽として定義される。以下の条件
が指定されることができる：ＮＱＩＶＡＬ，ＮＱＤＶＡ
Ｌ，ＯＵＴＲＤＹ，ＮＬＤＲＤＹ，ＬＡＳＴＰＸ，ＲＵ
Ｎ，ＭＯ，Ｍｌ，ＤＵＧＲ２，ＮＢＺＥＲＯ，ＥＭＰＴ
Ｙ，ＰＫＤＥＴＹ，ＣＸＰ，Ｍ２，ＣＭ，ＢＥＱＺ，Ｎ
ＯＲＭ，ＢＧＲＺ，ＢＳ　ＩＧＮ，ＮＤＵＥＱＸ，ＤＸ
ＧＲ３，ＪＤＲＺ，ＮＣＡＲＲＹおよびＮＴＥＲＣＴで
あり、空の全てはアルゴリズムプロセッサーあるいはコ
ントローラからのステータスフラグを処理する。

インストラクションセットで使用される制御フラグは、
モードピット及びモードフラグと同様である。それらは
、ＣＣとＣＳを含みそれらは処理モードを定義する。Ｃ
Ｃ−ＯでＣＳ−Ｏは通常の処理を定義する。ＣＣ−１で
ＣＳ−０はワード内連結処理を定義する。ＣＣ−ＯでＣ
Ｓ−１は開始ライン連結処理を定義する。ＯＵＴＥＮＡ
は出力更新をイネーブルとする。ＦＢＢＹはフォーマッ
タービジーフラグである。ＯＰＩＮＨＢはメモリインタ
ーフエイスユニット６７へのフォーマッター出力を禁止
する。ＳＨ　Ｉ　ＦＴＥＮＡはワードシフター１０２の
シフト動作をイネーブルとする。

プログラム可能なパルス信号はバラメーター保持レジス
ターを初期化するように種々のハードウエア状態シーケ
ンサーとレジスター負荷へのトリガーを発生する。妥当
なパルスフラグはＲＥＱＮＸＴを含み、それはラインバ
ッファ−に次の入力を要求する。ＬＤＡＲＥＧはシーケ
ンサーの制御レジスターを初期化し、処理を実行する。

ＬＯＡＤＤＵはアルゴリズムプロセッサー内にＤＵレジ
スターの内容をロードする。ＦＬＵＳＨはバイブライン
をフラッシュアウトするために、メモリインターフェイ
スユニットに対しパルスを発生する。ＣＬＤＶＡＬ入力
データレジスターのステータスフラグをクリアする。Ｐ
ＫＣＬＲはピーク検出器を０にクリアし，ＳＵＣＮＴＲ
を口−ドする。ＯＦＳＲＱはローカルメモリ５５から“
オフセットリクエストワード゜要求する。

ＲＵＮＣＣはシーケンサーの制御レジスターをロードし
、停止条件が見つかるまで、そのインストラクションを
実行する。ＮＣＬＲはシーケンサーを０にクリアし、ど
んなシーケンスも終了させる。

加算制御フィールドは表２ａから２０に示される。

表２ａ 加算器制御フィ ＣＳ／モード ＤＩ−２ ＮＯＯＰ ＮＸ−ＮＸ−２．Ｓ ＮＸ−Ｍ ＮＸ−ＮＸ−Ｉ ＤＸ−ＤＵ ールド：ＣＣ／と ＤＯ−１ ＮＯＯＰ ＮＸ−ＮＸ−４，Ｓ ＮＸ−Ｍ ＮＸ−ＮＸ−Ｉ ＤＸ−Ｄυ ＤＩ）２ ＮＯＯＰ ＮＸ−ＮＸ−４，Ｘ２−ＤＸ ＮＸ−Ｍ ＮＸ−ＮＸ−１ ＤＸ−ＤＵ ＤＸ−ＤＸ＋Ｄυ ＤＸ−ＤＸ＋ＲＡＴ ＮＸ−ＤＸ−Ｏ ＤＸ−ＤＸ＋Ｊ ＤＸ−Ｘ２ ＤＸ−ＤＸ−Ｉ ＮＸ−ＮＸ−１．８ ＮＸ−ＮＸ ＤＸ−ＤＸ＋Ｄυ ＤＸ−ＤＸ＋ＲＡＴ ＮＸ−ＤＸ−Ｏ ＤＸ−ＤＸ＋Ｊ ＤＸ−Ｘ２ ＤＸ−ＤＸ−Ｉ ＮＸ−ＮＸ−１．８ ＮＸ−ＮＸ 表２ｂ ＤＯ−Ｉ ＮＯＯＰ ＮＸ−ＮＸ＋Ｊ ＮＸ−ＮＸ−４ ＤＵ＞３ 加算器制御フィ ＣＳモード ＤＵ−２ ＮＯＯＰ ＮＸ−ＮＸ ＮＸ−ＮＸ−ｌ．ｓ ＤＸ−ＤＸ＋Ｄｔｌ ＤＸ−ＤＸ＋｝？ＡＴ ＮＸ−ＤＸ−Ｏ ＤＸ−ＤＸ＋Ｊ ＤＸ−Ｘ２ ＤＸ−ＤＸ−Ｉ ＮＸ−ＮＸ−１．Ｓ ＮＸ−ＮＸ ールド：ＣＣ／と ＤＵ　　■２ ＮＯＯＰ ＤＸ−ＤＸ−４ ＤＸ−ＤＸ＋Ｊ ＤＸ−ＤＸ＋Ｄｕ ＮＸ−ＮＸ−１，！Ｉｆ ＤＸ−ＤＸ−４ ＤＸ−ＤＸ＋Ｊ ｏｘ−ｏｘ＋ｏｕ ＮＸ−ＮＸ 表２Ｃ 加算器制御フィ ＣＳ／モード ＤＩ−２ ＮＸ−Ｍ ＮＸ−ＮＸ−ｌ．ｓ ＮＯＯＰ ＤＵ纏ｌ ＮＯＯＰ ＮＸ−ＮＸ＋Ｍ．Ｓ ＮＸ−ＮＸ−４ ＤＩ）３ ＮＯＯＰ ＮＸ−ＮＸ ＤＸ−Ｘ２，Ｘ２−ＤＸ ＮＸ−Ｍ −ルド：ＣＣ／と ＤＵ　−ｌ＋２ ＮＯＯＰ ＮＸ−ＮＸ−１，Ｓ ＤＫ−Ｘ２．Ｘ２−ＤＸ ＮＸ−Ｍ ＮＯＯＰ 第７図は、 フォーマッタ−６５で使用されるア ルゴリズムプロセッサー１１２のダイアグラムを示す。

アルゴリズムプロセッサー１１２は、データワードのビ
ットストレッチと圧縮境界を含めてダイナミックに変化
する制御バラメーターを制御する。アルゴリズムプロセ
ッサー１１２加算器１３０、２つのアキュムレーター１
４２、１４４および加算器１３０に結合された２つの人
力マルチブレクサー１３６、１３８を具備する。一時保
持レジスタ１４５とＤＵカウンタ１４２は示されるよう
に提供される。アルゴリズムプロセッサー１１２はフオ
ーマッター６５内のシーケンサー１１６によって制御さ
れモニターされる。シーケンサ−１１６はクロックスト
ローブ、制御信号を発生し、アルゴリズムプロセッサー
１１２のレジスター状態をモニターする。アルゴリズム
プロセッサー１１２はＤＵカウンタ、Ｄｘアキュムレー
ターを１４４を具備し、アキュムレーターは、ＤＵの値
から始まり、それがＯあるいは負になるまで出力画素番
号だけ減らして残りのストレッチ画素を示す。Ｎｘアキ
ュムレータ−１４０データシフトレジスター内に現在の
残りセルを保持し、その結果、それが０となるとき、他
の入力がラインバッファ−から要求される。２つのアキ
ュムレーター１４０、１４４は静的制御レジスターから
の入力とシーケンサ１１６からのイミーデイエイトデー
タを選択する。表３はアルゴリズムプロセッサー１１２
により制御される人力を示す。

表３　アルゴリズムプロセッサー により制御される入力 コート゛ＭＵＸＡ入カ　ファンクション０００　　ＮＩ
Ｎ　　　　マイクロシーケンサーからのイミーディエイ
トデータ （−４から＋３） ００１　　Ｊ１．ＪＯ　　　画素アドレスのＬＳＢ（境
界モードを選択） ０１０　　ＤＯ　　　　　ストレッチファクター０１１
０　　　　　オール０ １００　　Ｍ　　　　　画素／ワード １０１　　Ｓ｝ＩＰＴ　　　　デタシフターにより使用
されるシフター値 １１０　　ＲＡＴ　　　　ストレッチファクターの小数
部 １１１　　Ｘ２　　　　　Ｄｘのレジスターを保持（Ｎ
ＬＤＸ２がロード） アキュムレータ−１４０、１４４はＮｘとＤｘとして第
７図に示される。Ｎｘ，Ｄｘ，及びＯは、ＳＥＬＢによ
って制御・される加算器１３８、ＭＵＸＢへの入ツノに
フィードバックされる。Ｎｘは通常Ｍで始まるワード内
の残りの画素を含み、新しい画素が画素シフターにより
シフトされるごとに予め決められた量だけデクリメント
される。

ＤｘはＤｘ−ＤＵで始まる残りのストレッチ量である。

フォーマッターが４画素を出力するたびに、ＤＵは４だ
けデクリメントされる。Ｄｘ内に残る値は画素回転器と
マスクロジックを介して出力を制御するために使用され
る。アキュムレータ−１４４、１４６は以下の制御レジ
スターからロードされる：Ｍ，ＤＵ，ＲＡＴ，Ｊ，ＮＥ
ＮおよびＳＨＦＴＭＵＸ０ 制御シーケンサ−１１６はいくつかのｒド−画素と多画
素アルゴリズムを使用する。これらのアルゴリズムのフ
ローチャートが第８図から第１２図に示される。そのア
ルゴリズムの一次処理ループは第８図に示され、選択さ
れた処理アルゴリズムへの分岐に先だって、送られるＯ
ＵＴＲＤＹ信号を待つアイドルとフラグの初期化を含む
。先頭ワードのブリシフトを実行する正規化処理が含ま
れ、値は正規化され、先頭ワードのそれで始まらない。

この動作はコントローラ５７からのＮＯＲＭ信号により
イネーブルとされる。

単一の画素の構築のため、第９図のアルゴリズムが使用
される。このアルゴリズムは整数拡大と小数拡大のサブ
アルゴリズムを使用し、単一画素モードで、圧縮されて
いない整数拡大ベクトルあるいはラスターを構築するた
めに使用される。それはメモリインターフエイスユニッ
ト６７に一度に単一画祖を出力する。第２の単一画素拡
大アルゴリズムは整数と小数部により入力を拡大する。

これは整数ＤＵ倍拡大し、プログラムされた小数部ＲＡ
Ｔ　Ｉ　Ｏをアキュムレータ−１４４（第７図）に加え
ることにより達成される。

圧縮シーケンスアルゴリズムが第１０図に示される。フ
ォーマッター６５のピーク検出器１２４は圧縮アルゴリ
ズムを実行するために使用される。そのアルゴリズムに
おいて、出力はＮＣＰＩＮＨＢによりディスエーブルさ
れる。結果として、フォーマッタ−６５化らの出力はメ
モリインターフエイスユニット６７へのロードを発生し
ない。整数ＤＵ量がピーク検出されたとき、アキュムレ
ーター１４４はＲＡＴ　Ｉ　Ｏを加算し、キャリーが存
在するならば、再び人力セルが、ピーク検出器１２４内
の値がメモリインターフェイスユニット６７に出力され
る前で、ピーク検出器１２４がクリアされた後の現在の
ピークと比較される。

１あるいは２に等しいＤＵに対するストレッチを発生す
る多画素構築アルゴリズムが第１１図に示される。多画
素アルゴリズムは一度に４画素出力を発生する。１と２
のＤＵモードでは、ストレッチは最小であり、いくつか
の異なる値の画素が一度に出力される。２より大きいＤ
Ｕに対するストレッチを発生する多画素構築アルゴリズ
ムが第１２図に示される。この多画素モードは、同時に
可変量だけ隣合う画素についてのストレッチを発生する
。

上記画素フォーマッタ−６５とダイレクトメモリアクセ
スコントローラ６３は、いくつかのデータブロックを平
行に独立して転送するように動作する。画素転送器６９
は、しかしながら、１転送サイクルで４ｘ４の画素マト
リクスに対して動作することにより、ビットマップメモ
リ２５内に格納されているイメージに対する動作のホス
トとなる。第１３図に詳細に示される画素転送器６９は
、ラインバッファ１５２に結合されたシーケンサー１５
０、ラインアドレスレジスター１５４、およびレジスタ
ー算術ロジックユニット（ＲＡＬＵ）１６８を含む。ラ
インバッファ１５２はシリアルにライン回転ロジック、
画素ロジック１５８、及びイメージパスポート１６２と
インターフエイスする第１のコーナー回転マルチプレク
サー１６０に接続されている。ラインバッファ−１５２
は、またレジスター１６４と画素ロジック１，５８に接
続されている。レジスター１６４は、第２のコーナー回
転マルチブレクサー１６６を介してイメージポート１６
２に接続されている。画素転送器６９のレジスター算術
ロジックユニット１５４はコーナー回転マルチブレクサ
−１６０、１６６の両方に接続されている。イメージボ
ート１６２はイメージバスを介してビットマップメモリ
に接続されている。レジスタと算術ロジックユニット１
６８は第１４図に示される。それは、ブロックラインと
カラム長と同様に、ｘ，ｙ座標に基づいて、ソースと宛
先に対するビットマップメモリアドレスを発生するため
に使用されるプログラム可能なユニットである。

ＸＳ，ＸＤ，ＹＳ，およびＹＤはビットマップメモリ２
５内の画素配列のソースと宛先のＸ，　Ｔ座標である。

ＬＬＳはビットマップメモリ２５内のソースの４画素ブ
ロックのライン長である。

ＬＬＤはビットマップメモリ２５内の宛先の４画素ブロ
ックのライン長である。ＮＬＬは転送されるマトリクス
ラインあるいはカラムの数である。

ラインカウントとライン長は転送されるライン数と転送
される画素ブロック数を通路を保つために使用される。

シーケンサーは要求されるアドレスを出力し、処理し、
レジスターファイルからカウンターを更新し、あるいは
従来のように転送の間にそれらをインクリメントする。

ビットマップメモリ２５内のイメージ領域の回転あるい
は転送は、画素転送器６９により実行される。これはラ
スターの”滝”とラスタービング（ｐｉｎｇｓ　）の”
再配向１を生じる。滝はイメージデータを読み出し、ビ
ットマップメモリ２５にそれを水平あるいは垂直ストリ
ップとして書き直すことにより実行されることができる
。画素転送器６９はＬＳＢをブランクとして、イメージ
の一部を見えないようにすることができる。ブランクに
することは見えない画素として働き、全体の表示を最構
築することなく再表示されることができる。

ブランクにする事は循環回転の間に一般に使用される。

画素転送器６９は、既知のように１つのビ・ソトマップ
メモリブレーンをブランク平面として利用することによ
り、転送されたイメージの一部あるいは複数の部分を画
面上に見えないようにさせることができる。ブランク平
面をイネーブルとし、ディスエーブルすることにより、
対応する画素は見えたり見えなつかったりされる。ラス
ターを再配向するとき、この特徴が使用され、ラスター
はバルクメモリ１９から利用するデータを再発生する必
要はない。

画素転送器の基本的動作が第１５図と第１６図ａとｂに
示される。第１５図は画素転送器６９鳴いで実行される
動作を示す泡図である。第１５図は画素転送器６９を制
御するために、プログラムされた変数で使用される実際
の制御シーケンスを示す。表４は各組の値と関連する転
送モードとともに、Ｒｌ，Ｒ２，ＷｌおよびＷ２に対す
る値を提供する。

表４　画素転送器オペコード １？Ｉ　ＷＩ　Ｒ２　ｗ２転送モード ０　　０　　０　　０　　ＮＯＯＰ ０　０　０　１　ラインバツファからビ・ソトマ・ノブ
メモリ（ＢＭＭ）にだけ書《 ０　　０　　１　　０　　８ＭＭだけからラインバツフ
ァに書く ００１１８ＭＭ（ソース）から読み、モディファイし、
ＢＭＭ　（宛先）に 書く ０　　１　　０　　０　　８ＭＭからＨＰＩ（ソース）
に書く １　　０　　０　　０　　８ＭＭからＨＰＩに書く０　
　１　　０　　１　　ＮＯＯＰ ０　　１　　１　　０　　ＮＯＯＰ ０　　１　　１　　１　　ＮＯＯＰ １００１８ＭＭ（ソース）から読み、 ＢＭＭ（宛先）に書く １　　０　　１　　０　　ＮＯＯＰ １０１１８ＭＭ（ソース）から読み、 ＢＭＭ（宛先）に読み、ソース （ＯＰ）宛先に対して演算を 実行し、ＢＭＭに書く １１１１８ＭＭ（ソース）から読み、 イメーディエイトレジスター に書き直し、結果をＢＭＭ （宛先）に書き、ＢＭＭに書く １１１１８ＭＭ（ソース）から読み、 イメーディエイトレジスター に書き直し、結果をＢＭＭ （宛先）に書き、演算を実行し、 ＢＭＭに書く 第１６図ａはメモリないのデータを動かす概念を示し、
第１６図ｂは画素データの回転とマスキングを示す。第
１５図と第１６図ａとｂは解釈上のものであり、詳細に
は説明しない。

このようにして、音響イメージをと・ソトマツブメモリ
内に構築し、メモリ内に格納されているデータから全体
のイメージを再発生することなく、表示を更新すること
ができる表示発生器が説明された。表示発生器は、パラ
レル、パイプライン化、多画素音響グラフィックプロセ
ッサーであり、処理構成物はビットマップメモリ内にイ
メージを構築し更新するように独立に動作する。表示発
生器は、一般にラスターラインと画素マトリクスからな
る多画素信号群に対して動作する。表示発生器はマイク
ロプログラム可能であり、異なる応用分野の環境に対し
て最適化されることができる。

上記実施例は、本発明の原理の応用分野の多くの例のう
ち１つを単に示したものに過ぎない。種々の他の構成が
、本発明の範囲から離れることなく当業者には容易に考
えられることは明かである。

［発明の効果］ 本発明によれば、音響表示発生器は歩調を保てるように
十分高速にビットマップメモリイメージを構成すること
ができる。

【図面の簡単な説明】

第１図は、本発明の原理による表示発生器を組み込む音
響表示システムの一部のプロツクダイアグラムである。 第２図は、本発明の原理による表示発生器のプロックダ
イアグラムである。第３図は、第２図の表示発生器の処
理フローを示す図である。第４図は、第２図の表示発生
器のコントローラを示す。第５図は、第４図のコントロ
ーラの詳細を示す。第６図は、第２図の表示発生器の画
素フォーマッターを示す。第７図は、第６図の画素フォ
ーマッターのアルゴリズムプロセッサーを示す。第８図
は、第６図の画素フォーマッターのための一次処理ルー
プを示すフローチャートである。第９図は、第６図の画
素フォーマッターに組み込まれた拡大シーケンスのため
の処理を示すフローチャートである。第１０図は、第６
図の画素フォーマッターに組み込まれた圧縮シーケンス
のための処理を示すフローチャートである。第１１図は
、第６図の画素フォーマッターに組み込まれたＤＵ＜３
に対する多画素モードのための処理を示すフローチャー
トである。第１２図は、第６図の画素フォーマッターに
組み込まれたＤＵ＞２に対する多画素モードのための処
理を示すフローチャートである。第１３図は、第２図の
表示発生器の画素転送器を示す。第１４図は、第１３図
の画素転送器の詳細を示す図である。第１５図は、第１
３図の画素転送器で実行される動作シーケンスを示す泡
図である。第１６図ａは、メモリ内のデータを動かす概
念を示し、第１６図ｂは第１３図の画素転送器で実行さ
れる画素データの回転とマスキングを示す。 １９：バルクメモリ、２１：音響プロセッサー５５二ロ
ーカルメモリ、５７：音響コントローラ、６５；画素フ
オーマッタ−　６７：メモリインターフエイス、６９：
画素転送器。 〈ネ 当ト

Claims (6)

【特許請求の範囲】
1. （１）バルクメモリに格納されているデータ信号と、前
   記データ信号がフォーマットされ表示されるべき様子を
   示す印加信号とから、ビットマップメモリ内にイメージ
   を構築し更新する表示発生器において、 前記バルクメモリ内に格納されている前記データ信号に
   対するソース及び宛先画素アドレスを発生し、印加信号
   を処理するためのコントローラ手段と、及び 前記コントローラ手段と前記バルクメモリに接続され、
   前記コントローラ手段により発生された前記ソースアド
   レスを前記バルクメモリから前記データ信号を読み出す
   ために利用し、予め決められた表示フォーマットにフォ
   ーマットするために前記データ信号の多画素群を処理し
   、および前記コントローラ手段により発生された前記宛
   先アドレスに従って前記ビットマップメモリにフォーマ
   ットされた信号を転送するための画素フォーマット手段
   と を具備することを特徴とする表示発生器。
2. （２）前記ビットマップメモリに接続され、前記ビット
   マップメモリ内に格納されている前記イメージの選択さ
   れた領域内の２次元配列信号を処理して、前記バルクメ
   モリから個別の画素を再発生することなく、これらの選
   択され領域を再フォーマットするための画素処理手段を
   さらに具備することを特徴とする請求項１記載の表示発
   生器。
3. （３）前記画素処理手段は、前記ビットマップメモリ内
   に格納されている１６画素からなる２次元マトリクスを
   処理し、２次元マトリクスの配向を処理して、前記ビッ
   トマップメモリの選択された領域を更新するための手段
   を具備することを特徴とする請求項２記載の表示発生器
   。
4. （４）前記コントローラ手段は、 前記データ信号のフォーマットに際し、前 記画素フォーマット手段により使用される多画素アドレ
   スを発生するためのアドレス発生手段と、および 前記アドレス発生手段に接続され、初期化 を実行しコマンド翻訳機能を提供するための制御アルゴ
   リズムプロセッサーを具備するマイクロシーケンサーと
   マイクロプログラムメモリ手段とを具備することを特徴
   とする請求項１記載の表示発生器。
5. （５）前記画素フォーマット手段は、 複数ラスターラインのデータ信号を処理す るためのラインバッファと、 予め決められた回転シーケンスに従って前 記複数の画素の再配向を制御するためのアルゴリズムプ
   ロセッサー手段と、および 前記ラインバッファと前記アルゴリズムプ ロセッサー手段に接続され、前記アルゴリズムプロセッ
   サー手段の制御の下画素群を拡大し、圧縮し、および回
   転するための画素処理実行手段とを具備することを特徴
   とする請求項１記載の表示発生器。
6. （６）前記画素処理手段は、 画素処理手段の動作をシーケンスするため のシーケンサーと、 前記ビットマップメモリ内に格納されてい る前記イメージの前記選択された領域を更新するように
   画素マトリクスを処理するための回転とコーナー回転手
   段と、および 前記シーケンサーに接続され、提供される 信号に応答し、それにより前記回転とコナー回転手段に
   接続され、画素マトリクスの処理に際して使用されるビ
   ットマップメモリアドレス、ラインバッファアドレス、
   ブロック長及び境界マスクを処理するためのレジスター
   算術ロジック手段とを具備することを特徴とする請求項
   ２記載の表示発生器。