JPH02230386A - 音響表示発生器 - Google Patents
音響表示発生器Info
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- JPH02230386A JPH02230386A JP1334701A JP33470189A JPH02230386A JP H02230386 A JPH02230386 A JP H02230386A JP 1334701 A JP1334701 A JP 1334701A JP 33470189 A JP33470189 A JP 33470189A JP H02230386 A JPH02230386 A JP H02230386A
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- Japan
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- pixel
- memory
- processing
- display generator
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- Pending
Links
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/52—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00
- G01S7/523—Details of pulse systems
- G01S7/526—Receivers
- G01S7/53—Means for transforming coordinates or for evaluating data, e.g. using computers
- G01S7/531—Scan converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
Landscapes
- Engineering & Computer Science (AREA)
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- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業状の利用分野)
本発明は、ビデオ表示発生器に関し、特にラスター型表
示モニターに表示されるビットマップメモリ内のソナー
イメージを構築し、更新し、処理するソナー表示システ
ムのグラフィックプロセッサー等として使用されること
ができる表示発生器に関する。
示モニターに表示されるビットマップメモリ内のソナー
イメージを構築し、更新し、処理するソナー表示システ
ムのグラフィックプロセッサー等として使用されること
ができる表示発生器に関する。
(従来技術)
例えば、ソナーシステムと共に使用される音響表示シス
テムはソナーアレイから受信されるソナーデータを陰極
線管(CRT)に表示される形に変換する。そのような
表示システムに対する多くの応用分野では高速イメージ
表示時間、及びイメージリフレッシュあるいは更新速度
が要求される。急速イメージ表示のための従来のシステ
ムは、表示画面上に直接イメージを描く”ストローカー
モニターを含む。一連の単純な幾何学的形状によって構
成されるイメージは、そのようなストローカー表示シス
テムによく適する。しかしながら、ストローカーシステ
ムを使用するシステムは、自由度が少なくコストが高い
という欠点を有する。
テムはソナーアレイから受信されるソナーデータを陰極
線管(CRT)に表示される形に変換する。そのような
表示システムに対する多くの応用分野では高速イメージ
表示時間、及びイメージリフレッシュあるいは更新速度
が要求される。急速イメージ表示のための従来のシステ
ムは、表示画面上に直接イメージを描く”ストローカー
モニターを含む。一連の単純な幾何学的形状によって構
成されるイメージは、そのようなストローカー表示シス
テムによく適する。しかしながら、ストローカーシステ
ムを使用するシステムは、自由度が少なくコストが高い
という欠点を有する。
ストローカーモニターシステムはまた複雑なビデオ・グ
ラフィックイメージを表示する時には有効ではない。こ
のように、システムがグラフィックデータおよびソナー
データを表示する必要があるとき、第2のグラフィック
表示システムがしばしば使用される。さらに、ストロー
カーモニターは、それほど多くないベクトルが各リフレ
ッシュサイクルの間に描かれねばならいという点で、ボ
ーが制限されている。従ってこれは従来のストローカー
モニターの速度を制限する。
ラフィックイメージを表示する時には有効ではない。こ
のように、システムがグラフィックデータおよびソナー
データを表示する必要があるとき、第2のグラフィック
表示システムがしばしば使用される。さらに、ストロー
カーモニターは、それほど多くないベクトルが各リフレ
ッシュサイクルの間に描かれねばならいという点で、ボ
ーが制限されている。従ってこれは従来のストローカー
モニターの速度を制限する。
ラスクスキャン表示装置はストローカ表示装置と比べて
高くない。ラスタースキャン表示装置はライン毎にまた
各ラインの間に画素毎にイメージを構成することができ
る。このように、ラスタースキャン表示装置は広い範囲
に渡って種々のイメージを表示することができる。更に
、適当にブログ、ラミングすると、視野範囲すなわちウ
インドウ技術を使用して、多重イメージを単一のラスタ
ーモニターに表示することができる。視野範囲技術では
、単一画面上の異なる領域が異なるイメージに占有され
る。従って、異なるイメージが共に表示されることがで
き、画面の詳細は小規模に表示される内容で表わされる
。
高くない。ラスタースキャン表示装置はライン毎にまた
各ラインの間に画素毎にイメージを構成することができ
る。このように、ラスタースキャン表示装置は広い範囲
に渡って種々のイメージを表示することができる。更に
、適当にブログ、ラミングすると、視野範囲すなわちウ
インドウ技術を使用して、多重イメージを単一のラスタ
ーモニターに表示することができる。視野範囲技術では
、単一画面上の異なる領域が異なるイメージに占有され
る。従って、異なるイメージが共に表示されることがで
き、画面の詳細は小規模に表示される内容で表わされる
。
しかしながら、ラスターモニターを使用する従来のシス
テムにおける欠点は、ラスターイメージを特徴づけ構成
するように発生されフォーマットされる情報量にある。
テムにおける欠点は、ラスターイメージを特徴づけ構成
するように発生されフォーマットされる情報量にある。
例えば、IK X IKのラスターモニターは、100
万画素を有する。そのような量の赤一緑一青(RGB)
モニターの場合には、色と強度の情報は、各ビデオ表示
サイクルの間に表示を構築し更新するように、これらの
100万の画素の各々に対して非常に高速に決定されな
ければならない。
万画素を有する。そのような量の赤一緑一青(RGB)
モニターの場合には、色と強度の情報は、各ビデオ表示
サイクルの間に表示を構築し更新するように、これらの
100万の画素の各々に対して非常に高速に決定されな
ければならない。
ラスター型のモニターを使用するほどんどのシステムの
場合、いわば、そのメモリの各アドレスは表示の予め決
められた画素にマッピングされるので、ビデオあるいは
音響情報はシリアルにビットマップメモリに書かれ格納
される。各表示サイクルは一般にビットマップメモリか
らの完全な読み出しを含む。ビットマップメモリからの
読み出しが急速に実行される二とができるが、音響セン
サーアレ委化らの流速に変化する入力と歩調を保ったま
まビットマップメモリを更新することは、各表示サイク
ルの間に発生されなければならない巨大な情報量のため
、従来のシステムでは問題である。このように従来のプ
ロセッサーは、十分急速に読みだすことができる程の速
度で、ビットマップメモリを更新することが困難であっ
た。
場合、いわば、そのメモリの各アドレスは表示の予め決
められた画素にマッピングされるので、ビデオあるいは
音響情報はシリアルにビットマップメモリに書かれ格納
される。各表示サイクルは一般にビットマップメモリか
らの完全な読み出しを含む。ビットマップメモリからの
読み出しが急速に実行される二とができるが、音響セン
サーアレ委化らの流速に変化する入力と歩調を保ったま
まビットマップメモリを更新することは、各表示サイク
ルの間に発生されなければならない巨大な情報量のため
、従来のシステムでは問題である。このように従来のプ
ロセッサーは、十分急速に読みだすことができる程の速
度で、ビットマップメモリを更新することが困難であっ
た。
(発明が解決すべき謀之)
本発明は、上記事情に鑑みてなされたもので、その目的
は従来の音響イメージ表示システムの欠陥を解決し、特
に表示データ速度と歩調を保てるように十分高速にビッ
トマップメモリイメージを構成できないという欠陥を解
決することができる音響表示発生器を提供することにあ
る。
は従来の音響イメージ表示システムの欠陥を解決し、特
に表示データ速度と歩調を保てるように十分高速にビッ
トマップメモリイメージを構成できないという欠陥を解
決することができる音響表示発生器を提供することにあ
る。
[発明の構成]
(課題を解決するための手段と作用)
本発明は、その並列バイブライン化多画素音響グラフィ
ックプロセッサーを有する表示発生器を提供する。その
音響グラフィックプロセッサーは、音響コントローラー
、画素フォーマッター及びオプションの画素転送器を具
備し、それらが構成されるとビットマップメモリ内のイ
メージを構築し、更新するように独立して動作する並列
多画素バイブライン化プロセッサーである。特に画素フ
ォーマッターと画素転送器は、一般にラスターラインと
画素マトリクスからなる信号の多画素群についてそれぞ
れ動作する。画素フォーマッタ、音響コントローラ、及
び画素転送器はそれぞれマイクロプログラム可能であり
、それにより異なる応用環境に対して最適化することが
できる。
ックプロセッサーを有する表示発生器を提供する。その
音響グラフィックプロセッサーは、音響コントローラー
、画素フォーマッター及びオプションの画素転送器を具
備し、それらが構成されるとビットマップメモリ内のイ
メージを構築し、更新するように独立して動作する並列
多画素バイブライン化プロセッサーである。特に画素フ
ォーマッターと画素転送器は、一般にラスターラインと
画素マトリクスからなる信号の多画素群についてそれぞ
れ動作する。画素フォーマッタ、音響コントローラ、及
び画素転送器はそれぞれマイクロプログラム可能であり
、それにより異なる応用環境に対して最適化することが
できる。
それにより他の種類のデータ信号を処理することができ
るが、本願は一般には、例えば音響センサー信号を処理
するシステムと関連して使用される。例えば、実時間シ
ミュレーターシステムあるいはアニメーションシステム
は本発明の原理を使用することができる。本発明は、表
示装置に転送する前に、入力データのデータ速度と歩調
を合わせて十分速い速度で、音響イメージをビットマッ
プメモリ内に急速に構築し更新する。表示発生器は、バ
ルクメモリ内に予め決められたセンサーフォーマットで
格納されている音響信号を、例えばビットマップメモリ
と互換性のある複数の予め決められた表示フォーマット
に変換する。
るが、本願は一般には、例えば音響センサー信号を処理
するシステムと関連して使用される。例えば、実時間シ
ミュレーターシステムあるいはアニメーションシステム
は本発明の原理を使用することができる。本発明は、表
示装置に転送する前に、入力データのデータ速度と歩調
を合わせて十分速い速度で、音響イメージをビットマッ
プメモリ内に急速に構築し更新する。表示発生器は、バ
ルクメモリ内に予め決められたセンサーフォーマットで
格納されている音響信号を、例えばビットマップメモリ
と互換性のある複数の予め決められた表示フォーマット
に変換する。
音響コントローラは、実時前で初期化機能および監視機
能を実行する画素構築アルゴリズムプロセッサーである
。それはビットマップメモリ内にイメージを構成するた
めに必要な画素アドレスを発生するためのハードウエア
を含む。その音響コントローラは、ダイレクトメモリア
クセスコントローラによってバルクメモリに結合されて
いる。
能を実行する画素構築アルゴリズムプロセッサーである
。それはビットマップメモリ内にイメージを構成するた
めに必要な画素アドレスを発生するためのハードウエア
を含む。その音響コントローラは、ダイレクトメモリア
クセスコントローラによってバルクメモリに結合されて
いる。
バルクメモリは、本発明により使用される前に、データ
及び表示フォーマット情報を含む音響センサー信号を格
納する。音響コントローラは、画素フォーマッターで利
用されるラインバッファアドレスを処理し、ダイレクト
メモリアクセスコントローラと画素フォーマッターを介
してのデータフ口一を規定するのに適する。
及び表示フォーマット情報を含む音響センサー信号を格
納する。音響コントローラは、画素フォーマッターで利
用されるラインバッファアドレスを処理し、ダイレクト
メモリアクセスコントローラと画素フォーマッターを介
してのデータフ口一を規定するのに適する。
ローカルメモリはまた本発明の一部を構成するために移
用されるコマンドインターブリターとして動作する音響
プロセッサーに結合されている。
用されるコマンドインターブリターとして動作する音響
プロセッサーに結合されている。
音響プロセッサーは翻訳されたコマンドと制御信号及ヒ
パラメーターをローカルメモリに転送しその中に格納す
る。ローカルメモリは多くのコマンドが循環バッファ内
にバッファされることができるようにコマンドキューを
有する。コマンドと制御信号とバラメーターは、バルク
メモリ内に格納される音響信号がフォーマットされ表示
されるべき様子を示す。
パラメーターをローカルメモリに転送しその中に格納す
る。ローカルメモリは多くのコマンドが循環バッファ内
にバッファされることができるようにコマンドキューを
有する。コマンドと制御信号とバラメーターは、バルク
メモリ内に格納される音響信号がフォーマットされ表示
されるべき様子を示す。
画素フォーマッターは、バルクメモリからの音響信号を
処理し、複数の表示フォーマットの内の選択されたもの
にその信号をフォーマットする。
処理し、複数の表示フォーマットの内の選択されたもの
にその信号をフォーマットする。
複数のラインとデータ信号の複数組は画素フォーマッタ
ー内で処理される。画素フォーマッターは、メモリイン
ターフエイスを介してフォーマットされた信号をビット
マップメモリに転送する。画素フォーマッターは、それ
自身コントローラ部を有する独立のバイブライン化プロ
セッサーであり、画素転送器及び音響コントローラの動
作とは独立に、それらと平行してデータ信号を処理する
ための制御アルゴリズムプロセッサーである。従って、
本発明はバルクメモリからビットマップメモリヘのデー
タの並列多画素バイブライン化を提供する。
ー内で処理される。画素フォーマッターは、メモリイン
ターフエイスを介してフォーマットされた信号をビット
マップメモリに転送する。画素フォーマッターは、それ
自身コントローラ部を有する独立のバイブライン化プロ
セッサーであり、画素転送器及び音響コントローラの動
作とは独立に、それらと平行してデータ信号を処理する
ための制御アルゴリズムプロセッサーである。従って、
本発明はバルクメモリからビットマップメモリヘのデー
タの並列多画素バイブライン化を提供する。
オプションの画素転送器は、ビットマップメモリに結合
され、バルクメモリ化らのイメージを再構築する事なく
、メモリ内に格納されたイメージの選択された範囲を更
新する回路を具備する。画素転送器は、一度に多数の画
素を処理し、例えばマトリクスアレイあるいはそれぞれ
16画素からなる多数の画素ブロックを処理する。画素
転送器の多画素処理能力は、ラスターの滝及びラスター
の再配向、例えば画素群の移動及び回転を含めて、処理
速度を向上させる。しかしながら、高速処理が特定の応
用分野で重要でなければ、画素転送器は使用される必要
はない。
され、バルクメモリ化らのイメージを再構築する事なく
、メモリ内に格納されたイメージの選択された範囲を更
新する回路を具備する。画素転送器は、一度に多数の画
素を処理し、例えばマトリクスアレイあるいはそれぞれ
16画素からなる多数の画素ブロックを処理する。画素
転送器の多画素処理能力は、ラスターの滝及びラスター
の再配向、例えば画素群の移動及び回転を含めて、処理
速度を向上させる。しかしながら、高速処理が特定の応
用分野で重要でなければ、画素転送器は使用される必要
はない。
(実施例)
第1図を参照して、例として、ソナー表示システムで使
用される音響センサー表示システム18の一部が示され
ている。音響表示システム18は、従来のように外部コ
ンピューター(図示せず)に接続されているバルクメモ
リ19と音響プロセッサー21とを含む。本発明による
音響表示発生器23は音響プロセッサー21、バルクメ
モリ19、及びビットマップメモリ25に接続されてい
る。ビットマップメモリ25は従来のラスター型表示コ
ントローラ29を介してラスター型表示モニター31に
接続されている。
用される音響センサー表示システム18の一部が示され
ている。音響表示システム18は、従来のように外部コ
ンピューター(図示せず)に接続されているバルクメモ
リ19と音響プロセッサー21とを含む。本発明による
音響表示発生器23は音響プロセッサー21、バルクメ
モリ19、及びビットマップメモリ25に接続されてい
る。ビットマップメモリ25は従来のラスター型表示コ
ントローラ29を介してラスター型表示モニター31に
接続されている。
外部コンピューターは、モニター31上に表示するため
にデータ信号がフォーマットされるべき様子を示す制御
パラメータとデータ信号を供給する。これらの制御信号
とデータ信号はロードされ、バルクメモリ19に格納さ
れる。この情報は、ビットマップメモリ25に格納され
ているイメージを構築し更新する際に、表示発生器23
によって使用される表示リストとデータブロックを含む
。
にデータ信号がフォーマットされるべき様子を示す制御
パラメータとデータ信号を供給する。これらの制御信号
とデータ信号はロードされ、バルクメモリ19に格納さ
れる。この情報は、ビットマップメモリ25に格納され
ているイメージを構築し更新する際に、表示発生器23
によって使用される表示リストとデータブロックを含む
。
音響プロセッサー21は、例えばインテル社のモデル8
0386を使用する汎用マイクロプロセッサーベースの
コンピューターである。音響プロセッサー21は、バル
クメモリ19がらコマンドファイルを読み出し、表示発
生器23によって使用可能なメッセージにファイルを翻
訳するように構成されている。表示発生器23は、以下
に詳細に説明するように、メモリ25内にイメージを構
築し更新するように、要求されたタスクのための揮々の
機能を構成するように転送されたコマンドを使用する。
0386を使用する汎用マイクロプロセッサーベースの
コンピューターである。音響プロセッサー21は、バル
クメモリ19がらコマンドファイルを読み出し、表示発
生器23によって使用可能なメッセージにファイルを翻
訳するように構成されている。表示発生器23は、以下
に詳細に説明するように、メモリ25内にイメージを構
築し更新するように、要求されたタスクのための揮々の
機能を構成するように転送されたコマンドを使用する。
表示コントローラ29は、従来のラスター型の表示コン
トローラであり、ビットマップメモリ25に格納されて
いるイメージを処理し、例えばカラーパレットルックア
ップテーブルにより、アナログのカラーと強度に変換す
る。表示コントローラ29はまた、従来のように、垂直
水平同期信号のようなモニターおよびビットマップメモ
リのタイミング信号を発生する。
トローラであり、ビットマップメモリ25に格納されて
いるイメージを処理し、例えばカラーパレットルックア
ップテーブルにより、アナログのカラーと強度に変換す
る。表示コントローラ29はまた、従来のように、垂直
水平同期信号のようなモニターおよびビットマップメモ
リのタイミング信号を発生する。
本発明による表示発生器23は、第2図に詳細に示され
る。表示発生器23は、ローカルメモリ55を有する音
響コントローラ57と、ダイレクトメモリアクセス(D
MA)コントローラ63と、画素フォーマッタ−65と
、オプションの画素転送器69とを具備する。メモリイ
ンターフエイスユニット67は表示発生器23がビット
マップメモリ25とインターフエイスすることができる
ように提供されている。音響コントローラ57は、ロー
カルメモリ55に接続され、それは音響プロセッサー2
1によってバルクメモリ19から転送される翻訳された
コマンドを格納するために使用される。音響コントロー
ラ57は、画素フオーマッタ−65と、バルクメモリ1
9にダイレクトメモリアクセスコントローラ63を介し
て接続されている。コントローラ63は、それに格納さ
れている画素データと制御信号の読み出しを許すために
従来のように、バルクメモリ19に結合されている。
る。表示発生器23は、ローカルメモリ55を有する音
響コントローラ57と、ダイレクトメモリアクセス(D
MA)コントローラ63と、画素フォーマッタ−65と
、オプションの画素転送器69とを具備する。メモリイ
ンターフエイスユニット67は表示発生器23がビット
マップメモリ25とインターフエイスすることができる
ように提供されている。音響コントローラ57は、ロー
カルメモリ55に接続され、それは音響プロセッサー2
1によってバルクメモリ19から転送される翻訳された
コマンドを格納するために使用される。音響コントロー
ラ57は、画素フオーマッタ−65と、バルクメモリ1
9にダイレクトメモリアクセスコントローラ63を介し
て接続されている。コントローラ63は、それに格納さ
れている画素データと制御信号の読み出しを許すために
従来のように、バルクメモリ19に結合されている。
音響コントローラ57は、メモリインターフエイスユニ
ット67に結合され、それはビットマップメモリ25に
画素アドレスを結合するために使用される。画素フオー
マッター65はまた、メモリインターフェイスユニット
67に結合され、それはビットマップメモリ25に画素
値を結合するために使用される。画素転送器69は、ビ
ットマップメモリ25に結合され、画素フオーマッタ−
65に独立に、そこに格納されている画素に対して動作
する。ダイレクトメモリアクセスコントローラ63、画
素フオーマツタ−65、音響コントローラ57、メモリ
インターフエイスユニット67、及び画素転送器69は
、ホストプロセ・ノサーインターフェイス(HPI)バ
ス81によって内部接続され、それは要求されるとき、
音響コントローラ57あるいは音響プロセッサー21か
ら表示発生器23のこれらの要素に直接高級コマンドが
転送されることを許す。
ット67に結合され、それはビットマップメモリ25に
画素アドレスを結合するために使用される。画素フオー
マッター65はまた、メモリインターフェイスユニット
67に結合され、それはビットマップメモリ25に画素
値を結合するために使用される。画素転送器69は、ビ
ットマップメモリ25に結合され、画素フオーマッタ−
65に独立に、そこに格納されている画素に対して動作
する。ダイレクトメモリアクセスコントローラ63、画
素フオーマツタ−65、音響コントローラ57、メモリ
インターフエイスユニット67、及び画素転送器69は
、ホストプロセ・ノサーインターフェイス(HPI)バ
ス81によって内部接続され、それは要求されるとき、
音響コントローラ57あるいは音響プロセッサー21か
ら表示発生器23のこれらの要素に直接高級コマンドが
転送されることを許す。
第2図は、本発明の2つの動作例を示す。これらは、音
響コントローラ57、ローカルメモリ55、画素フオー
マッタ−65、ダイレクトメモリアクセスコントローラ
63、およびメモリインターフエイスユニット67を具
備する。本発明の第2の実施例は、上記構成物の他に画
素転送器69を具備する。これら2つの実施例の能力は
以下に詳細に説明する。
響コントローラ57、ローカルメモリ55、画素フオー
マッタ−65、ダイレクトメモリアクセスコントローラ
63、およびメモリインターフエイスユニット67を具
備する。本発明の第2の実施例は、上記構成物の他に画
素転送器69を具備する。これら2つの実施例の能力は
以下に詳細に説明する。
一般に、表示発生器23の動作は以下の通りである。表
示発生器23は、バルクメモリ19に格納されたデータ
信号に対して動作し、ピットマツブメモリ25内に音響
イメージを構築し、これらのイメージを急速に更新し処
理する。表示発生器23は初めに音響プロセッサ21に
よってインストラクションが与えられており、プロセッ
サ21はバルクメモリ19に格納されている標準音響コ
マンドとパラメーターを翻訳し、ローカルメモリ55内
にそれらを格納する。ローカルメモリ55は、音響コン
トローラ57に対するコマンドキューとして働く。コマ
ンドキューは音響コントローラ57によって読まれ、表
示発生器23を構成するために使用されるハードウェア
コマンドメッセージに翻訳される。
示発生器23は、バルクメモリ19に格納されたデータ
信号に対して動作し、ピットマツブメモリ25内に音響
イメージを構築し、これらのイメージを急速に更新し処
理する。表示発生器23は初めに音響プロセッサ21に
よってインストラクションが与えられており、プロセッ
サ21はバルクメモリ19に格納されている標準音響コ
マンドとパラメーターを翻訳し、ローカルメモリ55内
にそれらを格納する。ローカルメモリ55は、音響コン
トローラ57に対するコマンドキューとして働く。コマ
ンドキューは音響コントローラ57によって読まれ、表
示発生器23を構成するために使用されるハードウェア
コマンドメッセージに翻訳される。
音響コントローラ57は、表示フォーマットを構築する
ために使用される画素フォーマッタ−65に対してアド
レスを構成し、同期させ、供給する。音響コントローラ
57はローカルメモリ55に格納されている制御メッセ
ージを翻訳し、バルクメモリ19に格納されるデータに
対してデータ座標を発生し、ダイレクトメモリアクセス
コントローラ63を使用して、フォーマッタ−65にセ
グメントでデータをダウンロードする。画素フォーマッ
タ−65は、また水平垂直ラスターに対してデータ及び
アドレスの座標を発生する。ダイレクトメモリアクセス
コントローラ63は従来のようにバルクメモリ19をダ
イレクトメモリアクセスする。
ために使用される画素フォーマッタ−65に対してアド
レスを構成し、同期させ、供給する。音響コントローラ
57はローカルメモリ55に格納されている制御メッセ
ージを翻訳し、バルクメモリ19に格納されるデータに
対してデータ座標を発生し、ダイレクトメモリアクセス
コントローラ63を使用して、フォーマッタ−65にセ
グメントでデータをダウンロードする。画素フォーマッ
タ−65は、また水平垂直ラスターに対してデータ及び
アドレスの座標を発生する。ダイレクトメモリアクセス
コントローラ63は従来のようにバルクメモリ19をダ
イレクトメモリアクセスする。
画素フォーマッタ−63は、一度に全てのラスターライ
ンを含むブロックでバルクメモリ19から転送されるデ
ータワードを処理し、メモリインターフエイス67を介
してビットマップメモリ25に処理されたブロックを送
る。音響表示発生器23は、高速イメージ構築を達成し
、多画素転送の結果として更新する。加えて、および以
下に述べるように、画素フォーマッタ−63は、パイプ
ライン処理に画素群を用いてデータ信号を処理する。こ
れらの画素群は、画素フ中一マッター65によってパイ
プラインの種々のステージで拡大され、圧縮され、回転
される。
ンを含むブロックでバルクメモリ19から転送されるデ
ータワードを処理し、メモリインターフエイス67を介
してビットマップメモリ25に処理されたブロックを送
る。音響表示発生器23は、高速イメージ構築を達成し
、多画素転送の結果として更新する。加えて、および以
下に述べるように、画素フォーマッタ−63は、パイプ
ライン処理に画素群を用いてデータ信号を処理する。こ
れらの画素群は、画素フ中一マッター65によってパイ
プラインの種々のステージで拡大され、圧縮され、回転
される。
第3図を参照して、それは音響表示発生器23の一般的
な動作を示すデータフ口一図である。例えば圧縮された
ソナーデータのデータワードを含むデータブロックと、
及びモニター31上に表示されるべき表示フォーマット
に関する情報を含む表示リストとが、バルクメモリ19
に初めにロードされる。表示リストは音響プロセッサー
21に転送され、それは音響コントローラ57に対する
コマンドインターブリターとして働き、そのコントロー
ラは表示発生器23の種々の構成物によりセットアップ
される。
な動作を示すデータフ口一図である。例えば圧縮された
ソナーデータのデータワードを含むデータブロックと、
及びモニター31上に表示されるべき表示フォーマット
に関する情報を含む表示リストとが、バルクメモリ19
に初めにロードされる。表示リストは音響プロセッサー
21に転送され、それは音響コントローラ57に対する
コマンドインターブリターとして働き、そのコントロー
ラは表示発生器23の種々の構成物によりセットアップ
される。
インストラクションはローカルメモリ55にロードされ
、それは音響コントローラ57によって読み出される2
ボートコマンドキューとして機能する。音響プロセッサ
ー21は、コマンドキュー内に含まれるインストラクシ
ョンに従って、データを読み出すためのバルクメモリ1
9のアドレスロケーションを画素フォーマッタ−65に
発生するように、ダイレクトメモリアクセスコントロー
ラ63を構成するbこれらのアドレスロケーションは、
モニター31上に表示されるべきデータが置かれている
ロケーションを示し、このデータはバルクメモリ19か
らフォーマッタ−65に読み込まれる。フオーマッタ6
5は、2ワードラインバッファを含み、それらのうち一
方は1フルラスターラインのデータを受け付け格納し、
他方は画素フォーマッター65内で処理される。
、それは音響コントローラ57によって読み出される2
ボートコマンドキューとして機能する。音響プロセッサ
ー21は、コマンドキュー内に含まれるインストラクシ
ョンに従って、データを読み出すためのバルクメモリ1
9のアドレスロケーションを画素フォーマッタ−65に
発生するように、ダイレクトメモリアクセスコントロー
ラ63を構成するbこれらのアドレスロケーションは、
モニター31上に表示されるべきデータが置かれている
ロケーションを示し、このデータはバルクメモリ19か
らフォーマッタ−65に読み込まれる。フオーマッタ6
5は、2ワードラインバッファを含み、それらのうち一
方は1フルラスターラインのデータを受け付け格納し、
他方は画素フォーマッター65内で処理される。
フオマッタ−65は、ローカルメモリ55にロードされ
ているフォーマットインストラクションに従って圧縮さ
れたデータワードをフォーマットするように動作する。
ているフォーマットインストラクションに従って圧縮さ
れたデータワードをフォーマットするように動作する。
フォーマッター65は一度に例えばデータの1(4ある
いは8ビット)、2(8ビット)あるいは4(4ビット
)画素の組に対して動作する。フォーマッター65は、
コントローラ57によってセットアップされると、画素
転送器69とコントローラ57から独立に動作する画素
プロセッサーである。フォーマッタ−65は、画素当り
の予め決められたビット数(4あるいは8)に各データ
ワードを拡大し、画素を4xlの画素配列に回転させ、
画素配列内のでをマスクし、プログラムされた画素群を
1つの画素に圧縮し、および境界マスキングを達成する
ためにアルゴリズム処理をすることを含む複数のフ”オ
ーマット処理を行なう。これらの処理を以下に説明する
。
いは8ビット)、2(8ビット)あるいは4(4ビット
)画素の組に対して動作する。フォーマッター65は、
コントローラ57によってセットアップされると、画素
転送器69とコントローラ57から独立に動作する画素
プロセッサーである。フォーマッタ−65は、画素当り
の予め決められたビット数(4あるいは8)に各データ
ワードを拡大し、画素を4xlの画素配列に回転させ、
画素配列内のでをマスクし、プログラムされた画素群を
1つの画素に圧縮し、および境界マスキングを達成する
ためにアルゴリズム処理をすることを含む複数のフ”オ
ーマット処理を行なう。これらの処理を以下に説明する
。
音響コントローラ57の構成物を以下に詳細に説明する
。第4図を参照して、音響コントローラ57は、画素ア
ドレス発生器58と同期論理モジュール59、マイクロ
シーケンサ−71、出力制御レジスタ74を有するマイ
クロシーケンサーメモリ73、レジスタ及び従来のビッ
トスライス算術論理ユニット(RALU)75を含む。
。第4図を参照して、音響コントローラ57は、画素ア
ドレス発生器58と同期論理モジュール59、マイクロ
シーケンサ−71、出力制御レジスタ74を有するマイ
クロシーケンサーメモリ73、レジスタ及び従来のビッ
トスライス算術論理ユニット(RALU)75を含む。
画素アドレス発生器58と同期論理モジュール59は、
画素フオーマッタ−65に接続され、それに同期士手動
作する。それはまた、HPIボート891;よってイン
ターフエイスユニット67とシステムバス81にインタ
ーフェイスする。RALU75は、システムバスとロー
カルメモリ55に接続されている。これらの構成物1よ
一般によく知られているものであり、その内部接続の詳
細な説明は省略する。
画素フオーマッタ−65に接続され、それに同期士手動
作する。それはまた、HPIボート891;よってイン
ターフエイスユニット67とシステムバス81にインタ
ーフェイスする。RALU75は、システムバスとロー
カルメモリ55に接続されている。これらの構成物1よ
一般によく知られているものであり、その内部接続の詳
細な説明は省略する。
コントローラ57は、音響プロセッサー21から受信さ
れ、ローカルメモリ55に格納されているメッセージを
翻訳する。コントローラ57は、これらの格納されてい
るメッセージをハードウェアコマンドメッセージを翻訳
する。コントローラ57は、新しい信号フォーマットを
構築するとき、フォーマットされた画素データのラスク
ーXとyのアドレスを発生する。音響コントローラ57
は、従来のディスクリートな同期信号と構成物間の”ハ
ンドシェーク”を使用することにより、フォーマッター
65、アドレス発生器58、ダイレクトメモリアクセス
コントローラ63、及びメモリインターフェイスユニッ
ト67を同期させ監視する。
れ、ローカルメモリ55に格納されているメッセージを
翻訳する。コントローラ57は、これらの格納されてい
るメッセージをハードウェアコマンドメッセージを翻訳
する。コントローラ57は、新しい信号フォーマットを
構築するとき、フォーマットされた画素データのラスク
ーXとyのアドレスを発生する。音響コントローラ57
は、従来のディスクリートな同期信号と構成物間の”ハ
ンドシェーク”を使用することにより、フォーマッター
65、アドレス発生器58、ダイレクトメモリアクセス
コントローラ63、及びメモリインターフェイスユニッ
ト67を同期させ監視する。
ラスターイメージを構築するとき、音響コントローラ5
7はローカルメモリ55に格納されているラスターライ
ンディスクリブターテーブルからデータを読み出す。そ
のデータは、その情報のための新しいビットマップメモ
リのロケーションを示すオフセット値でアドレスアキュ
ムレーターを更新するために使用される。
7はローカルメモリ55に格納されているラスターライ
ンディスクリブターテーブルからデータを読み出す。そ
のデータは、その情報のための新しいビットマップメモ
リのロケーションを示すオフセット値でアドレスアキュ
ムレーターを更新するために使用される。
第5図を参照して、コントローラ57のより詳細が示さ
れ、特にアドレス発生器58が示される。
れ、特にアドレス発生器58が示される。
第4図を参照して述べられた構成物に加えて、アドレス
発生器は、CONFIGI,2 (80a)、XACC
UM (80b) YACCUM(80c) B
COUNT (80e) 、および1/OADDR (
80 f)として複数のレジスタ80aから8Ofを含
む。REF信号とpc信号を提供するコンパレーター8
2は、REFレジスタ内のプログラムされた長さの画素
ブロックのPC内の現在画素カウントまでの完了を監視
するために設けられている。ウインドウクリッパー84
と2出力マルチブレクサー85、86がまた設けられて
いて、ACOUNT,BCOUNT,およびI/OAD
DRレジスタ80d,soe,80fに接続されている
。ウインドウクリッパーは、構成の間にプログラムされ
た予め決められたウインドウエリア外にビットマップメ
モリ25へのデータの書き込みを防ぐために使用される
。Bアドレスポート、マルチブレクサー86は、その上
のデバイスを初期化するために使用されるバス81への
アドレスハンドシェーク制御ポートである。
発生器は、CONFIGI,2 (80a)、XACC
UM (80b) YACCUM(80c) B
COUNT (80e) 、および1/OADDR (
80 f)として複数のレジスタ80aから8Ofを含
む。REF信号とpc信号を提供するコンパレーター8
2は、REFレジスタ内のプログラムされた長さの画素
ブロックのPC内の現在画素カウントまでの完了を監視
するために設けられている。ウインドウクリッパー84
と2出力マルチブレクサー85、86がまた設けられて
いて、ACOUNT,BCOUNT,およびI/OAD
DRレジスタ80d,soe,80fに接続されている
。ウインドウクリッパーは、構成の間にプログラムされ
た予め決められたウインドウエリア外にビットマップメ
モリ25へのデータの書き込みを防ぐために使用される
。Bアドレスポート、マルチブレクサー86は、その上
のデバイスを初期化するために使用されるバス81への
アドレスハンドシェーク制御ポートである。
XアキュムレーターとYアキュムレーターは、構成レジ
スタ1 (80a)によって画素群に対する繰り返し演
算(ベクトル処理)を実行するようにプログラムされる
。構成レジスタ1のフィールドが表1aに定義される。
スタ1 (80a)によって画素群に対する繰り返し演
算(ベクトル処理)を実行するようにプログラムされる
。構成レジスタ1のフィールドが表1aに定義される。
XとYのアキュムレーションモード表1bに提供される
。XとYアキュミュレーターはメモリインターフエイス
ユニット67への画素アドレスを提供し、それは画素フ
ォーマッター65によって作られる画素データに対応す
る。アキュムレーター更新イネーブルは表ICと表1d
に与えられるXアキュムレーターとYアキュムレーター
のフィールドによって選択される。XモードとYモード
のフィールドはXとYアキュムレーターの動作モードを
定義する。
。XとYアキュミュレーターはメモリインターフエイス
ユニット67への画素アドレスを提供し、それは画素フ
ォーマッター65によって作られる画素データに対応す
る。アキュムレーター更新イネーブルは表ICと表1d
に与えられるXアキュムレーターとYアキュムレーター
のフィールドによって選択される。XモードとYモード
のフィールドはXとYアキュムレーターの動作モードを
定義する。
XACとYACはXとYアキュムレーターを更新するた
めに必要な条件を選択する。
めに必要な条件を選択する。
表1a
ビット
構成レジスタのフィールド
レジスタ1 レジスタ2
YMODE ACNTR
YMODE ACNTR
YMODE 使用せず
YAC SLA
YAC ESA
YAC BCNTR
XMODE BCNTR
XMODE 使用せず
XMODE SLB
XAC 使用せず
XAC PCNTR
XAC PCNTR
使用せず 使用せず
使用せず 使用せず
使用せず 使用せず
使用せず 使用せず
上記レジスタ1のフィールドは、以下の表1b,lc,
および1dに定義される。
および1dに定義される。
表1b
0 0 X
1 0 X
XあるいはYアドレスアキュムレータ
−80b,80c (XAC,YAC)モード
0をアキュムレーターに
デルタレジスターの内容をアキュムレ
ーターに転送
アキュムレーターからアキュムレータ
ーに
ベースレジスターの内容をアキュムレ
ーターに転送
べ−スレジスター・プラス・デルタレ
ジスターの内容をアキュムレーターに
ベースレジスター・ブラスψデルタア
キュムレーターの内容をアキュムレー
ターに
表1c Xアドレスアキュムレータ−80b(XAC
)条件選択 0 更新禁止 1 無条件に更新 2 Aカウンタキャリー 3 xy更新−(LREQ/ *XYUPDATE/ *MIUWAIT *RunHa 1 t) 4 Yアキュムレーターキャリー 5 B力ウンタキャリー 表1d Yアドレスアキュムレータ−80C(YAC
)条件選択 0 更新禁止 1 無条件に更新 2 人カウンタキャリー 3 XY更新−(LREQ/ *XYUPDATE/ *MIUWAIT *RunHa 1 t) 4 Xアキュムレーターキャリー 5 B力ウンタキャリー AとBのカウンタは画素フオマツター65内のラインバ
ッファのリードとライトのアドレスを指定するために使
用され、構成レジスター2(80a)による繰り返し演
算を実行するように構成されている。構成レジスタ80
aの演算はコンパレーター82によって実行がイネーブ
ルとされ、それは画素カウント(P C)レジスタによ
って監視される画素転送の数だけ更新され、ソファレン
ス(REF)レジスターの内容と比較される。
)条件選択 0 更新禁止 1 無条件に更新 2 Aカウンタキャリー 3 xy更新−(LREQ/ *XYUPDATE/ *MIUWAIT *RunHa 1 t) 4 Yアキュムレーターキャリー 5 B力ウンタキャリー 表1d Yアドレスアキュムレータ−80C(YAC
)条件選択 0 更新禁止 1 無条件に更新 2 人カウンタキャリー 3 XY更新−(LREQ/ *XYUPDATE/ *MIUWAIT *RunHa 1 t) 4 Xアキュムレーターキャリー 5 B力ウンタキャリー AとBのカウンタは画素フオマツター65内のラインバ
ッファのリードとライトのアドレスを指定するために使
用され、構成レジスター2(80a)による繰り返し演
算を実行するように構成されている。構成レジスタ80
aの演算はコンパレーター82によって実行がイネーブ
ルとされ、それは画素カウント(P C)レジスタによ
って監視される画素転送の数だけ更新され、ソファレン
ス(REF)レジスターの内容と比較される。
特に、AとBカウンタはフオーマッター65内のライン
バッファに対してリードアドレスとライトアドレスを発
生し、リードとライトの時分割動作を可能とする。PC
カウンタは現在のラインに描かれるべき現在出力画素カ
ウントの通路を保つために使用される。プログラムされ
た比較値としてのREFレジスターに関し、2つのレジ
スターはコンパレーターロジックによって比較されるこ
とができ、PCがREIに等しいか大きいとき、ハード
ウエアは、コントローラによってセットアップされるま
でさらにフオーマッターの動作を停止させる。3つのカ
ウンタ(A,B,PC)は、表1aのフィールドを使用
して、構成レジスター2(80a)によって制御される
。表1aのA,B,およびPCカウンタのフィールドは
表1eから1gに示される。
バッファに対してリードアドレスとライトアドレスを発
生し、リードとライトの時分割動作を可能とする。PC
カウンタは現在のラインに描かれるべき現在出力画素カ
ウントの通路を保つために使用される。プログラムされ
た比較値としてのREFレジスターに関し、2つのレジ
スターはコンパレーターロジックによって比較されるこ
とができ、PCがREIに等しいか大きいとき、ハード
ウエアは、コントローラによってセットアップされるま
でさらにフオーマッターの動作を停止させる。3つのカ
ウンタ(A,B,PC)は、表1aのフィールドを使用
して、構成レジスター2(80a)によって制御される
。表1aのA,B,およびPCカウンタのフィールドは
表1eから1gに示される。
表1e Aカウンタ80d (ACNTR)条件選択
0 カウントしない
1 カウント
2 1NA(外部入力)
3 AUPDT− (TNEXT
*RunHa l t)
表if Bカウンタ80c (BCNTR)条件選択
0 カウントしない
1 カウント
2 1NB(外部入力)
3 BUPDT−(TNEXT−
*GO*BRDY) 、TNEXTは
ステータス/同期ビット
表1g PCカウンタ82 (PCNTR)条件選択
0 カウントしない
1 無条件にカウント
2 1NC(外部入力)
3 XYUPDT−(LDREQ/
*MWAIT*RH)
イネーブリングビットは表1hに示される。
ESAは、ESAが1のとき、SLAビットによりAA
DDRポート(マルチブレクサー85)のデータソース
の選択を可能とする。ESAが0のとき、SLAビット
はなんの効果を持たず、ソース選択はフォーマッターか
らの入力ラインNEXT/により実行される。SLAは
0の時のAカウントあるいはESAが1によりイネーブ
ルとされるBカウントの中からAADDRボートのソー
スを選択する。SLBは0の時のBカウントあるいは1
のときのI/OADDRの中からBADDRボート(マ
ルチブレクサ−86)のソ−スを選択する。ACNTR
SBCNTR、およびPCNTRは、Aカウンタ、Bk
auntaおよびPCカウンタに対する条件選択フィー
ルドであり、それらはこれらのカウンタが進むのを可能
とする条件を選択する。
DDRポート(マルチブレクサー85)のデータソース
の選択を可能とする。ESAが0のとき、SLAビット
はなんの効果を持たず、ソース選択はフォーマッターか
らの入力ラインNEXT/により実行される。SLAは
0の時のAカウントあるいはESAが1によりイネーブ
ルとされるBカウントの中からAADDRボートのソー
スを選択する。SLBは0の時のBカウントあるいは1
のときのI/OADDRの中からBADDRボート(マ
ルチブレクサ−86)のソ−スを選択する。ACNTR
SBCNTR、およびPCNTRは、Aカウンタ、Bk
auntaおよびPCカウンタに対する条件選択フィー
ルドであり、それらはこれらのカウンタが進むのを可能
とする条件を選択する。
表1h
ESA
■
イネープリングビット
SLA TNEXT AADl?(MUXA)O
x Aカウンタ l x Bカウンタ X O Aカウンタ(リード)x
l Bカウンタ(ライト)SLB BADR
(MUXB) O Bカウンタ 1 10ADRレジスター I / 0 7 F レスL/ シスタ− ( I /
O A D D R )80fフィールドは表11に
示される。
x Aカウンタ l x Bカウンタ X O Aカウンタ(リード)x
l Bカウンタ(ライト)SLB BADR
(MUXB) O Bカウンタ 1 10ADRレジスター I / 0 7 F レスL/ シスタ− ( I /
O A D D R )80fフィールドは表11に
示される。
表1i1/Oアドレスレジスターフィールドビット フ
ィールド O AO I AI 2 A2 3 A3 4 A4 5X 6 WR 7 RD 8X 9 1R 10 DM 11 BS BSは、BSが1のとき、アクティブロー信号BUSR
EQ/をバス81に対し発生する。
ィールド O AO I AI 2 A2 3 A3 4 A4 5X 6 WR 7 RD 8X 9 1R 10 DM 11 BS BSは、BSが1のとき、アクティブロー信号BUSR
EQ/をバス81に対し発生する。
DMは、DMが1のとき、アクティブ口ー信号DMAR
EQ/を発生する。O R ハ、IRが1(7)とき、
アクティブ口ー信号INTREQ/を発生し、音響コン
トローラからのインターラブトリクエストが存在するこ
とを示す。RD(リード)は、1にセットされるとき、
アクティブ口ー信号RD/を発生する。そのポートが外
部デバイスによって応答されたときそれは禁止される。
EQ/を発生する。O R ハ、IRが1(7)とき、
アクティブ口ー信号INTREQ/を発生し、音響コン
トローラからのインターラブトリクエストが存在するこ
とを示す。RD(リード)は、1にセットされるとき、
アクティブ口ー信号RD/を発生する。そのポートが外
部デバイスによって応答されたときそれは禁止される。
WR(ライト)は、1にセットされるとき、アクティブ
口ー信号WR/を発生する。HPIポート8つが外部デ
バイスによって応答されたときそれは楚止される。Aは
、音響コントローラによって使用されるHPIポートの
5ビットアクティブハイアドレスビットを表わす。
口ー信号WR/を発生する。HPIポート8つが外部デ
バイスによって応答されたときそれは楚止される。Aは
、音響コントローラによって使用されるHPIポートの
5ビットアクティブハイアドレスビットを表わす。
コマンドワードを使用するよりもむしろ、同期ロジック
59は外部ファンクションを構成するために使用される
ロジックを含む。同期ロジック59により制御されるビ
ットは表1jに定義される。
59は外部ファンクションを構成するために使用される
ロジックを含む。同期ロジック59により制御されるビ
ットは表1jに定義される。
表1j 同期レジスター制御と・ソト
ヒ゛ット フイールト゛ 記述
BR O イネーブルビットをBREQ/回
路に NL 1 直接NORM/にVH 2
垂直又は水平画素構築RH 3 直接
RUN/Ha 1 tにCR 4 直接外部
ファンクションジェネレーターに PR 5 直接PENA/(画素転送器ru
n/halt) RW 6 スベア AS 7 X,Yアドレス選択(外部ファン
クション ジエネレーター) SC 8 直接STRNCUR/(スターン
カーソル) IC 9 IC構成MIU(0−4ビット/
画素、1−4ビット /画素) LP BS 直接LASTPX/に バンク選択(〇一下位バン ク、1一上位バンク) ヒ゛ット デバイスに BR DMAコントローラ NL フォーマッター VH フオーマッター RH フォーマッター CR 外部発生器 PR 画素転送器 RW フォーマッター AS 外部発生器 SC フォーマッター IC メモリインターフエイス LP フォーマッター BS 上記レジスタは、画素処理の間に表示発生器23の画素
アドレス、ラインバッファアドレス、および同期を構成
し制御する。この動作は、コンバレーター82によって
停止されるまで実行され、それは、アドレスのジャンプ
あるいは不連続のような処理の小さい変更が調整を必要
とすることをコントローラ57に示す。
路に NL 1 直接NORM/にVH 2
垂直又は水平画素構築RH 3 直接
RUN/Ha 1 tにCR 4 直接外部
ファンクションジェネレーターに PR 5 直接PENA/(画素転送器ru
n/halt) RW 6 スベア AS 7 X,Yアドレス選択(外部ファン
クション ジエネレーター) SC 8 直接STRNCUR/(スターン
カーソル) IC 9 IC構成MIU(0−4ビット/
画素、1−4ビット /画素) LP BS 直接LASTPX/に バンク選択(〇一下位バン ク、1一上位バンク) ヒ゛ット デバイスに BR DMAコントローラ NL フォーマッター VH フオーマッター RH フォーマッター CR 外部発生器 PR 画素転送器 RW フォーマッター AS 外部発生器 SC フォーマッター IC メモリインターフエイス LP フォーマッター BS 上記レジスタは、画素処理の間に表示発生器23の画素
アドレス、ラインバッファアドレス、および同期を構成
し制御する。この動作は、コンバレーター82によって
停止されるまで実行され、それは、アドレスのジャンプ
あるいは不連続のような処理の小さい変更が調整を必要
とすることをコントローラ57に示す。
構成物71から74を具備するコントローラプロセッサ
ーは、表示発生器23を更新する。このプロセッサーコ
ントローラがイネーブルにされると、それはバーストモ
ードでランする。プレークボイントハコンパレーター8
2にプログラムされる。コントローラプロセッサーは表
示発生器23がデータの次のバーストを処理できるよう
にこれらのバラメーター更新するだけである。
ーは、表示発生器23を更新する。このプロセッサーコ
ントローラがイネーブルにされると、それはバーストモ
ードでランする。プレークボイントハコンパレーター8
2にプログラムされる。コントローラプロセッサーは表
示発生器23がデータの次のバーストを処理できるよう
にこれらのバラメーター更新するだけである。
画素フォーマッタ−65の詳細を示す第6図を参照して
、それは、主構成物として、ラインバッファ100、ワ
ードシフターロジック102、ビット拡大器ロジック1
04、画素シフターロジック106、境界ワードロジッ
ク108、デコードロジック110、アルゴリズムプロ
セッサー112、コマンドレジスター114、制御シー
ケンサー116、およびホストプロセッサーインターフ
エイス118を含む。バルクメモリ19からのデータは
ラインバッファ100を介して画素フォーマッター65
に結合される。
、それは、主構成物として、ラインバッファ100、ワ
ードシフターロジック102、ビット拡大器ロジック1
04、画素シフターロジック106、境界ワードロジッ
ク108、デコードロジック110、アルゴリズムプロ
セッサー112、コマンドレジスター114、制御シー
ケンサー116、およびホストプロセッサーインターフ
エイス118を含む。バルクメモリ19からのデータは
ラインバッファ100を介して画素フォーマッター65
に結合される。
ラインバッファ100はワードシフター102と境界ワ
ードロジック108に結合されている。
ードロジック108に結合されている。
フォーマッターの処理構成物は、ワードシフター102
、ビット拡大器ロジック104、及び画素シフターロジ
ック106を有し、それらは共通のデータパスに沿って
順番に接続されている。制御シーケンサー116は、コ
マンドレジスター114、アルゴリズムプロセッサー1
12を介してホストプロセッサーインターフエイス11
8とインターフェイスし、及びアルゴリズムプロセッサ
ー112を介してデコーダーロジック110とインター
フエイスしている。これらの要素は、ビットマップイメ
ージを構築し更新するために、アルゴリズムを処理する
のに適する。制御シーケンサ−116は、同期ロジック
、アドレス、および制御信号のメモリインターフエイス
ユニット67と音響コントローラ57との両方への結合
を制御するために使用される。
、ビット拡大器ロジック104、及び画素シフターロジ
ック106を有し、それらは共通のデータパスに沿って
順番に接続されている。制御シーケンサー116は、コ
マンドレジスター114、アルゴリズムプロセッサー1
12を介してホストプロセッサーインターフエイス11
8とインターフェイスし、及びアルゴリズムプロセッサ
ー112を介してデコーダーロジック110とインター
フエイスしている。これらの要素は、ビットマップイメ
ージを構築し更新するために、アルゴリズムを処理する
のに適する。制御シーケンサ−116は、同期ロジック
、アドレス、および制御信号のメモリインターフエイス
ユニット67と音響コントローラ57との両方への結合
を制御するために使用される。
画素シフターロジック106は、ディスエーブル7とバ
ンクビットロジック120、画素回転器ロジック122
、ピーク検出器124、出力マルチブレクサー126、
および出力レジスター128を含む。コマンドレジスタ
ー114は、以下のレジスターを含む:示されるように
、NORM,SHFT,BIT/CELL,CONS,
RAT,DU,M,RD BACK,MIU,及びM
ASKである。コマンドレジスター114には構成バラ
メーターがロードされ、それらは処理シーケンスの間変
化しない。ダイナミックに変化するバラメーターは、ア
ルゴリズムプロセッサー112によって計算される。こ
れらのレジスターとフォーマッターの動作を以下に詳細
に説明する。
ンクビットロジック120、画素回転器ロジック122
、ピーク検出器124、出力マルチブレクサー126、
および出力レジスター128を含む。コマンドレジスタ
ー114は、以下のレジスターを含む:示されるように
、NORM,SHFT,BIT/CELL,CONS,
RAT,DU,M,RD BACK,MIU,及びM
ASKである。コマンドレジスター114には構成バラ
メーターがロードされ、それらは処理シーケンスの間変
化しない。ダイナミックに変化するバラメーターは、ア
ルゴリズムプロセッサー112によって計算される。こ
れらのレジスターとフォーマッターの動作を以下に詳細
に説明する。
ワードシフタ−102は、従来の32ビットシフターで
あり、クロックサイクル当り1から16ビットシフトを
する事ができる。それはレジスタ一から一度に4画素を
読み出すために使用され、その4画素は画素当り1から
4ビットからなる。
あり、クロックサイクル当り1から16ビットシフトを
する事ができる。それはレジスタ一から一度に4画素を
読み出すために使用され、その4画素は画素当り1から
4ビットからなる。
ビット拡大器104は人力される“セル″の1から8ビ
ットの各々を画素当り標準の4あるいは8ビットに拡大
する。それは4つの隣合うセルを左位置調整する事によ
りそれを行い、0あるいは1がエンブティビットをフィ
ルする(満たす)。セルが1ビットならば、3ビットが
フィルピットである。このようにして、画素当り標準の
4あるいは8ビットが出力として提供される。ディスエ
ーブル7とバンクビットロジック120は、それを0に
する7に等しい画素を無効とするロジックである。画素
回転器122はストレッチ動作の間に入力画素を模写し
シフトするために使用される。
ットの各々を画素当り標準の4あるいは8ビットに拡大
する。それは4つの隣合うセルを左位置調整する事によ
りそれを行い、0あるいは1がエンブティビットをフィ
ルする(満たす)。セルが1ビットならば、3ビットが
フィルピットである。このようにして、画素当り標準の
4あるいは8ビットが出力として提供される。ディスエ
ーブル7とバンクビットロジック120は、それを0に
する7に等しい画素を無効とするロジックである。画素
回転器122はストレッチ動作の間に入力画素を模写し
シフトするために使用される。
例えば、入力画素が画素PL,P2,P3,及びP4か
らなるとき、3回のストレッチ動作(3DUストレッチ
)は以下の画素の組を発生する:P1, Pi, Pi
, P2, P2, P2, P3,P3,P3,P4
,P4,P4である。出力画素の3つの組は画素回転ロ
ジックにより提供される。
らなるとき、3回のストレッチ動作(3DUストレッチ
)は以下の画素の組を発生する:P1, Pi, Pi
, P2, P2, P2, P3,P3,P3,P4
,P4,P4である。出力画素の3つの組は画素回転ロ
ジックにより提供される。
境界ワードシフタ−108は、単一画素モードで、デー
タワードヘツダーに含まれる境界ディスクリブターワー
ドを使用して、そのデータワード内の画素の位置を示す
ことにより、散在して満たされた入力ワードをとく。従
って、有用な情報を含むそれらの画素は、散在して満た
された人力ワードから抽出され、フォーマッタ−65に
より使用される。出力マルチブレクサー123は、画素
回転器122、ピーク検出器124、あるいはフォーマ
ッター65からの出力のための一定レジスターから出力
画素のソースを選択する3人カマルチブレクサーである
。
タワードヘツダーに含まれる境界ディスクリブターワー
ドを使用して、そのデータワード内の画素の位置を示す
ことにより、散在して満たされた入力ワードをとく。従
って、有用な情報を含むそれらの画素は、散在して満た
された人力ワードから抽出され、フォーマッタ−65に
より使用される。出力マルチブレクサー123は、画素
回転器122、ピーク検出器124、あるいはフォーマ
ッター65からの出力のための一定レジスターから出力
画素のソースを選択する3人カマルチブレクサーである
。
画素フオーマッタ−65は、ダイレクトメモリアクセス
コントローラ63の制御の下バルクメモリ19からライ
ンバッファ100を介してデータを受信するように動作
する。データ転送は従来のように達成される。ラインバ
ッファ100は2ラインのラスターを保持し、それは他
のラインがロードされている間に一方が処理されること
ができる。フォーマッタ−65はバルクメモリ19から
受信される32ビット幅のデータワードを開き、それら
を画素にフォーマットし、それらをメモリインターフエ
イスユニット67を介してビットマップメモリ25に転
送する。これを達成するために、ワードシフターロジッ
ク102、ビット拡大器ロジック104、画素シフター
ロジック106、および境界ディスクリブターワード(
BDW)シフターロジック108は、コマンドレジスタ
ー114を具備するレジスター内に格納されているコマ
ンドに応答する。画素フォーマッター65は、コントロ
ーラ57によって提供されるサイズ情報に従って、各セ
ルフィールドを開き、それらを画素当り4あるいは8ビ
ットを有する画素フィールドに拡大する。それは以下に
詳細に示される。第6図の構成物は複写し、それ故に、
以下に詳細に示されるように、ピーク検出器124を使
用して、イメージをストレッチあるいはイメージを圧縮
する。
コントローラ63の制御の下バルクメモリ19からライ
ンバッファ100を介してデータを受信するように動作
する。データ転送は従来のように達成される。ラインバ
ッファ100は2ラインのラスターを保持し、それは他
のラインがロードされている間に一方が処理されること
ができる。フォーマッタ−65はバルクメモリ19から
受信される32ビット幅のデータワードを開き、それら
を画素にフォーマットし、それらをメモリインターフエ
イスユニット67を介してビットマップメモリ25に転
送する。これを達成するために、ワードシフターロジッ
ク102、ビット拡大器ロジック104、画素シフター
ロジック106、および境界ディスクリブターワード(
BDW)シフターロジック108は、コマンドレジスタ
ー114を具備するレジスター内に格納されているコマ
ンドに応答する。画素フォーマッター65は、コントロ
ーラ57によって提供されるサイズ情報に従って、各セ
ルフィールドを開き、それらを画素当り4あるいは8ビ
ットを有する画素フィールドに拡大する。それは以下に
詳細に示される。第6図の構成物は複写し、それ故に、
以下に詳細に示されるように、ピーク検出器124を使
用して、イメージをストレッチあるいはイメージを圧縮
する。
特に、画素フォーマッタ−65はバルクメモリ19から
受信される入力データを処理する3ステ一ジパイプライ
ンプロセッサーである。このデータはラインバッファ−
100を介して入力され、それはダイレクトメモリアク
セスコントローラによりロードされる。このデータはワ
ードシフターロジック102により処理され、それはワ
ード内の現在使用されるセルを並び換え、その結果次の
4つのセルはビット拡大器ロジック104によりセル当
り4あるいは8ビットに拡大される。人力データセルが
終わり毎にパックされないならば、境界ディスクリプタ
ーワードマルチプレクサー121を介して境界ワードデ
ィスクリブターロジック108により供給される。境界
ディスクリブターワードには入力ワードが供給され、境
界ディスクリブターワードシフターは画素を開くように
、各セルに続いて要求されるシフトをデコードするため
に使用される。
受信される入力データを処理する3ステ一ジパイプライ
ンプロセッサーである。このデータはラインバッファ−
100を介して入力され、それはダイレクトメモリアク
セスコントローラによりロードされる。このデータはワ
ードシフターロジック102により処理され、それはワ
ード内の現在使用されるセルを並び換え、その結果次の
4つのセルはビット拡大器ロジック104によりセル当
り4あるいは8ビットに拡大される。人力データセルが
終わり毎にパックされないならば、境界ディスクリプタ
ーワードマルチプレクサー121を介して境界ワードデ
ィスクリブターロジック108により供給される。境界
ディスクリブターワードには入力ワードが供給され、境
界ディスクリブターワードシフターは画素を開くように
、各セルに続いて要求されるシフトをデコードするため
に使用される。
ビット拡大器ロジック104はディスエープル7回路1
20に拡大されたセルを提倶し、それはクランブ回路と
して動作し、16進数のEあるいはFである全てのセル
を0あるいは1に変換する。
20に拡大されたセルを提倶し、それはクランブ回路と
して動作し、16進数のEあるいはFである全てのセル
を0あるいは1に変換する。
データがイネーブルでなければ、それはこのステージを
変化することなく通過する。セルはその後、画素回転器
ロジック122により処理され、それは4つの入力セル
から出力画素を選択することによりセルの複写を実行す
る。画素回転器ロジック122の出力は出力マルチブレ
クサー126に印加され、それはどの画素がメモリイン
ターフエイスユニット67に結合されるべきかを選択す
る。
変化することなく通過する。セルはその後、画素回転器
ロジック122により処理され、それは4つの入力セル
から出力画素を選択することによりセルの複写を実行す
る。画素回転器ロジック122の出力は出力マルチブレ
クサー126に印加され、それはどの画素がメモリイン
ターフエイスユニット67に結合されるべきかを選択す
る。
選択された画素は出力レジスター128にロードされ、
それは4画素ラッチからなる。ピーク検出器124は単
一画素転送の間に使用され、それは、入力群のピーク値
を選択し、出力マルチブレクサー126にその結果を通
す。ピーク検出器124は、サンプルされたセルのどん
な数もリセットし、最後のピーク値だけを出力するよう
にプログラムされる。これにより、出力は圧縮されたピ
ーク検出ラインにされる。
それは4画素ラッチからなる。ピーク検出器124は単
一画素転送の間に使用され、それは、入力群のピーク値
を選択し、出力マルチブレクサー126にその結果を通
す。ピーク検出器124は、サンプルされたセルのどん
な数もリセットし、最後のピーク値だけを出力するよう
にプログラムされる。これにより、出力は圧縮されたピ
ーク検出ラインにされる。
\
シーケンサ−116は、画素回転器、画素の境界、レジ
スター内の全てのワードが使用されたワードの終わり、
及び古いワードの処理されない部分に新しいワードを連
結することのような一定の割合で変化するバラメーター
を更新するためにアルゴリズムプロセッサー112を使
用する。フォーマッタ−65内のシーケンサー116は
フォーマッターアッセンブリ言語インストラクションセ
ットを使用してプログラムされる。インストラクション
セットはアッセンブラーモードピットをプログラムする
ために使用され、それは一般形から特定の動作コードを
発生する。以下のモードピットが使用されプログラム可
能である。CC−1は処理が連結モードであることを示
す。CSは処理がライン連結モードの始まりであること
を示し、それは出力画素のマスキングとオフセットを含
む。
スター内の全てのワードが使用されたワードの終わり、
及び古いワードの処理されない部分に新しいワードを連
結することのような一定の割合で変化するバラメーター
を更新するためにアルゴリズムプロセッサー112を使
用する。フォーマッタ−65内のシーケンサー116は
フォーマッターアッセンブリ言語インストラクションセ
ットを使用してプログラムされる。インストラクション
セットはアッセンブラーモードピットをプログラムする
ために使用され、それは一般形から特定の動作コードを
発生する。以下のモードピットが使用されプログラム可
能である。CC−1は処理が連結モードであることを示
す。CSは処理がライン連結モードの始まりであること
を示し、それは出力画素のマスキングとオフセットを含
む。
CSとCCが0であるとき、通常の処理モードが可能と
される。DUは1、2、3、あるいは3より大きい画素
拡大アルゴリズムが可能とされるべきあるアルゴリズム
を指定する。
される。DUは1、2、3、あるいは3より大きい画素
拡大アルゴリズムが可能とされるべきあるアルゴリズム
を指定する。
画素フォーマッタ−65アツセンブリ言語インストラク
ションセットはシーケンサー116をプログラムするた
めに使用され、それはまたその動作中にフォーマッタ−
65をシーケンス制御するためにアルゴリズムプロセッ
サー112を使用する。インストラクションセットは分
岐インストラクションを含み、それは条件が指定されて
いなければ無条件として、あるいは指定されていれば条
件付真として、あるいは条件の前にスラッシュ付で指定
されていれば、条件付偽として定義される。以下の条件
が指定されることができる:NQIVAL,NQDVA
L,OUTRDY,NLDRDY,LASTPX,RU
N,MO,Ml,DUGR2,NBZERO,EMPT
Y,PKDETY,CXP,M2,CM,BEQZ,N
ORM,BGRZ,BS IGN,NDUEQX,DX
GR3,JDRZ,NCARRYおよびNTERCTで
あり、空の全てはアルゴリズムプロセッサーあるいはコ
ントローラからのステータスフラグを処理する。
ションセットはシーケンサー116をプログラムするた
めに使用され、それはまたその動作中にフォーマッタ−
65をシーケンス制御するためにアルゴリズムプロセッ
サー112を使用する。インストラクションセットは分
岐インストラクションを含み、それは条件が指定されて
いなければ無条件として、あるいは指定されていれば条
件付真として、あるいは条件の前にスラッシュ付で指定
されていれば、条件付偽として定義される。以下の条件
が指定されることができる:NQIVAL,NQDVA
L,OUTRDY,NLDRDY,LASTPX,RU
N,MO,Ml,DUGR2,NBZERO,EMPT
Y,PKDETY,CXP,M2,CM,BEQZ,N
ORM,BGRZ,BS IGN,NDUEQX,DX
GR3,JDRZ,NCARRYおよびNTERCTで
あり、空の全てはアルゴリズムプロセッサーあるいはコ
ントローラからのステータスフラグを処理する。
インストラクションセットで使用される制御フラグは、
モードピット及びモードフラグと同様である。それらは
、CCとCSを含みそれらは処理モードを定義する。C
C−OでCS−Oは通常の処理を定義する。CC−1で
CS−0はワード内連結処理を定義する。CC−OでC
S−1は開始ライン連結処理を定義する。OUTENA
は出力更新をイネーブルとする。FBBYはフォーマッ
タービジーフラグである。OPINHBはメモリインタ
ーフエイスユニット67へのフォーマッター出力を禁止
する。SH I FTENAはワードシフター102の
シフト動作をイネーブルとする。
モードピット及びモードフラグと同様である。それらは
、CCとCSを含みそれらは処理モードを定義する。C
C−OでCS−Oは通常の処理を定義する。CC−1で
CS−0はワード内連結処理を定義する。CC−OでC
S−1は開始ライン連結処理を定義する。OUTENA
は出力更新をイネーブルとする。FBBYはフォーマッ
タービジーフラグである。OPINHBはメモリインタ
ーフエイスユニット67へのフォーマッター出力を禁止
する。SH I FTENAはワードシフター102の
シフト動作をイネーブルとする。
プログラム可能なパルス信号はバラメーター保持レジス
ターを初期化するように種々のハードウエア状態シーケ
ンサーとレジスター負荷へのトリガーを発生する。妥当
なパルスフラグはREQNXTを含み、それはラインバ
ッファ−に次の入力を要求する。LDAREGはシーケ
ンサーの制御レジスターを初期化し、処理を実行する。
ターを初期化するように種々のハードウエア状態シーケ
ンサーとレジスター負荷へのトリガーを発生する。妥当
なパルスフラグはREQNXTを含み、それはラインバ
ッファ−に次の入力を要求する。LDAREGはシーケ
ンサーの制御レジスターを初期化し、処理を実行する。
LOADDUはアルゴリズムプロセッサー内にDUレジ
スターの内容をロードする。FLUSHはバイブライン
をフラッシュアウトするために、メモリインターフェイ
スユニットに対しパルスを発生する。CLDVAL入力
データレジスターのステータスフラグをクリアする。P
KCLRはピーク検出器を0にクリアし,SUCNTR
を口−ドする。OFSRQはローカルメモリ55から“
オフセットリクエストワード゜要求する。
スターの内容をロードする。FLUSHはバイブライン
をフラッシュアウトするために、メモリインターフェイ
スユニットに対しパルスを発生する。CLDVAL入力
データレジスターのステータスフラグをクリアする。P
KCLRはピーク検出器を0にクリアし,SUCNTR
を口−ドする。OFSRQはローカルメモリ55から“
オフセットリクエストワード゜要求する。
RUNCCはシーケンサーの制御レジスターをロードし
、停止条件が見つかるまで、そのインストラクションを
実行する。NCLRはシーケンサーを0にクリアし、ど
んなシーケンスも終了させる。
、停止条件が見つかるまで、そのインストラクションを
実行する。NCLRはシーケンサーを0にクリアし、ど
んなシーケンスも終了させる。
加算制御フィールドは表2aから20に示される。
表2a
加算器制御フィ
CS/モード
DI−2
NOOP
NX−NX−2.S
NX−M
NX−NX−I
DX−DU
ールド:CC/と
DO−1
NOOP
NX−NX−4,S
NX−M
NX−NX−I
DX−Dυ
DI)2
NOOP
NX−NX−4,X2−DX
NX−M
NX−NX−1
DX−DU
DX−DX+Dυ
DX−DX+RAT
NX−DX−O
DX−DX+J
DX−X2
DX−DX−I
NX−NX−1.8
NX−NX
DX−DX+Dυ
DX−DX+RAT
NX−DX−O
DX−DX+J
DX−X2
DX−DX−I
NX−NX−1.8
NX−NX
表2b
DO−I
NOOP
NX−NX+J
NX−NX−4
DU>3
加算器制御フィ
CSモード
DU−2
NOOP
NX−NX
NX−NX−l.s
DX−DX+Dtl
DX−DX+}?AT
NX−DX−O
DX−DX+J
DX−X2
DX−DX−I
NX−NX−1.S
NX−NX
ールド:CC/と
DU ■2
NOOP
DX−DX−4
DX−DX+J
DX−DX+Du
NX−NX−1,!If
DX−DX−4
DX−DX+J
ox−ox+ou
NX−NX
表2C
加算器制御フィ
CS/モード
DI−2
NX−M
NX−NX−l.s
NOOP
DU纏l
NOOP
NX−NX+M.S
NX−NX−4
DI)3
NOOP
NX−NX
DX−X2,X2−DX
NX−M
−ルド:CC/と
DU −l+2
NOOP
NX−NX−1,S
DK−X2.X2−DX
NX−M
NOOP
第7図は、
フォーマッタ−65で使用されるア
ルゴリズムプロセッサー112のダイアグラムを示す。
アルゴリズムプロセッサー112は、データワードのビ
ットストレッチと圧縮境界を含めてダイナミックに変化
する制御バラメーターを制御する。アルゴリズムプロセ
ッサー112加算器130、2つのアキュムレーター1
42、144および加算器130に結合された2つの人
力マルチブレクサー136、138を具備する。一時保
持レジスタ145とDUカウンタ142は示されるよう
に提供される。アルゴリズムプロセッサー112はフオ
ーマッター65内のシーケンサー116によって制御さ
れモニターされる。シーケンサ−116はクロックスト
ローブ、制御信号を発生し、アルゴリズムプロセッサー
112のレジスター状態をモニターする。アルゴリズム
プロセッサー112はDUカウンタ、Dxアキュムレー
ターを144を具備し、アキュムレーターは、DUの値
から始まり、それがOあるいは負になるまで出力画素番
号だけ減らして残りのストレッチ画素を示す。Nxアキ
ュムレータ−140データシフトレジスター内に現在の
残りセルを保持し、その結果、それが0となるとき、他
の入力がラインバッファ−から要求される。2つのアキ
ュムレーター140、144は静的制御レジスターから
の入力とシーケンサ116からのイミーデイエイトデー
タを選択する。表3はアルゴリズムプロセッサー112
により制御される人力を示す。
ットストレッチと圧縮境界を含めてダイナミックに変化
する制御バラメーターを制御する。アルゴリズムプロセ
ッサー112加算器130、2つのアキュムレーター1
42、144および加算器130に結合された2つの人
力マルチブレクサー136、138を具備する。一時保
持レジスタ145とDUカウンタ142は示されるよう
に提供される。アルゴリズムプロセッサー112はフオ
ーマッター65内のシーケンサー116によって制御さ
れモニターされる。シーケンサ−116はクロックスト
ローブ、制御信号を発生し、アルゴリズムプロセッサー
112のレジスター状態をモニターする。アルゴリズム
プロセッサー112はDUカウンタ、Dxアキュムレー
ターを144を具備し、アキュムレーターは、DUの値
から始まり、それがOあるいは負になるまで出力画素番
号だけ減らして残りのストレッチ画素を示す。Nxアキ
ュムレータ−140データシフトレジスター内に現在の
残りセルを保持し、その結果、それが0となるとき、他
の入力がラインバッファ−から要求される。2つのアキ
ュムレーター140、144は静的制御レジスターから
の入力とシーケンサ116からのイミーデイエイトデー
タを選択する。表3はアルゴリズムプロセッサー112
により制御される人力を示す。
表3 アルゴリズムプロセッサー
により制御される入力
コート゛MUXA入カ ファンクション000 NI
N マイクロシーケンサーからのイミーディエイ
トデータ (−4から+3) 001 J1.JO 画素アドレスのLSB(境
界モードを選択) 010 DO ストレッチファクター011
0 オール0 100 M 画素/ワード 101 S}IPT デタシフターにより使用
されるシフター値 110 RAT ストレッチファクターの小数
部 111 X2 Dxのレジスターを保持(N
LDX2がロード) アキュムレータ−140、144はNxとDxとして第
7図に示される。Nx,Dx,及びOは、SELBによ
って制御・される加算器138、MUXBへの入ツノに
フィードバックされる。Nxは通常Mで始まるワード内
の残りの画素を含み、新しい画素が画素シフターにより
シフトされるごとに予め決められた量だけデクリメント
される。
N マイクロシーケンサーからのイミーディエイ
トデータ (−4から+3) 001 J1.JO 画素アドレスのLSB(境
界モードを選択) 010 DO ストレッチファクター011
0 オール0 100 M 画素/ワード 101 S}IPT デタシフターにより使用
されるシフター値 110 RAT ストレッチファクターの小数
部 111 X2 Dxのレジスターを保持(N
LDX2がロード) アキュムレータ−140、144はNxとDxとして第
7図に示される。Nx,Dx,及びOは、SELBによ
って制御・される加算器138、MUXBへの入ツノに
フィードバックされる。Nxは通常Mで始まるワード内
の残りの画素を含み、新しい画素が画素シフターにより
シフトされるごとに予め決められた量だけデクリメント
される。
DxはDx−DUで始まる残りのストレッチ量である。
フォーマッターが4画素を出力するたびに、DUは4だ
けデクリメントされる。Dx内に残る値は画素回転器と
マスクロジックを介して出力を制御するために使用され
る。アキュムレータ−144、146は以下の制御レジ
スターからロードされる:M,DU,RAT,J,NE
NおよびSHFTMUX0 制御シーケンサ−116はいくつかのrド−画素と多画
素アルゴリズムを使用する。これらのアルゴリズムのフ
ローチャートが第8図から第12図に示される。そのア
ルゴリズムの一次処理ループは第8図に示され、選択さ
れた処理アルゴリズムへの分岐に先だって、送られるO
UTRDY信号を待つアイドルとフラグの初期化を含む
。先頭ワードのブリシフトを実行する正規化処理が含ま
れ、値は正規化され、先頭ワードのそれで始まらない。
けデクリメントされる。Dx内に残る値は画素回転器と
マスクロジックを介して出力を制御するために使用され
る。アキュムレータ−144、146は以下の制御レジ
スターからロードされる:M,DU,RAT,J,NE
NおよびSHFTMUX0 制御シーケンサ−116はいくつかのrド−画素と多画
素アルゴリズムを使用する。これらのアルゴリズムのフ
ローチャートが第8図から第12図に示される。そのア
ルゴリズムの一次処理ループは第8図に示され、選択さ
れた処理アルゴリズムへの分岐に先だって、送られるO
UTRDY信号を待つアイドルとフラグの初期化を含む
。先頭ワードのブリシフトを実行する正規化処理が含ま
れ、値は正規化され、先頭ワードのそれで始まらない。
この動作はコントローラ57からのNORM信号により
イネーブルとされる。
イネーブルとされる。
単一の画素の構築のため、第9図のアルゴリズムが使用
される。このアルゴリズムは整数拡大と小数拡大のサブ
アルゴリズムを使用し、単一画素モードで、圧縮されて
いない整数拡大ベクトルあるいはラスターを構築するた
めに使用される。それはメモリインターフエイスユニッ
ト67に一度に単一画祖を出力する。第2の単一画素拡
大アルゴリズムは整数と小数部により入力を拡大する。
される。このアルゴリズムは整数拡大と小数拡大のサブ
アルゴリズムを使用し、単一画素モードで、圧縮されて
いない整数拡大ベクトルあるいはラスターを構築するた
めに使用される。それはメモリインターフエイスユニッ
ト67に一度に単一画祖を出力する。第2の単一画素拡
大アルゴリズムは整数と小数部により入力を拡大する。
これは整数DU倍拡大し、プログラムされた小数部RA
T I Oをアキュムレータ−144(第7図)に加え
ることにより達成される。
T I Oをアキュムレータ−144(第7図)に加え
ることにより達成される。
圧縮シーケンスアルゴリズムが第10図に示される。フ
ォーマッター65のピーク検出器124は圧縮アルゴリ
ズムを実行するために使用される。そのアルゴリズムに
おいて、出力はNCPINHBによりディスエーブルさ
れる。結果として、フォーマッタ−65化らの出力はメ
モリインターフエイスユニット67へのロードを発生し
ない。整数DU量がピーク検出されたとき、アキュムレ
ーター144はRAT I Oを加算し、キャリーが存
在するならば、再び人力セルが、ピーク検出器124内
の値がメモリインターフェイスユニット67に出力され
る前で、ピーク検出器124がクリアされた後の現在の
ピークと比較される。
ォーマッター65のピーク検出器124は圧縮アルゴリ
ズムを実行するために使用される。そのアルゴリズムに
おいて、出力はNCPINHBによりディスエーブルさ
れる。結果として、フォーマッタ−65化らの出力はメ
モリインターフエイスユニット67へのロードを発生し
ない。整数DU量がピーク検出されたとき、アキュムレ
ーター144はRAT I Oを加算し、キャリーが存
在するならば、再び人力セルが、ピーク検出器124内
の値がメモリインターフェイスユニット67に出力され
る前で、ピーク検出器124がクリアされた後の現在の
ピークと比較される。
1あるいは2に等しいDUに対するストレッチを発生す
る多画素構築アルゴリズムが第11図に示される。多画
素アルゴリズムは一度に4画素出力を発生する。1と2
のDUモードでは、ストレッチは最小であり、いくつか
の異なる値の画素が一度に出力される。2より大きいD
Uに対するストレッチを発生する多画素構築アルゴリズ
ムが第12図に示される。この多画素モードは、同時に
可変量だけ隣合う画素についてのストレッチを発生する
。
る多画素構築アルゴリズムが第11図に示される。多画
素アルゴリズムは一度に4画素出力を発生する。1と2
のDUモードでは、ストレッチは最小であり、いくつか
の異なる値の画素が一度に出力される。2より大きいD
Uに対するストレッチを発生する多画素構築アルゴリズ
ムが第12図に示される。この多画素モードは、同時に
可変量だけ隣合う画素についてのストレッチを発生する
。
上記画素フォーマッタ−65とダイレクトメモリアクセ
スコントローラ63は、いくつかのデータブロックを平
行に独立して転送するように動作する。画素転送器69
は、しかしながら、1転送サイクルで4x4の画素マト
リクスに対して動作することにより、ビットマップメモ
リ25内に格納されているイメージに対する動作のホス
トとなる。第13図に詳細に示される画素転送器69は
、ラインバッファ152に結合されたシーケンサー15
0、ラインアドレスレジスター154、およびレジスタ
ー算術ロジックユニット(RALU)168を含む。ラ
インバッファ152はシリアルにライン回転ロジック、
画素ロジック158、及びイメージパスポート162と
インターフエイスする第1のコーナー回転マルチプレク
サー160に接続されている。ラインバッファ−152
は、またレジスター164と画素ロジック1,58に接
続されている。レジスター164は、第2のコーナー回
転マルチブレクサー166を介してイメージポート16
2に接続されている。画素転送器69のレジスター算術
ロジックユニット154はコーナー回転マルチブレクサ
−160、166の両方に接続されている。イメージボ
ート162はイメージバスを介してビットマップメモリ
に接続されている。レジスタと算術ロジックユニット1
68は第14図に示される。それは、ブロックラインと
カラム長と同様に、x,y座標に基づいて、ソースと宛
先に対するビットマップメモリアドレスを発生するため
に使用されるプログラム可能なユニットである。
スコントローラ63は、いくつかのデータブロックを平
行に独立して転送するように動作する。画素転送器69
は、しかしながら、1転送サイクルで4x4の画素マト
リクスに対して動作することにより、ビットマップメモ
リ25内に格納されているイメージに対する動作のホス
トとなる。第13図に詳細に示される画素転送器69は
、ラインバッファ152に結合されたシーケンサー15
0、ラインアドレスレジスター154、およびレジスタ
ー算術ロジックユニット(RALU)168を含む。ラ
インバッファ152はシリアルにライン回転ロジック、
画素ロジック158、及びイメージパスポート162と
インターフエイスする第1のコーナー回転マルチプレク
サー160に接続されている。ラインバッファ−152
は、またレジスター164と画素ロジック1,58に接
続されている。レジスター164は、第2のコーナー回
転マルチブレクサー166を介してイメージポート16
2に接続されている。画素転送器69のレジスター算術
ロジックユニット154はコーナー回転マルチブレクサ
−160、166の両方に接続されている。イメージボ
ート162はイメージバスを介してビットマップメモリ
に接続されている。レジスタと算術ロジックユニット1
68は第14図に示される。それは、ブロックラインと
カラム長と同様に、x,y座標に基づいて、ソースと宛
先に対するビットマップメモリアドレスを発生するため
に使用されるプログラム可能なユニットである。
XS,XD,YS,およびYDはビットマップメモリ2
5内の画素配列のソースと宛先のX, T座標である。
5内の画素配列のソースと宛先のX, T座標である。
LLSはビットマップメモリ25内のソースの4画素ブ
ロックのライン長である。
ロックのライン長である。
LLDはビットマップメモリ25内の宛先の4画素ブロ
ックのライン長である。NLLは転送されるマトリクス
ラインあるいはカラムの数である。
ックのライン長である。NLLは転送されるマトリクス
ラインあるいはカラムの数である。
ラインカウントとライン長は転送されるライン数と転送
される画素ブロック数を通路を保つために使用される。
される画素ブロック数を通路を保つために使用される。
シーケンサーは要求されるアドレスを出力し、処理し、
レジスターファイルからカウンターを更新し、あるいは
従来のように転送の間にそれらをインクリメントする。
レジスターファイルからカウンターを更新し、あるいは
従来のように転送の間にそれらをインクリメントする。
ビットマップメモリ25内のイメージ領域の回転あるい
は転送は、画素転送器69により実行される。これはラ
スターの”滝”とラスタービング(pings )の”
再配向1を生じる。滝はイメージデータを読み出し、ビ
ットマップメモリ25にそれを水平あるいは垂直ストリ
ップとして書き直すことにより実行されることができる
。画素転送器69はLSBをブランクとして、イメージ
の一部を見えないようにすることができる。ブランクに
することは見えない画素として働き、全体の表示を最構
築することなく再表示されることができる。
は転送は、画素転送器69により実行される。これはラ
スターの”滝”とラスタービング(pings )の”
再配向1を生じる。滝はイメージデータを読み出し、ビ
ットマップメモリ25にそれを水平あるいは垂直ストリ
ップとして書き直すことにより実行されることができる
。画素転送器69はLSBをブランクとして、イメージ
の一部を見えないようにすることができる。ブランクに
することは見えない画素として働き、全体の表示を最構
築することなく再表示されることができる。
ブランクにする事は循環回転の間に一般に使用される。
画素転送器69は、既知のように1つのビ・ソトマップ
メモリブレーンをブランク平面として利用することによ
り、転送されたイメージの一部あるいは複数の部分を画
面上に見えないようにさせることができる。ブランク平
面をイネーブルとし、ディスエーブルすることにより、
対応する画素は見えたり見えなつかったりされる。ラス
ターを再配向するとき、この特徴が使用され、ラスター
はバルクメモリ19から利用するデータを再発生する必
要はない。
メモリブレーンをブランク平面として利用することによ
り、転送されたイメージの一部あるいは複数の部分を画
面上に見えないようにさせることができる。ブランク平
面をイネーブルとし、ディスエーブルすることにより、
対応する画素は見えたり見えなつかったりされる。ラス
ターを再配向するとき、この特徴が使用され、ラスター
はバルクメモリ19から利用するデータを再発生する必
要はない。
画素転送器の基本的動作が第15図と第16図aとbに
示される。第15図は画素転送器69鳴いで実行される
動作を示す泡図である。第15図は画素転送器69を制
御するために、プログラムされた変数で使用される実際
の制御シーケンスを示す。表4は各組の値と関連する転
送モードとともに、Rl,R2,WlおよびW2に対す
る値を提供する。
示される。第15図は画素転送器69鳴いで実行される
動作を示す泡図である。第15図は画素転送器69を制
御するために、プログラムされた変数で使用される実際
の制御シーケンスを示す。表4は各組の値と関連する転
送モードとともに、Rl,R2,WlおよびW2に対す
る値を提供する。
表4 画素転送器オペコード
1?I WI R2 w2転送モード
0 0 0 0 NOOP
0 0 0 1 ラインバツファからビ・ソトマ・ノブ
メモリ(BMM)にだけ書《 0 0 1 0 8MMだけからラインバツフ
ァに書く 00118MM(ソース)から読み、モディファイし、
BMM (宛先)に 書く 0 1 0 0 8MMからHPI(ソース)
に書く 1 0 0 0 8MMからHPIに書く0
1 0 1 NOOP 0 1 1 0 NOOP 0 1 1 1 NOOP 10018MM(ソース)から読み、 BMM(宛先)に書く 1 0 1 0 NOOP 10118MM(ソース)から読み、 BMM(宛先)に読み、ソース (OP)宛先に対して演算を 実行し、BMMに書く 11118MM(ソース)から読み、 イメーディエイトレジスター に書き直し、結果をBMM (宛先)に書き、BMMに書く 11118MM(ソース)から読み、 イメーディエイトレジスター に書き直し、結果をBMM (宛先)に書き、演算を実行し、 BMMに書く 第16図aはメモリないのデータを動かす概念を示し、
第16図bは画素データの回転とマスキングを示す。第
15図と第16図aとbは解釈上のものであり、詳細に
は説明しない。
メモリ(BMM)にだけ書《 0 0 1 0 8MMだけからラインバツフ
ァに書く 00118MM(ソース)から読み、モディファイし、
BMM (宛先)に 書く 0 1 0 0 8MMからHPI(ソース)
に書く 1 0 0 0 8MMからHPIに書く0
1 0 1 NOOP 0 1 1 0 NOOP 0 1 1 1 NOOP 10018MM(ソース)から読み、 BMM(宛先)に書く 1 0 1 0 NOOP 10118MM(ソース)から読み、 BMM(宛先)に読み、ソース (OP)宛先に対して演算を 実行し、BMMに書く 11118MM(ソース)から読み、 イメーディエイトレジスター に書き直し、結果をBMM (宛先)に書き、BMMに書く 11118MM(ソース)から読み、 イメーディエイトレジスター に書き直し、結果をBMM (宛先)に書き、演算を実行し、 BMMに書く 第16図aはメモリないのデータを動かす概念を示し、
第16図bは画素データの回転とマスキングを示す。第
15図と第16図aとbは解釈上のものであり、詳細に
は説明しない。
このようにして、音響イメージをと・ソトマツブメモリ
内に構築し、メモリ内に格納されているデータから全体
のイメージを再発生することなく、表示を更新すること
ができる表示発生器が説明された。表示発生器は、パラ
レル、パイプライン化、多画素音響グラフィックプロセ
ッサーであり、処理構成物はビットマップメモリ内にイ
メージを構築し更新するように独立に動作する。表示発
生器は、一般にラスターラインと画素マトリクスからな
る多画素信号群に対して動作する。表示発生器はマイク
ロプログラム可能であり、異なる応用分野の環境に対し
て最適化されることができる。
内に構築し、メモリ内に格納されているデータから全体
のイメージを再発生することなく、表示を更新すること
ができる表示発生器が説明された。表示発生器は、パラ
レル、パイプライン化、多画素音響グラフィックプロセ
ッサーであり、処理構成物はビットマップメモリ内にイ
メージを構築し更新するように独立に動作する。表示発
生器は、一般にラスターラインと画素マトリクスからな
る多画素信号群に対して動作する。表示発生器はマイク
ロプログラム可能であり、異なる応用分野の環境に対し
て最適化されることができる。
上記実施例は、本発明の原理の応用分野の多くの例のう
ち1つを単に示したものに過ぎない。種々の他の構成が
、本発明の範囲から離れることなく当業者には容易に考
えられることは明かである。
ち1つを単に示したものに過ぎない。種々の他の構成が
、本発明の範囲から離れることなく当業者には容易に考
えられることは明かである。
[発明の効果]
本発明によれば、音響表示発生器は歩調を保てるように
十分高速にビットマップメモリイメージを構成すること
ができる。
十分高速にビットマップメモリイメージを構成すること
ができる。
第1図は、本発明の原理による表示発生器を組み込む音
響表示システムの一部のプロツクダイアグラムである。 第2図は、本発明の原理による表示発生器のプロックダ
イアグラムである。第3図は、第2図の表示発生器の処
理フローを示す図である。第4図は、第2図の表示発生
器のコントローラを示す。第5図は、第4図のコントロ
ーラの詳細を示す。第6図は、第2図の表示発生器の画
素フォーマッターを示す。第7図は、第6図の画素フォ
ーマッターのアルゴリズムプロセッサーを示す。第8図
は、第6図の画素フォーマッターのための一次処理ルー
プを示すフローチャートである。第9図は、第6図の画
素フォーマッターに組み込まれた拡大シーケンスのため
の処理を示すフローチャートである。第10図は、第6
図の画素フォーマッターに組み込まれた圧縮シーケンス
のための処理を示すフローチャートである。第11図は
、第6図の画素フォーマッターに組み込まれたDU<3
に対する多画素モードのための処理を示すフローチャー
トである。第12図は、第6図の画素フォーマッターに
組み込まれたDU>2に対する多画素モードのための処
理を示すフローチャートである。第13図は、第2図の
表示発生器の画素転送器を示す。第14図は、第13図
の画素転送器の詳細を示す図である。第15図は、第1
3図の画素転送器で実行される動作シーケンスを示す泡
図である。第16図aは、メモリ内のデータを動かす概
念を示し、第16図bは第13図の画素転送器で実行さ
れる画素データの回転とマスキングを示す。 19:バルクメモリ、21:音響プロセッサー55二ロ
ーカルメモリ、57:音響コントローラ、65;画素フ
オーマッタ− 67:メモリインターフエイス、69:
画素転送器。 〈ネ 当ト
響表示システムの一部のプロツクダイアグラムである。 第2図は、本発明の原理による表示発生器のプロックダ
イアグラムである。第3図は、第2図の表示発生器の処
理フローを示す図である。第4図は、第2図の表示発生
器のコントローラを示す。第5図は、第4図のコントロ
ーラの詳細を示す。第6図は、第2図の表示発生器の画
素フォーマッターを示す。第7図は、第6図の画素フォ
ーマッターのアルゴリズムプロセッサーを示す。第8図
は、第6図の画素フォーマッターのための一次処理ルー
プを示すフローチャートである。第9図は、第6図の画
素フォーマッターに組み込まれた拡大シーケンスのため
の処理を示すフローチャートである。第10図は、第6
図の画素フォーマッターに組み込まれた圧縮シーケンス
のための処理を示すフローチャートである。第11図は
、第6図の画素フォーマッターに組み込まれたDU<3
に対する多画素モードのための処理を示すフローチャー
トである。第12図は、第6図の画素フォーマッターに
組み込まれたDU>2に対する多画素モードのための処
理を示すフローチャートである。第13図は、第2図の
表示発生器の画素転送器を示す。第14図は、第13図
の画素転送器の詳細を示す図である。第15図は、第1
3図の画素転送器で実行される動作シーケンスを示す泡
図である。第16図aは、メモリ内のデータを動かす概
念を示し、第16図bは第13図の画素転送器で実行さ
れる画素データの回転とマスキングを示す。 19:バルクメモリ、21:音響プロセッサー55二ロ
ーカルメモリ、57:音響コントローラ、65;画素フ
オーマッタ− 67:メモリインターフエイス、69:
画素転送器。 〈ネ 当ト
Claims (6)
- (1)バルクメモリに格納されているデータ信号と、前
記データ信号がフォーマットされ表示されるべき様子を
示す印加信号とから、ビットマップメモリ内にイメージ
を構築し更新する表示発生器において、 前記バルクメモリ内に格納されている前記データ信号に
対するソース及び宛先画素アドレスを発生し、印加信号
を処理するためのコントローラ手段と、及び 前記コントローラ手段と前記バルクメモリに接続され、
前記コントローラ手段により発生された前記ソースアド
レスを前記バルクメモリから前記データ信号を読み出す
ために利用し、予め決められた表示フォーマットにフォ
ーマットするために前記データ信号の多画素群を処理し
、および前記コントローラ手段により発生された前記宛
先アドレスに従って前記ビットマップメモリにフォーマ
ットされた信号を転送するための画素フォーマット手段
と を具備することを特徴とする表示発生器。 - (2)前記ビットマップメモリに接続され、前記ビット
マップメモリ内に格納されている前記イメージの選択さ
れた領域内の2次元配列信号を処理して、前記バルクメ
モリから個別の画素を再発生することなく、これらの選
択され領域を再フォーマットするための画素処理手段を
さらに具備することを特徴とする請求項1記載の表示発
生器。 - (3)前記画素処理手段は、前記ビットマップメモリ内
に格納されている16画素からなる2次元マトリクスを
処理し、2次元マトリクスの配向を処理して、前記ビッ
トマップメモリの選択された領域を更新するための手段
を具備することを特徴とする請求項2記載の表示発生器
。 - (4)前記コントローラ手段は、 前記データ信号のフォーマットに際し、前 記画素フォーマット手段により使用される多画素アドレ
スを発生するためのアドレス発生手段と、および 前記アドレス発生手段に接続され、初期化 を実行しコマンド翻訳機能を提供するための制御アルゴ
リズムプロセッサーを具備するマイクロシーケンサーと
マイクロプログラムメモリ手段とを具備することを特徴
とする請求項1記載の表示発生器。 - (5)前記画素フォーマット手段は、 複数ラスターラインのデータ信号を処理す るためのラインバッファと、 予め決められた回転シーケンスに従って前 記複数の画素の再配向を制御するためのアルゴリズムプ
ロセッサー手段と、および 前記ラインバッファと前記アルゴリズムプ ロセッサー手段に接続され、前記アルゴリズムプロセッ
サー手段の制御の下画素群を拡大し、圧縮し、および回
転するための画素処理実行手段とを具備することを特徴
とする請求項1記載の表示発生器。 - (6)前記画素処理手段は、 画素処理手段の動作をシーケンスするため のシーケンサーと、 前記ビットマップメモリ内に格納されてい る前記イメージの前記選択された領域を更新するように
画素マトリクスを処理するための回転とコーナー回転手
段と、および 前記シーケンサーに接続され、提供される 信号に応答し、それにより前記回転とコナー回転手段に
接続され、画素マトリクスの処理に際して使用されるビ
ットマップメモリアドレス、ラインバッファアドレス、
ブロック長及び境界マスクを処理するためのレジスター
算術ロジック手段とを具備することを特徴とする請求項
2記載の表示発生器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US289,161 | 1988-12-22 | ||
US07/289,161 US5091721A (en) | 1988-12-22 | 1988-12-22 | Acoustic display generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02230386A true JPH02230386A (ja) | 1990-09-12 |
Family
ID=23110309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1334701A Pending JPH02230386A (ja) | 1988-12-22 | 1989-12-22 | 音響表示発生器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5091721A (ja) |
EP (1) | EP0374864A3 (ja) |
JP (1) | JPH02230386A (ja) |
AU (1) | AU609342B2 (ja) |
CA (1) | CA2004725A1 (ja) |
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---|---|---|---|---|
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US6047112A (en) * | 1992-06-30 | 2000-04-04 | Discovision Associates | Technique for initiating processing of a data stream of encoded video information |
US6079009A (en) * | 1992-06-30 | 2000-06-20 | Discovision Associates | Coding standard token in a system compromising a plurality of pipeline stages |
US6034674A (en) * | 1992-06-30 | 2000-03-07 | Discovision Associates | Buffer manager |
US5784631A (en) * | 1992-06-30 | 1998-07-21 | Discovision Associates | Huffman decoder |
DE69229338T2 (de) * | 1992-06-30 | 1999-12-16 | Discovision Associates, Irvine | Datenpipelinesystem |
US5809270A (en) * | 1992-06-30 | 1998-09-15 | Discovision Associates | Inverse quantizer |
US6417859B1 (en) | 1992-06-30 | 2002-07-09 | Discovision Associates | Method and apparatus for displaying video data |
US7095783B1 (en) | 1992-06-30 | 2006-08-22 | Discovision Associates | Multistandard video decoder and decompression system for processing encoded bit streams including start codes and methods relating thereto |
US5768561A (en) * | 1992-06-30 | 1998-06-16 | Discovision Associates | Tokens-based adaptive video processing arrangement |
US6263422B1 (en) | 1992-06-30 | 2001-07-17 | Discovision Associates | Pipeline processing machine with interactive stages operable in response to tokens and system and methods relating thereto |
US6112017A (en) * | 1992-06-30 | 2000-08-29 | Discovision Associates | Pipeline processing machine having a plurality of reconfigurable processing stages interconnected by a two-wire interface bus |
US6067417A (en) * | 1992-06-30 | 2000-05-23 | Discovision Associates | Picture start token |
US6330665B1 (en) | 1992-06-30 | 2001-12-11 | Discovision Associates | Video parser |
US5805914A (en) * | 1993-06-24 | 1998-09-08 | Discovision Associates | Data pipeline system and data encoding method |
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CA2145379C (en) * | 1994-03-24 | 1999-06-08 | William P. Robbins | Method and apparatus for addressing memory |
CA2145361C (en) * | 1994-03-24 | 1999-09-07 | Martin William Sotheran | Buffer manager |
US5798719A (en) | 1994-07-29 | 1998-08-25 | Discovision Associates | Parallel Huffman decoder |
GB9417138D0 (en) | 1994-08-23 | 1994-10-12 | Discovision Ass | Data rate conversion |
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Citations (1)
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- 1989-12-22 JP JP1334701A patent/JPH02230386A/ja active Pending
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