JPH02230383A

JPH02230383A - 画像処理装置

Info

Publication number: JPH02230383A
Application number: JP1049826A
Authority: JP
Inventors: Masatoshi Hino; 樋野　匡利; Koji Fukuda; 浩至福田; Tetsuo Machida; 哲夫町田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-03
Filing date: 1989-03-03
Publication date: 1990-09-12
Also published as: KR930003413B1; KR900015030A; US5117468A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、画像処理システムに関し、更に詳しくは、画
像の局所処理を高速に実行する画像処理システムに関す
る。

〔従来の技術〕

画像中の局所領域に対して処理を行なう画像処理装置の
基本的な構成として、例えば米国特許第３１０６６９８
号に開示されている如く、局所処理を実行する複数のプ
ロセッサを、予め定められた局所領域対応に配列し、処
理を並列的に実行する方式が知られている．また、他の
方式として、例えば、ｍＸｎ画素からなる局所イメージ
を抽出するために、（ｍ−１）行分の画素記憶容量をも
つシフトレジスタと＋ｎ画素分のシフトレジスタとを継
続接続し，この継続接続されたシフトレジスタに画像デ
ータを走査順に１画素づつ順序に入力し，所定の位置関
係にあるｍ　Ｘ　ｎ個のシフトレジスタ段から並列的に
画素データを出力させることによりｍ　Ｘ　ｎ画素の局
所イメージ領域を抽出し、各局所イメージを局所イメー
ジ処理部で順次に処理する方式が知られている。

後者の方式で画像処理を高速化しようとすると、容易に
考えられる方式として，画像データを上下方向（副走査
方向）に分割し、各領域対応に設けた複数の処理装置を
並列動作させる方式が考えられる。また、特開昭５５−
５５９９号公報にあるように、画像データを左右方向（
主走査方向）に分割して，各分割領域毎に並列処理する
方式もある．〔発明が解決しようとする課題〕然るに、上記従来方式のうち、処理対象となる画像を上
下方向、あるいは右左方向に複数の区画に分割し、分割
された各区画毎に並列段に局所イメージ処理を行なう方
式では、例えばファクシミリの如く，画像データを走査
順に１画素づつ送信するシステムにおける画像処理の高
速化には有効でない．また，例えば一次元メモリ上に画
像データを記憶する場合、通常は２次元画面上で連続す
る行順にデータを読み出し，これらを時系列順に連続さ
せて１次元の画像データとし，一次元メモリに記憶する
。この場合、一回のアクセスで参照あるいは書込みでき
るデータは、同一の行で互いに連続する複数画素である
から、例えばＫ個の領域の画像データを参照あるいは書
込みを行なう場合，原則的にＫ回のメモリアクセスを必
要とする。

従って，局所イメージの処理速度に比較してメモリのア
クセス速度が速い場合は間迎がないが、逆の場合はメモ
リ・アクセスが障害となって並列処理の効果が発揮でき
ない．また，この方式によれば、原画像データをアクセ
スする手段、例えば、ダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡＣ）を、並列化された画像処理系
と同一の数だけ必要とするため、ハード構成が複雑化、
大型化するという問題がある。

一方、複数のプロセッサを局所領域対応に配列する方式
によれば、高速の画像処理が可能となる反面、装置規模
が極めて大きくなるという問題がある。また、この方式
では、各処理装置にデータを同時に供給するために，原
画像の複数の位置から並列的なデータ続出ルを行なう必
要があり、イメージメモリに特殊な構成が要求される。

本発明の目的は、画像データを複数区画に分割すること
なく、局所イメージ処理を並列的に実行できる改良され
た画像処理システムを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明による画像処理システ
ムは、それぞれ時系列段に入力される画像データから２
次元の原画像上で所定の位置関係にある複数の画素デー
タを並列的に出力する複数の局所イメージ抽出回路と、
上記複数の局所イメージ抽出回路から出力される画素デ
ータを組み合せて、原画像上で所定の位置ずれ関係にあ
る複数の局所イメージを構成するための手段と、上記複
数の局所イメージを並列的に処理して、それぞれ各局所
イメージと対応する複数の変換後の画素データを出力す
る局所イメージ処理回路と、処理対象となる二次元画像
データを記憶するための第１のメモリ手段と、上記第１
のメモリ手段から所定の走査順序で読み出された画像デ
ータを上記複数の局所イメージ抽出回路に所定の順序で
入力するための画像データ転送手段と、上記局所イメー
ジ処理回路から出力された画素データを所定の順序で記
憶するための第２のメモリ手段とからなることを特徴と
する。

〔作用〕

上述した局所イメージ抽出回路、局所イメージ再成手段
５局所イメージ処理回路、画像データ転送手段は、例え
ば１つの画像プロセッサに組み込まれ、通常の画像表示
装置、画像入力装置、画像メモリ、制御プロセッサから
なる画像処理システムの共通バスに接続される。上記画
像データ転送手段は、例えばダイレクト・メモリ・アク
セス・コントローラの機能を有し、制御プロセッサが指
定する画像メモリ上の所定の領域（第１のメモリ手段）
から原画像データを読み出し、各局所イメージ抽出回路
に画素データを供給する。

本発明によれば、原画像データは所定の走査方向に順次
に読み出され，上記複数の局所イメージ抽出回路に１画
素ずつ所定の順序で振り分けて入力される。各抽出回路
は、例えば、抽出すべき局所イメージのサイズに応じた
複数段のシフトレジスタからなり、ｍ行ｎ列の画素デー
タを並列的に出力する。各局所イメージ抽出回路には、
並列続される抽出回路の数に応じて離散化された形で画
素データが入力されるため、上記ｍＸｎ個の画素データ
は，原画像上の必ずしも隣接した位置関係にはない。局
所イメージ構成回路は、各局所イメージ抽出回路から出
力された画素データを組み合せて、それぞれ原画像上で
互いに隣接した位置関係にあるｍＸｎ個の画素からなる
複数の局所イメージを出力する。こうして得られた局所
イメージは、原画像上で所定の位置ずれ関係にあり、後
段の局所イメージ処理回路で上記各局所イメージを並列
的に処理することにより、極めて高速に画像処理を行な
うことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明による画像処理システムの全体構成図
である。図において，１は本システムの全体制御を行な
う制御プロセッサ（ＣＰＵ）．２は上記ＣＰＵＩが処理
するプログラムあるいは作業パラメータなどを格納する
ための主メモリ，３はプログラムあるいは画像データ、
文書データなどを蓄積するためのディスク装置である。

図では１つのディスク装置が示されているが、ディスク
装置３は、例えば磁気ディスク（ハード・ディスクある
いはフロッピー・ディスク）など、光ディスクの如く，
データの性質に応じて使い分けられる複数種のディスク
装置を代表して示してある。

４はＣＲＴ６に出力すべき情報が書き込まれるフレーム
メモリ、５は上記フレームメモリ４の内容をＣＲＴ６に
出力するＣＲＴコントローラ、７はコードデータあるい
はＣＰＵへの指令を入力するためのキーボード、８は通
信回線を介して接続された図示しない他のシステムとの
間で画像データを送受信するためのファクシミリ装置，
９は画像データを入力するためのスキャナ、１０は後で
詳述するイメージ・プロセッサ、１１は画像データを一
時的に記憶かるためのイメージメモリ、１２はワーキン
グメモリ、１３は画像データあるいは文書データなどの
出力するためのプリンタである．第２図は、上記画像処
理システムの主たる機能を示した図である。画像データ
は，例えばスキャナ９あるいはファックス８から入力さ
れ、イメージメモリ１１に書き込まれる。イメージメモ
リ１１に書き込まれた画像データは、ＣＰＵ．１により
参照あるいは修正され，また、ＣＰＵからの指令に応じ
て、イメージ・プロセッサ１０による画像変換処理、フ
レームメモリ４を介してＣＲＴ６への出力、プリンタ１
３またはファックス８への出力、ディスク３への蓄積、
またはディスク３からイメージメモリへの検索画像の読
み出しなどの処理が実行される。

第３図（Ａ）、（Ｂ）は、イメージプロセッサ１ｏの基
本的な構成と動作を説明するための図である。

イメージ・プロセッサ１０は、局所イメージ抽出回路４
０と局所イメージ処理回路５０とを含み、局所イメージ
抽出回路４０は、例えば、第３図（Ａ）に示す如く、継
続接続された複数段のシフトレジスタ４１〜４４からな
る。この例では、イメージメモリ１１にストアされた２
次元画像（原画像）から、互いに隣接する２Ｘ２画素か
らなる部分領域Ｓを抽出するように設計された回路構成
を示しており、イメージ１１から行方向に順次に読み出
された原画像データは、入力線４５を介して、それぞれ
１画素分の画像データを記憶できるシフトレジスタ４１
と４２に順次に入力される。

シフトレジスタ４２の出力は、複数画素分の記憶容量を
もつシフトレジスタ４３に入力され、次いで１画素分の
記憶容量をもつシフトレジスタ４４に入力される．シフ
トレジスタ４３は、４４と合わせて１行分の画素を記憶
できるように段数が決めてあり、図示する如く、例えば
画素「２６」を入力線４５に読み出す時点では、シフト
レジスタ４３の最終段と、シフトレジスタ４１，４２お
よび４４が、原画像上の互いに隣接する２Ｘ２の局所領
域Ｓの画素を保持した状態となるように設計されている
．従って、各シフトレジスタ４１〜４４の出力を並列的
に取り出すことによって、局所イメージ処理回路５ｏに
局所領域Ｓの画像データを供給できる。第３図（Ｂ）は
，画素「２７」が入力線４５に読み出す時点でのシフト
レジスタの状態を示している。この時点では、行方向に
１画素分ずれた局所領域Ｓが抽出される。すなわち、上
記局所イメージ抽出回路４０は、イメージメモリ１１か
らの１画素ずつの画像データの順次読出しに同期して、
原画像を２×２画素のウインドウで走査する形で、局所
イメージを出力できること一がわかる。尚、シフトレジ
スタを行数と、画素デ一夕の出力線の数を増やすことに
より、局所領域の大きさをｍ　Ｘ　ｎの任意のサイズに
設計できることを明らかである。

第４図（Ａ）は、本発明による高速化されたイメージプ
ロセッサ１０の基本構造と動作を示す。

本発明では、上述した局所イメージ抽出回路を複数個並
列的に使用し、その出力を再構成回路４９を介して複数
の局所イメージ処理回路に入力する．第４図（Ａ）に示
した例では、２台の局所イメージ抽出回路４０Ａと４０
Ｂを用い、第１の局所イメージ抽出回路４０Ａにおける
シフトレジスタ４４Ａと４２Ａの出力と、第２の局所イ
メージ抽出回路４０Ｂにおけるシフトレジスタ４４Ｂと
４２Ｂの出力とを処理回路５０Ａに入力し、第１の局所
イメージ抽出回路におけるシフトレジスタ４３Ａと４１
Ａの出力と、第２の局所イメージ抽出回路４０Ｂにおけ
るシフトレジスタ４４Ｂと４２Ｂの出力が処理回路５０
Ｂに入力されるように，再構成回路４９の配線がなされ
ている。上記回路構成において、第１、第２の局所イメ
ージ抽出回路の入力線４５Ａと４５Ｂに、図示する如く
、イメージメモリ１１から順次読出しした画素データを
交互に入力することにより、原画像上で行方向に１画素
ずれた２つの局所領域Ｓ１と８２を同時に抽出し、局所
イメージ処理回路５０Ａと５０Ｂに並列的に供給するこ
とができる。図（Ａ）は画素「２８」と「２９』が読み
・出された時点、図（Ｂ）は画素「３０」と「３１」が
読み出された時点での局所領域Ｓｌ，Ｓ２の状態を示し
ている。

第５図は、局所イメージ抽出回路を３台（４０Ａ，４０
Ｂ，４０Ｃ）並列化したイメージプロセッサ１０の構成
と、局所領域ＳＬ，Ｓ２，Ｓ３の関係を示す。

本発明において、並列化する抽出回路の台数は任意に選
べること明らかである。

第６図は、上述した局所イメージの並列処理機能をもつ
イメージプロセッサ１ｏの具体的なシステム構成を示す
図である。イメージプロセッサ１０は、バスインタフェ
ース２０を介して共通バス１４に接続される。イメージ
プロセッサ１ｏは、上記バスインタフェース２０に接続
された内部バス２１を有し、この内部バスに接続された
入力側ダイレクト・メモリ・アクセス・コントローラ（
ＤＭＡＣ）３０と、出力側ＤＭＡＣ３７と、制御情報レ
シズタ６１とを備える。ＤＭＡＣ３０は、ＣＰＵＩを介
在することなく，イメージメモリ１１から画像データを
バッファメモリ３１に読み出すためのものであり、読み
出すべきデータ領域のイメージメモリ中での先頭アドレ
ス（ＳＡ）、領域の横方向の長さ（ライン長：Ｌ１），
領域の縦方向の長さ（ライン数；Ｎ１）は、ＣＰＵＩか
ら与えられ、それぞれレジスタ３０Ａ〜３０Ｃに記憶さ
れる。ＤＭＡＣ３７も同様のレジスタ３７Ａ〜３７Ｃを
有し、ＣＰＵから指定された画像処理されたデータの書
込み先を示すパラメータ、すなわちイメージメモリ１１
の書込み開始アドレスＤＡと、ライン長Ｌ２と、ライン
数Ｎ２を記憶している．バッファメモリ３１に入力された原画像データは５並列
一直列変換器３２により１ビットずつ順次に読み出され
、局所イメージ抽出回路４ＯＡと４０Ｂに交互に入力さ
れる．局所イメージ抽出回路の出力は、前述した再構成
回路４９を介して局所イメージ処理回路５０Ａと５０Ｂ
に並列的に入力され、所定の画像処理を受けた後、直並
列変換器３５で並列データに変換される。これらのデー
タは出力バソファメモリ３６に一時的に格納され、ＤＭ
ＡＣ３７によりイメージメモリ１１の所定の領域に書き
込まれる．６２はＤＭＡＣ３０〜局所イメージ抽出回路４ｏからな
る画像処理入力系の動作を制御する入力制御回路，６３
は局所イメージ処理回路５ｏ〜ＤＭＡＣ３７からなる画
像処理出力系の動作を制御するための出力制御回路であ
り、これらの制御回路は、ＣＰＵＩＩが制御レジスタ６
１に設定した制御パラメータに従って動作する。局所イ
メージ処理回路５０は、次々と入力される複数画素から
なる局所イメージに基づいて所定の判定動作を行ない、
変換された画素データを出力する。局所イメージ処理回
路で実行する処理動作の内容は、パラメータ制御回路６
４により指定される。

第７図は、上述したイメージプロセッサ１０における画
像処理入力系と出力系を更に具体的に示した図である。

この例では、画像データは、ＤＭＡＣ３０によりイメー
ジメモリ１１から３２ビット単位で読み出され、データ
線１００からマルチプレクサ（ＭＰＸ）７１を介して２
面のバッファメモリ３１Ａと３１Ｂに所定の順序で書込
まれる。

７２は上記ＭＰＸ７１の出力切換えを制御するフリップ
フロツプ回路であり、フリップ・フロップ７２の状態は
ＣＭＡＣ３０からの制御信号１０１により指定される。

バッファメモリ３０Ａ、３０Ｂの出力はセレクタ３２に
入力される。上記セレクタは、クロック発生回路７ｏの
出力クロックＣＬをカウントするカウンタ回路７３のカ
ウント値１０２に応じて、上記いずれかのパッファ３１
Ａまたは３１Ｂの出力データを取り込み，これを直列デ
ータに変換して、局所領域抽出回路４０Ａと４０Ｂに振
り分ける。尚、カウンタ回路７３は、入力制御回路６２
から与えられるリセット信号１０３、イネーブル信号１
０４により動作が制御されている。

上記カウンタ７３は、画像データの並列ビット数に合せ
た上限値を３１とするとカウント動作をし、カウント値
１０２と、セレクタが選択するバッファメモリ３１（３
１Ａまたは３１Ｂ）と、局所イメージ抽出回路４０　（
４０Ａおよび４０Ｂ）への込力画素との関係は、例えば
第８図のようになっている。この例では、カウント値が
○〜１５の期間は、パッファメモリ３１Ａが選択され、
カウント値更新の都度，局所イメージ抽出回路４０Ａと
４０Ｂに１画素ずつ画像データが入力され、カウント値
が１６〜３１の期間は、バッファメモリ３１Ｂが選択さ
れ、上記と同様の画像データ入力動作が行なわれている
。これによって、第４図で説明した如く、２つの局所イ
メージの並列的な抽出動作が行なわれることになる。尚
、ＤＭＡＣ３０は、上記カウント値１０２に応じてフリ
ップ・フロップ７２の状態を切換え、３２ビット並列デ
ータの読出しが終了した時点で、パッファメモリ３１Ａ
または３１Ｂに次の３２ビットの原画データを書き込む
形式で、次々とイメージメモリの原画像データをバッフ
ァメモリに転送する。

第７図において、局所イメージ処理回路５０Ａ、５０Ｂ
で処理された画像データは、マルチプレクサ３５に一時
的に蓄えられ、３２ビットのデータが揃った時点でバッ
ファメモリ３６Ａに書込まれる。マルチプレクサ３５は
、入力系と同様、夕ロックＣＬをカウントするカウンタ
８１のカウント値１０７に応じて動作し、第９図の如く
、局所イメージ処理回路５０Ａ、５０Ｂからの入力画素
を順次に取り込み、３２ビットの並列データに変換する
。尚、カウンタ８１は、出力制御回路６３から与えられ
るリセット信号１０５、イネーブル信号１０６によりカ
ウント動作を制御されている。

また、バッファメモリ３６Ａに入力された画像データは
、出力バッファメモリ３６Ｂに入力され、ＤＭＡＣ３７
によりイメージメモリ１１に書込まれる。

上記第７図では、局所イメージ抽出回路４０と局所イメ
ージ処理回路５ｏとを、それぞれ２系列ずつ並列動作さ
せた構成となっているが、並列動作させる回路数を更に
増やし，セククタ３２により原画像データを所定の順序
で振り分けて入力することにより、画像処理速度を一層
高速化できること明らかである。

第１０図は，局所イメージ処理回路５０の１実施例を示
す．第７図の例では、局所イメージの抽出回路と対応さ
せて複数個の局所イメージ処理回路を設けた構成を示し
たが、第１０図の回路５ｏは、再構成回路４９を経て入
力される各局所イメージＳＬ，Ｓ２のｍＸｎ個の画素の
状態を、セレクタ５３Ａと５３Ｂにセレクト信号として
与える。

イメージ処理は、入力された局所イメージの状態、すな
わちｍＸｎ画素の状態の組み合せに応じて出力画素の値
を決める動作であるから、予め上記ｍ×ｎ画素の組み合
せに応じた処理結果Ｃ１〜Ｃｎをメモリ５２に書込んで
おき、これらの処理結果を上記各セレクタ５３Ａ、５３
Ｂに入力し、局所イメージＳＬ，Ｓ２の各画素の状態の
組み合せに応じたアドレスにある処理結果ｃ１〜Ｃｎを
選択することにより、画像処理された画素出力を得るこ
とができる。メモリ５２には、イメージ処理に先立って
、外部から上記処理結果Ｃ１〜Ｃｎを示す！書込みデー
タと書込みアドレスを与え、セレクタ５１を介して、こ
れらの処理結果Ｃ１〜Ｃｎを書込めばよい。尚、書込み
モードと読出しモードとの切換えは、Ｗ信号とＲ信号に
より行なう。

これらのアドレス、データ、Ｒ／Ｗ信号は、第６図に示
したパラメータ制御回路６４により与えることができる
。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、局所イ
メージ抽出回路を複数個並列的に動作させることにより
、画像データを高速に処理できるようにしたものである
。

【図面の簡単な説明】

第１図は本発明による画像処理システムの１実施例を示
す全体構成図，第２図は上記システムの画像処理の機能
を説明するための図、第３図（Ａ）、（Ｂ）は画像処理
プロセッサ１０の基本的構成と動作を説明するための図
、第４図（Ａ）、（Ｂ）は本発明により高速化された画
像処理プロセッサの基本的構成と動作を説明するための
図、第５図は本発明による画像処理プロセッサの他の例
を示す図、第６図は第１図における画像処理プロセッサ
１ｏの具体的な構成を示す図、第７図は第６図における
主要部の詳細を示す図，第８図と第９図は上記第７図回
路の動作説明のための図、第１０図は局所イメージ処理
回路の１実施例を示す図である。符号の説明１二制御プロセッサ１０：イメージプロセッサ１１：イメージメモリ３０．３７：ＤＭＡＣ４０：局所イメージ抽出回路４９：再構成回路５０：局所イメージ処理回路。第目

Claims

【特許請求の範囲】１、それぞれ時系列段に入力される画像データから２次
元の原画像上で所定の位置関係にある複数の画素データ
を並列的に出力する複数の局所イメージ抽出回路と、上
記複数の局所的イメージ抽出回路から出力される画素デ
ータを組み合せて、原画像上で所定の位置ずれ関係にあ
る複数の局所イメージを構成するための手段と、上記複
数の局所イメージを並列的に処理して、それぞれ各局所
イメージと対応する複数の変換後の画素データを出力す
る局所イメージ処理回路と、処理対象となる二次元画像
データを記憶するための第１のメモリ手段と、上記第１
のメモリ手段から所定の走査順序で読み出された画像デ
ータを上記複数の局所イメージ抽出回路に所定の順序で
入力するための手段と、上記局所イメージ処理回路から
出力された画像データを所定の順序で記憶するための第
２のメモリ手段とからなることを特徴とする画像処理シ
ステム。２、画像データを表示するための表示手段と、画像デー
タを記憶するための画像メモリと、上記画像メモリ中の
原画像データを第２の画像に変換するための画像プロセ
ッサと、上記画像プロセッサの起動および上記表示手段
への画像出力を制御するための制御プロセッサとを有す
る画像処理システムにおいて、上記画像処理プロセッサ
が、それぞれ時系列的に入力される画像データから２次
元原画像上で所定の位置関係にある複数の画素データを
並列的に出力する複数の局所イメージ抽出回路と、上記
各局所イメージ抽出回路から出力される複数の画素デー
タを組み合せて、原画像上で所定の位置ずれ関係にある
複数の局所イメージを構成するための手段と、上記複数
の局所イメージを並列的に処理し、各局所イメージと対
応する複数の変換後の画素データを出力する局所イメー
ジ処理回路と、上記画像メモリの第１の領域から所定の
順序で読み出した原画像データを上記各局所イメージ抽
出回路に所定の順序で入力するための第１の画像データ
転送手段と、上記局所イメージ処理回路から出力された
画像データを前記第２の画像データとして上記画像メモ
リの第２の領域に書き込む第２の画像データ転送手段と
を有することを特徴とする画像処理システム。