JP2647377B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像処理装置、特に画像メモリの制御技術に
より画像データの高速処理及び並列処理を行う画像処理
装置に関するものである。

［従来の技術］ 一般に高速に画像を処理する場合に、コンピユータに
よる処理としてはソフトウエアで行う方式がとられる
が、画像データが膨大になるにつれて高速化が必要とな
つてくる。高速化の手法としては２通りの方法があり、
１つはパイプライン方式と呼ばれる逐次処理型のハード
ウエアで行う方式、もう一つは複数個のプロセツサを置
く並列処理型と呼ばれるものである。前者は画像データ
の高速処理に伴つて処理のクロツク周波数が高くなり限
界がある。一方後者は並列に置くプロセツサの数を増す
ことにより、高速化をいくらでも高める事ができる。極
端に言えば、画素の数の分だけプロセツサを置く事によ
り最大のスピードを得る事が可能である事から、現在注
目されている技術の一つである。

ところで、この時に各画素間での通信処理が重要とな
り、相互通信を行いつつ処理を進めていく必要がある。
かかる並列処理方式に於ては、プロセツサを各画素の数
だけ持つ事は高解像データを取り扱う場合には不可能と
なる。例えば、A4を16画素/mm（pe1）でよんだ画像を取
り扱う場合、画素数は約16M画素（pixels）となり、こ
れだけのプロセツサを同時に持つ事は不可能と言える。

［発明が解決しようとする課題］ 本発明は、有限個の少数のプロセツサの並列処理によ
り、注目画素をその周辺画素を使用して処理する、例え
ばフィルタリング等の画像処理を、高速且つ高品質に行
う画像処理装置を提供する。

［課題を解決するための手段］ この課題を解決するために、本発明の画像処理装置
は、注目画素をその周辺画素を使用して処理する画像処
理装置（実施例では、第36図、第38図に相当する）であ
って、各々のプロセッサ・エレメントが２次元に分割さ
れた画像の各領域を同時に処理する複数のプロセッサ・
エレメント（実施例では、１〜４、あるいは1,1〜3,3に
相当する）から成るプロセッサ・ユニットを備え、前記
プロセッサ・エレメントは隣接する領域との境界部分を
２次元の両方向においてオーバーラップしてアクセスし
（実施例では、第35図、第37図（ａ）、第39図、第62頁
第７行〜〜第72頁第11行に相当する）、境界部分の注目
画素を処理する（実施例では、第37図（ｂ）、第40図、
第72頁第12行〜第75頁第３行に相当する）ことを特徴と
する。

［実施例］ 以下、本発明の一実施例を説明する。

本実施例の画像処理装置の構成は、１頁分の画像メモ
リ１とプロセツサ・ユニツト２及び入出力装置等の周辺
部３から成る。第１図はその基本部のみの原理構成を示
したもので、画像メモリ１にプロセツサ・ユニツト２が
連絡されている。画像メモリ１上の任意位置のｎ×ｍの
画像データは、ｎ×ｍのプロセツサ・エレメント2aのア
レイで構成されるプロセツサ・ユニツト２へ転送され、
高速処理をされた後、再び画像メモリ１へ戻される。ｎ
×ｍのプロセツサ・エレメント2aのアレイ内での各処理
は同時に行われる、所謂並列処理方式のアーキテクチヤ
ーである。又、第９図（ａ），（ｂ）には他の構成を示
した。第９図（ａ）では、制御回路94の制御に従つて、
入力側画像メモリよりの画像データは、複数のプロセツ
サ・エレメントから成るプロセツサ・ユニツト92で複数
画素が並列に所定の処理されて、出力側画像メモリ93に
格納される。一方第９図（ｂ）では、画像メモリ91ある
いは93とプロセツサ・ユニツト92と、更に入力装置96と
出力装置ちが共通バスによつて繋がれた構成である。

以下画像メモリ１について詳述する。

今、簡単のため、画像サイズを1024×1024画素，各８
ビツト／画素のデータをもつ画像メモリで話を進める。
画像サイズの変更は、本実施例のアーキテクチヤーを拡
張するのみでよい。又、プロセツサ・ユニツト２は４×
４の計16個のプロセツサ・エレメント2aで構成されるも
のとする。

第２図は画像メモリ１の構成を示す図である。画像の
構成が図の如く1024×1024画素で出来ているとすると、
これを４×４の単位で分けていくと、256×256の合計64
K（＝65536）個のブロツクに分割される。今、これを第
３図の如く４×４画素単位で再編成し、４×４画素が64
K個あると想定する（各画素当り８ビツト長のデータを
有す）。従つてメモリのアドレス空間は、４×４×64K
の三次元アドレス指定となる。４×４内の１つの64K画
素を１つのメモリチツプが受け持つものとすると、64K
のアドレス空間で各アドレスが８ビツトの深さのメモリ
・チツプが必要となる。これは512Kビツト（＝64Kバイ
ト）の容量のメモリ・チツプが必要であるが、本実施例
では256KビツトのダイナミツクRAM（Ｄ−RAM）２個を組
み合わせて用いる。即ち、256KビツトＤ−RAMのうち64K
×４ビツト構成のものを２個用いて、64K×８ビツトと
して用いる。かかる２個のメモリ・チツプを今後、メモ
リ・エレメント1aと呼ぶ。

４×４のマトリツクスに対応して、上記画像メモリ１
は16個のメモリ・エレメント1aから構成される。第４図
はかかる４×４のメモリ・エレメント1aの構成を示す。
各メモリ・エレメント1aはローアドレス及びカラムアド
レスを指定されて、４×４画素の内の一画素の64Kのア
ドレス空間の画像データを入・出力する。ローアドレス
・ジエネレータ４及びカラムアドレス・ジエネレータ５
からは４×４の各メモリ・エレメント1aへアドレスを与
える。尚、メモリ・エレメント1aがＤ−RAMでローアド
レス及びカラムアドレスをタイムシエアして与えるもの
であれば、このアドレス・ジエネレータは１つでよい。
この時には、ローアドレスとカラムアドレスの時分割切
換制御が必要となる。

かかるアドレス・ジエネレータからそれぞれのアドレ
スを与える事により、４×４画素のメモリ・エレメント
1aをリード／ライトする事が可能となる。即ち、一回の
アドレス指定により４×４画素分の画像データが同時に
駆動可能となる。このため、データ・ラインとしては、
各メモリ・エレメント1aから直接８ビツトのデータ線が
出ているものとする。

今、ローアドレスがＡ（０≦Ａ≦255）、カラムアド
レスがＢ（０≦Ｂ≦255）のデータが画像メモリ１から
呼び出されたものとすると、画像データとしては、第２
図における（A,B）のアドレスに相当する４×４画素の
８ビツト長の画像データが読み出される。

更に複数画素の同時アクセスについて一般化して、説
明する。

第10図は画像１頁ををのまま表わしたものであり、こ
の画像データを図示するように連続して隣接するｋ×ｌ
画素のブロツクで分割し、第11図の様にｋ×ｌ個のメモ
リ・エレメント1aに対応させる。又、ｋ×ｌ画素のブロ
ツクは端から（0,0），（0,1），（0,2），（0,3）…と
番号付けされ、第12図のようなｋ×ｌ個のメモリ・エレ
メント1aからなるメモリ・ユニツト１に対応する。第13
図はメモリ・ユニツト１を二次元的に表わしたものであ
る。又、アクセスするメモリサイズはｋ×ｌ画素のブロ
ツクサイズの単位なので、任意の位置のｋ×ｌ画素のブ
ロツクＲをアクセスした場合でも、ｋ×ｌ個のメモリ・
エレメント1aすべてがアクセスされ、しかも１つのメモ
リ・エレメント1aにつき、各１個のアドレスのアクセス
となる。

この様に画像中の任意位置の隣接するｋ×ｌ個の複数
画素の画像データを一度にアクセスし、リードした後に
プロセツサ・ユニツト２で処理を行う。プロセツサ・ユ
ニツト２で処理を行われた画像データは、再びｋ′×
ｌ′画素のブロツクサイズで、しかも任意の位置をアク
セスしてライトできる。ここでは、ｋ′＝k,l′＝ｌと
して今後説明を行う。

前述のｋ′×ｌ′画素のみのメモリのアクセスについ
て補足説明すると、プロセツサ・ユニツト２における処
理が空間フイルタ処理等の場合には、読み出し側のアク
セスするブロツクサイズｋ×ｌよりも書き込み側のアク
セスするブロツクサイズが小さくなることがある。一般
的には書き込み側のブロツクサイズｋ′×ｌ′は１×１
になる処理が多い。又、プロセツサ・ユニツト２におけ
る処理が画像の縮小処理の場合にも、リード側のアクセ
スするブロツクサイズｋ×ｌよりもライト側のアクセス
するブロツクサイズが小さくなる。

一般的にライト側のブロツクサイズｋ′×ｌ′は縦横
の縮小率を、α，βとした時にｋ′≧αk,l′≧βｌを
満たす最小の整数がｋ′,l′となる。仮に読み出しと書
き込みのメモリが同一、又は同一のｋ×ｌのメモリ構成
の時に、前述の２例のような処理を行う場合は、書き込
み側のメモリ・ユニツト１の構成サイズｋ×ｌよりも小
さなサイズｋ′×ｌ′に書き込みを行わなければならな
い。この場合にはメモリ・エレメント1aのｋ×ｌ個のす
べてにアクセスをかけないで、書き込みに該当しないメ
モリ・エレメント1aをマスクして、アクセスしない様に
しなければならない。しかしながら、ｋ×ｌ個のメモリ
・エレメント1aで構成される画像メモリ１は１度にアク
セスして読み出しできるデータは隣接する画像データの
最大ｋ×ｌ個であるが、それより小さいサイズの隣接す
るｋ′×ｌ′の画像データも前記マスクを行う事により
自由にアクセスできる。マスクしてｋ′×ｌ′個のみを
同時にアクセスする事は、メモリ・エレメント1aのチツ
プのイネーブルを操作する事で容易に可能となる。

次に順を追つて、任意の位置の所定画素のメモリアク
セスの実施例について、メモリ・ユニツト構成が４×４
の場合とｋ×ｌの場合とについて説明し、前記マスクす
るためのチツプイネーブルの制御についても説明する。

まずブロツクサイズｋ×ｌを４×４とした場合の実施
例より示す。

第２図の一部分を拡大した図を第５図に示す。画像メ
モリ１中任意の４×４のブロツクＳの画像データを読み
出し、これを前述プロセツサ・ユニツト２で処理した後
に、任意の４×４のブロツクＴに転送する場合の処理に
ついて説明する。第５図及び第６図上の４×４のます目
は、４×４の16個のメモリ・エレメント1aを区切るます
目である。この16個のメモリ・エレメント1aに仮にAa,A
b,…,Ba,Bb,…Ca,…Dc,Ddと名前をつける。まず最初に
４×４のブロツクＳを読み出す場合、16個のメモリ・エ
レメント1aの内、メモリ・エレメントDdには（ローアド
レス，カラムアドレス）として（N,M）が与えられる。
メモリ・エレメントDb,Dc,Ddには（N,M＋１）、メモリ
・エレメントAd,Bd,Cdには（Ｎ＋1,M）残りのメモリ・
エレメントには（Ｎ＋1,M＋１）が与えられる。これは
前述したローアドレス・ジエネレータ4,カラムアドレス
・ジエネレータ５により発生される。又、４×４のブロ
ツクＳの端点ｕの位置が定まれば、その水平方向と垂直
方向の位置アドレスを４で割り、その余りの数n,mによ
り、メモリ・エレメントAa〜Ddまでに割りつけるローア
ドレス・カラムアドレスは一意的に決まる事は明らかで
ある。仮にｕの位置アドレスｕ（Y,X）とすると、 Ｙ＝4N＋ｎ（ｎ＝0,1,2,3） Ｘ＝4M＋ｍ（ｍ＝0,1,2,3） 例えば、アドレス・ジエネレータ4,5ではM,Nの情報とm,
nの情報をルツクアツプテーブル等に入力し、メモリ・
エレメントAa〜Ddに与えるアドレスを出力するような構
成も考えられる。この時出力はM,N,M＋1,N＋１のいずれ
かである事は、前述の説明より明らかである。又、この
性質を利用して、第７図のように、ルツクアツプテーブ
ルにｎ、又はｍを入力し、この値に応じて0,1を出力
し、メモリ・エレメントAa〜Ddに与えるアドレスＮまた
はＭをインクリメントするかしないかの制御を行えば良
い。ローアドレス・ジエネレータ４ではn,Nを使用し、
カラムアドレス・ジエネレータ５ではm,Mを使用する。

このようにして、４×４の16個のメモリ・エレメント
に前述したようにアドレス・ジエネレータ4,5よりアド
レスが与えられて、同時に16個のデータを得る事ができ
る。

この16個のデータは、プロセツサ・ユニツト２におい
て、何らかの処理をされ、又は何も処理されないで、再
び第５図に示す４×４のブロツクＴに転送される。しか
しながら、16個のメモリ・エレメントAa〜Ddから読み出
された画像データそれぞれが必ずしも同じメモリ・エレ
メントAa〜Ddに転送されるとは限らない。第５図の４×
４のメモリブロツクＳが４×４のメモリブロツクＴに転
送される場合には、４×４のメモリブロツクＳのうちメ
モリ・エレメントAaから読み出されたデータは、メモリ
・エレメントDcに転送されなければならない。

では、４×４のメモリブロツクS,Tがその端点u,vを任
意の位置（Y,X），（Ｙ′,X′）を有している時に、メ
モリ・エレメントAa〜Ddの16個の読み出しデータがメモ
リ・エレメントAa〜Ddのどのメモリ・エレメントに書き
込まれれば良いのか説明する。

第５図のように Y ＝4N＋ｎ（ｎ＝0,1,2,3） X ＝4M＋ｍ（ｍ＝0,1,2,3） Ｙ′＝4P＋ｐ（ｐ＝0,1,2,3） Ｘ′＝4Q＋ｑ（ｑ＝0,1,2,3） と表わせる時に、 ｐ−ｎ＝4y′＋ｙ（ｙ′＝−1,0 ｙ＝0,1,2,3） … ｑ−ｍ＝4x′＋ｘ（ｘ′＝−1,0 ｘ＝0,1,2,3） … なるx,yを求める。

まず（Aa,Ab,Ac,Ad）からなる行配列Ａを右方向にｘ
回ローテーシヨンする。これを行配列Ａ′と名付ける。
同様に行配列B,C,Dを右方向にｘ回ローテーシヨンした
ものを行配列Ｂ′,C′,D′と名付ける。

次に行配列Ａ′,B′,C′,D′より成る配列（ABCD）′
を下方向にｙ回ローテーシヨンする。

第５図の場合には、第５図によりn,m,p,qは3,3,2,1な
のは明らかなので，式よりｙ′＝−1,y＝3,x′＝−
1,x＝２を得る。故に前述の説明より次の行列を得る。

右方向に２回ローテーシヨンすると、 行配列 Ａ′＝（Ac,Ad,Aa,Ab） Ｂ′＝（Bc,Bd,Ba,Bb） Ｃ′＝（Cc,Cd,Ca,Cb） Ｄ′＝（Dc,Dd,Da,Db） 下方向に３回ローテーシヨンすると、 （Bc,Bd,Ba,Bb） （Cc,Cd,Ca,Cb） （Dc,Dd,Da,Db） （Ac,Ad,Aa,Ab） … この行列を下の基本配列と対比させて考えて見る
と、 Aa,Ab,Ac,Ad Ba,Bb,Bc,Bd Ca,Cb,Cc,Cd Da,Db,Dc,Dd …基本配列 基本配列はメモリ・エレメントAa〜Ddの読み出しデー
タを順に左から右、上から下と並べて２次元配列しただ
けのもので、行列は、メモリ・エレメントAa〜Ddに書
き込むべきデータを順に並べて２次元配列したものに相
当する。即ち、例としてメモリ・エレメントAaから読み
出されたデータは、配列を見ると、４行目３列目に書
き込まれる。これを基本配列を参照すると４行目３列
目にDcとなつているので、メモリ・エレメントDcにメモ
リ・エレメントAaの読み出しデータが書かれれば良い事
がわかる。

補足説明すると、第５図上のメモリ・エレメントAaの
読み出しデータがDcの位置に書き込まれれば良い事は容
易に気がつくが、このAaからDcの位置への変位は、位置
アドレスｕからｖへの変位に等しい。又、メモリ・エレ
メント1aの構成が４×４なので、水平方向、垂直方向の
位置を共に４で割つた余りが、メモリ・エレメントの変
位x,yと考えて良い。例えばu,vの変位が４の倍数であれ
ば、変位x,yは０になり、あるメモリ・エレメントから
読み出したデータは、処理が行なわれた後に、同じメモ
リ・エレメントに書き込まれるわけである。

以上の処理のハードウエア化について簡単に説明す
る。第８図は、４×４の16個のメモリ・エレメント1aよ
りなるメモリ・エレメント10から同時に読み出したデー
タが、プロセツサ・ユニツト２で処理され、そのデータ
をそれぞれ４要素ずつｘ変位ローテータ81においてｘの
数だけローテーシヨンを行う。その後にｙ変位ローテー
タ82によつてｙの数だけローテーシヨンを行い、それぞ
れをAa〜Ad,Ba〜Bd,Ca〜Cd,Da〜Ddのメモリ・エレメン
ト1aに書き込む構成になつている。

尚、ｙ変位ローテータ82は、入力がそれぞれ４要素の
データなので、ｘ変位ローテータ81と全く同じもの４つ
で構成できる事は言うまでもない。又、前記ローテータ
は、メモリデータの深みと同じビツト数の深みを持つて
も良いし、１ビツトの深みのものをメモリデータの深み
と同じ数だけ使用しても良い事も言うまでもない。又、
ローテータはシフトレジスタやバレルシフタ等を使用で
きる事は容易に推察できる。

さらに一般化して考えてみると、メモリブロツクをｋ
×ｌのサイズにした場合には、メモリ・ユニツト10の構
成もｋ×ｌになる。この場合に、任意の位置にあるｋ×
ｌのメモリブロツクＳをプロセツサ・ユニツト２で処理
した後に、任意の位置のｋ×ｌのメモリブロツクＴに転
送する場合に、 Ｙ＝kN＋ｎ（ｎ＝0,1,…,k−１） Ｘ＝lM＋ｍ（ｍ＝0,1,…,l−１） （N,M,P,Qは0,1,2,3…） Ｙ′＝kP＋ｐ（ｐ＝0,1,…,k−１） Ｘ′＝lQ＋ｑ（ｑ＝0,1,…,q−１） 但し、Ｓの端点の位置アドレスを（Y,X）、 Ｔの端点の位置アドレスを（Ｙ′,X′） …（10） なるn,m,p,qを求め、 ｐ−ｎ＝Ky′＋ｙ （ｙ′＝1,0,y＝0,1,2,3,…,k−１） ｑ−ｍ＝lx′＋ｘ （ｘ′＝−1,0,x＝0,1,2,3,…,l−１） …（11） なx,yを用いて、例えば第８図のようなｘ変位ローテー
タ81、ｙ変位ローテータ82を使用して処理を行えば良
い。この場合、ｘ変位ローテータ81は、ｌ個の入力を持
ち、０〜ｌ−１までのシフトができる。ｙ変位ローテー
タ82は、ｋ個の入力を持ち、０〜ｋ−１までのシフトが
できる。しかも、ｙ変位ローテータ82のｋ個の入力はそ
れぞれｌ個の要素をもつため、入力１要素のローテータ
がｌ個の構成となる。

第10図に示すように前述のｋ′×ｌ′のブロツクの同
時アクセスのためのメモリ・エレメントのアクセス制御
について説明する。

ｋ′×ｌ′のブロツクの端点ｉの位置アドレスを（f,
g）と仮定する。前述の式（10）に従いアクセスするメ
モリをリードする場合は、Y,Xにf,gを代入し、アクセス
するメモリにライトする場合は、Ｙ′,X′にf,gを代入
する。その結果を式（11）に代入してy,xを求めると、
第７図，第８図に示した実施例をｋ×ｌに一般化したも
のにもそのまま適用できる。

又、この際に、ｋ×ｌのメモリ・エレメントのうち、
ｋ′×ｌ′のメモリ・エレメントのみをチツプイネーブ
ルにする。このイネーブルにするチツプはｋ′×ｌ′の
端点ｉの（f,g）の位置アドレスさえ決まれば、式（1
0）よりn,m、又はp,qが一意的に決まり、アクセスすべ
きｋ′×ｌ′個のメモリ・エレメントも一意的に決ま
る。

ところで、今まで説明した様にｋ×ｌのメモリ・エレ
メントから成るメモリ構成において、リードアクセス側
をｋ′×ｌ′のブロツクを同時にアクセスし、ライト側
をｋ″×ｌ″のブロツクを同時にアクセスする場合も
（但し、０≦ｋ″≦k,0≦ｌ″≦ｌ）考えられるが、こ
れも今までの説明と同様である。この場合のメモリ・エ
レメントに与えるチツプイネーブルの制御の実施例を第
14図に示す。

ｋ′×ｌ′、ｋ″×ｌ″のブロツクの端点の位置アド
レスを（Y,X）、（Ｙ′,X′）とする時に、式（10）よ
りn,m及びp,qが求まる。このn,m及びp,qはセレクタのデ
ータ入力に入力される。さらにセレクタの選択制御信号
として、メモリアクセスのリードライト信号R/Wが入力
され、リードの時にn,mを選択出力し、ライトの時にp,q
を選択出力する。

同様にブロツクサイズ、ｋ′,l′及びｋ″,l″もセレ
クタに入力され、R/W信号が選択制御信号として入力さ
れている。リード時には、ｋ′,l′を選択出力し、ライ
ト時にはｋ″,l″が選択出力される。ところで、アクセ
スするメモリ・エレメントはリード側のn,m,k′,l′、
又はライト側のｋ″,l″,p,qが定まれば一意的に決まる
事は明白なので、セレクタから出力されたこれらのデー
タはルツクアツプテーブルに入力し、それぞれｋ×ｌの
メモリ・エレメントのうちアクセスするメモリを制御す
る信号を出力する。

ところでプロセツサ・ユニツト２で処理する前後の画
像メモリ１が別のメモリで、しかもそのメモリ構成がそ
れぞれｋ×ｌ、Ｋ×Ｌの場合には、第15図の様に、２つ
のルツクアツプテーブルを用いれば良いことは容易に推
察できる。この場合ルツクアツプテーブル151とルツク
アツプテーブル152は別の内容のテーブルとなる。

又、ｋ＝K,l＝Ｌとなつても全く問題はない。以上前
述したような構成をすれば、アクセスするメモリ・エレ
メントをｋ×ｌ個のメモリ・エレメント全部としない
で、一部マスクする事が可能である。そしてｋ×ｌのメ
モリ・エレメントの構成は最大必要とするｋ×ｌの大き
さに設定すれば良い。

次にメモリ・エレメントをどのようにアクセスして前
画面全体にあたる画像データすべてを処理するか、即ち
全メモリデータのアクセスのスキヤン方法について説明
する。

例えばアクセスする隣接するｋ×ｌのブロツクの端点
ｕの位置アドレス、つまり垂直方向で端から、０から順
に数えた時の番号をＹとし、水平方向で端から、０から
順に数えた時の番号をＸとした時のY,Xが定まつた場合
のメモリのアクセスの仕方は、すでに説明した。それで
は、このX,Yをどの様な順番でスキヤンして全画像を処
理するかの実施例を説明する。

（第１例） ｋ×ｌのメモリ・エレメントをアクセスするための画
像データの位置アドレスY,Xをそれぞれk,lの整数倍ずつ
増減させてスキヤンする方法で、例えばはじめにY,Xを
０に設定し、Ｘを順次ｌずつ増やす。水平方向の終点ま
でＸを増やしたら、次はＸを０に設定し直し、Ｙをｋ増
やしてまたＸをｌずつ増やす。これをシーケンシヤルに
繰り返して全画面又は画面の一部をスキヤンする。仮り
にこれを第１シーケンシヤルスキヤン方式と名付ける。

（第２例） 又、X,Yの増減を前述のようにシーケンシヤルに行わ
ないで、画像全画面のあちらこちらの連続するｋ×ｌの
ブロツクをとびとびにアクセスし、しかもそのアクセス
する時のX,Yがk.lの整数倍の変位である時に、仮りにこ
れを第１ランダムスキヤン方式と名付ける。

（第３例） ｋ×ｌのメモリ・エレメントをアクセスするための画
像データの位置アドレスY,Xをそれぞれ整数ずつ増減さ
せてスキヤンする方法で、例えばはじめにY,Xを０に設
定し、Ｘを順次１ずつ増やす。水平方向の終点までＸを
増やしたら、次にＸを再び０に設定し直し、Ｙを１増や
してからＸを１ずつ増やしていく。これをシーケンシヤ
ルに繰り返して全画面又は画面の一部をスキヤンする。
これを仮に第２シーケンシヤルスキヤン方式と名付け
る。この場合、同じメモリデータを何度もアクセスされ
る。

（第４例） 又、X,Yの増減を前述のようにシーケンシヤルに行わ
ないで、画像全画面のあちらこちらのｋ×ｌのブロツク
をとびとびにアクセスし、全X,Yについてこれを実行す
る。又は画面全画面の内、連続する一部分全部のX,Yに
ついて実行。それがランダムである時に、これを第２ラ
ンダムスキヤン方式と仮りに名付ける。

（第５例） ｋ×ｌのメモリ・エレメントを有するメモリ構成にお
いて、アクセスするメモリブロツクがｋ′×ｌ′の時
に、（１≦ｋ′≦k,1≦ｌ′≦ｌ）位置にアドレスY,Xを
ｋ′,l′の整数倍ずつ増減させてこれをシーケンシヤル
に繰り返して全画面をスキヤンする方式を第１シーケン
シヤルスキヤン方式と区別して、ブロツクワイズ・シー
ケンシヤルスキヤン方式と名付ける。

（第６例） 又、X,Yの増減を（第５例）のようにシーケンシヤル
に行わないで、画像全画面のあちらこちらの連続する
ｋ′×ｌ′のブロツクをとびとびにアクセスし、そのY,
Xがｋ′×ｌ′の整数倍の変位である時に、仮りにこれ
をブロツクワイズ・ランダムスキヤン方式と名付ける。

（第７例） メモリ・エレメントのｋ×ｌのメモリ構成に関係な
く、シーケンシヤルにスキヤンするもの、例えば任意の
数ｄ′,f′おきにX,Yを変化させてスキヤンするもの
を、単にシーケンシヤルスキヤン方式と呼ぶ。

（第８例） （第７例）でランダムにスキヤンする場合や（第４
例）の場合でも、全てのX,Yの組み合わせについてメモ
リアクセスを行わない場合に、単にランダムスキヤン方
式と呼ぶ事にする。

以上のように数々のスキヤン方式が考えられるが、こ
れとは別に、メモリアクセスには、リード側のメモリア
クセスがあり、このリード側のメモリアクセスのスキヤ
ン方式とライト側のメモリアクセスのスキヤン方式が一
致するとは限らない。

又、このスキヤン方法はリード側が決まれば、ライト
側のアクセスするＸ′,Y′はプロセツサ・ユニツト２の
処理内容で決まる。又、ライト側のスキヤン方法を先に
決めてもよい。この場合はリード側のスキヤンは処理内
容で決まる。

又、リード側とライト側でのアクセスするブロツクサ
イズｋ′,l′が異なる事もあれば、メモリ・エレメント
構成ｋ×ｌのサイズが異なる事もある。

［濃度変換、色補正、マスク演算］ 濃度変換、色補正等における処理の場合に、リード側
・ライト側共に、第１シーケンシヤルスキヤン方式を採
用する方式により行つたものをさらに詳細に説明する。

色変換とは、画像データがある特定の色情報をもつ場
合、その色情報を予め定められた特定の他の色情報に変
換する処理である。

マスク演算とは、第20図に示されるように画像データ
の特定の一部のみをそのまま出力し、それ以外は下地に
対応する画像データ（例えば、白地）を出力する。下地
には白地の他に灰色や無色の地のデータ等を出力するよ
うにしてもよい。第20図（ａ）はマスクすべき領域を示
すデータであり、第20図（ｂ）はマスクされる画像であ
り、第20図（ｃ）はその出力結果である。

濃度変換は、例えばプロセサ・ユニツト内の各プロセ
サ・エレメントが第21図に示されるフローチヤートに従
つて動作すればよい。ここで、入力値V_inに対応する出
力値V_outは、例えば、 V_out＝1/64・V_in ² …（12） 等で規定されており、該４×４個の８ビツト長のデータ
の各々に対して、１個のプロセサ・エレメントを対応さ
せ、計16個のプロセサ・エレメントよりなるプロセサユ
ニツトに、第２図に於ける（A,B）のアドレスに相当す
る４×４個の８ビツト長のデータが入力される。該各プ
ロセサ・エレメントは各々並列に動作し出力データを出
力する。このため、一度にアクセスされた４×４個の８
ビツト長のデータが一度にプロセサユニツトで処理さ
れ、一度に出力されるため高速な画像処理が可能とな
る。

それぞれのプロセサ・エレメントは、例えば濃度変
換、色変換、マスク演算等の処理を行う。

濃度変換とは、例えば第19図で示されるような入力濃
度−出力濃度対応に従つて入力値を対応する出力値に変
えて出力するものである。これにより、画像のコントラ
ストを強調したり、明暗の調子を変化させることができ
る。（12）式に従つた演算を実行する。

色変換とは、例えばプロセサユニツト内の各プロセサ
・エレメントが第22図に示されるフローチヤートに従つ
て動作すればよい。ここで色情報は、例えばR,G,Bの組
合わせで表現されるもので、前記画像メモリをＲ用、Ｇ
用、Ｂ用にそれぞれもち、各８ビツトのデータ長で保持
されているものである。この場合、対応するＲ用、Ｇ
用、Ｂ用の画像メモリセルには、１個の同一のプロセサ
・エレメントが対応している。このうちの特定のR,G,B
の値の組み合わせを指定色として予め登録しておき、変
更後の色情報も同様にあるR,G,Bの値の組み合わせとし
て予め登録しておくものである。指定色は複数あつて
も、もちろんよい。

マスク演算とは、例えばプロセサユニツト内の各プロ
セサ・エレメントが第23図に示されるフローチヤートに
従つて動作すればよい。ここで、マスク情報とは、前記
画像メモリの各セルにそれぞれビツト対応するビツトマ
ツプメモリで構成されるメモリ内に保持されるビツトデ
ータであり、マスク内であるか否かを示すデータであ
る。この場合もマスクメモリと画像メモリの対応するセ
ルに１個の同一プロセサ・エレメントが対応するもので
ある。

前記プロセサユニツト内のプロセサ・エレメント相互
間での通信を行い得るようにしておけば、プロセサユニ
ツト内の空間フイルタリング処理，認識，圧縮，復号等
の処理を実行させることも可能である。

［第２の実施例］ 同時にｋ×ｌ個のデータをアクセスするためのｋ×ｌ
個のメモリ・エレメントへの画像データの割り付けの第
２の実施例について説明する。第16図は画像１画面の上
方をデータに置き換えた状態を示す図で、これを水平方
向ｌ等分に分割し、垂直方向ｋ等分に分割する。この時
にｋ×ｌに分割されたエリアを説明のために、（0,
0），（0,1），…（0,l），…，（k,l）とすると、この
１つ１つのエリアを第17図に示すように１つ１つのメモ
リ・エレメントに割り付ける。割り付け方は、第16図に
示す破線斜線の部分を、各々のメモリ・エレメントの０
番地に割り付け、次に隣りの画像データを各々のメモリ
・エレメントの１番地に割り付け、同様にエリア内の１
ラインすべての割り付けが終わつたら、２ライン目を同
様に左から右へと割り付け、すべての画像データを割り
付ける。すると、ｋ×ｌ個の全てのメモリ・エレメント
に対し、第４図に示すローアドレス・ジエネレータ４、
及びカラムアドレス・ジエネレータ５が与えるアドレス
が全て同一である時に、第16図に示す斜線部のように、
とびとびの画像データを一度にアクセスする事ができ
る。

この様な構成をとる事により、あるアドレスを指定し
て画像メモリ１をリードして、プロセツサ・ユニツト２
において処理を受けた後に、ｋ×ｌ個のメモリ・エレメ
ント1aにライトする際のアドレスを変える事なく、デー
タを書き込める可能性が生じる。例えば、第16図に示す
様に、前記エリアがＫ×Ｌの画素データで構成される場
合に、画像１画面中の１部分を水平方向にＬの整数倍、
垂直方向にＫの整数倍の変位の移動や転送等の処理を行
う場合にはリードアドレスとライトアドレスは同一で構
わない。このために、ローアドレス・ジエネレータ4,カ
ラムアドレス・ジエネレータ５等のアドレス制御関係の
負荷が極端に減る。

この移動や転送の処理はプロセツサ・ユニツト２にお
いて処理される。プロセツサ・ユニツト２には、第16図
に示す破線斜線で示す様にｋ×ｌ個の画像データ、それ
も画面全体にわたる画像データが入力され、そのデータ
の１つ１つは水平方向と垂直方向にL,Kの整数倍の変位
をもつているので、プロセツサ・ユニツト２内でｋ×ｌ
個のデータの変換や移動転送を行い、メモリ・エレメン
トの全アドレスについて、０から順番にシーケンシヤル
に処理を実行すれば良い。この結果、画面全体での処理
ができる。

本実施例中、ｋ×ｌ個のメモリ構成を例えば１×l,k
×１等の構成にして、画像１画面中の水平１ライン、又
は垂直１ラインを各メモリ・ユニツトに割り付ける事に
より、プロセツサ・ユニツト２における処理が画像１ラ
イン分のヒストグラム演算や、一次元フーリエ変換等の
各種画像処理に適応できる事は類推できる。又、複数画
素同時アクセスの際に、画像１画面中のデータをどのメ
モリ・エレメントのどの番地に割りつけるかを限定する
ものではない。

このメモリ構成の場合の適用例について説明しよう。
移動等の場合は前述したが、回転についての説明を行
う。説明を簡単にするためにｋ×ｌ分割によるｋ×ｌ個
のメモリ・エレメント構成を仮りにｋ＝ｌとしてｌ×ｌ
として説明を行う。又、分割された１エリアＫ×ＬもＫ
＝Ｌとして説明を行う。この場合に画像１画面を画像の
中心を中心として、＋90°、−90°、＋180°回転する
場合に、プロセサユニツトではｌ×ｌのデータをそれぞ
れ交互に交換して＋90°、−90°の処理ではｌ×ｌのデ
ータを中心に対して90°ずつの位相を持つ４つのデータ
のローテーシヨンをｌ×ｌのl²/4個について行う。

例えば、対角同志４つのデータをローテーシヨンす
る。180°の回転では、中心に対して180°ずつの位相を
持つ２つのデータのローテーシヨンをl²/2個について行
う。この操作により、画像１画面について大まかな回転
が行われる。これは第24図から第25図へのｌ×ｌ個のエ
リアからエリアへの回転になる。実際には、同一エリア
内でも同様に＋90°、−90°、＋180°等の回転が行わ
れなければならない。

このエリア内での回転操作を加えないと、画像１画面
内の回転が完全にならない。このエリア内での回転操作
について説明する。この操作はメモリ・エレメントをリ
ードした時のアドレスを変換してライトする時のアドレ
スにする処理で、表１に示す様なアドレス変換をする。

これを具体的に実施したブロツク図が第18図である。
図中、選択信号は回転角に応じて変化し、セレクタ181,
182,183,184の選択制御信号として入力される。

通常回転角が０°の時は、ローアドレス・ジエネレー
タ4,カラムアドレス・ジエネレータ５の出力は、それぞ
れセレクタ181,183及びセレクタ182,184を通つて、その
ままメモリ・エレメントのロー，カラムのアドレスに供
給される。また、回転角は90°、−90°の時には、セレ
クタ181,182の出力a,bはそれぞれカラムアドレス，ロー
アドレスが出力される。

回転角が０°、180°の時には、セレクタ181,182の出
力a,bはそれぞれローアドレス，カラムアドレスが出力
される。さらに、回転角が90°の時と180°の時には、
セレクタ184は186の出力を選択する様に動作し、回転角
が−90°の時と180°の時に、セレクタ183は185の出力
を選択するように動作する。演算器185,186はエリアの
１辺の長さＬから入力データを減算したものを出力す
る。この様な構成により表１に示す処理が行われ、画像
１画面全てにわたる回転が行われる。

次にメモリ・エレメントをどのようにアクセスして全
画面全体にあたる画像データ全てを処理するか、即ち、
全メモリデータのアクセスのスキヤン方法について説明
する。

例えば、アクセスする隣接するｋ×ｌのブロツクの端
点ｕの位置アドレス、つまり垂直方向で端から、０から
順に数えた時の番号をＹとし、水平方向で端から、０か
ら順に数えた時の番号をＸとした時の、Y,Xが定まつた
場合のメモリのアクセスの仕方は既に説明した。それで
は、このX,Yをどの様な順番でスキヤンして、全画像を
処理するかの一実施例を説明する。

メモリ・エレメントに与えるアドレスのスキヤンの一
例について説明すれば、１画面をｌ×ｌの領域に分割し
た時の各エリアが、それぞれの各メモリ・エレメントに
対応するので、画像１画面をスキヤンするには、各メモ
リ・エレメント全てに同じアドレスを与えて、アドレス
を０から順にインクリメントしてゆけばよい。メモリ・
エレメントのアドレスは、カラムアドレス，ローアドレ
スアドレスがあるので、カラム，ロー共にまず０とし、
カラムを０から最終番地までインクリメントする。その
後にローアドレスをインクリメントした後に、又、カラ
ムを０から最終番地までインクリメントする。これを繰
り返してメモリ・エレメントの全てをアクセスする。

ところで、画像の回転処理について、さらに詳細な実
施例を以下に示す。

原画の複数ブロツクに同時にアクセスし、並列的に各
ブロツクからのデータを入力し、これを並列に処理し出
力する場合に、画像を０°、90°、180°、270°の回転
処理をして出力する方法を説明する。

第24図は原画をブロツクに分けて示したもので、256
画素×256画素の領域を４画素×４画素より成るブロツ
クで分割した状態を示している。

第25図は原画を各ブロツク単位で半時計回りに90°回
転した状態を示している。第26図は第25図の状態の各ブ
ロツク内で画素単位で半時計回りに90°回転した状態を
示している。

第27図及び第28図は、第24図で示す原画の各ブロツク
で、ブロツク内の各画素の位置関係を示すための図であ
る。第24図及び第25図では、各ブロツク内における各画
素の位置関係は同じである。これを第27図で表現してい
るとすると、各ブロツク内で各画素を半時計方向に90°
回転した状態は第28図で表現される。

原画を半時計方向に90°回転した画像を得るには、第
25図で表現された原画を第26図になるようなブロツク同
志の関係として扱い、さらに各ブロツク内の画素を第27
図から第28図で表わされるような関係に変えてやること
で実現できる。

第29図は前記一連の処理を実施する回路構成例のブロ
ツク図である。1601,1602はともに第24〜28図に示した
原画の各画素を保持している画像メモリであり、1601は
入力側メモリ、1602は出力側メモリである。また、1603
は並列に読み出される各画素データに対応してある処理
回路より成る演算回路である。各ブロツクに対して、１
個ずつの処理回路をもち、該処理回路には、各ブロツク
からのデータをそれぞれ入力し、出力側の対応する各ブ
ロツクに処理後のデータを出力する。1604はブロツクデ
ータ選択回路であり、第30図にその詳細を図示されてい
る。1605は入力側のメモリの各ブロツク内のどの位置
（ブロツク内アドレス）にアクセスするかを示すアドレ
スを出力する回路である。1606は出力側のメモリの各ブ
ロツク内のどの位置（ブロツク内アドレス）にアクセス
するかを示すアドレスを出力する回路である。1607は制
御回路であり、回転角に応じて1604,1605及び1606を制
御するものである。

1604のブロツクデータ選択回路は、ブロツクの数分
（この例では64個）の第30図で示されるセレクタで構成
される。各セレクタはそれぞれ出力側メモリの１個のブ
ロツクに対応しており、出力側メモリのブロツクの第ｉ
行、第ｊ列（以下（i,j）と記す）のブロツクに対応す
るセレクタには、入力側メモリのブロツクの（i,j），
（ｍ−ｊ＋1,i），（ｍ−ｉ＋1,m−ｊ＋１），（j,m−
ｊ＋１）の４つのブロツクからのデータが入力されてい
る。ｍは対称とする入力及び出力側メモリがともにｍブ
ロツク×ｍブロツクであることを意味し、本実施例はｍ
＝８で説明してある。また、１≦ｉ≦m,1≦ｊ≦ｍであ
る。

制御回路1607は原画を半時計方向に０°回転するので
あれば、各セレクタが（i,j）を出力する様に1604を制
御し、同様に90°であれば（J,m−ｊ＋１）、180°であ
れば（ｍ−ｊ＋1,M−ｊ＋１）、270°であれば（ｍ−ｊ
＋1,i）を選択するように制御するものである。これに
より、第24図から第25図に対応する変換を実現する。

また、制御回路1607は、1605及び1606のブロツク内ア
ドレスを制御する。ブロツク内には、ｎ画素かけるｎ画
素の画素が存在し、その中の（k,l）の位置の画素に出
力する場合には、入力側のブロツクでのブロツク内アド
レスは、原画を半時計方向に０°回転して出力するには
（k,l）とし、同様に90°であれば（l,n−ｋ＋１）、18
0°であれば（ｎ−ｋ＋1,n−ｌ＋１）、270°であれば
（ｎ−ｌ＋1,k）となるように制御する。（本実施例で
はｎ＝４である。）これは、1605を例えば第31図に示す
ようにルツクアツプテーブルで構成し、1606は例えば第
32図に示すようなカウントアツプカウンタで構成するこ
とで実現できる。1605及び1606は反対に第32図を1605
に、第31図を1606にするように構成してももちろんよ
い。これにより、第25図から第26図（あるいは、第27図
から第28図）に対応する画素の変換を実現する。

また、第29図のかわりに、第33図のように演算回路の
出力側にブロツク領域選択回路を配してももちろんよ
い。この場合は、演算回路の各処理回路よりの出力が、
それぞれ４つずつブロツク領域選択回路の各セレクタに
入力されることになる他は、第29図の場合と全く同様で
ある。

以上本実施例によれば、回転に対応する位置にある複
数の画素のデータを同時に取り込むことにより、高速な
処理が可能であり、かつ小規模の回路で回転操作を実現
できる。

さらに後述する実施例について補足説明を加えられ
る。

今、ｋ×ｌ個のメモリ・エレメントに与えるアドレス
を、前述のように０番地から最終番地まで順にスキヤン
する時には、全画面の1/k×ｌの面積に相当する各エリ
アの画像データがｋ×ｌ個の各メモリ・エレメントより
出力されるが、１つのメモリ・エレメントのみに注目す
れば、前記エリア１つに相当する部分の画像が水平方
向、垂直方向順次スキヤンされ読み出されて来る。これ
を従来画像１画面にわたり、水平方向、垂直方向に順次
スキヤンされる画像の処理を適用すれば、ｋ×ｌ倍の処
理速度を得る事が可能である。しかも扱う画像エリアが
小さくなるために、例えばラインバツフア等が小さくな
る。このために、プロセツサユニツト２をアレイプロセ
ツサ等に容易に構成できる。詳細な説明に関しては以下
に説明する。

前述の説明のように、メモリの読み出しを順次スキヤ
ンしながら、空間フイルタ処理を行うプロセツサユニツ
ト２にｋ×ｌ個のメモリ・エレメントからの画素データ
が順次入力される。プロセツサユニツト２は後述する
が、その構成要素であるプロセツサエレメント１つ１つ
が前述のｋ×ｌ個に分割された領域１つ１つに相当する
長方形のエリアの水平複数ライン分のバツフアを内蔵
し、二次元の空間フイルタ処理を行われた後に、書き込
み側に順次リード側と同じスキヤンで書き込まれる。以
下に、その実施例を詳細に説明する。

第34図〜第37図は説明の簡単なために、１画面を２×
２に区分し、メモリ・エレメントは２×２の４個の構成
となる。この場合に、第34図に示す様に、各区分内を同
時水平方向スキヤンと垂直方向スキヤンを繰り返すよう
に、リード側の画像メモリを読み出すが、前述した様に
画像をメモリに割り付けしているので、この時にアクセ
スするメモリアドレスは、全メモリアドレスに対して水
平アドレスを０〜最終番地を繰り返す毎に、垂直番地を
０〜最終番地まで１つずつインクリメントする。

第36図は実施例でリード側の画像メモリを構成するメ
モリ・エレメントＲ−1,R−2,R−3,R−４は第34図に示
す領域１、領域２、領域３、領域４の各々の画像が記憶
されている。

ところで、リード側の画像メモリに与えられるアドレ
スは制御回路で制御されえるアドレス生成器によりメモ
リ・エレメントＲ−１〜Ｒ−４に同一のアドレスを与え
られ、そのアドレスは前述のようにスキヤンされる。メ
モリ・エレメントＲ−１〜Ｒ−４より読み出された画像
データは、それぞれプロセツサエレメント１〜４に入力
される。プロセツサユニツトを構成するプロセツサエレ
メント１〜４は制御回路より必要な制御信号を入力され
たり、処理内容の指示が行われる。各プロセツサエレメ
ント１〜４で空間フイルタ処理を行うが、プロセツサエ
レメント１〜４ではそれぞれラインバツフアを持つてい
るので、水平アドレスがアドレス生成器から供給され
る。またはプロセツサエレメント１〜４の内部で生成さ
れる。

各プロセツサエレメント１〜４で空間フイルタ処理を
行われた出力データはそれぞれライト側の画像メモリを
構成するところのメモリ・エレメントＷ−１〜Ｗ−４に
書き込まれる。この時に、ライト側の画像メモリを構成
するメモリ・エレメントＷ−１〜Ｗ−４には同一のアド
レスが与えらえるが、リード側メモリに与えられるアド
レスを遅延したアドレスが与えらえる。この遅延量はプ
ロセツサユニツトで空間フイルタ処理するために設けた
ラインバツフア等における注目画素の遅延量に相当す
る。

ところで、以上の様な説明の構成で、画面全体のほと
んどの空間について空間フイルタ処理を行う事ができる
が、第35図に示す様な斜線部及び灰色部については、各
領域の周辺部であるために、空間フイルタの２次元処理
マスクがはみ出してしまうために未処理となる。この未
処理のエリアを補間するために、制御回路はアドレス生
成器に対し斜線部、灰色部とその周辺に相当するメモリ
のアドレスの生成を行わせ、リード側画像メモリより画
像データを順次取り込み、制御回路内のCPUにより空間
フイルタ演算を行う。演算結果はライト側画像メモリに
書き込まれるが、そのアドレスはリード側メモリと同様
に、制御回路がアドレス生成器を制御してライト側画像
メモリのアドレスを与える。前記実施例では制御回路内
のCPUにより空間フイルタ処理を行う事により若干処理
時間がかかるが、第35図に示す斜線部、灰色部は画面前
面に対する比率は非常に低く、処理時間に与える影響は
ほとんど無視できる。

又、このCPUによる演算処理を行わない場合の実施例
を以下に述べる。

第38図は本実施例の簡単なブロツク図であり、画面全
体を３×３の領域に分割区分している点とデータ制御回
路を備えている点以外はほとんど前の実施例と同じなの
で、相違点のみに注目して以下に本実施例を詳述する。

また、本実施例では１画面を３×３の領域分割区分し
た時の実施例であるが、ｍ×ｎの領域に分割区分した場
合（以下、一般の場合と言う）についてもあわせて説明
する（m,nは正の整数）。

第37図（ａ），（ｂ）は３×３に区分された画面全体
をどのようにスキヤンするかを示した図である。

領域分割された各エリアに対し、図のように破線で示
した拡張エリアを想定し、拡張エリアの出力を各プロセ
ツサエレメントに入力する。この拡張エリアは例えば領
域（1,1）に対し、第１実施例に示すような空間フイル
タ処理後の未処理の部分、特に領域（1,1）と領域（1,
2），（2,1），（2,2）の境界周辺の未処理になる部分
をカバーできる大きさに拡張されている。また、任意の
領域（k,l）（但し、１≦ｋ≦m,1≦ｌ≦ｎ）に対して
も、領域（k,l）と領域（k,l＋１），（ｋ＋1,l），
（ｋ＋1,l＋１）の境界周辺の未処理になる部分が空間
フイルタ処理してもカバーできる様に拡張する。

例えば、プロセツサユニツトで３×３の平滑化処理を
行う様な場合には、各領域（k,l）で、右端では１画素
分未処理になる。又、隣接する領域（k,l＋１）では左
端で１画素未処理になるので、合計２画素分領域（k,
l）を右方向に拡張する。同様に下方向にも２画素分の
拡張が必要になる。

この拡張された領域に対し、第37図（ａ），（ｂ）の
ようにスキヤンしながら各拡張された領域（1,1）〜
（3,3）はプロセツサエレメント（1,1）〜（3,3）に入
力される。ここで簡単にメモリ・エレメントに与えるア
ドレスについて説明すると、制御回路はアドレス生成器
に対し、水平アドレスを０から順に最大番地までインク
リメントさせる。その後に右方向に拡張したエリアの番
地まで０からインクリメントする。右方向に２画素拡張
ならば、0,1とアドレスをインクリメントした後に、ま
た水平方向アドレスは０番地を出力する。次に垂直アド
レスを０からインクリメントして前記水平アドレスのス
キヤンを繰り返し、再び垂直アドレスをインクリメント
して前記水平アドレスのスキヤンを繰り返す。これを繰
り返す後に、垂直アドレスが最大番地になり、水平アド
レスのスキヤンが繰り返されると、次には垂直アドレス
を０にして、下方向に拡張したエリアの番地までこれを
繰り返す。この時に各拡張されたエリア（1,1）〜（3,
3）までの出力がプロセツサエレメント（1,1）〜（3,
3）に対応するようにするために、データ制御回路がデ
ータを中継している。

次にデータ制御回路について説明する。データ制御回
路は第39図のようになつている。一般の場合にはｍ×ｎ
個の4to1セレクタにより構成される。

セレクタのその出力がプロセツサエレメント（1,1）
に出力されるものはメモリ・エレメント（1,1），（1,
2），（2,1），（2,2）がその入力となつていて、各セ
レクタは制御回路からの選択制御信号により、４つの入
力から１つを出力する。ところで、セレクタの出力がプ
ロセツサエレメント（k,l）に出力される場合の入力は
メモリ・エレメント（k,l），（k,l＋１），（ｋ＋1,
l），（ｋ＋1,l＋１）である。但し、任意のk,lによ
り、領域分割m,nに対し、ｋ＋1,l＋１がそれぞれm,nを
越えてしまう場合には、特に入力領域区側には、何も入
力しないかダミーのデータを入力する。

次に制御回路から出力するセレクタの選択制御信号に
ついて説明する。制御回路が前述したようにアドレス生
成器を制御して、水平アドレスを０から最終番地にイン
クリメントした後に０から拡張エリアの番地にスキヤン
する間、即ち、（k,l＋１）の領域に重なつた時は、出
力（k,l＋１）を選択出力する。又、垂直アドレスも０
から最終番地までインクリメントした後で、０から拡張
したエリアの番地（例えば３×３の空間フイルタ処理で
は１）までスキヤンする間、即ち、（k,l）の領域拡張
が（ｋ＋1,l）の領域に重なつている場合は、（ｋ＋1,
l）を選択出力する。又、この２つの場合、即ち、拡張
したエリアが（ｋ＋1,l＋１）に重なつている場合は、
メモリ・エレメント（ｋ＋1,l＋１）の出力を選択する
様に制御回路がプロセツサユニツトとライト側画像メモ
リとの間のデータ制御回路について補足説明すれば、第
39図と同様の回路構成であるが、そのセレクタ出力がメ
モリ・エレメント（k,l）に出力される場合の入力は、
（k,l），（k,l−１），（ｋ−1,l），（ｋ−1,l−１）
となる。又、第37図で示した様な拡張領域が、領域（k,
l）に対して左、下、左下の３領域の未処理部分までも
カバーするのではなく、領域（k,l）内の上、下、左、
右の未処理部分のみをカバーする様に領域拡張した場合
には、このプロセツサユニツトとライト側画像メモリの
間のデータ制御回路が不要となる。この場合には、リー
ド側の画像メモリとプロセツサユニツト間のデータ制御
回路にはセレクタの出力（k,l）に対し、（k,l），（ｋ
−1,l−１），（ｋ−1,l），（ｋ−1,l＋１），（k,l−
１），（k,l＋１），（ｋ＋1,l−１），（ｋ＋1,l），
（ｋ＋1,l＋１）が入力されれば良い事は第37図（ｂ）
より容易に推察できる。さらに補足して説明すれば、拡
張領域に含まれる９領域、つまり９つのメモリ・エレメ
ントのデータはセレクタで選択されて、プロセツサユニ
ツト内のプロセツサエレメント（k,l）に入力される必
要があり、データ制御回路を必要とするが、ｋ×ｌ個の
セレクタを制御する。

次に、データ制御回路により出力されたデータはそれ
ぞれプロセツサユニツトを構成するプロセツサエレメン
トに入力されるが、プロセツサエレメント（1,1）〜
（3,3）は拡張した領域数ライン分のラインバツフアを
持つていて、空間フイルタ処理を施した後に、データ制
御回路を通し、ライト側画像メモリを構成するメモリ・
エレメント（1,1）〜（3,3）に出力される。このデータ
制御回路も前述のものと同様で、空間フイルタ処理の結
果が拡張された部分の領域の時に補正する。この時にア
ドレス生成器からライト側画像メモリの各メモリ・エレ
メントに与えるアドレスは同一である。しかしながら、
リード側画像メモリに与えるアドレスよりプロセツサエ
レメントで遅延する量の遅延が行われる。又、この時に
拡張した領域に空間フイルタ処理をかけても、拡張した
領域の周辺部はやはり空間フイルタ処理が行われない。
例えば、３×３の平滑化等の処理の場合は、拡張したエ
リアより、左、右、上、下、１画素幅ずつ出力エリアが
小さくなる。この空間フイルタ処理を行われた領域のデ
ータが出力される時のみライト側画像のメモリをイネー
ブルにする。

プロセツサエレメントでは空間フイルタ処理を行う
と、その出力する領域の上、下、左右の幅が小さくな
り、（k,l）の領域と同サイズに戻り、しかもそれがラ
イト側画像メモリのメモリ・エレメント（k,l）に対応
するので、プロセツサユニツトとライト側画像メモリと
の間のデータ制御回路が不要となる。

次に、プロセツサユニツトを構成するプロセツサエレ
メントについて詳細に説明する。

第40図は３×３の平滑化空間フイルタの一例である。
リード側メモリ・エレメントからデータ制御回路を介し
てプロセツサエレメントに入力された画像データは、ラ
ツチ2604、ラインバツフア2601に入力される。又、ライ
ンバツフア2601の出力はラツチ2607及びラインバツフア
2602に入力される。そしてラインバツフア2602の出力は
ラツチ2610に入力される。ラインバツフア2601,2602は
カウンタ2603により与えられたアドレス、又は図示しな
いが、第38図に示す様にアドレス生成器に与えられたア
ドレスが供給される。カウンタ2603は拡張領域の水平の
１画素おきに制御回路から画像転送クロツクを与えら
れ、アドレスのカウントアツプを行い、水平１ライン毎
にクリア信号が制御回路より入力されてアドレスがクリ
アされる。又、ラインバツフアは入出力信号が同時にラ
イト、リードできる。

この動作のためにラツチ2604,2607,2610は連続する水
平３ライン分のある位置の画素データが入力される。
又、ラツチ2604〜2612はＤ−typeのフリツプフロツプで
構成され、前記の制御回路からの画像転送クロツクによ
り順次ラツチ2604,2607,2610の出力は、ラツチ2605,260
8,2611を経てラツチ2606,2609,2612へと出力される。

この時にラツチ2604〜2612の出力は、画像１画面中の
連続する３×３の画素である。この出力は加算器2613に
入力され、全画素の合計をとられた後に、除算器2614に
入力され1/9倍されて、つまり３×３の平滑化処理を行
われてライト側メモリ・エレメント又はライト側メモリ
・エレメントにつながるデータ制御回路に出力される。
以上で本発明第２実施例について説明したが、プロセツ
サユニツトを構成するプロセツサユニツトをCPU等のプ
ロセツサで構成できる事は言うまでもない。

又、２つの実施例共に、１画面の周辺部、即ち、第35
図に示す灰色の部分の空間フイルタ処理ができない事は
言うまでもない。

以上述べたように、画像１画面をｍ×ｎの領域に分割
し区分したために、１つのメモリ・エレメントの受け持
つ画像領域が小さくなり、それに対応する空間フイルタ
処理プロセツサが、小領域のラインバツフアを持つだけ
で済むようになり、内部に複数ラインのバツフアを持つ
LSi化されたプロセツサ等の利用が可能となつた。又、
プロセツサ等としてCPUを利用したり、内部RAMを持つCP
U等も利用できるようになつた。同時にｍ×ｎの複数の
領域を同時に空間フイルタ処理を行うために、処理の実
行時間が極端に減少する。

以上本実施例によれば、ｍ×ｎのメモリ・エレメント
の構成をとる事で、同時にｍ×ｎ個の画素をアクセスし
処理する事ができ、高速な画像処理を行う事ができる。

又、１画面中の連続するｍ×ｎ画素を同時にアクセス
できるようにｍ×ｎ個のメモリ・エレメントに振り分け
る方式や、１画面中に散在するｍ×ｎ画素を同時にアク
セスできるようにｍ×ｎ個のメモリ・エレメントに振り
分ける方式等の構成をとる事により、前者の場合は連続
する小空間の２次元フイルタ処理、後者の場合は移動等
の処理が容易になる等、画像処理に適した処理を行うた
めのメモリアクセスが可能となる。

更に、本実施例によれば、ｋ×ｌ個のメモリ・エレメ
ントの構成により、全部のメモリ・エレメントをアクセ
スする事なく、マスクする事が可能となる。つまり、空
間フイルタ等の処理を行う場合等には、処理結果が１×
１等の小さなブロツクサイズになる処理が多いが、この
様に、メモリ・エレメントの構成のサイズとアクセスす
る画像のサイズが異なる処理を可能ならしめた。

［発明の効果］ 本発明により、有限個の少数のプロセツサの並列処理
により、注目画素をその周辺画素を使用して処理する。
例えばフィルタリング等の画像処理を、高速且つ高品質
に行う画像処理装置を提供できる。

【図面の簡単な説明】

第１図は本実施例の画像処理装置の構成を示す図、 第２図は画像１画面をメモリ・エレメントの番地に対応
させる図、 第３図は４×４個のメモリ・エレメントから成るメモリ
全体を示す図、 第４図はメモリとそれに与えるアドレス生成器の図、 第５図は画像の１部分を示す図、 第６図は画像１部分のメモリ割り付けを示す図、 第７図はメモリアドレスの制御回路を示す図、 第８図は画素データ制御のブロツク図、 第９図（ａ），（ｂ）は本実施例の他の画像処理装置の
構成を示す図、 第10図は画像１画面を示す図、 第11図はｋ×ｌ個のメモリ・エレメントを示す図、 第12図，第13図は１個のメモリ・エレメントを示す図、 第14図，第15図はメモリ・エレメントアクセスの制御回
路を示す図、 第16図は画像１画面を示す図、 第17図はｋ×ｌ個のメモリ・エレメントを示す図、 第18図はアドレス変換回路を示す図、 第19図は濃度変換を説明するための図、 第20図はマスク演算を説明するための図、 第21図は濃度変換の手順を示すフローチヤート、 第22図は色変換の手順を示すフローチヤート、 第23図はマスク演算の手順を示すフローチヤート、 第24図は回転処理前の画像データ配列を示す図、 第25図は画素ブロツクの範囲で回転を行つた状態を示す
図、 第26図はブロツク内で画素単位で回転を行つた状態を示
す図、 第27図は回転処理前及び画素ブロツク単位での回転処理
後のブロツク内での画素配置を示す図、 第28図は画素ブロツク内で回転処理を行つた後のブロツ
ク内での画素配置を示す図、 第29図は回転処理を実施する回路のブロツク構成例図、 第30図はブロツクデータ選択回路を示す図、 第31図はブロツク内アドレス変換回路の実現例図、 第32図は変換前のブロツク内アドレス発生回路を示す
図、 第33図は回転処理を実施する回路の他のブロツク構成例
図、 第34図は画像上の領域区分及びスキヤンを示す図、 第35図は空間フイルタ処理されない部分を示す図、 第36図は空間フイルタ処理を行う画像処理装置の構成を
示す図、 第37図（ａ）は領域区分の拡張及びスキヤンを示す図、 第37図（ｂ）は区分された領域の一部を示す図、 第38図は空間フイルタ処理を行う画像処理装置の他の構
成を示す図、 第39図はデータ制御回路を示す図、 第40図はプロセツサエレメントを示す図である。 図中、１…画像メモリ、1a,1b…メモリ・エレメント、
２…プロセツサ・ユニツト、2a…プロセツサ・エレメン
ト、３…周辺部、４…ローアドレス・ジエネレータ、５
…カラムアドレス・ジエネレータ、91…入力側画像メモ
リ、92…プロセツサ・ユニツト、93…出力側画像メモ
リ、94…制御回路、95…入力装置、96…出力装置であ
る。

フロントページの続き (72)発明者 河村 尚登 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭61−16369（ＪＰ，Ａ) 特開 昭61−55783（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】注目画素をその周辺画素を使用して処理す
   る画像処理装置であって、 各々のプロセッサ・エレメントが２次元に分割された画
   像の各領域を同時に処理する複数のプロセッサ・エレメ
   ントから成るプロセッサ・ユニットを備え、 前記プロセッサ・エレメントは隣接する領域との境界部
   分を２次元の両方向においてオーバーラップしてアクセ
   スし、境界部分の注目画素を処理することを特徴とする
   画像処理装置。