JPH02229468A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は樹脂封止を行う半導体記憶装置に関するもので
ある。

従来の技術 近年、半導体記憶装置の進歩は目覚しく、大記憶容量化
が達成されている。

ダイナミック型ランダムアクセスメモリ（以下ＤＲＡＭ
と記す。）を例にとれば、記憶容量は約３年で４倍のベ
ースで増大し、高集積化が進んでいる。高集積化達成の
ために、メモリ七ル面積は縮小され、メモリセル容量Ｃ
ｓは減少する傾向にある。一方、大記憶容量化によって
半導体記憶装置のチップ面積は増大しており、ビット線
容量ＣＢは増大する傾向にある。この結果、ビット線と
メモリセノレの容量比Ｏ　Ｂ　／Ｃ　５は増大し、デー
タ読み出し時のビット線ベアの電位差は小さくなる。セ
ンスアンプの差動回路によって増幅し得る、ピント線対
の最小電位差をセンスアンプの感度と定義すると、微小
なビット線ベアの電位差を増幅するため、より高感度な
センスアンプが不可欠である。

高感度なセンスアンプを実現するためには、センスアン
プの差動回路を形成するトランジスタ対の電気特性のア
ンバランスを小さくすることが重要である。センスアン
プのトランジスタ対の電気特性のアンバランスは、セン
スアンプの感度低下を招き、センス動作の誤動作につな
がる。

センスアンプのトランジスタ対の電気特性のアンバラン
スを生む１つの要因として、トランジスタに加わる機械
的応力がある。上記機械的応力′（以下応力と記す）の
発生原因の１つに半導体記憶装置の封止樹脂に混入され
たフィラーに起因するものがある。一般に、封止樹脂に
はシリカやアノレミナ等の無機質の粉末をフィラーとし
て混入し、樹脂の膨張係数をＳｉに近付けている。通常
、樹脂に混入されるフィラーの粒径は数μｍ〜数十μｍ
程度であり、形状的には鋭いエッヂを有する。

第４図は封止樹脂に含まれるフィラーが半導体記憶装置
に応力を加えるメカニズムを模式的に示したものである
。第４図において、１６は半導体記憶装置のチップ、１
６は封止樹脂に含まれるフィラー、１７は封止樹脂、１
８はグイパッドを示す。

半導体記憶装置の樹脂封止工程において、上記フィラー
のエッヂが半導体記憶装置のチップ表面に接する場合が
ある。封止樹脂硬化時の樹脂の収縮により上記フィラー
は半導体記憶装置のチップ表面の方向に応力を受ける。

フィラーのチップ表面に接するエッヂ部分には、フィラ
ーが樹脂から受けた応力が集中し、局所的に大きな応力
が半導体記憶装置のチップ表面に加わる。

ＭＯＳトランジスタに応力が加わると、ＭＯＳトランジ
スタの閾値電圧及び電圧電流特性が変動する。封止樹脂
に含まれるフィラーによって半導体記憶装置のチップ表
面に加えられる応力は、フィラーのエッヂ近傍に局所的
に集中するため、半導体記憶装置のセンスアンプ上にフ
ィラーによる応力が加わった場合、差動回路を形成する
トランジスタ対に加わる応力は均一とはならず、閾値電
圧及び電圧電流特性の変動量に上記トランジスタ対の間
で差が生じるためトランジスタ対の電気特性にアンバラ
ンスが生じ・センスアンプの感度は低下する。

以下にフィラーによって半導体記憶装置に及ぼされる応
力を緩和する従来の技術について説明する。

第６図は、従来の半導体記憶装置の模式的な断面図であ
り、１６は半導体記憶装置のチップ、１８はダイパッド
、１７は封止樹脂、１６は封止樹脂に含まれるフィラー
、１９は半導体記憶装置のチップ表面に施したバッファ
コートを示す。

半導体記憶装置のチップ表面にパッファコートを実施す
ることにより、封止樹脂中のフィラーが直接チップ表面
に接するのを防止することができる。パソファコートに
用いられる樹脂は、通常チップの表面保護膜に比べて弾
性係数が低いため、フィラーのエッヂによって半導体記
憶装置のチップ表面に加わる応力は緩和される。

更に、封止樹脂に含まれるフィラーの粒径を小さくする
方法もとられている。

フィラーの粒径を、数μｍ以下にすることにより、フィ
ラーが半導体記憶装置のチップ表面に加える応力は、十
分に小さなものとすることができる。

発明が解決しようとする課題 しかしながら上記の従来の技術では、組立て工稈の工数
増又は封止樹脂の変更が必要となる。

また、ジグザグインラインプラスチックパッケージ（Ｚ
ＩＰパッケージ）等の薄型パッケージでは、パッケージ
信頼性を保つためにバノファコートの膜厚を厚くするこ
とができず、フィラーがバッファコートにつきささりフ
ィラーのエッヂがチップ表面に達してしまうため、十分
な効果が得られない場合が生じた。

本発明は上記従来の問題点を解決するもので、組立て工
程の工数増や封止樹脂の変更無しに、封止樹脂中のフィ
ラーによる応力に起因するセンスアンプのアンバランス
を低減し高感度なセンスアンプを実現する半導体記憶装
置を提供することを目的とする。

課題を解決するだめの手段 この目的を達成するために、本発明の半導体記憶装置は
、センスアンプの差動回路を形成するＭＯＳトランジス
タ対の上部を表面保護膜に比して弾性係数の低い層で覆
う構成を有する。

作用 この構造によって、封止樹脂中のフィラーによって、半
導体記憶装置のセンスアンプ部に加わる応力を緩和し、
上記応力によって生じるセンスアンプのトランジスタ対
の電気特性のアンバランスを抑制することにより、セン
スアンプの感度を高く維持することができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は、本発明の一実施例におけるセンスアンプ部の
レイアウトを示すものである。

第１図において、１はピット線、２はセンスアンプのト
ランジスタのゲート、３はセンスアンプのトランジスタ
領域、４は第１の配線層、６は第２の配線層で形成した
センスアンプ駆動信号線、６は第１の配線層と該配線層
の下に形成された導電層のコンタクト部、７は第１の配
線層と第２の配線層のコンタクト部である。

以上のように構成された本実施例の半導体記憶装置のセ
ンスアンプ部のレイアウトについて以下に説明する。

本実施例において、第１図に６で示した第２の配線層を
アルミニウム等の弾性係数の低い物質で形成し、センス
アンプのトランジスタ領域を覆うようにレイアウトする
。封止樹脂に含まれるフィラーによって、第１図に示す
センスアンプ上のチップ表面から応力が加わった場合、
センスアンプ上にレイアウトした弾性係数が低い第２の
配線層によって上記応力を緩和し、応力によって生じる
トランジスタの電気特性の変動を抑え、センスアンプの
ペアトランジスタの電気特性のアンバランスを低減する
。

以上のように、本実施例によれば、センスアンプのトラ
ンジスタ領域をアルミニウム等の弾性係数の低い配線層
で覆うことにより、半導体記憶装置の組立て工程の変更
なしに、高感度なセンスアンプを実現した半導体記憶装
置を提供することができる。

以下、本発明の第２の実施例について図面を参照しなが
ら説明する。

第２図は本発明の他の実施例における半導体記憶装置の
センスアンプ部のレイアウトを示すものである。

第２図において、１はビット線、２はセンスアンプのト
ランジスタのゲート、３はトランジスタ領域、４は第１
の配線層、６は第２の配線層で形成したセンスアンプ駆
動信号線、６は第１の配線層と、該配線層より下に形成
された導電層とのコンタクト部、７は第１の配線層と第
２の配線層とのコンタクト部を示す。

以上のよ・うに構成された半導体記憶装置のセンスアン
プ部のレイアウトについて以下に説明する。

本実施例において、第２図に４で示した第１の配線層を
アルミニウム等の弾性係数の低い物質で形成する。上記
第１の配線層でセンスアンプトランジスタのゲート上を
覆うようにレイアウトを行・う。封止樹脂に含まれるフ
ィラーによって、第２図に示すセンスアンプ上のチップ
表面から応力が加わった場合、センスアンプ上にレイア
ウトした弾性係数の低い第１の配線層によって上記応力
を緩和し、応力によって生じるトランジスタの電気特性
の変動を抑え、センスアンプのトランジスタ対の電気特
性のアンバランスを低減する。

溶３図は、第２図の▲一Ｂ部における断面構造を示すも
のである。

第３図において、４はセンスアンプトランジスタのゲー
ト、６は第１の配線層、８はセンスアンプトランジスタ
のゲート絶縁膜、９はドレイン拡散領域、１ｏはソース
拡散領域、１１は４で示すゲートを形成する導電層と、
５で示す第１の配線層との間の絶縁層、１２は６で示す
第１の配線層と該配線層より上層の配線層との間の絶縁
層、１３は半導体記憶装置のチップの表面保護膜、１４
は半導体基板を示す。

第２図及び第３図に示すように、第１の配線層はセンス
アンプトランジスタのゲート上の全面を覆ってはいない
。しかしながら、第３図に示すように、トランジスタの
ゲート両端の上部は、層間絶縁層及び表面保護膜が急峻
な傾斜を持つ形状となるため、封止樹脂中のフィラーが
ゲート上の局所的な応力を加えることはない。

本実施例より明らかなように、センスアンプのトランジ
スタを覆う低弾性係数を持つ層は、必ずしもセンスアン
プのトランジスタのゲート全面を覆う必要はない。

なお、本発明の実施例において、センスアンプのＭＯＳ
｝ランジスタの上部を覆う層として、アルミニウムの配
線層を用いて説明を行ったが、これは現在半導体集積装
置の配線層又は絶縁層として一般に用いられる材質のう
ち、アｐミニウムの弾性係数が低く、本発明の目的とす
る応力の緩和効果が大きいためである。

従って、アルミニウムを用いることにより、拡散プロセ
スを変更することなしに、十分に本発明の目的を達成す
ることが可能である。

発明の効果 本発明は半導体記憶装置のセンスアンプの差動回路を形
成するＭＯＳトランジスタの上部を弾性係数の低い層で
覆うことにより、半導体記憶装置を樹脂封止する際に封
止樹脂に含まれるフイラーによって発生する局所的応力
を緩和し、該応力に起因スるセンスアンプのトランジス
タ対の電気特性のアンバランスを抑えて高感度なセンス
アンプを実現するものである。

さらに、応力を緩和する手段を半導体記憶装置のチップ
本体で実現することによって、封止樹脂の変更やバッフ
ァコート無しに半導体記憶装置の組立てを行うことがで
き、組立て工程の作業性を向上し、組立てコストを低減
できるなど、数々優れた特長を有する半導体記憶装置を
実現することができるものである。

【図面の簡単な説明】 第１図は本発明の一実施例における半導体記憶装置のセ
ンスアンプ部のレイアウト図、第２図は本発明の他の実
施例における半導体記憶装置のセンスアンプ部のレイア
ウト図、第３図は、第２図に示す本発明の実施例の半導
体記憶装置のセンスアンプのトランジスタ部の断面図、
第４図は、半導体記憶装置の封止樹脂に含まれるフィラ
ーが、半導体記憶装置のチップ表面に応力が加わるメカ
ニズムを模式的に示しだ図、第６図は、従来の半導体記
憶装置の模式的な断面図である。 １・・・・・・ビット線、２・・・・・センスアンプト
ランジスタのゲート、３・・・・・・トランジスタ領域
、４・・・・・・第１の配線層、６・・・・・・第２の
配線層、６・・・・・・第１の配線層と該配線層の下に
形成された導電層とのコンタクト部、７・・・・・・第
１の配線層と第２の配線層のコンタクト部、８・・・・
・・ゲート絶縁膜、９・・・・・・ドレイン拡散領域、
１０・・・・・・ソース拡散領域、１１・・・・・・絶
縁層、１２・・・・・・絶縁層、１３・・・・・・表面
保護膜、１４・・・・・半導゜体基板、１６・・・・・
・半導体記憶装置のチップ、１６・・・・・・フィラー
、１７・・・・・封止樹脂、１８・・・・・・ダイバッ
ド、１９・・・・・・バッファコート。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第 １図 ｔ゛−゜ヒット線 ２゜−センス７ンプトランジスタゲート３−｝ランジズ
タ煩域 亭・一第ｌっＭ已線１ ５・−　＠２の配線眉（べＺ，ンスアンプ、罵Ｅ一勤イ
富号錦Ｏｇ一第ｌの配罎眉と鱒Ｕ記４釈層Φ下Ｉ：膣六
さ札Ｔ；導吃Ｊどのコンタクト部 ７　−−−　＠　Ｉの記謀層と第２の配課層９コンググ
上部／−一−ビット謀 Ｚ−ＷンスブンフゝトランンスクグーＦ３−｝ランジス
グ領域 ４一　第ｆのｆ！縁層 δ−一一第２の配陳屡（ゼンスアンプ、駈動信号碌ジκ
一　奥ｆのＥ課層ｔ該配謀清の下１：形八されｒ；導電
漕とのコンダグ｝都 ４−−−センスアンブトランシスタグート５−￥ｇｌの
Ｗ課層 ８−　ヂート絶ｒ４瑛 ９゜−ドレイン茹』【傾珠 ／６−−−ソーｋ株牧９塊 Ｉｆ．　／２　−−一絶罐漕 ｌ３　・一一１艶．シテ　ィ禾　攪　ル町ｌ４

Claims (2)

【特許請求の範囲】
1. （１）センスアンプの差動回路を形成するＭＯＳトラン
   ジスタ対の上部を、表面保護膜に比して弾性係数の低い
   層で覆うことを特徴とする半導体記憶装置。
2. （２）表面保護膜に比して弾性係数の低い層として、ア
   ルミニウム配線層を用いたことを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。