JPH02228034A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ゲート電極をタングステン膜で構成した半
導体装置及びその製造方法に関するもので、特に、当該
半導体装置にその製造中１こ加えられる高温熱処理によ
る当該半導体装置の特性劣化のうちのタングステン膜に
起因する特性劣化を低減出来る半導体装置及びその製造
方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a semiconductor device whose gate electrode is made of a tungsten film and a method for manufacturing the same. The present invention relates to a semiconductor device and a manufacturing method thereof that can reduce characteristic deterioration caused by a tungsten film among the characteristic deterioration of the semiconductor device due to heat treatment.
（従来の技術）
ゲート電極を有する半導体装置としては、例えば、半導
体メモリやマイクロプロセッサ等のＬＳＩを構築するう
えの重要なデバイスとして知られる、ＭＯＳ （Ｍｅｔ
ａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型Ｆ
ＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）がある。(Prior Art) As a semiconductor device having a gate electrode, for example, MOS (Met) is known as an important device for constructing LSI such as semiconductor memory and microprocessor.
al Oxide Sem1 conductor) type F
ET (Field Effect Transistor)
There is r).
このようなＭＯＳ型ＦＥＴのゲート電極材料としては、
一般には、多結晶シリコン（以下、ポリシリコンと称す
る。）が用いられていた。その理由は、ポリシリコンが
、良好な被エツチング性、良好な酸化特性、化学的安定
性、優れたステップカバレージ性（下地段差にかかわら
ず均一な膜厚で下地を被覆する性質）を具えているから
であった。The gate electrode material for such a MOS FET is as follows:
Generally, polycrystalline silicon (hereinafter referred to as polysilicon) has been used. The reason for this is that polysilicon has good etchability, good oxidation properties, chemical stability, and excellent step coverage (the ability to cover the substrate with a uniform thickness regardless of the level difference between the substrates). It was empty.
しかし、ＬＳＩの高集積化、高速化が進むにつれ、ゲー
ト１！極を含む配線の抵抗１こ起因する信号遅延時間の
増加が、問題になっている。そこで、最近では、ゲート
電極材料にポリシリコンの代わりに高融点金属とシリコ
ンとの合金（シリサイド）及びポリシリコンが用いられ
、ゲート電極の構造は、シリサイド／ポリシリコンの２
層構造とされている。しかし、今後、ＬＳＩの高集積化
がざらに進むと、この構成では要求を満足出来なくなる
ので、より低抵抗なゲート電極材料が必要になる。However, as LSIs become more highly integrated and faster, gate 1! The increase in signal delay time caused by the resistance of wiring including poles has become a problem. Therefore, recently, alloys of high melting point metals and silicon (silicide) and polysilicon have been used instead of polysilicon as gate electrode materials, and the structure of the gate electrode has been changed to two types: silicide/polysilicon.
It has a layered structure. However, as LSIs become more highly integrated in the future, this structure will no longer be able to satisfy the requirements, and a gate electrode material with lower resistance will be needed.
このような要求を満たすゲート電極材料としてタングス
テンが考えられる。第５図（Ａ）〜（Ｃ）は、ゲート電
極にタングステンを用いた従来のＭＯＳ型ＦＥＴの構造
と、このゲート電極の形成方法とを説明するための図で
あり、ゲート電極形成工程に看目し断面図を以って概略
的に示した工程図である。Tungsten is considered as a gate electrode material that satisfies these requirements. FIGS. 5(A) to 5(C) are diagrams for explaining the structure of a conventional MOS FET using tungsten for the gate electrode and the method for forming this gate electrode. It is a process diagram schematically shown with a cross-sectional view.
先ず、シリコン基板１１に素子分離のためのフィールド
酸化膜１３が公知の方法により形成され、次いで、この
シリコン基板１１に例えば熱酸化法によつ膜厚が例えば
１５０λ程度のゲート絶縁膜用のシリコン酸化膜１５（
以下、ゲートシリコン酸化膜１５と称する）、が形成さ
れる（第５図（Ａ））。First, a field oxide film 13 for element isolation is formed on a silicon substrate 11 by a known method, and then a silicon film for a gate insulating film having a film thickness of about 150λ is formed on this silicon substrate 11 by, for example, a thermal oxidation method. Oxide film 15 (
A gate silicon oxide film 15 (hereinafter referred to as gate silicon oxide film 15) is formed (FIG. 5(A)).
次に、スパッタ法、ＣｖＤ法或いはＥＢ（エレクトロン
ヒーム）蒸着法等の好適な方法により、ゲートシリコン
酸化膜１５上に、タングステン膜で構成されるゲート電
極を得るために、膜厚が例えば３０００人程度Ｑ９ング
ステン（Ｗ）素材膜１７が形成される（第５図（Ｂ））
。Next, in order to obtain a gate electrode made of a tungsten film on the gate silicon oxide film 15 by a suitable method such as a sputtering method, a CvD method, or an EB (electron beam) evaporation method, the film thickness is, for example, 3000 mm. A Q9 ungsten (W) material film 17 is formed (FIG. 5(B)).
.
次に、このタングステン素材膜１７上（こゲート電極を
パターニングするためのマスクになるレジストパタン（
図示せず）が形成され、このレジストパタンをマスクと
しタングステン素材膜１７の不用部分がエツチングされ
、タングステン膜を用いたゲート電極１７ａが形成され
る（第５図（Ｃ））。Next, a resist pattern (which becomes a mask for patterning the gate electrode) is formed on this tungsten material film 17.
(not shown) is formed, and using this resist pattern as a mask, unnecessary portions of the tungsten material film 17 are etched to form a gate electrode 17a using the tungsten film (FIG. 5(C)).
その後、ソース領域、トレイン領域等の形成がなされＭ
ＯＳ型ＦＥＴが形成される。しがし、ここではソース領
域等の形成手順の説明は省略する。After that, a source region, a train region, etc. are formed.
An OS type FET is formed. However, a description of the steps for forming the source region and the like will be omitted here.
ここで、スパッタ法によりタングステン素材膜を形成し
た場合、文献（アイイーイーイー トランザクションズ
オン エレクトロンデバイセズ（ＩＥＥＥ ＴＲＡＮ
ＳＡＣＴＩＯＮＳ ＯＮεＬＥＣＴＲＯＮ １）ＥＶＩ
ＣＥＳ）ｌ１（３） （１９８７，３） ｐｐ、６０７
〜６１３）に開示されているように、成膜後のタングス
テン素材膜の内部応力は、スパッタ時のＡｒ（アルゴン
）ガス圧により変化する。第６図は、その様子を示した
図であり、上述の文献から引用した図であり、タングス
テン素材膜の内部応力のアルゴンガス圧依存性を示した
特性曲線図である。Here, when a tungsten material film is formed by sputtering, the literature (IEEE Transactions on Electron Devices (IEEE TRAN)
SACTIONS ONεLECTRON 1) EVI
CES) l1(3) (1987, 3) pp, 607
-613), the internal stress of the tungsten material film after deposition changes depending on the Ar (argon) gas pressure during sputtering. FIG. 6 is a diagram showing this situation, which is a diagram cited from the above-mentioned literature, and is a characteristic curve diagram showing the dependence of the internal stress of the tungsten material film on the argon gas pressure.
さらに、上述の文献によれば、ＭＯＳ型ＦＥＴのゲート
電極をタングステン膜で構成した場合、このタングステ
ン膜の内部応力の大きさは、界面準位の形成に関係し、
ホットキャリアによる９、、の劣化に関係すると云う。Furthermore, according to the above-mentioned literature, when the gate electrode of a MOS FET is made of a tungsten film, the magnitude of the internal stress of this tungsten film is related to the formation of interface states.
It is said that this is related to the deterioration of 9. due to hot carriers.
従って、これを回避するため、上述の文献には、ＭＯＳ
型ＦＥＴの作製に当たり、タングステン素材膜を成膜し
た後（第５図（Ｂ）の状態）に、このタングステン素材
膜に対し９００〜１１００℃の温度で熱処理（以下、ア
ニールと称することもある）を行なう方法が提案されて
いる。このアニールによりタングステン素材膜の内部応
力は減少し４×１０’ ｄｙｎｅ／ｃｍ２程度の引張応
力になることが示されている。また、このようなアニー
ルを行なったタングステン素材膜をバターニングしゲー
ト電極としたＭＯＳ型ＦＥＴでは、９１の劣化等は起こ
らないと云う。Therefore, in order to avoid this, the above-mentioned literature describes MOS
In manufacturing a type FET, after forming a tungsten material film (the state shown in FIG. 5(B)), this tungsten material film is heat-treated at a temperature of 900 to 1100°C (hereinafter sometimes referred to as annealing). A method has been proposed to do this. It has been shown that this annealing reduces the internal stress of the tungsten material film to a tensile stress of about 4×10' dyne/cm2. Furthermore, it is said that the deterioration of 91 does not occur in a MOS type FET in which a tungsten material film subjected to such annealing is buttered and used as a gate electrode.
ざらにこの文献によれば、タングステン素材膜は、その
成膜後であってアニール前の内部応力が１．５ ｘ １
０”ｄｙｎｅ／ｃｍ２程度の圧縮応力を示すもので良い
とされている。その理由は、当初から低応力のタングス
テン素材膜を成膜するためには比較的高いアルゴンガス
圧にしなければならず、このような条件で形成されたタ
ングステン素材膜は多量の酸素が混入したものとなるの
でエツチング形状が悪化するという欠点が出、これを回
避するためであった。タングステン素材膜を成膜後の内
部応力が高い（圧縮応力が高い）ものとしても、上記文
献の方法によればアニールにより内部応力の低減が図れ
るので問題とならない訳である。According to this document, the tungsten material film has an internal stress of 1.5 x 1 after its formation and before annealing.
It is said that a compressive stress of about 0" dyne/cm2 is sufficient. The reason for this is that in order to form a tungsten material film with low stress from the beginning, a relatively high argon gas pressure is required. The tungsten material film formed under these conditions has the disadvantage that a large amount of oxygen is mixed in, which deteriorates the etching shape. Even if the stress is high (compressive stress is high), it does not pose a problem because the internal stress can be reduced by annealing according to the method of the above-mentioned document.
（発明が解決しようとする課題）
しかしながら、この出願に係る発明者の詳細な実験（後
述する）によれば、スパッタ法により形成したタングス
テン素材膜であって成膜後で熱処理前に（ａｓ−ｄｅｐ
ｏ時に）高い圧縮応力を有しているタングステン素材膜
の場合、これ、Ｈ＜ターニングしゲート電極としＭＯＳ
構造のキャパシタを構成しこのキャパシタを１０００℃
程度の温度で熱処理すると、固定電荷密度及び界面準位
密度が急激に増加してしまうという問題点、即ちＭＯＳ
特性か劣化するという問題点があった。(Problems to be Solved by the Invention) However, according to detailed experiments (described later) by the inventor of this application, a tungsten material film formed by sputtering was dep
In the case of a tungsten material film that has a high compressive stress (at the time of
This capacitor is heated to 1000℃.
The problem is that the fixed charge density and interface state density increase rapidly when heat treatment is performed at a temperature of
There was a problem that the characteristics deteriorated.
第７図及び第８図は上記実験結果を示した特性曲線図で
あり、第７図は固定電荷密度について、第８図は界面準
位密度についてのものである。両図において、印のデー
タは熱処理温度が１０００°Ｃのときのもの、ｘ印のデ
ータは熱処理温度が９００℃のときのものである。なお
、両図共に、ＭＯＳ型のキャパシタの一方の電極（ゲー
ト電極に相当する）を得るためのタングステン素材膜を
スバ・シタ法により形成する際に、旺パワーを一定にし
アルゴンガス圧％５．Ｉ２，２０ ｍｍＴｏｒｒに変化
させることにより、成膜後でアニール前のタングステン
素材膜の内部応力がそれぞれ、−３，２ｘ ｌ０９ｄｙ
ｎｅ／ａｍ２１０．５ｘ １０θｄｙｎｅ／ｃｍ２−１
４．３ Ｘ １０’ ｄｙｎｅ／ｃｍ２（いずれも圧縮
応力）のタングステン素材膜を成膜し、これらを用いて
ＭＯＳ型のキャパシタを形成し、これに対し９００℃或
いは１０００℃の温度で窒素雰囲気で３０分間の熱処理
をした後各々の、固定電荷密度と、界面準位密度とをそ
れぞれ測定し、この測定で得たデータを整理して得たも
のである。7 and 8 are characteristic curve diagrams showing the above experimental results, with FIG. 7 regarding the fixed charge density and FIG. 8 regarding the interface state density. In both figures, the data marked with marks is when the heat treatment temperature is 1000°C, and the data marked with x is when the heat treatment temperature is 900°C. In both figures, when forming a tungsten material film to obtain one electrode (corresponding to the gate electrode) of a MOS type capacitor by the Suba-Shita method, the power was kept constant and the argon gas pressure was set to 5. By changing I2 and 20 mmTorr, the internal stress of the tungsten material film after film formation and before annealing becomes -3 and 2x l09dy, respectively.
ne/am210.5x 10θdyne/cm2-1
4. A tungsten material film of 3 x 10' dyne/cm2 (compressive stress) was formed, and a MOS type capacitor was formed using this film. After heat treatment for 30 minutes, the fixed charge density and interface state density of each were measured, and the data obtained by these measurements were organized.
圧縮応力の高いタングステン膜を用いて構成したＭＯＳ
構造のＭＯＳ特性が、上述したように劣化するとなると
、このようなタングステン膜を用いてゲート電極を構成
した半導体装置例えばＭＯＳ型ＦＥＴでは、その製造工
程中の種々のアニールによりＭＯＳ特性が劣化（変動）
し易いことになるので、所望の特性のＭＯＳ型ＦＥＴを
製造するうえで非常に問題になる。MOS constructed using tungsten film with high compressive stress
If the MOS characteristics of the structure deteriorate as described above, in a semiconductor device such as a MOS FET whose gate electrode is constructed using such a tungsten film, the MOS characteristics will deteriorate (or fluctuate) due to various annealing processes during the manufacturing process. )
This poses a serious problem in manufacturing MOS type FETs with desired characteristics.
ここで、このような問題点を解決するため、従来技術の
項で説明したように、スパッタ時のアルゴンガス圧を高
くし内部応力の小ざいタングステン素材膜を形成するこ
とも考えられる６しかし、先に説明したように、このよ
うな条件で形成されたタングステン素材膜は多量の酸素
を含むものとなりエツチング形状が悪化するという問題
点が生じてしまう。Here, in order to solve this problem, as explained in the prior art section, it is possible to increase the argon gas pressure during sputtering to form a tungsten material film with low internal stress.6 However, As explained above, a tungsten material film formed under such conditions contains a large amount of oxygen, resulting in a problem that the etched shape deteriorates.
この発明はこのような点に鑑みなされたものであり、従
ってこの発明の目的は、上述した問題点を解決し、当該
半導体装フの特性劣化のうちのゲート電極を構成するタ
ングステン膜に起因する劣化を低減出来る半導体装置と
、その製造方法とを提供することにある。The present invention has been made in view of these points, and therefore, it is an object of the present invention to solve the above-mentioned problems and to solve the problem of deterioration of the characteristics of the semiconductor device due to the tungsten film constituting the gate electrode. An object of the present invention is to provide a semiconductor device that can reduce deterioration and a method for manufacturing the same.
（課題を解決するための手段）
この目的の達成を図るため、この出願の第一発明である
半導体装置によれば、ゲート電極にタングステン膜を用
いでいる半導体装置において、ゲート電極を、第一のタ
ングステン膜と、この第一のクンゲステン膜上に設けら
れた第二のタングステン膜との２層膜を以って構成した
ことを特徴とする。(Means for Solving the Problem) In order to achieve this object, according to the semiconductor device which is the first invention of this application, in a semiconductor device using a tungsten film for the gate electrode, the gate electrode is It is characterized by being constructed with a two-layer film of a tungsten film and a second tungsten film provided on the first Kungesten film.
また、この出願の第二発明である半導体装置の製造方法
によれば、ゲート電極にタングステン膜を用いでいる半
導体装Ｍを製造するに当たり、下地上に、第一のタング
ステン素材膜を、この第一のタングステン素材膜を成膜
した後であって当該半導体装置の製造に際する後工程で
の熱処理を受ける前のこの笥−のタングステン素材膜の
内部応力が圧縮応力を示す被着方法で形成する工程と、
前述のタングステン素材膜上に第二のタングステン素材
膜を、この第二のタングステン素材膜を成膜した後であ
って当該半導体装置の製造に際する後工程での熱処理を
受ける前のこの素材膜の内部応力が引張応力を示す被着
方法で形成する工程と、
前述の第一及び第二のクンゲステン素材膜をバターニン
グし第一及び第二のタングステン膜の２層膜から成るゲ
ート電極を形成する工程とを含むことを特徴とする。Further, according to the method for manufacturing a semiconductor device which is the second invention of this application, when manufacturing the semiconductor device M using a tungsten film for the gate electrode, the first tungsten material film is placed on the base. Formed using a deposition method in which the internal stress of the tungsten material film is compressive stress after the first tungsten material film is formed and before it undergoes heat treatment in the post-process during the manufacture of the semiconductor device. A step of forming a second tungsten material film on the tungsten material film described above, after the second tungsten material film has been formed and before undergoing heat treatment in a post-process in manufacturing the semiconductor device. A step of forming the material film using a deposition method in which the internal stress of the material film exhibits tensile stress; and a step of buttering the aforementioned first and second Kungeststen material films to form a two-layer film of the first and second tungsten films. The method is characterized in that it includes a step of forming a gate electrode.
この第二発明の製造方法の実施に当たり、前述の第一の
タングステン素材膜の被着方法を、スパッタ法或いは電
子ビーム蒸着法とし、前述の第二のタングステン素材膜
の被着方法をＷＦｓとＨ２とを原料ガスとするＣＶＤ法
、或いはＷＦ、とＳｉＨ４とを原料ガスとするＣＶＤ法
とするのが好適である。In carrying out the manufacturing method of the second invention, the method for depositing the first tungsten material film is sputtering or electron beam evaporation, and the method for depositing the second tungsten material film is WFs and H2. It is preferable to use a CVD method using WF and SiH4 as raw material gases, or a CVD method using WF and SiH4 as raw material gases.
さらに、この第二発明の製造方法の実施に当たり、前述
の第一のタングステン素材膜の膜厚と、前述の第二のタ
ングステン素材膜の膜厚との比を変えることにより、画
素材膜で構成される２層膜の成膜後であって当該半導体
装置の製造に際する後工程での熱処理を受ける前の内部
応力を引張応力或いは５ ｘ ｌＯ’ｄｙｎｅ／ｃｍ２
以下の圧縮応力にするのが好適である。Furthermore, in carrying out the manufacturing method of the second invention, by changing the ratio of the thickness of the first tungsten material film and the second tungsten material film, The internal stress after the formation of the two-layer film and before undergoing heat treatment in the post-process during the manufacture of the semiconductor device is tensile stress or 5 x lO'dyne/cm2.
It is preferable that the compressive stress is as follows.
（作用）
この出願の第一発明の半導体装置によれば、ゲート電極
を第一のタングステン膜と、この上に設けた第二のタン
グステン膜との２層膜を以って構成しているので、第一
及び第二タングステン膜各々を単独に用いた時とは異な
る物性を示すゲート電極が得られるようになる。このた
め、所望の特性の半導体装置が得られるようになる。(Function) According to the semiconductor device of the first invention of this application, the gate electrode is constituted by a two-layer film of the first tungsten film and the second tungsten film provided thereon. , it is possible to obtain a gate electrode that exhibits physical properties different from those obtained when each of the first and second tungsten films is used alone. Therefore, a semiconductor device with desired characteristics can be obtained.
また、この出願の第二発明の半導体装置の製造方法によ
れば、第一のタングステン素材膜を圧縮応力を示すよう
に成膜し、第二のタングステン素材膜を引張応力を示す
ように成膜することにより、これら素材膜で構成される
２層膜の、成膜後であって当該半導体装置の製造に際す
る熱処理前の内部応力（ａｓ−ｄｅｐｏ時の内部応力と
称する）が、所望の値に調整される。Further, according to the method for manufacturing a semiconductor device of the second invention of this application, the first tungsten material film is formed to exhibit compressive stress, and the second tungsten material film is formed to exhibit tensile stress. By doing so, the internal stress (referred to as internal stress during as-depo) of the two-layer film composed of these material films after film formation and before heat treatment during the manufacture of the semiconductor device can be adjusted to the desired level. adjusted to the value.
（実施例）
以下、図面を参照してこの発明の半導体装置の実施例と
、半導体装置の製造方法の実施例とにつき説明する。(Example) Hereinafter, an example of a semiconductor device of the present invention and an example of a method for manufacturing a semiconductor device will be described with reference to the drawings.
なお、各実施例は、第一及び第二タングステン膜から成
る２層膜を一方の電極（ゲート電極を想定）どしたＭＯ
３構造のキャパシタを、第一及び第二タングステン膜の
膜厚比を変えて種々作製し、これらキャパシタに熱処理
を施し、その後固定電荷２度及び界面準位密度をそれぞ
れ測定し、その結果からこの出願の第一発明の半導体装
置の効果と、第二発明の半導体装置の製造方法の効果と
につき示したものである。In addition, each example is an MO in which a two-layer film consisting of a first and a second tungsten film is used as one electrode (assumed to be a gate electrode).
Various capacitors with three structures were fabricated by changing the film thickness ratio of the first and second tungsten films, these capacitors were heat-treated, and then the fixed charge twice and the interface state density were measured respectively. The effects of the semiconductor device of the first invention of the application and the effects of the method of manufacturing the semiconductor device of the second invention are shown.
予」ｌ（駄
この出願に係る各発明の詳細な説明の前に、この発明の
説明に供する以下に説明するような予備実験を行なった
。第２図はその説明に供する図であり、シリコン基板２
１上に素子分離領域２３を形成し、ざらにこのシリコン
基板２１にゲートシリコン酸化膜２５ソ形成し、そのゲ
ートシリコン酸化膜２５上に第一のタングステン素材膜
としてのスパッタ法により形成したタングステン膜（以
下、スパッタタングステン膜と略称することもある）２
７、第二のタングステン素材膜としてのＣＶＤ法により
形成したタングステン膜（以下、ＣＶＤタングステン膜
と略称することもある）２９とをこの順に形成した試料
の要部断面図である。Before giving a detailed explanation of each invention related to this application, we conducted a preliminary experiment as described below to explain this invention. Board 2
1, an element isolation region 23 is formed on the silicon substrate 21, a gate silicon oxide film 25 is roughly formed on the silicon substrate 21, and a tungsten film is formed by sputtering as a first tungsten material film on the gate silicon oxide film 25. (Hereinafter, it may be abbreviated as sputtered tungsten film)2
7. It is a sectional view of a main part of a sample in which a tungsten film (hereinafter sometimes abbreviated as CVD tungsten film) 29 formed by the CVD method as a second tungsten material film was formed in this order.
実際には、ゲートシリコン酸化膜２５までの形成かなさ
れたシリコン基板を多数用意し、これらシリコン基板を
４つの群に分け、第一群のシリコン基板のゲートシリコ
ン酸化膜上には膜厚が５００人のスパッタタングステン
膜２７ヲ形成し、第二群のシリコン基板のゲートシリコ
ン酸化膜上には膜厚か１５００人のスパッタタングステ
ン膜２７ヲ形成し、第三群のシリコン基板のゲートシリ
コン酸化膜上には膜厚が２５００λのスパッタタングス
テン膜２７ヲ形成し、第四群のシリコン基板のゲートシ
リコン酸化膜上には膜厚が３０００人のスパッタタング
ステン膜２７ヲ形成した。そして、第一群〜第三群の各
シリコン基板のスパッタタングステン膜２７上には、こ
の膜２７との総和が３０００人となるように、ＣＶＤタ
ングステン膜２９ヲそれぞれ形成した。In reality, a large number of silicon substrates on which up to the gate silicon oxide film 25 has been formed are prepared, these silicon substrates are divided into four groups, and a film thickness of 500 mm is formed on the gate silicon oxide film of the first group of silicon substrates. A sputtered tungsten film 27 of about 1,500 mm thick is formed on the gate silicon oxide film of the second group of silicon substrates, and a sputtered tungsten film 27 of approximately 1,500 mm is formed on the gate silicon oxide film of the third group of silicon substrates. A sputtered tungsten film 27 with a thickness of 2500λ was formed on the gate silicon oxide film of the silicon substrate of the fourth group, and a sputtered tungsten film 27 with a thickness of 3000λ was formed on the gate silicon oxide film of the silicon substrate of the fourth group. Then, CVD tungsten films 29 were formed on the sputtered tungsten films 27 of each of the silicon substrates of the first group to the third group so that the total number of films 29 together with this film 27 was 3,000.
なお、上記各スパッタタングステン膜２７は、この場合
、スパッタ装置の成膜室をアルゴンガス導入前に２．Ｏ
ｘ １０−’Ｔｏｒｒまで真空引きした後、この成膜室
にアルゴンガスをアルゴンガス圧が５ ｍｍＴ。In this case, each of the sputtered tungsten films 27 is formed in the film forming chamber of the sputtering device by 2.0 seconds before introducing argon gas. O
After evacuation to x 10-' Torr, argon gas was introduced into the film forming chamber at an argon gas pressure of 5 mmT.
ｒｒとなるように導入し、ＲＦパワーは２にＷ（ＲＦパ
ワー密度で４ Ｗ／ｃｍ２）とした条件で形成した。ま
た、上記各ＣＶＤタングステン膜２９は、原料ガスとし
てＷＦ６と８２とを用いＷＦ６ガスの分圧を４Ｐａとし
、Ｈ２ガスの分圧を１００ Ｐａとし、基板（スパッタ
タングステン付きシリコン基板）の温度を４００℃とし
た条件で形成した。 このような条件で形成したスパッ
タタングステン膜及びＣＶＤタングステン膜それぞれの
、ａｓ−ｄｅｐｏ峙の内部応力は、スパッタタングステ
ン膜のものが１．４ｘ １０”ｄｙｎｅ／ｃｍ２（圧縮
）であり、ＣＶＯタングステン膜のものが０．５ ｘ
ｔｏ”ｄｙｎｅ／ｃｍ２（引張）であることが分った。rr, and the RF power was set to 2 W (RF power density: 4 W/cm2). Each of the CVD tungsten films 29 was formed using WF6 and 82 as source gases, the partial pressure of WF6 gas was 4 Pa, the partial pressure of H2 gas was 100 Pa, and the temperature of the substrate (silicon substrate with sputtered tungsten) was 400 Pa. It was formed under conditions of ℃. The as-depo internal stress of the sputtered tungsten film and the CVD tungsten film formed under these conditions is 1.4 x 10" dyne/cm2 (compression) for the sputtered tungsten film, and that of the CVO tungsten film. 0.5 x
to"dyne/cm2 (tensile).
なお、内部応力の測定は、成膜後の基板の反りをフラッ
トネステスターで測定し、その結果から求めた（以下同
様）。また、スパッタクンゲステン膜２７及びＣＶＤタ
ングステン膜２９で構成された２層膜の内部応力も同様
な方法により求めた。Note that the internal stress was measured by measuring the warpage of the substrate after film formation using a flatness tester, and was determined from the results (the same applies hereinafter). Further, the internal stress of the two-layer film composed of the sputtered Kungesten film 27 and the CVD tungsten film 29 was also determined by the same method.
次に、上記２層膜中のスパッタタングステン膜２７の膜
厚を横軸にとり、２層膜の内部応力を縦軸にとり、スパ
ッタタングステン膜２７の膜圧と、２層膜の内部応力と
の関係を調べたところ、第３図に示すような結果となっ
た。第３図からも理解できるように、スパッタタングス
テン膜及びＣＶＤタングステン膜で構成される２層膜の
内部応力は、両者の膜厚比を変えることにより、圧縮応
力から引張応力まで任意に制御出来ることが分った。Next, the thickness of the sputtered tungsten film 27 in the two-layer film is taken as the horizontal axis, and the internal stress of the two-layer film is taken as the vertical axis, and the relationship between the film thickness of the sputtered tungsten film 27 and the internal stress of the two-layer film is The results were as shown in Figure 3. As can be understood from Figure 3, the internal stress of a two-layer film composed of a sputtered tungsten film and a CVD tungsten film can be controlled arbitrarily from compressive stress to tensile stress by changing the thickness ratio of the two films. I understand.
先主１夢仁表σ作５１ＩＩλａ朋
次に、実施例の説明に供するＭＯＳ型のキャパシタの作
製手順につき説明する。 ＭＯＳ型のキャパシタは、１
枚のシリコン基板に多数作り込む。第１図（Ａ）〜（Ｅ
）は、その説明に供する製造工程図であり、製造工程中
の主な工程におけるキャパシタの様子を、シリコン基板
内の多数のＭＯＳ型キャパシクのうちの２個に着目し断
面図を以って示したものである。しかしながら、これら
図は、この発明が理解出来る程度に概略的に示しである
にすぎず、従って、各構成成分の寸法、形状、各構成成
分間の寸法比・も概略的であり、この発明が図示例のみ
に限定されるものではないことは理解されたい。Next, a procedure for manufacturing a MOS type capacitor to be used in the explanation of the embodiment will be explained. MOS type capacitor is 1
Many are fabricated on a single silicon substrate. Figures 1 (A) to (E)
) is a manufacturing process diagram for explaining the process, and shows the state of the capacitor in the main steps in the manufacturing process, focusing on two of the many MOS capacitors in the silicon substrate, using cross-sectional views. It is something that However, these drawings are only schematic illustrations to the extent that this invention can be understood, and therefore, the dimensions and shapes of each component, and the dimensional ratios between each component are also schematic, and this invention is It should be understood that the embodiments are not limited to the illustrated example.
先ず、この実施例ではシリコン基板をＪＸｎ枚（ｎは正
の整数）用意した。そして、公知の技術により、それぞ
れのシリコン基板２１に素子分離のためのフィルート酸
化膜２３を形成し、ざらに熱酸化法により膜厚が８００
人程度のゲート絶縁膜としてのシリコシ酸化膜２５（以
下、ゲートシリ７コン酸化膜コン膜２５と称する。）を
形成した（第１図（Ａ））。First, in this example, JXn silicon substrates (n is a positive integer) were prepared. Then, a fillet oxide film 23 for element isolation is formed on each silicon substrate 21 using a known technique, and a film thickness of 800 mm is formed using a thermal oxidation method.
A silicon oxide film 25 (hereinafter referred to as gate silicon oxide film 25) was formed as a gate insulating film about the size of a human being (FIG. 1(A)).
次に、固定電荷肥度を求めることか出来るようにするた
め、ゲートシリコン酸化膜が形成されたシリコン基板２
１ヲフツ化水素酸にはしから浸漬してゆき、１枚のシリ
コン基板内に膜厚の異なるゲートシリコン酸化膜２５ａ
、２５ｂ￥ｒ形成した（第１図（８） ） 。Next, in order to be able to determine the fixed charge density, the silicon substrate 2 on which the gate silicon oxide film is formed is
1. A gate silicon oxide film 25a having different thicknesses is formed on one silicon substrate by dipping it in hydrofluoric acid.
, 25b\r was formed (Fig. 1 (8)).
次に、Ａｘｎ枚のシリコン基板をｎ枚づつ４つの群に分
ける。そして、第一群の各シリコン基板のゲートシリコ
ン酸化膜２５ａ、２５ｂ上に、スパッタ法によつ膜厚が
５００人のスパッタタングステン膜２７ヲそれぞれ形成
した。また、第二群の各シリコン基板のゲートシリコン
酸化膜２５ａ、２５ｂ上に、スパッタ法により膜厚が１
５００人のスパッタタングステン膜２７ヲそれぞれ形成
した。また、第三群の各シリコン基板のゲートシリコン
酸化膜２５ａ、２５ｂ上に、スパッタ法によつ膜厚が２
５００人のスパッタタングステン膜２７ヲそれぞれ形成
した。また、笥四群のシリコン基板のゲートシリコン酸
化膜２５ａ。Next, the Axn silicon substrates are divided into four groups each containing n silicon substrates. Then, a sputtered tungsten film 27 having a thickness of 500 mm was formed by sputtering on the gate silicon oxide films 25a and 25b of each silicon substrate of the first group. Further, a film thickness of 1 is made by sputtering on the gate silicon oxide films 25a and 25b of each silicon substrate of the second group.
500 sputtered tungsten films 27 were each formed. Further, a film with a thickness of 2.0 cm is formed by sputtering on the gate silicon oxide films 25a and 25b of each silicon substrate of the third group.
500 sputtered tungsten films 27 were each formed. Also, the gate silicon oxide film 25a of the silicon substrate of the fourth group.
２５ｂ上に、スパッタ法により膜厚が３０００人のスパ
ッタタングステン膜２７ヲそれぞれ形成した（第１図（
Ｃ）） 、９お、これらスパッタタングステン膜２７は
、上述した予備実験の試料の作製時の成膜条件と同様な
条件で作製した。A sputtered tungsten film 27 having a thickness of 3000 mm was formed on each of the sputtered tungsten films 25b by sputtering (see Fig. 1).
C)) , 9 These sputtered tungsten films 27 were produced under the same film-forming conditions as those used when producing the sample in the preliminary experiment described above.
次に、ＣＶＤ法によりかつ上述した予備実験の試料の作
製時と同様な成膜条件により、第一群〜第三群のキャパ
シタ作製用シリコン基板のスパッタタングステン１１１
２７上にＣｖＯタングステン膜２９を、スパッタタング
ステン膜及びＣＶＤクンゲステン膜のそれぞれの膜厚の
総和が３０００大となるように、それぞれ形成した（第
１図（Ｄ））、なあ、第四群のキャパシタ作製用シリコ
ン基板上には、ＣＶＤタングステン膜は形成しない。Next, sputtered tungsten 111 was deposited on silicon substrates for producing capacitors of the first to third groups by the CVD method and under the same film-forming conditions as in the preparation of the samples in the preliminary experiment described above.
A CvO tungsten film 29 was formed on the capacitor 27 so that the sum of the film thicknesses of the sputtered tungsten film and the CVD Kungesten film was 3000 mm (Fig. 1(D)). A CVD tungsten film is not formed on the manufacturing silicon substrate.
次に、第一〜第四群の各シリコン基板のＣｖＤタングス
テン膜２膜上９上後に行なう高温熱処理の際にタングス
テン膜が酸化するのを防ぐために、低温（４００℃）の
常圧ＣＶＤ法により膜厚が２０００人程度のシリコン酸
化膜（図示せず）をそれぞれ形成し、次いで、これら各
試料に対しアニール炉を用い１０００’Ｃの温度でＮ２
雰囲気中で３０分間の熱処理を共に行なった。Next, in order to prevent the tungsten film from oxidizing during the high-temperature heat treatment performed on the CvD tungsten film 2 film 9 of each silicon substrate of the first to fourth groups, a low-temperature (400°C) atmospheric pressure CVD method was applied. A silicon oxide film (not shown) with a thickness of approximately 2000 nm is formed on each sample, and then each sample is heated with N2 at a temperature of 1000'C using an annealing furnace.
A heat treatment was performed for 30 minutes in an atmosphere.
次に、これら各試料のシリコン酸化膜（図示せず）上に
ゲート電極をパターニングするためのレジストバタン（
図示せず）をそれぞれ形成した。Next, a resist baton (not shown) is used to pattern a gate electrode on the silicon oxide film (not shown) of each of these samples.
(not shown) were formed respectively.
次いで、このレジストパタンをマスクとしシリコン酸化
膜（図示せず）、ＣｖＤタングステン膜２９及びスパッ
タタングステン膜２７の不要部分を各試料毎にそれぞれ
除去し、その後、残存しているシリコン酸化膜の部分を
フッ化水素酸により除去した。この結果、第一のタング
ステン素材膜２７の残存部分から成る第一のタングステ
ン膜２７ａと、第二のタングステン素材膜２９の残存部
分から成る第一のタングステン膜２９ａとの２層膜で構
成されたゲート電極３１を有するＭＯＳ型キャパシタ３
３ヲ得た（第３図（Ｅ））。Next, using this resist pattern as a mask, unnecessary parts of the silicon oxide film (not shown), the CvD tungsten film 29, and the sputtered tungsten film 27 are removed for each sample, and then the remaining silicon oxide film is removed. Removed with hydrofluoric acid. As a result, the film is composed of two layers: a first tungsten film 27a made of the remaining portion of the first tungsten material film 27, and a first tungsten film 29a made of the remaining portion of the second tungsten material film 29. MOS type capacitor 3 having a gate electrode 31
I got 3 (Figure 3 (E)).
古 電・密度の１
次に、上述のように作製したＭＯＳ型のキャパシタを具
える各試料を用い、以下に説明するような手順により固
定電荷密度Ｎ４を求めた。Next, using each sample including the MOS type capacitor produced as described above, the fixed charge density N4 was determined by the procedure described below.
各試料毎に、各試料上に形成された多数のＭＯＳ型キャ
パシタのうちの複数の所定位置のキャパシタの、ゲート
シリコン酸化膜の膜厚（各キャパシタのゲート酸化シリ
コン膜は、第１図（Ｂ）に２５ａ、２５ｂで示すように
異なっている。）ｔと、そのキャパシタのフラットバン
ド電圧ＶＦ８とを公知の方法で測定し、縦軸にＶＦＩＩ
、横軸にｔをとり各値をプロットした直線（図示せず）
の傾きから、固定電荷密度Ｎｆを求めた。For each sample, the film thickness of the gate silicon oxide film of the capacitors at a plurality of predetermined positions among the large number of MOS capacitors formed on each sample (the gate silicon oxide film of each capacitor is ) are different as shown by 25a and 25b.) t and the flat band voltage VF8 of the capacitor are measured by a known method, and the vertical axis is VFII.
, a straight line plotting each value with t on the horizontal axis (not shown)
The fixed charge density Nf was determined from the slope of .
面５ 亡密Ｐの・、１
また、上述のように作製したＭＯＳ型のキャパシタを具
える各試料のゲートシリコン酸化膜の膜厚か２００人の
キャパシタを用い、公知のタワシスタテイックＣｖ法（
Ｑｕａｓｉ−３ｔａｔｉｃ ＣＶ法）により、各試料毎
の界面準位密度Ｄｌｔをそれぞれ求めた。Surface 5: The thickness of the gate silicon oxide film of each sample including the MOS type capacitor fabricated as described above was measured using the well-known static CV method (
The interface state density Dlt for each sample was determined by the Quasi-3tatic CV method).
暫り
次に、上述のようにして作製したＭＯＳ型のキャパシタ
を有する各試料の、第一及び第二タング、ステン膜２７
ａ、２９ａから成るゲート電極３１のスパッタタングス
テン膜の膜厚を、第２図に示した２層膜中のタングステ
ン膜の膜厚に当ではめて、該ゲ−上電極３１ヲ構成して
いる２Ｎ膜のａｓ−ｄｅｐ。Next, the first and second tung and stainless films 27 of each sample having a MOS type capacitor fabricated as described above will be described.
The upper electrode 31 is constructed by applying the thickness of the sputtered tungsten film of the gate electrode 31 consisting of a and 29a to the thickness of the tungsten film in the two-layer film shown in FIG. as-dep of 2N membrane.
時の内部応力を類推した。そして、この内部応力が、各
試料に対し熱処理（この場合は上記した１０００℃の温
度による熱処理）をした後に測定した固定電荷密度Ｎｙ
及び界面準位密度Ｄｌｔにどのように影響するかを考察
した。The internal stress at the time was analogized. This internal stress is the fixed charge density Ny measured after each sample is heat treated (in this case, the above-mentioned heat treatment at a temperature of 1000°C).
and how it affects the interface state density Dlt.
第４図（Ａ）及びＣＢ）は、この説明に供する図であり
、第４図（Ａ）は、横軸に上記内部応力をとり、縦軸１
こ上記固定電荷密度をとり、それらデータをプロットし
で示した特性曲線図、第４図（Ｂ）は、横軸に上記内部
応力をとり、縦軸に上記界面準位密度をとり、それらデ
ータをプロットして示した特性曲線図である。FIGS. 4(A) and CB) are diagrams for explaining this, and FIG. 4(A) shows the internal stress on the horizontal axis and 1 on the vertical axis.
Figure 4 (B) is a characteristic curve diagram in which the above fixed charge density is taken and these data are plotted. It is a characteristic curve diagram plotted and shown.
第４図（Ａ）から理解できるように、スパックタングス
テン膜のみでゲート電極を構成したＭＯＳ型キャパシタ
（第４図（Ａ）中の内部応力が１４．２ｘ ｌ０９ｄｙ
ｎｅ／ｃｍ２の圧縮応力のところもの）の場合は固定電
荷密度は大きくなる。しかし、スパッタタングステン膜
及びＣＶＤタングステン膜で構成した２層膜の内部応力
が５ ｘ ｌｏｇｄｙｎｅ／ｃｍ２以下の圧縮応力を示
す２層膜、或いは引張応力を示す２層膜をゲート電極と
したＭＯＳ型キャパシタでは、固定電荷密度Ｎｆは小さ
な値となり、ゲート電極をポリシリコンで構成した場合
のキャパシタの固定電荷密度と同等になることが分った
。As can be understood from Fig. 4(A), the MOS type capacitor (internal stress in Fig. 4(A) is 14.2x l09dy
In the case of a compressive stress of ne/cm2), the fixed charge density becomes large. However, a MOS type capacitor whose gate electrode is a two-layer film composed of a sputtered tungsten film and a CVD tungsten film exhibiting a compressive stress of 5 x logdyne/cm2 or less, or a two-layer film exhibiting a tensile stress It was found that the fixed charge density Nf has a small value and is equivalent to the fixed charge density of a capacitor when the gate electrode is made of polysilicon.
また、菓４図（Ｂ）から理解出来るように、界面準位密
度についても固定電荷密度と同様な傾向であり、スパッ
クタングステン膜及びＣＶＤタングステン膜で構成した
２層膜の内部応力が５×１０９ｄｙｎｅ／ｃｍ２以下の
圧縮応力を示す２層膜或いは引張応力を示す２層膜をゲ
ート電極としたＭＯＳ型キャパシタでは、界面準位密度
Ｄｌｔは、小ざな値となり、ゲート電極をポリシリコン
で構成した場合のキャパシタの界面準位密度と同等（こ
なることが分った。In addition, as can be understood from Figure 4 (B), the interface state density has the same tendency as the fixed charge density, and the internal stress of the two-layer film composed of the spucked tungsten film and the CVD tungsten film is 5 × 109 dyne. In a MOS capacitor whose gate electrode is a two-layer film exhibiting a compressive stress of less than /cm2 or a two-layer film exhibiting a tensile stress, the interface state density Dlt has a small value, and when the gate electrode is made of polysilicon. It turns out that it is equivalent to the interface state density of a capacitor.
この結果から、互いに逆向きの内部応力を持ちそれぞれ
が比較的大きな内部応力を持つスパッタタングステン素
材膜と、ＣｖＤタングステン素材膜とを、これら素材膜
で構成される２層膜の内部応力が引張応力或いは５ Ｘ
１ｏ９ｄｙｎｅ／ｃｍ２以下の圧縮応力となるような
膜厚比に成膜し、この２層膜をバターニングしで得た２
層構造のクンゲステン膜から成るゲート電極を具える半
導体装置は、この半導体装置の製造中の熱処理後におい
ても固定電荷密度及び界面準位密度に小さい値を示す。From this result, it was found that the internal stress of the sputtered tungsten material film and the CvD tungsten material film, each having a relatively large internal stress and a sputtered tungsten material film, which have internal stresses in opposite directions, is equal to the tensile stress of the two-layer film composed of these material films. Or 5 X
A 2-layer film was formed by forming a film with a film thickness ratio that gave a compressive stress of 109 dyne/cm2 or less, and then buttering this two-layer film.
A semiconductor device including a gate electrode made of a layered Kungesten film exhibits small fixed charge density and interface state density even after heat treatment during manufacturing of the semiconductor device.
従って、安定なＭＯＳ特性を持つ半導体装Ｍを得ること
が出来る。Therefore, a semiconductor device M having stable MOS characteristics can be obtained.
以上がこの発明の実施例であるが、この発明は上述の実
施例にのみ限られるものではない。Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments.
上述の実施例では、第一のタングステン素材膜をスパッ
タ法により形成し、第二のタングステン素材膜ｖｃｖｏ
法により形成する場合につき説明している。しかし、第
一及び第二のタングステン素材膜の形成方法は、実施例
の方法に限られるものではなく、その目的に合致するも
のであれば他の方法で良い、第一のタングステン素材膜
の形成方法の他の例としでは、ａｓ−ｄｅｐｏ峙の内部
応力が圧縮応力となることで知られる、電子ビーム蒸着
法でも良い。In the above embodiment, the first tungsten material film is formed by sputtering, and the second tungsten material film VCVO
The explanation is based on the case where it is formed by the method. However, the method of forming the first and second tungsten material films is not limited to the method of the embodiment, and any other method may be used as long as it meets the purpose. Another example of the method may be an electron beam evaporation method, which is known to cause internal stress in the as-deposited state to become compressive stress.
（発明の効果）
上述した説明からも明らかなように、この出願の第一発
明の半導体装置によれば、ゲート電極を第一のタングス
テン膜と、この上に設けた第二のタングステン膜との２
層膜を以って構成しているので、各タングステン膜各々
を単独に用いた時とは異なる物性を示すゲート電極が得
られるようになる。この点につき、第一タングステン膜
をスパッタタングステン膜とし、第二タングステン膜を
ＣＶＤタングステン膜とした実施例の構成で例示すれば
、クシゲステン膜をゲート電極とした場合に問題となる
Ｎａ等の可動イオンがＣＶＤタングステン膜では少ない
ので、スパッタタングステン膜のみで構成した場合より
可動イオンの影Ｗを低減出来る。(Effects of the Invention) As is clear from the above description, according to the semiconductor device of the first invention of this application, the gate electrode is composed of the first tungsten film and the second tungsten film provided thereon. 2
Since it is composed of layered films, it is possible to obtain a gate electrode that exhibits physical properties different from those obtained when each tungsten film is used alone. Regarding this point, if the first tungsten film is a sputtered tungsten film and the second tungsten film is a CVD tungsten film, as an example, mobile ions such as Na, which would be a problem if the oxidation film is used as a gate electrode. Since this is small in the CVD tungsten film, the shadow W of mobile ions can be reduced more than in the case of only a sputtered tungsten film.
また、この出願の第二発明である半導体装置の製造方法
によれば、第一のタングステン素材膜を圧縮応力を示す
よう（こ成膜し、第二のタングステン素材膜を引張応力
を示すように成膜することにより、これら素材膜で構成
される２層膜のａＳ−ｄｅｐｏ時の内部応力を所望の値
に容易に調整することが出来る。ざらに、この２層膜を
パターニングして第一及び第二タングステン膜の積層体
から成るゲート電極を容易に得ることが出来る。According to the method for manufacturing a semiconductor device, which is the second invention of this application, the first tungsten material film is formed to exhibit compressive stress, and the second tungsten material film is formed to exhibit tensile stress. By forming a film, the internal stress of a two-layer film composed of these material films during aS-depo can be easily adjusted to a desired value.Roughly, this two-layer film is patterned and the first A gate electrode made of a laminate of a second tungsten film and a second tungsten film can be easily obtained.
従って、実施例の構成で例示すれば、２層膜のａｓ−ｄ
ｅｐｏ時の内部応力を引張応力或いは５×１０ｇｄｙｎ
ｅ／ｃｍ２以下の圧縮応力に容易に出来る。このため、
当該半導体装置の製造時に例え高温熱処理があっても、
固定電荷密度の増加、界面準位密度の増加といったＭＯ
Ｓ特性の変動を低減出来るので、所望のＭＯＳ特性を示
す半導体装置を提供することが出来る。Therefore, to illustrate with the configuration of the embodiment, the AS-D of the two-layer film
The internal stress during epo is tensile stress or 5 x 10 gdyn.
Compressive stress of less than e/cm2 can be easily achieved. For this reason,
Even if high-temperature heat treatment is performed during the manufacturing of the semiconductor device,
MO such as an increase in fixed charge density and an increase in interface state density
Since fluctuations in S characteristics can be reduced, it is possible to provide a semiconductor device exhibiting desired MOS characteristics.
第１図（Ａ）〜（Ｅ）は、この発明の説明に供する図で
あり、ＭＯＳ型のキャパシタの製作手順を示す工程図、
第２図は、この発明の説明に供する図であり、予備実験
の試料の要部断面図、
第３図は、この発明の説明に供する図であり、２層膜中
のスパッタタングステン膜厚と、２層膜のａｓ−ｄｅｐ
ｏ時の内部応力との関係を示す図、
第４図（Ａ）及びＣＢ）は、この発明の説明に供する図
、
第５図（Ａ）〜（Ｃ）は、従来技術の説明に供する図で
あり、タングステン膜をゲート電極としたＭＯＳ型ＦＥ
Ｔのゲート電極形成工程の説明に供する工程図、
第６図は、スパッタタングステン膜の内部応力のアルゴ
ンガス圧依存性を示す図、
第７図は、従来の構造における固定電荷密度の熱処理に
よる変動のａｓ−ｄｅｐｏ時の内部応力依存性を示す図
、
第８図は、従来の構造における界面準位密度の熱処理に
よる変動のａｓ−ｄｅｐｏ時の内部応力依存性を示す図
である。
２１・・・シリコン基板、 ２３・・・フィールド酸
化膜２５・・・ゲートシリコン酸化膜
２５ａ、２５ｂ・・・膜厚の異なるゲートシリコン酸化
膜２７・・・第一のタングステン素材膜（スパッタタン
グステン膜）
２７ａ・・・第一のタングステン膜
２９・・・第二のタングステン素材膜（ＣＶＤタングス
テン膜）
２９ａ・・・第一のタングステン膜
３１・・・ゲート電極
３３・・・ＭＯＳ型のキャパシタ。
２５：ゲートシリコン酸化膜FIGS. 1(A) to (E) are diagrams for explaining the present invention, and are process diagrams showing the manufacturing procedure of a MOS type capacitor. FIG. 2 is a diagram for explaining the present invention, and is a preliminary drawing. FIG. 3 is a cross-sectional view of the main part of the experimental sample, and is a diagram used to explain the present invention, and shows the sputtered tungsten film thickness in the two-layer film and the as-dep of the two-layer film.
4 (A) and CB) are diagrams for explaining the present invention; and Figures 5 (A) to (C) are diagrams for explaining the prior art. is a MOS type FE with a tungsten film as a gate electrode.
Figure 6 is a diagram showing the dependence of the internal stress of the sputtered tungsten film on argon gas pressure. Figure 7 is the variation of fixed charge density due to heat treatment in the conventional structure. FIG. 8 is a diagram showing the internal stress dependence of fluctuations due to heat treatment in the interface state density in a conventional structure during as-depo. 21...Silicon substrate, 23...Field oxide film 25...Gate silicon oxide films 25a, 25b...Gate silicon oxide films 27 with different film thicknesses...First tungsten material film (sputtered tungsten film) ) 27a... First tungsten film 29... Second tungsten material film (CVD tungsten film) 29a... First tungsten film 31... Gate electrode 33... MOS type capacitor. 25: Gate silicon oxide film
Claims (4)
装置において、 ゲート電極を、 第一のタングステン膜と、該第一のタングステン膜上に
設けられた第二のタングステン膜との２層膜を以って構
成したことを特徴とする半導体装置。(1) In a semiconductor device using a tungsten film for the gate electrode, the gate electrode is made of a two-layer film of a first tungsten film and a second tungsten film provided on the first tungsten film. A semiconductor device characterized in that it is configured as follows.
装置を製造するに当たり、 下地上に、第一のタングステン素材膜を、該第一のタン
グステン素材膜を成膜した後であって当該半導体装置の
製造に際する後工程での熱処理を受ける前の該第一のタ
ングステン素材膜の内部応力が圧縮応力を示す被着方法
で形成する工程と、前記第一のタングステン素材膜上に
第二のタングステン素材膜を、該第二のタングステン素
材膜を成膜した後であって当該半導体装置の製造に際す
る後工程での熱処理を受ける前の該素材膜の内部応力が
引張応力を示す被着方法で形成する工程と、 前記第一及び第二のタングステン素材膜をパターニング
し第一及び第二のタングステン膜の２層膜から成るゲー
ト電極を形成する工程とを含むことを特徴とする半導体
装置の製造方法。(2) When manufacturing a semiconductor device using a tungsten film for a gate electrode, a first tungsten material film is formed on the base, and after the first tungsten material film is formed, the semiconductor device is a step of forming a second tungsten material film on the first tungsten material film by a deposition method in which the internal stress of the first tungsten material film is compressive stress before undergoing heat treatment in a post-process during manufacturing; A method for depositing a material film in which the internal stress of the material film is tensile stress after forming the second tungsten material film and before undergoing heat treatment in a post-process during the manufacture of the semiconductor device. and patterning the first and second tungsten material films to form a gate electrode consisting of a two-layer film of the first and second tungsten films. Production method.
、 前記第一のタングステン素材膜の被着方法を、スパッタ
法或いは電子ビーム蒸着法とし、 前記第二のタングステン素材膜の被着方法をＷＦ＿６と
Ｈ＿２とを原料ガスとするＣＶＤ法、或いはＷＦ＿６と
ＳｉＨ＿４とを原料ガスとするＣＶＤ法とすること を特徴とする半導体装置の製造方法。(3) In the method for manufacturing a semiconductor device according to claim 2, the method for depositing the first tungsten material film is a sputtering method or an electron beam evaporation method, and the method for depositing the second tungsten material film is a sputtering method or an electron beam evaporation method. A method for manufacturing a semiconductor device, characterized by using a CVD method using WF_6 and H_2 as raw material gases, or a CVD method using WF_6 and SiH_4 as raw material gases.
、 前記第一のタングステン素材膜の膜厚と、前記第二のタ
ングステン素材膜の膜厚との比を変えることにより、両
素材膜で構成される２層膜の、成膜後であって当該半導
体装置の製造に際する後工程での熱処理を受ける前の内
部応力を、引張応力或いは５×１０＾９ｄｙｎｅ／ｃｍ
＾２以下の圧縮応力にすることを特徴とする半導体装置
の製造方法。(4) In the method of manufacturing a semiconductor device according to claim 2, by changing the ratio between the thickness of the first tungsten material film and the thickness of the second tungsten material film, The internal stress of the two-layer film that is formed after film formation and before undergoing heat treatment in the post-process during the manufacture of the semiconductor device is tensile stress or 5 × 10^9 dyne/cm.
A method for manufacturing a semiconductor device, characterized in that the compressive stress is less than or equal to ^2.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048229A JP2538664B2 (en) | 1989-02-28 | 1989-02-28 | Method for manufacturing semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JPH02228034A true JPH02228034A (en) | 1990-09-11 |
| JP2538664B2 JP2538664B2 (en) | 1996-09-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048229A Expired - Fee Related JP2538664B2 (en) | 1989-02-28 | 1989-02-28 | Method for manufacturing semiconductor device |
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|---|---|
| JP (1) | JP2538664B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250683A (en) * | 1996-03-21 | 1996-09-27 | Hitachi Ltd | Semiconductor integrated circuit device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371576A (en) * | 1976-12-07 | 1978-06-26 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS60149173A (en) * | 1984-01-17 | 1985-08-06 | Hitachi Ltd | Manufacture of compound semiconductor device |
| JPH0193117A (en) * | 1987-10-05 | 1989-04-12 | Nec Corp | Manufacture of film |
-
1989
- 1989-02-28 JP JP1048229A patent/JP2538664B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5371576A (en) * | 1976-12-07 | 1978-06-26 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
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|---|---|---|---|---|
| JPH08250683A (en) * | 1996-03-21 | 1996-09-27 | Hitachi Ltd | Semiconductor integrated circuit device |
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|---|---|
| JP2538664B2 (en) | 1996-09-25 |
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