JPH0222739A - Cpu2重化方式 - Google Patents
Cpu2重化方式Info
- Publication number
- JPH0222739A JPH0222739A JP63172991A JP17299188A JPH0222739A JP H0222739 A JPH0222739 A JP H0222739A JP 63172991 A JP63172991 A JP 63172991A JP 17299188 A JP17299188 A JP 17299188A JP H0222739 A JPH0222739 A JP H0222739A
- Authority
- JP
- Japan
- Prior art keywords
- cpus
- cpu
- systems
- fixed disk
- control part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は2重系CPUを備えたコンピュータシステムに
関し、特にホット待機方式のCPO2重化方式に関する
。。
関し、特にホット待機方式のCPO2重化方式に関する
。。
(従来の技術)
従来、ホット待機方式によるCPO2重化方式では、両
系CPHの処理の実行を同期させるため、例えば第5図
に示すように通信回線83によ抄CPU0系51 、!
=CPUl系52との両系CPUを結合し、プログラム
により定められた時点で連絡をとりあうなどの方法が公
知であった1゜(発明が解決しようとする課題) 上述した従来のホット待機によるCPU2重化方式では
、予め定められた時点で両系のCPUで連絡をとりあい
、エラー発生後の復旧処理のために、その時点のステー
タス情報を格納するとhつた特殊処理をプログラムに含
めておく必要があるという欠点がある。。
系CPHの処理の実行を同期させるため、例えば第5図
に示すように通信回線83によ抄CPU0系51 、!
=CPUl系52との両系CPUを結合し、プログラム
により定められた時点で連絡をとりあうなどの方法が公
知であった1゜(発明が解決しようとする課題) 上述した従来のホット待機によるCPU2重化方式では
、予め定められた時点で両系のCPUで連絡をとりあい
、エラー発生後の復旧処理のために、その時点のステー
タス情報を格納するとhつた特殊処理をプログラムに含
めておく必要があるという欠点がある。。
本発明の目的は、2重化された両系のCPUによってI
O要求を発行するごとにIO制御部で両系のCPUを同
期化することくよって上記欠点を除去し、特殊処理の必
要がないように構成し&CPU2CPU2重化方するこ
とKある。
O要求を発行するごとにIO制御部で両系のCPUを同
期化することくよって上記欠点を除去し、特殊処理の必
要がないように構成し&CPU2CPU2重化方するこ
とKある。
(課題を解決するための手段)
本発明によるCPUZt化方式は、現用/待機より成る
両系のCPUと、IOデバイス群と、I0制御部群と、
系切替え制御部とを具備して構成しなものである。
両系のCPUと、IOデバイス群と、I0制御部群と、
系切替え制御部とを具備して構成しなものである。
現用/待機より成る両系のCPUは冗長接続されていて
、現用およびホット待機の方式を実現するためのもので
ある。。
、現用およびホット待機の方式を実現するためのもので
ある。。
IOデバイス群は、コンノールあるいは固定ディスクを
含むものである1゜ 工0制御部群は、両系のCPUを同時に同期動作させる
ため両系のCPUの同期化を実行するとともに、10デ
バイス群を’?ilJ御するためのものである。
含むものである1゜ 工0制御部群は、両系のCPUを同時に同期動作させる
ため両系のCPUの同期化を実行するとともに、10デ
バイス群を’?ilJ御するためのものである。
系切替え制御部は、両系のCPUの実行状態を¥!理す
るためのものである。。
るためのものである。。
(実施例)
次に、本発明について図面を参照して説明する。J第1
図は、本発明によるCPU2重化方式の一実施例を示す
ブロック図である。。
図は、本発明によるCPU2重化方式の一実施例を示す
ブロック図である。。
第1図において、11は0系CPU、12は1系CPU
、13は工0部、14は系切替え制御部である。IO部
13において、1311.1321 。
、13は工0部、14は系切替え制御部である。IO部
13において、1311.1321 。
1331はそれぞれ第1.第2、および第N(N〉8:
正整数)のIO制御部、1312,1322゜1332
はそれぞれ第1、第2、および第Nのデバイスである。
正整数)のIO制御部、1312,1322゜1332
はそれぞれ第1、第2、および第Nのデバイスである。
、ml、第2、および第Nのデバイス1312,132
2.1332は、それぞれ第1、第2、および第Nのl
0IIIII鉤部1311.1321 。
2.1332は、それぞれ第1、第2、および第Nのl
0IIIII鉤部1311.1321 。
1331 によって制御される。。
系切替え制御部14は、工0制御部1311゜1321
.1331や両系のCPUII、12からの障害状況を
監視するほか、障害の発生した系のCPUに対するアク
セス素止命令をl0IIiI制御部1311.1321
.1331に対して発行する。。
.1331や両系のCPUII、12からの障害状況を
監視するほか、障害の発生した系のCPUに対するアク
セス素止命令をl0IIiI制御部1311.1321
.1331に対して発行する。。
@2図は、10制御部1311.1321.1311ノ
詳細を示すブロック図である。
詳細を示すブロック図である。
第2図において、21はマイクロプロセサ、22はRO
M、23はRAM、24は0系CPU11のインターフ
ェース部、25は1系CPUI 2のインターフェース
部、26は系切替え制一部26のインターフェース部、
27はIOコントローラ、28は周辺LSI群である。
M、23はRAM、24は0系CPU11のインターフ
ェース部、25は1系CPUI 2のインターフェース
部、26は系切替え制一部26のインターフェース部、
27はIOコントローラ、28は周辺LSI群である。
。
マイクロプロセサ21はROM22に搭載されたファー
ムウェアに従って工0コントローラ2フを制御し、工0
デバイス1312,1322゜1332を制御する。、
RAM23および周辺LSI92 Bは、マイクロプロ
セサ21の実行を支援する1、0系CPU11およびl
系CPU12とのインターフェース24.25はcPU
からコマンドを受取り、ステータスをCPUK返す。ま
た必要な場合には、インターフェース24.2BはCP
U11,12とIO!′I制御部1311.1321゜
1331との間のデータ転送を行なう、J第8図は、工
0制机部1311.1321 。
ムウェアに従って工0コントローラ2フを制御し、工0
デバイス1312,1322゜1332を制御する。、
RAM23および周辺LSI92 Bは、マイクロプロ
セサ21の実行を支援する1、0系CPU11およびl
系CPU12とのインターフェース24.25はcPU
からコマンドを受取り、ステータスをCPUK返す。ま
た必要な場合には、インターフェース24.2BはCP
U11,12とIO!′I制御部1311.1321゜
1331との間のデータ転送を行なう、J第8図は、工
0制机部1311.1321 。
1331の基本処理を表わす流れ図である。。
以下に、この流れ図にもとづいてIO制御部1311.
1321.1331の処理について説明する。。
1321.1331の処理について説明する。。
処理要求のないときには、IO制御部1311゜132
1.1331では0系CPUI 1および1系CPUか
らのコマンド要求待ち(Sl)となっている9、この待
合せ処理によって、両系のCPUの同期化が行なわれる
11両系のCPUは同一の動作を行なっているため、コ
マンドは一致しているはずである。上記両者間で不一致
が検出(Sl)された場合には、何らかの障害が発生し
たと考えられるため、系切替え制御部14にその旨を通
知(S!lする。両系のコマンドが一致した場合には、
工0デバイス1312,1322,1332を制御(S
3)L、、処理結果をCPUへ通知(S4)する。その
後、再びCPUからのコマンド待ち(Sl)となる、。
1.1331では0系CPUI 1および1系CPUか
らのコマンド要求待ち(Sl)となっている9、この待
合せ処理によって、両系のCPUの同期化が行なわれる
11両系のCPUは同一の動作を行なっているため、コ
マンドは一致しているはずである。上記両者間で不一致
が検出(Sl)された場合には、何らかの障害が発生し
たと考えられるため、系切替え制御部14にその旨を通
知(S!lする。両系のコマンドが一致した場合には、
工0デバイス1312,1322,1332を制御(S
3)L、、処理結果をCPUへ通知(S4)する。その
後、再びCPUからのコマンド待ち(Sl)となる、。
IOf!IIJ御部1311.1321.1331やC
PU本系からの障害通知を受取った場合には、系切替え
制御部14はどちらの系が異常であるかを判断し、l0
iti制御部1311.1321.1331に対して異
常系アクセス禁止命令を発行する。。
PU本系からの障害通知を受取った場合には、系切替え
制御部14はどちらの系が異常であるかを判断し、l0
iti制御部1311.1321.1331に対して異
常系アクセス禁止命令を発行する。。
IOデバイス1312,1322.1332としてコン
ソールと、固定ディスクとを備えたコンピュータシステ
ムの実施例を第4図に示す。
ソールと、固定ディスクとを備えたコンピュータシステ
ムの実施例を第4図に示す。
第4図において、41.42はそれぞれO系CPU、お
よび1系CPUを表わし、43は系切替え制御部を表わ
す9,44は固定ディスク用IO制御部、4Sはコンノ
ール用工0制御部、46は固定ディスク、47はコンソ
ールである。。
よび1系CPUを表わし、43は系切替え制御部を表わ
す9,44は固定ディスク用IO制御部、4Sはコンノ
ール用工0制御部、46は固定ディスク、47はコンソ
ールである。。
コンソール4フからCPU41,42に対する処理要求
が発行されると、コンソール用l0ft制御部48で同
一のコマンドをO系CPU41および1系CPU42に
対して発行する12両系CPU41.42は同一の動作
を行ない、固定ディスク46のアクセスが必要な場合に
は、固定ディスク用IO制御部44に対してコマンドを
発行する。。
が発行されると、コンソール用l0ft制御部48で同
一のコマンドをO系CPU41および1系CPU42に
対して発行する12両系CPU41.42は同一の動作
を行ない、固定ディスク46のアクセスが必要な場合に
は、固定ディスク用IO制御部44に対してコマンドを
発行する。。
固定ディスク用IO制御部44は、両系CPU41.4
2からのコマンドが一致していることを確認した後、固
定ディスク4Bをアクセスし、処理結果を両系CPU4
1.42に返す、。
2からのコマンドが一致していることを確認した後、固
定ディスク4Bをアクセスし、処理結果を両系CPU4
1.42に返す、。
まず、O系CPU41で障害が発生した場合を考える。
1系切替え制御部43は各is害償報を解析し、O系C
PU41に障害が発生したものと判断した場合には、固
定ディスク用IO!IJ御部44およびコンンール用I
O朋J一部45に対してO2系CPU41のアクセス禁
止命令を発行する。。
PU41に障害が発生したものと判断した場合には、固
定ディスク用IO!IJ御部44およびコンンール用I
O朋J一部45に対してO2系CPU41のアクセス禁
止命令を発行する。。
以後、IO制御部44.48は1系CPO42に対して
のみアクセスする。。
のみアクセスする。。
(発明の効果)
以上説明し虎ように本発明は、両系のCPUがIO要求
を発行するごとに工0制御部で両系のCPUを同期化さ
せることにより、CPUのプログラム開発者が冗長構成
に関する特殊処理を考慮しなくてもよいという効果があ
る。
を発行するごとに工0制御部で両系のCPUを同期化さ
せることにより、CPUのプログラム開発者が冗長構成
に関する特殊処理を考慮しなくてもよいという効果があ
る。
第1図は、本発明によるCPU2重化方式によるコンピ
ュータシステムの一実施例を示すブロック図である。。 第2図は、第1図に示すIO制御部の詳細を示すブロッ
ク図である。 第8図は、第1図に示す工0制御部の基本処理の流れを
示す流れ図である。 第4図は、第1図において工0デバイスとしてコンソー
ルと固定ディスクとを備えたコンピュータシステムの一
実施例を示すブロック図である。。 第5図は、2重化CPUの構成を示す図である。 11 .12,41 .42@−−CPU1311・・
IO部 1311 .1321 .1331 .44 .45−
・IO制御部 1312.1222,1332 ・ ― ・ ・ φ
Φ ・fOデバイス 14.4 21 ・ ・ 22 ・ ・ 23 ・ ・ 24〜2 27 ・ ・ 4フ1III 3・・・糸切欅え制o11部 ・マイクロプロセサ ・ROM lRAM 6・・−インターフェース部 ・工0コントローラ 0周辺LSI群 ・固定ディスク ーコンソール 才1図
ュータシステムの一実施例を示すブロック図である。。 第2図は、第1図に示すIO制御部の詳細を示すブロッ
ク図である。 第8図は、第1図に示す工0制御部の基本処理の流れを
示す流れ図である。 第4図は、第1図において工0デバイスとしてコンソー
ルと固定ディスクとを備えたコンピュータシステムの一
実施例を示すブロック図である。。 第5図は、2重化CPUの構成を示す図である。 11 .12,41 .42@−−CPU1311・・
IO部 1311 .1321 .1331 .44 .45−
・IO制御部 1312.1222,1332 ・ ― ・ ・ φ
Φ ・fOデバイス 14.4 21 ・ ・ 22 ・ ・ 23 ・ ・ 24〜2 27 ・ ・ 4フ1III 3・・・糸切欅え制o11部 ・マイクロプロセサ ・ROM lRAM 6・・−インターフェース部 ・工0コントローラ 0周辺LSI群 ・固定ディスク ーコンソール 才1図
Claims (1)
- 冗長接続されていて現用およびホット待機の方式を実現
するための現用/待機より成る両系のCPUと、コンソ
ールあるいは固定ディスクを含むIOデバイス群と、前
記両系のCPUを同時に同期動作させるため前記両系の
CPUの同期化を実行するとともに、前記IOデバイス
群を制御するためのIO制御部群と、前記両系のCPU
の実行状態を管理するための系切替え制御部とを具備し
て構成したことを特徴とするCPU2重化方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63172991A JPH0222739A (ja) | 1988-07-12 | 1988-07-12 | Cpu2重化方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63172991A JPH0222739A (ja) | 1988-07-12 | 1988-07-12 | Cpu2重化方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0222739A true JPH0222739A (ja) | 1990-01-25 |
Family
ID=15952154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63172991A Pending JPH0222739A (ja) | 1988-07-12 | 1988-07-12 | Cpu2重化方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0222739A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2013108351A1 (ja) * | 2012-01-16 | 2015-05-11 | 株式会社日立製作所 | 計算機システム及び論理記憶領域管理方法 |
-
1988
- 1988-07-12 JP JP63172991A patent/JPH0222739A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2013108351A1 (ja) * | 2012-01-16 | 2015-05-11 | 株式会社日立製作所 | 計算機システム及び論理記憶領域管理方法 |
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