JPH02226773A - 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 - Google Patents
切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法Info
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- JPH02226773A JPH02226773A JP4529389A JP4529389A JPH02226773A JP H02226773 A JPH02226773 A JP H02226773A JP 4529389 A JP4529389 A JP 4529389A JP 4529389 A JP4529389 A JP 4529389A JP H02226773 A JPH02226773 A JP H02226773A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は高速スイッチングが行え、高速、低消費電力の
集積回路に応用できる切り込み型絶縁ゲート静電誘導ト
ランジシスタの改良された構造及びその製造方法に関す
る。
集積回路に応用できる切り込み型絶縁ゲート静電誘導ト
ランジシスタの改良された構造及びその製造方法に関す
る。
(従来の技術)
従来から、高周波増幅器や集積回路に絶縁ゲート型電界
効果トランジスタが用いられているが、電流路が半導体
・絶縁膜界面近傍に限られるため、駆動能力が小さいと
いう欠点を有していた。このような絶縁ゲート型電界効
果トランジスタの欠点を克服し高速化を図る手段として
、現在、短チヤネル化が積極的に進められているが十分
とはいえない。したがって、本願発明者の一人から、高
速スイッチング素子や、高速・低消費電力集積回路用の
素子として優れた性能を発揮する、絶縁ゲート型静電誘
導トランジスタ(例えば、特願昭52−1756号)や
、切り込み型絶縁ゲート静電誘導トランジスタ(例えば
、特願昭52−13707号)が提案されている。
効果トランジスタが用いられているが、電流路が半導体
・絶縁膜界面近傍に限られるため、駆動能力が小さいと
いう欠点を有していた。このような絶縁ゲート型電界効
果トランジスタの欠点を克服し高速化を図る手段として
、現在、短チヤネル化が積極的に進められているが十分
とはいえない。したがって、本願発明者の一人から、高
速スイッチング素子や、高速・低消費電力集積回路用の
素子として優れた性能を発揮する、絶縁ゲート型静電誘
導トランジスタ(例えば、特願昭52−1756号)や
、切り込み型絶縁ゲート静電誘導トランジスタ(例えば
、特願昭52−13707号)が提案されている。
絶縁ゲート型静電誘導トランジスタはドレイン電界の効
果がソースにまで及ぶように設計され、半導体・絶縁膜
界面近傍のみならず基板中をも電流が流れるために、不
飽和型電流電圧特性を有し、駆動能力が大きいなどの特
徴を持つ。特に、切り込み型静電誘導トランジスタはチ
ャネンが半導体基板の深さ方向に形成されるために、チ
ャネル長やゲート長の制御性が良く、短チヤネル化に適
している。
果がソースにまで及ぶように設計され、半導体・絶縁膜
界面近傍のみならず基板中をも電流が流れるために、不
飽和型電流電圧特性を有し、駆動能力が大きいなどの特
徴を持つ。特に、切り込み型静電誘導トランジスタはチ
ャネンが半導体基板の深さ方向に形成されるために、チ
ャネル長やゲート長の制御性が良く、短チヤネル化に適
している。
この切り込み型絶縁ゲート静電誘導トランジスタの従来
の構造を第6図を参照して説明する。チャネルとなる高
抵抗のシリコン基板60の一主表面にU字型の溝60′
が設けられ、その溝60′の側壁には薄いゲート絶縁膜
61を介して多結晶シリコンのゲート電極62が形成さ
れている。U字型の溝60′の上部と底部に接する領域
65が例えばn型で高不純物密度のドレイン領域及びソ
ース領域である。勿論、底部をドレインとして用いても
ソースとして用いてもかまわない。チャネルの導電型は
p型でもn型でもかまわないが、少なくとも動作状態の
一部においてドレイン−ソース間が完全に空乏化すべく
その不純物密度が決定されている。このような動作状態
に於いては、ソース前面のチャネル中に電位障壁が形成
され、この電位障壁の高さによってキャリアの量が制御
されるので、ドレイン電流はゲート電圧のみならずドレ
イン電圧に対しても指数関数的に変化する。
の構造を第6図を参照して説明する。チャネルとなる高
抵抗のシリコン基板60の一主表面にU字型の溝60′
が設けられ、その溝60′の側壁には薄いゲート絶縁膜
61を介して多結晶シリコンのゲート電極62が形成さ
れている。U字型の溝60′の上部と底部に接する領域
65が例えばn型で高不純物密度のドレイン領域及びソ
ース領域である。勿論、底部をドレインとして用いても
ソースとして用いてもかまわない。チャネルの導電型は
p型でもn型でもかまわないが、少なくとも動作状態の
一部においてドレイン−ソース間が完全に空乏化すべく
その不純物密度が決定されている。このような動作状態
に於いては、ソース前面のチャネル中に電位障壁が形成
され、この電位障壁の高さによってキャリアの量が制御
されるので、ドレイン電流はゲート電圧のみならずドレ
イン電圧に対しても指数関数的に変化する。
この電位障壁は必ずしもシリコン基板とゲート絶縁膜の
界面に形成する必要はなく、シリコン基板内部に形成す
れば良いから大きな駆動能力を得ることができる。
界面に形成する必要はなく、シリコン基板内部に形成す
れば良いから大きな駆動能力を得ることができる。
(発明が解決しようとする課1!fi)しかしながら、
前述の切り込み型絶縁ゲート静電誘導トランジスタの構
造に′おいては40字型の溝に対して自己整合的にゲー
ト電極を形成するために、ゲート電極の材料として多結
晶シリコンを用いていた。従って、ゲート直列抵抗が大
きくなり、これと人力容量との時定数のためにスイッチ
ング速度が制限されるという欠点を有していた。
前述の切り込み型絶縁ゲート静電誘導トランジスタの構
造に′おいては40字型の溝に対して自己整合的にゲー
ト電極を形成するために、ゲート電極の材料として多結
晶シリコンを用いていた。従って、ゲート直列抵抗が大
きくなり、これと人力容量との時定数のためにスイッチ
ング速度が制限されるという欠点を有していた。
また、ドレイン領域並びにソース領域は薄くする必要が
あるため十分に抵抗を下げることができないばかりでな
く、AgもしくはAl−5t合金によって直接配線を行
なっていたためコンタクト抵抗が十分小さいとはいえず
、消費電力を増大させる一つの要因となっていた。
あるため十分に抵抗を下げることができないばかりでな
く、AgもしくはAl−5t合金によって直接配線を行
なっていたためコンタクト抵抗が十分小さいとはいえず
、消費電力を増大させる一つの要因となっていた。
本発明の第一の目的は、自己整合性を犠牲にすることな
くゲート直列抵抗の小さい切り込み型絶縁ゲート静電誘
導トランジスタとその製造方法を提供し高速化を図るこ
とにある。また、本発明の第二の目的は、同時にドレイ
ン並びにソースの直列抵抗及びコンタクト抵抗の小さい
切り込み型絶縁ゲート静電誘導トランジスタとその製造
方法を提供し低消費電力化を図ることにある。
くゲート直列抵抗の小さい切り込み型絶縁ゲート静電誘
導トランジスタとその製造方法を提供し高速化を図るこ
とにある。また、本発明の第二の目的は、同時にドレイ
ン並びにソースの直列抵抗及びコンタクト抵抗の小さい
切り込み型絶縁ゲート静電誘導トランジスタとその製造
方法を提供し低消費電力化を図ることにある。
11J!iを解決するための手段と作用)そのために本
発明においては、少なくともゲート電極の多結晶シリコ
ンの側面の一部に自己整合的に高融点金属もしくは高融
点金属シリサイドよりなる低抵抗電極を形成し、さらに
はゲート電極の多結晶シリコンの上面及び側面の一部に
自己整合的に絶縁膜のスペーサを形成し、ソース領域、
ドレイン領域上にもそれぞれ自己整合的に高融点金属も
しくは高融点金属シリサイドよりなる低抵抗電極を形成
するもので、ゲート直列抵抗を小さくすると共に、ドレ
イン並びにソースの直列抵抗及びコンタクト抵抗を小さ
くできる。
発明においては、少なくともゲート電極の多結晶シリコ
ンの側面の一部に自己整合的に高融点金属もしくは高融
点金属シリサイドよりなる低抵抗電極を形成し、さらに
はゲート電極の多結晶シリコンの上面及び側面の一部に
自己整合的に絶縁膜のスペーサを形成し、ソース領域、
ドレイン領域上にもそれぞれ自己整合的に高融点金属も
しくは高融点金属シリサイドよりなる低抵抗電極を形成
するもので、ゲート直列抵抗を小さくすると共に、ドレ
イン並びにソースの直列抵抗及びコンタクト抵抗を小さ
くできる。
(実施例)
以下本発明の実施例を図面を参照して詳細に説明する。
第1図は本発明の切り込み型絶縁ゲート静電誘導トラン
ジスタの一実施例の断面構造である。チャネルとなる高
抵抗のシリコン基板10の一主表面にU字型の溝10′
が設けられ、その溝10′の側壁には薄いゲート絶縁膜
11を介して多結晶シリコンの制御電極であるゲート電
極12が形成されている。さらに多結晶シリコンのゲー
ト電極12の側壁の少なくとも一部に高融点金属もしく
は高融点金属シリサイドからなる低抵抗電極14が形成
されている。前記主表面並びに前記U字型の溝10′の
底部の領域15がそれぞれ主電極となる例えばn型で高
不純物密度のドレイン領域及びソース領域である。勿論
、溝10′の底部をドレインとして用いてもソースとし
て用いてもかまわない。このドレイン領域及びソース領
域上にも高融点金属もしくは高融点金属シリサイドから
なる低抵抗電極14′が形成されている。低抵抗電極1
4と14′は多結晶シリコンのゲート電極12の側壁下
部並びに上部に形成された例えば酸化膜等の絶縁膜のス
ペーサ17によって分離される。チャネルの導電型はn
型でもp型でもかまわないが、少なくとも動作状態の一
部においてチャネルが確実に空乏化すべ(その不純物密
度が決定されている。多結晶シリコンのゲート電極12
の存在によりトランジスタのしきい値電圧には変化はな
いが、低抵抗電極14の存在によって紙面垂直方向に当
たるゲート直列抵抗を大幅に低減できる。さらにドレイ
ン領域及びソース領域上の低抵抗゛電極14′の存在に
よりドレイン及びソースの直列抵抗やコンタクト抵抗を
大幅に低減することができる。
ジスタの一実施例の断面構造である。チャネルとなる高
抵抗のシリコン基板10の一主表面にU字型の溝10′
が設けられ、その溝10′の側壁には薄いゲート絶縁膜
11を介して多結晶シリコンの制御電極であるゲート電
極12が形成されている。さらに多結晶シリコンのゲー
ト電極12の側壁の少なくとも一部に高融点金属もしく
は高融点金属シリサイドからなる低抵抗電極14が形成
されている。前記主表面並びに前記U字型の溝10′の
底部の領域15がそれぞれ主電極となる例えばn型で高
不純物密度のドレイン領域及びソース領域である。勿論
、溝10′の底部をドレインとして用いてもソースとし
て用いてもかまわない。このドレイン領域及びソース領
域上にも高融点金属もしくは高融点金属シリサイドから
なる低抵抗電極14′が形成されている。低抵抗電極1
4と14′は多結晶シリコンのゲート電極12の側壁下
部並びに上部に形成された例えば酸化膜等の絶縁膜のス
ペーサ17によって分離される。チャネルの導電型はn
型でもp型でもかまわないが、少なくとも動作状態の一
部においてチャネルが確実に空乏化すべ(その不純物密
度が決定されている。多結晶シリコンのゲート電極12
の存在によりトランジスタのしきい値電圧には変化はな
いが、低抵抗電極14の存在によって紙面垂直方向に当
たるゲート直列抵抗を大幅に低減できる。さらにドレイ
ン領域及びソース領域上の低抵抗゛電極14′の存在に
よりドレイン及びソースの直列抵抗やコンタクト抵抗を
大幅に低減することができる。
第2図は第1図に示した本発明の切り込み型絶縁ゲート
静電誘導トランジスタの製造工程の一実施例を示す。
静電誘導トランジスタの製造工程の一実施例を示す。
m2図(a):まず、高抵抗シリコン基板20の一主表
面に、異方性プラズマエツチングによりU字型の溝20
′を形成した後、絶縁膜の薄いゲート酸化膜21を成長
させる。シリコン基板20は通常10cll〜1014
clI−3程度の不純物密度を有する(100)基板が
用いられる。基板表面近傍のチャネルとなる部分には1
o 12備−3〜1017cm″″3程度の不純物をド
ーピングしても良く、通常の動作状態の少なくとも一部
においてチャネルが空乏化するように設定される。U字
型の溝20′の深さは0.1μm〜1μ−程度で、例え
ばPCl3を用いた異方性プラズマエツチング等で形成
できる。薄いゲート酸化111121は5om〜110
0n+程度が用いられる。
面に、異方性プラズマエツチングによりU字型の溝20
′を形成した後、絶縁膜の薄いゲート酸化膜21を成長
させる。シリコン基板20は通常10cll〜1014
clI−3程度の不純物密度を有する(100)基板が
用いられる。基板表面近傍のチャネルとなる部分には1
o 12備−3〜1017cm″″3程度の不純物をド
ーピングしても良く、通常の動作状態の少なくとも一部
においてチャネルが空乏化するように設定される。U字
型の溝20′の深さは0.1μm〜1μ−程度で、例え
ばPCl3を用いた異方性プラズマエツチング等で形成
できる。薄いゲート酸化111121は5om〜110
0n+程度が用いられる。
第2図(b):次に多結晶シリコン膜22とシリコン窒
化膜26を連続してCVD法により堆積する。多結晶シ
リコン膜22の膜厚は0.1μl〜0.5.us程度で
、S i H/ H2CV D法等で堆積させることが
できるし、PH3あるいはB 2 Heによって同時に
ドーピングすることもできる。シリコン窒化膜26は0
.05μm〜0.2μl程度の膜厚が適当であり、Si
H/N113/H2CvD法等で形成できる。
化膜26を連続してCVD法により堆積する。多結晶シ
リコン膜22の膜厚は0.1μl〜0.5.us程度で
、S i H/ H2CV D法等で堆積させることが
できるし、PH3あるいはB 2 Heによって同時に
ドーピングすることもできる。シリコン窒化膜26は0
.05μm〜0.2μl程度の膜厚が適当であり、Si
H/N113/H2CvD法等で形成できる。
第2図(C)二二のシリコン窒化膜26と多結晶シリコ
ン膜22を異方性プラズマエツチングにより連続してエ
ツチングし、0字型溝20′の側壁にのみシリコン窒化
膜26と多結晶シリコン膜22の2層膜を残す。シリコ
ン窒化膜26のエツチングには例えばCa F aを用
いればよく、また、多結晶シリコン膜22のエツチング
はPCl3等によって行なうことができる。
ン膜22を異方性プラズマエツチングにより連続してエ
ツチングし、0字型溝20′の側壁にのみシリコン窒化
膜26と多結晶シリコン膜22の2層膜を残す。シリコ
ン窒化膜26のエツチングには例えばCa F aを用
いればよく、また、多結晶シリコン膜22のエツチング
はPCl3等によって行なうことができる。
第2図(d):シリコン窒化膜26をマスクとして選択
酸化を行ない、酸化@27及び28を成長させる。二の
とき多結晶シリコン膜22は高不純物密度となっている
ので側壁の下部と上部の酸化膜27は増速酸化される。
酸化を行ない、酸化@27及び28を成長させる。二の
とき多結晶シリコン膜22は高不純物密度となっている
ので側壁の下部と上部の酸化膜27は増速酸化される。
高不純物密度の多結晶シリコン膜22と高抵抗の(10
0)基板20の間では約2=1の酸化膜成長速度比が取
れることがわかっている。
0)基板20の間では約2=1の酸化膜成長速度比が取
れることがわかっている。
第2図(e):増速酸化された酸化膜27のみが残るよ
うに、酸化膜を所定の厚さエツチングして酸化膜28を
除去する。シリコン窒化膜26を除去したのち、高融点
金属膜23をCVD法により堆積する。高融点金属膜と
しては、モリブデン(Mo)、タングステン(W)、チ
タン(Ti)、タンタル(Ta)等が適している。これ
らの材料は蒸着法やスパッタ法を用いても形成できるが
、U字型の溝20′への被覆性を考えるとCVD法を用
いるのが最も適当である。
うに、酸化膜を所定の厚さエツチングして酸化膜28を
除去する。シリコン窒化膜26を除去したのち、高融点
金属膜23をCVD法により堆積する。高融点金属膜と
しては、モリブデン(Mo)、タングステン(W)、チ
タン(Ti)、タンタル(Ta)等が適している。これ
らの材料は蒸着法やスパッタ法を用いても形成できるが
、U字型の溝20′への被覆性を考えるとCVD法を用
いるのが最も適当である。
第2図(f):熱処理によ、り例えばこのような全面成
長4tWF、/H2CVD法やWF6/5in4CVD
法等によって行なうことができる。
長4tWF、/H2CVD法やWF6/5in4CVD
法等によって行なうことができる。
基板表面のシリコン露出部上及び多結晶シリコン膜上の
高融点金属膜のみを選択的にシリサイド化し残った高融
点金属膜を除去することによって、低抵抗電極24及び
24′を形成する。最後にソース並びにドレイン25を
イオン注入により形成する。シリサイド化はランプアニ
ール法等によって行なうことができる。また、ドレイン
及びソースは1018備−3〜1021cm−3程度の
不純物密度を有し、熱拡散法あるいはイオン注入法等で
形成される。
高融点金属膜のみを選択的にシリサイド化し残った高融
点金属膜を除去することによって、低抵抗電極24及び
24′を形成する。最後にソース並びにドレイン25を
イオン注入により形成する。シリサイド化はランプアニ
ール法等によって行なうことができる。また、ドレイン
及びソースは1018備−3〜1021cm−3程度の
不純物密度を有し、熱拡散法あるいはイオン注入法等で
形成される。
このように、多結晶シリコン膜とシリコン窒化膜の異方
性エツチングと選択酸化ならびに増速酸化を組み合わせ
ることによって、U字型溝に対して自己整合的酸化膜の
スペーサを形成できる。従って、ゲート側壁とソース、
ドレイン上にのみ選択的に高融点金属シリサイド層より
なる低抵抗電極を形成でき、ゲート直列抵抗のみならず
コンタクト抵抗をも低減することができる。
性エツチングと選択酸化ならびに増速酸化を組み合わせ
ることによって、U字型溝に対して自己整合的酸化膜の
スペーサを形成できる。従って、ゲート側壁とソース、
ドレイン上にのみ選択的に高融点金属シリサイド層より
なる低抵抗電極を形成でき、ゲート直列抵抗のみならず
コンタクト抵抗をも低減することができる。
また、第3図には第1図に示した本発明の切り込み型絶
縁ゲート静電誘導トランジスタの製造工程の他の実施例
を示す。同図は第2図(e)の工程に相当し、高融点金
属膜33及び33′の堆積を選択CVD法によって、ゲ
ート側壁とソース、ドレイン上にのみ選択的に行なわせ
た例である。
縁ゲート静電誘導トランジスタの製造工程の他の実施例
を示す。同図は第2図(e)の工程に相当し、高融点金
属膜33及び33′の堆積を選択CVD法によって、ゲ
ート側壁とソース、ドレイン上にのみ選択的に行なわせ
た例である。
他の工程は第2図の例とまったく同様に行なうことがで
きる。このような選択成長にはWF6/5iH4CVD
法等があり、成長時にゲート側壁とソース、ドレイン上
にのみパターンが形成されてしまうので、シリサイド化
の際のパターンの拡がりをなくすことができるし、高融
点金属膜の除去工程も省略できる。
きる。このような選択成長にはWF6/5iH4CVD
法等があり、成長時にゲート側壁とソース、ドレイン上
にのみパターンが形成されてしまうので、シリサイド化
の際のパターンの拡がりをなくすことができるし、高融
点金属膜の除去工程も省略できる。
これまではnチャネルの切り込み型絶縁ゲート静電誘導
トランジスタについて述べてきたが、ドレイン領域及び
ソース領域の導電型をp型とじたpチャネル切り込み型
絶縁ゲート静電誘導トランジスタの場合も同様である。
トランジスタについて述べてきたが、ドレイン領域及び
ソース領域の導電型をp型とじたpチャネル切り込み型
絶縁ゲート静電誘導トランジスタの場合も同様である。
第4図は従来の切り込み型絶縁ゲート静電誘導トランジ
スタによる相補型集積回路と本発明の低抵抗電極を用い
た切り込み型絶縁ゲート静電誘導トランジスタによる相
補型集積回路の消費電流と印加電圧との関係を31段の
リング発振器を用いて評価した結果を示す。本発明に於
いてはコンタクト抵抗が低減されているのでコンタクト
部での電圧降下を減らすことができ、同じ電流を流すの
にずっ5と少ない印加電圧で済むことがわかる。
スタによる相補型集積回路と本発明の低抵抗電極を用い
た切り込み型絶縁ゲート静電誘導トランジスタによる相
補型集積回路の消費電流と印加電圧との関係を31段の
リング発振器を用いて評価した結果を示す。本発明に於
いてはコンタクト抵抗が低減されているのでコンタクト
部での電圧降下を減らすことができ、同じ電流を流すの
にずっ5と少ない印加電圧で済むことがわかる。
第5図は従来の切り込み型絶縁ゲート静電誘導トランジ
スタによる相補型集積回路と本発明の低抵抗電極を用い
た切り込み型絶縁ゲート静電誘導トランジスタによる相
補型集積回路の伝播遅延時間と印加電圧との関係を31
段のリング発振器を用いて評価した結果を示す。前述の
結果を反映して、高速化が達成されているばかりでなく
例えば同じ100psθCの伝播遅延時間を得るのに、
従来のものと比べて約半分の印加電圧で済んでおり、消
費電力は約1/4になる。
スタによる相補型集積回路と本発明の低抵抗電極を用い
た切り込み型絶縁ゲート静電誘導トランジスタによる相
補型集積回路の伝播遅延時間と印加電圧との関係を31
段のリング発振器を用いて評価した結果を示す。前述の
結果を反映して、高速化が達成されているばかりでなく
例えば同じ100psθCの伝播遅延時間を得るのに、
従来のものと比べて約半分の印加電圧で済んでおり、消
費電力は約1/4になる。
(発明の効果)
このように本発明の低抵抗電極を有する切り込み型静電
誘導トランジスタはゲート直列抵抗のみならず、コンタ
クト抵抗やソース、ドレインの直列抵抗をも改善できる
ので伝播遅延時間を短縮できると共に消費電力を低減で
きる。従って工業的価値は大きい。
誘導トランジスタはゲート直列抵抗のみならず、コンタ
クト抵抗やソース、ドレインの直列抵抗をも改善できる
ので伝播遅延時間を短縮できると共に消費電力を低減で
きる。従って工業的価値は大きい。
第1図は本発明の低抵抗電極を有する切り込み型絶縁ゲ
ート静電誘導トランジスタの一実施例を示す断面図、第
2図は本発明の低抵抗電極を有する切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の一例を示す断面図
、第3図は本発明の低抵抗電極を有する切り込み型絶縁
ゲート静?1!誘導トランジスタの製造方法の他の一例
を示す断面図、第4図は本発明に係る切り込み型絶縁ゲ
ート静電誘導トランジスタの相補型集積回路の消費電流
と印加電圧の関係の一例を従来と比較して示す特性図、
第5図は本発明に係る切り込み型絶縁ゲ−ト静電誘導ト
ランジスタの相補型集積回路の伝播遅延時間と印加電圧
の関係の一例を従来と比較して示す特性図、第6図は従
来の切り込み型絶縁ゲート静電誘導トランジスタの断面
図である。 10・・・シリコン基板、10′・・・0字型溝、11
・・・ゲート絶縁膜、12・・・多結晶シリコンゲート
電極、14.14’・・・低抵抗電極、15・・・高不
純物密度領域、17・・・酸化膜のスペーサ。 出願人代理人 弁理士 鈴江武彦 第 図 10;シリコン41 10″:U字型算 11:γ−ト
絶fil凍12:多結晶シリコンγ−ト電極 14.1
4’:高融点ソリサイド電極15:島不純物乞廣領域
17:絶縁膜めス9−アII 1 wJ $3図 印加電尺 (V)
ート静電誘導トランジスタの一実施例を示す断面図、第
2図は本発明の低抵抗電極を有する切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の一例を示す断面図
、第3図は本発明の低抵抗電極を有する切り込み型絶縁
ゲート静?1!誘導トランジスタの製造方法の他の一例
を示す断面図、第4図は本発明に係る切り込み型絶縁ゲ
ート静電誘導トランジスタの相補型集積回路の消費電流
と印加電圧の関係の一例を従来と比較して示す特性図、
第5図は本発明に係る切り込み型絶縁ゲ−ト静電誘導ト
ランジスタの相補型集積回路の伝播遅延時間と印加電圧
の関係の一例を従来と比較して示す特性図、第6図は従
来の切り込み型絶縁ゲート静電誘導トランジスタの断面
図である。 10・・・シリコン基板、10′・・・0字型溝、11
・・・ゲート絶縁膜、12・・・多結晶シリコンゲート
電極、14.14’・・・低抵抗電極、15・・・高不
純物密度領域、17・・・酸化膜のスペーサ。 出願人代理人 弁理士 鈴江武彦 第 図 10;シリコン41 10″:U字型算 11:γ−ト
絶fil凍12:多結晶シリコンγ−ト電極 14.1
4’:高融点ソリサイド電極15:島不純物乞廣領域
17:絶縁膜めス9−アII 1 wJ $3図 印加電尺 (V)
Claims (2)
- (1)シリコン基板の一主表面にU字型の溝を有し、前
記主表面並びに前記U字型の溝の底部にそれぞれ主電極
を有し、かつ前記U字型に溝の側壁に薄い絶縁膜ならび
に多結晶シリコンの制御電極を有する切り込み型絶縁ゲ
ート静電誘導トランジスタにおいて、前記多結晶シリコ
ンの制御電極の側壁下方の一部及び上部に絶縁膜のスペ
ーサを有し、前記多結晶シリコンの制御電極の側壁の一
部及び前記主電極上に高融点金属もしくは高融点金属シ
リサイドを形成したことを特徴とする切り込み型絶縁ゲ
ート静電誘導トランジスタ。 - (2)シリコン基板の一主表面にU字型の溝を形成する
工程と、前記U字型の溝の側壁に薄い絶縁膜を形成する
工程と、多結晶シリコン膜とシリコン窒化膜の2層膜を
堆積する工程と、前記2層膜を連続した異方性プラズマ
エッチングによって前記U字型の溝の側壁にのみ残す工
程と、前記多結晶シリコン膜の増速酸化と前記シリコン
窒化膜をマスクとした選択酸化を同時に行ない酸化膜を
形成する工程と、前記酸化膜を所定の厚さ除去して前記
多結晶シリコン膜の側壁下部並びに上部の一部に酸化膜
を残す工程と、前記シリコン窒化膜を除去する工程と、
高融点金属膜を堆積し、基板表面のシリコン露出部並び
に多結晶シリコン膜上にのみ残す工程を含んだことを特
徴とする切り込み型絶縁ゲート静電誘導トランジスタの
製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045293A JPH0821715B2 (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
US07/483,740 US5060029A (en) | 1989-02-28 | 1990-02-23 | Step cut type insulated gate SIT having low-resistance electrode and method of manufacturing the same |
NL9000460A NL9000460A (nl) | 1989-02-28 | 1990-02-27 | Statische inductietransistor met geisoleerde poort van het trapsnedetype en werkwijze voor het vervaardigen daarvan. |
DE4006299A DE4006299C2 (de) | 1989-02-28 | 1990-02-28 | Stufenförmig geschnittener statischer Influenztransistor (SIT) mit isoliertem Gate und Verfahren zu seiner Herstellung |
US07/747,699 US5169795A (en) | 1989-02-28 | 1991-08-20 | Method of manufacturing step cut type insulated gate SIT having low-resistance electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045293A JPH0821715B2 (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02226773A true JPH02226773A (ja) | 1990-09-10 |
JPH0821715B2 JPH0821715B2 (ja) | 1996-03-04 |
Family
ID=12715268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1045293A Expired - Fee Related JPH0821715B2 (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821715B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58147151A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | 半導体装置の製造方法 |
JPS63131584A (ja) * | 1986-11-21 | 1988-06-03 | Res Dev Corp Of Japan | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
JPS63209123A (ja) * | 1987-02-25 | 1988-08-30 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1989
- 1989-02-28 JP JP1045293A patent/JPH0821715B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58147151A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | 半導体装置の製造方法 |
JPS63131584A (ja) * | 1986-11-21 | 1988-06-03 | Res Dev Corp Of Japan | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
JPS63209123A (ja) * | 1987-02-25 | 1988-08-30 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0821715B2 (ja) | 1996-03-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |