JPH02222288A - 映像アナログ・デジタル変換装置 - Google Patents
映像アナログ・デジタル変換装置Info
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- JPH02222288A JPH02222288A JP1042082A JP4208289A JPH02222288A JP H02222288 A JPH02222288 A JP H02222288A JP 1042082 A JP1042082 A JP 1042082A JP 4208289 A JP4208289 A JP 4208289A JP H02222288 A JPH02222288 A JP H02222288A
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- 238000001514 detection method Methods 0.000 claims abstract description 23
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 claims description 5
- 239000002131 composite material Substances 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Synchronizing For Television (AREA)
- Picture Signal Circuits (AREA)
- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は各種のテレビ伝送装置に使用されるアナログデ
ジタル（以下、ＡＤと略称する）変換装置に関し、特に
映像信号、いわゆるアナログコンポジット映像信号を受
けてデジタル映像信号に変換し、そのデジタル映倫信号
をメそり回路に書込み、読出し制御することにより位相
調整されたデジタル映像信号として出力する位置調整機
能をもり映像ＡＤ変換装置に関するものである。
ジタル（以下、ＡＤと略称する）変換装置に関し、特に
映像信号、いわゆるアナログコンポジット映像信号を受
けてデジタル映像信号に変換し、そのデジタル映倫信号
をメそり回路に書込み、読出し制御することにより位相
調整されたデジタル映像信号として出力する位置調整機
能をもり映像ＡＤ変換装置に関するものである。
従来、この種のＡＤ変換装置としては第２図に示すもの
がある。第２図において、１は入力端子１１を経てアナ
ログコンポジット映像信号島が供給されるクランプ回路
でらυ、このクランプ回路１はその映像信号ａｙｆＩニ
一定電圧にクランプした後、出力信号をＡＤ変換回路２
に供給する。同期分離回路４には同じくコンポジット映
像信号ａが供給されておシ、これはその映像信号ａから
同期部分のみを分離し、その同期信号ｆｆ！：検知回路
１０に供給する。また、入力端子１２からの基準同期信
号すが検知回路１０に供給されている。これにより、検
知回路１０では、同期分離回路４からの同期信号ｆが正
常な場合はそのまま出力するが、無信号の場合は入力端
子１２から供給される基準同期信号すへ切替えて出・力
する。そして、この出力信号は、入力端子１３から基準
サブキャリア信号Ｃが供給されるバースト制御見損（以
下、ＢＣＯと略称する）回路６に供給される。さらに、
クランプ回路１からの出力信号もＢＣＯ００回路供給さ
れている。そのため、ＢＣＯ００回路は、クランプ回路
１からの出力信号が正常な場合はこの信号に同期したク
ロック信号ｇを発生させるが、クランプ回路１からの出
力信号が七ノクロ信号の場合は、基準サブキャリア信号
Ｃからクロック信号ｇを発生させる。そしてこのクロッ
ク信号ｇがＡＤ変換回路２とライトアドレス発生回路Ｔ
へ供給されると、このＡＤ変換回路２はそのクロック信
号ｇによりフランプ回路１でクランプされたアナログコ
ンポジット映像信号をデジタル映像信号に変換し、その
出力信号をメモリ回路３に供給する。また、ライトアド
レス回路８では入力信号の位相に対応したライトアドレ
ス信号を発生させ、その信号を書込み信号としてメモリ
回路３に供給する。一方、入力端子１４からの基準クロ
ック信号・はリードアドレス発生回路８に供給されてお
夛、このリードアドレス発生回路８は出力信号の位相に
対応するリードアドレス信号を発生させ、その信号を読
出し信号としてメモリ回路３に供給する。これにより、
メモリ回路３は書込み及び読出しのアドレス制御信号に
より入力映像信号ａｔ−遅延させ、出力信号としてデジ
タル映像信号ｄを出力端子１５に供給するものとなって
いる。
がある。第２図において、１は入力端子１１を経てアナ
ログコンポジット映像信号島が供給されるクランプ回路
でらυ、このクランプ回路１はその映像信号ａｙｆＩニ
一定電圧にクランプした後、出力信号をＡＤ変換回路２
に供給する。同期分離回路４には同じくコンポジット映
像信号ａが供給されておシ、これはその映像信号ａから
同期部分のみを分離し、その同期信号ｆｆ！：検知回路
１０に供給する。また、入力端子１２からの基準同期信
号すが検知回路１０に供給されている。これにより、検
知回路１０では、同期分離回路４からの同期信号ｆが正
常な場合はそのまま出力するが、無信号の場合は入力端
子１２から供給される基準同期信号すへ切替えて出・力
する。そして、この出力信号は、入力端子１３から基準
サブキャリア信号Ｃが供給されるバースト制御見損（以
下、ＢＣＯと略称する）回路６に供給される。さらに、
クランプ回路１からの出力信号もＢＣＯ００回路供給さ
れている。そのため、ＢＣＯ００回路は、クランプ回路
１からの出力信号が正常な場合はこの信号に同期したク
ロック信号ｇを発生させるが、クランプ回路１からの出
力信号が七ノクロ信号の場合は、基準サブキャリア信号
Ｃからクロック信号ｇを発生させる。そしてこのクロッ
ク信号ｇがＡＤ変換回路２とライトアドレス発生回路Ｔ
へ供給されると、このＡＤ変換回路２はそのクロック信
号ｇによりフランプ回路１でクランプされたアナログコ
ンポジット映像信号をデジタル映像信号に変換し、その
出力信号をメモリ回路３に供給する。また、ライトアド
レス回路８では入力信号の位相に対応したライトアドレ
ス信号を発生させ、その信号を書込み信号としてメモリ
回路３に供給する。一方、入力端子１４からの基準クロ
ック信号・はリードアドレス発生回路８に供給されてお
夛、このリードアドレス発生回路８は出力信号の位相に
対応するリードアドレス信号を発生させ、その信号を読
出し信号としてメモリ回路３に供給する。これにより、
メモリ回路３は書込み及び読出しのアドレス制御信号に
より入力映像信号ａｔ−遅延させ、出力信号としてデジ
タル映像信号ｄを出力端子１５に供給するものとなって
いる。
かかる従来のＡＤ変換装置では、入力のアナログコンポ
ジット映像信号ＩＬを、位相調整されたデジタルコンポ
ジット映像信号ｄとして出力するが、その入力信号が位
相変化し、メモリ回路３による位相１４１！ｉできる範
囲外になっ九とき、出力信号は一定の位相で出力してし
まうため、同期異常の出力信号になってしまうという問
題があった。
ジット映像信号ＩＬを、位相調整されたデジタルコンポ
ジット映像信号ｄとして出力するが、その入力信号が位
相変化し、メモリ回路３による位相１４１！ｉできる範
囲外になっ九とき、出力信号は一定の位相で出力してし
まうため、同期異常の出力信号になってしまうという問
題があった。
このような問題点を解決するため、本発明は、アナログ
映像信号を受けてデジタル映像信号に変換し、そのデジ
タル映像信号を、メモリ回路に書込み、読出し制御する
ことにより位相調整されたデジタル映像信号として出力
する映像ＡＤ変換装置において、入力アナログ映像信号
をクランプするとともに同期分離したうえ、その同期信
号と基準同期信号を切替え選択し、かつ両信号を比較し
て前記メモリ回路による位相調整範囲内か否かを判断し
それが範囲外であれば非同期情報として出力する比較検
知回路と、該比較検知回路で選択された同期信号または
基準同期信号、クランプされた入力アナログ映像信号及
び基準サブキャリア信号に基づき標本化すべきクロック
信号を発生するＢＣＯ回路と、該ＢＣＯ回路から発生さ
れるクロック信号により入カアナログ映像信号をデジタ
ル変換して前記メモリ回路へ出力するＡＤ変換回路と、
前記比較検知回路から出力される非同期情報を受けそれ
が同期の場合は基準クロック信号を選択し、非同期の場
合は前記ＢＣＯ回路からのクロック信号を選択するクロ
ック切替器と、前記ＢＣＯ回路から発生されるクロック
信号にてライトアドレス信号を発生し該ライトアドレス
信号により前記メモリ回路を書込み制御するライトアド
レス発生回路と、前記クロック切替器で選択された基準
クロック信号またはクロック信号によりリ−ドアドレス
信号を発生し該リードアドレス信号により前記メモリ回
路を読出し制御するリードアドレス発生回路を具備する
ものである。
映像信号を受けてデジタル映像信号に変換し、そのデジ
タル映像信号を、メモリ回路に書込み、読出し制御する
ことにより位相調整されたデジタル映像信号として出力
する映像ＡＤ変換装置において、入力アナログ映像信号
をクランプするとともに同期分離したうえ、その同期信
号と基準同期信号を切替え選択し、かつ両信号を比較し
て前記メモリ回路による位相調整範囲内か否かを判断し
それが範囲外であれば非同期情報として出力する比較検
知回路と、該比較検知回路で選択された同期信号または
基準同期信号、クランプされた入力アナログ映像信号及
び基準サブキャリア信号に基づき標本化すべきクロック
信号を発生するＢＣＯ回路と、該ＢＣＯ回路から発生さ
れるクロック信号により入カアナログ映像信号をデジタ
ル変換して前記メモリ回路へ出力するＡＤ変換回路と、
前記比較検知回路から出力される非同期情報を受けそれ
が同期の場合は基準クロック信号を選択し、非同期の場
合は前記ＢＣＯ回路からのクロック信号を選択するクロ
ック切替器と、前記ＢＣＯ回路から発生されるクロック
信号にてライトアドレス信号を発生し該ライトアドレス
信号により前記メモリ回路を書込み制御するライトアド
レス発生回路と、前記クロック切替器で選択された基準
クロック信号またはクロック信号によりリ−ドアドレス
信号を発生し該リードアドレス信号により前記メモリ回
路を読出し制御するリードアドレス発生回路を具備する
ものである。
したがって、本発明においては、比較検知回路から出力
される非同期情報に基づきクロック切替器を切替え制御
することにより、入力映像信号の位相条件に応じてデジ
タル映像信号の位相調整を自動的に行うことが可能にな
る。
される非同期情報に基づきクロック切替器を切替え制御
することにより、入力映像信号の位相条件に応じてデジ
タル映像信号の位相調整を自動的に行うことが可能にな
る。
以下、本発明について図面を参照して説明する。
第１図は本発明による映像ＡＤ変換装置の一実施例を示
すブロック図である。この実施例において第２図に示し
た従来例のものと異なる点は、同期分離回路４の同期信
号ｆと基準同期信号ｂｔ−切替え選択すると共に、両信
号ｆ、ｂ’ｉ比較してメモリ回路３による位相調整範囲
内かどうかを判断しそれが範囲外であれば非同期情報り
として出力する比較検知回路５と、この比較検知回路５
から出力される非同期情報りに基いてＢＣＯ回路６から
のクロック信号１と基準クロック信号・を切替えるクロ
ック切替器９を設け、その非同期情報りにより同期の場
合は基準クロック信号・を、非同期の場合はクロック信
号ｇをそれぞれ選択してリードアドレス発生回路８に供
給するようにしたことである。なお、図中同一符号は同
一ま九は相当部分を示している。
すブロック図である。この実施例において第２図に示し
た従来例のものと異なる点は、同期分離回路４の同期信
号ｆと基準同期信号ｂｔ−切替え選択すると共に、両信
号ｆ、ｂ’ｉ比較してメモリ回路３による位相調整範囲
内かどうかを判断しそれが範囲外であれば非同期情報り
として出力する比較検知回路５と、この比較検知回路５
から出力される非同期情報りに基いてＢＣＯ回路６から
のクロック信号１と基準クロック信号・を切替えるクロ
ック切替器９を設け、その非同期情報りにより同期の場
合は基準クロック信号・を、非同期の場合はクロック信
号ｇをそれぞれ選択してリードアドレス発生回路８に供
給するようにしたことである。なお、図中同一符号は同
一ま九は相当部分を示している。
次に上記実施例構成の動作を説明する。ことで、アナロ
グコンポジット映像信号ａがクランプ回路１及び同期分
離回路２に供給されると、このクランプ回路１は、その
映像信号ａを一定電圧にクランプした後、出力信号をＡ
Ｄ変換回路２に供給する。また、同期分離回路４では、
入力コンボジット映像信号ａから同期部分のみを分離し
、その同期信号ｆｔ−比較検知回路５に供給する。一方
、入力端子１２かも供給される基準同期信号すは比較検
知回路５に供給される。これにより比較検知回路５では
、同期分離回路４からの同期信号ｆが、それがある場合
はそのまま出力するが、無信号の場合は入力端子１２か
ら供給される基準同期信号すへ切替えて出力し、 ＢＣ
Ｏ回路６に供給される。
グコンポジット映像信号ａがクランプ回路１及び同期分
離回路２に供給されると、このクランプ回路１は、その
映像信号ａを一定電圧にクランプした後、出力信号をＡ
Ｄ変換回路２に供給する。また、同期分離回路４では、
入力コンボジット映像信号ａから同期部分のみを分離し
、その同期信号ｆｔ−比較検知回路５に供給する。一方
、入力端子１２かも供給される基準同期信号すは比較検
知回路５に供給される。これにより比較検知回路５では
、同期分離回路４からの同期信号ｆが、それがある場合
はそのまま出力するが、無信号の場合は入力端子１２か
ら供給される基準同期信号すへ切替えて出力し、 ＢＣ
Ｏ回路６に供給される。
また、比較検知回路５では、同期分離回路４からの同期
信号ｆがある場合は、基準同期信号すと比較しメモリ回
路３による位相調整範囲内かどうかを判断して、範囲外
であれば非同期情報りとして出力し、クロック切替器９
に供給する。
信号ｆがある場合は、基準同期信号すと比較しメモリ回
路３による位相調整範囲内かどうかを判断して、範囲外
であれば非同期情報りとして出力し、クロック切替器９
に供給する。
一方、入力端子１３から供給される基準サブキャリア信
号ＣはＢＣＯ回路６に供給され、さらにクランプ回路１
からの出力信号もＢＣＯ回路６に供給されている。その
九め、ＢＣＯ回路６では、クランプ回路１からの出力信
号が正常な場合は、この信号に同期したクロック信号ｇ
ｆｃ発生させるが、クランプ回路１からの出力信号がモ
ノクロ信号の場合は、基準サブキャリア信号Ｃからクロ
ック信号ｇｔ発生させる。そしてこのクロック信号ｇは
、ＡＤ変換回路２とライトアドレス発生回路７及びクロ
ック切替器９に供給される。これにより、ＡＤ変換回路
２でデジタル変換された出力信号はメモリ回路３に供給
される。ライトアドレス回路７では、入力映像信号ａの
位相に対応したライトアドレス信号を発生させ、その信
号を書込み信号としてメモリ回路２に供給する。また、
入力端子１４からの基準クロック信号・はクロック切替
器９に供給されており、比較検知回路５からの非同期情
報りによυ、同期の場合は基準クロンク信号ｅｔ−１非
同期の場合はＢＣＯ回路６からのクロック信号ｇをそれ
ぞれ切替えて出力する。そして、この出力信号がリード
アドレス発生回路８に供給されると、このリードアドレ
ス発生回路８は、出力信号ｄの位相に対応するリードア
ドレス信号を発生させ、その信号を読出し信号としてメ
モリ回路３に供給する。これにより、メモリ回路３は、
書込み及び読出しのアドレス制御信号により入力信号を
遅ａまたはスルーで処理し、出力信号としてデジタル映
像信号ｄを出力端子１５に供給する。
号ＣはＢＣＯ回路６に供給され、さらにクランプ回路１
からの出力信号もＢＣＯ回路６に供給されている。その
九め、ＢＣＯ回路６では、クランプ回路１からの出力信
号が正常な場合は、この信号に同期したクロック信号ｇ
ｆｃ発生させるが、クランプ回路１からの出力信号がモ
ノクロ信号の場合は、基準サブキャリア信号Ｃからクロ
ック信号ｇｔ発生させる。そしてこのクロック信号ｇは
、ＡＤ変換回路２とライトアドレス発生回路７及びクロ
ック切替器９に供給される。これにより、ＡＤ変換回路
２でデジタル変換された出力信号はメモリ回路３に供給
される。ライトアドレス回路７では、入力映像信号ａの
位相に対応したライトアドレス信号を発生させ、その信
号を書込み信号としてメモリ回路２に供給する。また、
入力端子１４からの基準クロック信号・はクロック切替
器９に供給されており、比較検知回路５からの非同期情
報りによυ、同期の場合は基準クロンク信号ｅｔ−１非
同期の場合はＢＣＯ回路６からのクロック信号ｇをそれ
ぞれ切替えて出力する。そして、この出力信号がリード
アドレス発生回路８に供給されると、このリードアドレ
ス発生回路８は、出力信号ｄの位相に対応するリードア
ドレス信号を発生させ、その信号を読出し信号としてメ
モリ回路３に供給する。これにより、メモリ回路３は、
書込み及び読出しのアドレス制御信号により入力信号を
遅ａまたはスルーで処理し、出力信号としてデジタル映
像信号ｄを出力端子１５に供給する。
このように本実施例によると、入力の映像信号ａがメモ
リ回路３による位相調整範囲外になった時には、メモリ
回路３の書込みアドレスと読出しアドレスを同一にする
ことにより、位相調整なしで出力することが可能となシ
、同期異常が無くなる利点を有する。
リ回路３による位相調整範囲外になった時には、メモリ
回路３の書込みアドレスと読出しアドレスを同一にする
ことにより、位相調整なしで出力することが可能となシ
、同期異常が無くなる利点を有する。
なお、上述の実施例では、位相調整方式をメモリ回路で
構成したが、メモリ以外の同等のハードウェアで構成し
ても可能である。
構成したが、メモリ以外の同等のハードウェアで構成し
ても可能である。
以上説明したように本発明は、映像ＡＤ変換装置におい
て比較検知回路から出力する非同期情報に基づき、リー
ドアドレス発生回路へ供給する基準クロック信号と８０
０回路からのクロック信号とを切替え制御することによ
り、入力の映像信号がメモリ回路による位相調整範囲外
になった時、メモリ回路の書込みアドレスと読出しアド
レスを同一にすることができる。これによって位相調整
なしでデジモル映儂信号を出力できるので、従来のよう
な同期異常を無くすことが可能となシ、実用上の効果は
顔る大である。
て比較検知回路から出力する非同期情報に基づき、リー
ドアドレス発生回路へ供給する基準クロック信号と８０
０回路からのクロック信号とを切替え制御することによ
り、入力の映像信号がメモリ回路による位相調整範囲外
になった時、メモリ回路の書込みアドレスと読出しアド
レスを同一にすることができる。これによって位相調整
なしでデジモル映儂信号を出力できるので、従来のよう
な同期異常を無くすことが可能となシ、実用上の効果は
顔る大である。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の映像ＡＤ変換装置の一例を示すブロック図である
。 １０６０．クランプ回路、２−−−−ＡＤ変換回路、３
拳−・・メモリ回路、４・・・・同期分離回路、５＠・
＠φ比較検知回路、６＠会・・バースト制御発振（ＢＣ
Ｏ）回路、７・・・・ライトアドレス発生回路、８・・
・・リードアドレス発生回路、９・・・・クロック切替
器。
従来の映像ＡＤ変換装置の一例を示すブロック図である
。 １０６０．クランプ回路、２−−−−ＡＤ変換回路、３
拳−・・メモリ回路、４・・・・同期分離回路、５＠・
＠φ比較検知回路、６＠会・・バースト制御発振（ＢＣ
Ｏ）回路、７・・・・ライトアドレス発生回路、８・・
・・リードアドレス発生回路、９・・・・クロック切替
器。
Claims (1)
- アナログ映像信号を受けてデジタル映像信号に変換し、
そのデジタル映像信号を、メモリ回路に書込み、読出し
制御することにより位相調整されたデジタル映像信号と
して出力する映像アナログ・デジタル変換装置において
、前記入力アナログ映像信号をクランプするとともに同
期分離したうえ、その同期信号と基準同期信号を切替え
選択し、かつ両信号を比較して前記メモリ回路による位
相調整範囲内か否かを判断しそれが範囲外であれば非同
期情報として出力する比較検知回路と、該比較検知回路
で選択された同期信号または基準同期信号、クランプさ
れた入力アナログ映像信号及び基準サブキャリア信号に
基づき標本化すべきクロック信号を発生するバースト制
御発振回路と、該バースト制御発振回路から発生される
クロック信号により前記入力アナログ映像信号をデジタ
ル変換して前記メモリ回路へ出力するＡＤ変換回路と、
前記比較検知回路から出力される非同期情報を受けそれ
が同期の場合は基準クロック信号を選択し、非同期の場
合は前記バースト制御発振回路からのクロック信号を選
択するクロック切替器と、前記バースト制御発振回路か
ら発生されるクロック信号にてライトアドレス信号を発
生し該ライトアドレス信号により前記メモリ回路を書込
み制御するライトアドレス発生回路と、前記クロック切
替器で選択された基準クロック信号またはクロック信号
によりリードアドレス信号を発生し該リードアドレス信
号により前記メモリ回路を読出し制御するリードアドレ
ス発生回路を具備し、入力映像信号の位相条件に応じて
デジタル映像信号の位相調整を自動的に行うようにした
ことを特徴とする映像アナログ・デジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042082A JP2775813B2 (ja) | 1989-02-22 | 1989-02-22 | 映像アナログ・デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042082A JP2775813B2 (ja) | 1989-02-22 | 1989-02-22 | 映像アナログ・デジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02222288A true JPH02222288A (ja) | 1990-09-05 |
| JP2775813B2 JP2775813B2 (ja) | 1998-07-16 |
Family
ID=12626125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042082A Expired - Fee Related JP2775813B2 (ja) | 1989-02-22 | 1989-02-22 | 映像アナログ・デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775813B2 (ja) |
-
1989
- 1989-02-22 JP JP1042082A patent/JP2775813B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2775813B2 (ja) | 1998-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |