JPH022152B2 - - Google Patents
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- JPH022152B2 JPH022152B2 JP55171314A JP17131480A JPH022152B2 JP H022152 B2 JPH022152 B2 JP H022152B2 JP 55171314 A JP55171314 A JP 55171314A JP 17131480 A JP17131480 A JP 17131480A JP H022152 B2 JPH022152 B2 JP H022152B2
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- JP
- Japan
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- data
- circuit
- control
- musical
- signal
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Links
- 230000015654 memory Effects 0.000 claims description 74
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000013500 data storage Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 8
- 230000033764 rhythmic process Effects 0.000 description 29
- 238000006243 chemical reaction Methods 0.000 description 22
- 238000001514 detection method Methods 0.000 description 15
- 239000011295 pitch Substances 0.000 description 15
- 230000000694 effects Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 4
- 101150046378 RAM1 gene Proteins 0.000 description 4
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/26—Selecting circuits for automatically producing a series of tones
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
この発明は、音色効果、リズム効果等の楽音発
生態様の制御要素が自動設定され、さらにこの楽
音発生態様の制御要素を任意可変設定し得るよう
にする電子楽器の自動演奏装置に関する。
生態様の制御要素が自動設定され、さらにこの楽
音発生態様の制御要素を任意可変設定し得るよう
にする電子楽器の自動演奏装置に関する。
電子楽器の自動演奏装置にあつては、その演奏
情報を記憶する楽譜データ記憶手段を備えるもの
で、この楽譜データ記憶手段で音高データおよび
符長データからなる音符データを、音符順次に記
憶設定することが考えられている。すなわち、こ
の楽譜データ記憶手段から、音符データを符長に
相当する時間間隔で読み出し、この読み出された
音符データに含まれる音高データに対応する音高
の音源信号を発生し、この音源信号を適宜音色形
成して演奏音として発音させるものである。この
場合、自動リズム演奏装置も適宜付属され、その
テンポクロツク信号によつて符長時間を計測する
ようにしている。
情報を記憶する楽譜データ記憶手段を備えるもの
で、この楽譜データ記憶手段で音高データおよび
符長データからなる音符データを、音符順次に記
憶設定することが考えられている。すなわち、こ
の楽譜データ記憶手段から、音符データを符長に
相当する時間間隔で読み出し、この読み出された
音符データに含まれる音高データに対応する音高
の音源信号を発生し、この音源信号を適宜音色形
成して演奏音として発音させるものである。この
場合、自動リズム演奏装置も適宜付属され、その
テンポクロツク信号によつて符長時間を計測する
ようにしている。
このような自動演奏装置にあつては、あくまで
も楽譜で表現される音符に対応する演奏者を自動
的に発生させるものであり、この演奏者の音色効
果、さらにビブラート、トレモロ等の効果等は、
操作者の意図のもとに設定制御するものであり、
また自動リズム演奏装置におけるリズム種類、ス
タート制御、テンポ制御等は、操作者が選択設定
するものである。
も楽譜で表現される音符に対応する演奏者を自動
的に発生させるものであり、この演奏者の音色効
果、さらにビブラート、トレモロ等の効果等は、
操作者の意図のもとに設定制御するものであり、
また自動リズム演奏装置におけるリズム種類、ス
タート制御、テンポ制御等は、操作者が選択設定
するものである。
自動演奏装置による演奏者は、単に音楽として
聴取するのみならず、模範演奏者として聴取する
必要のあるものであり、このためには模範的な音
色走定等の楽音形成および発生態様も、自動的に
設定されることが重要である。また、この楽音発
生態様を任意可変することによる演奏表現態様
も、聴覚的に知ることは、楽器演奏教習上で非常
に重要なものとなり、音楽的感覚の習得の上でも
重要である。
聴取するのみならず、模範演奏者として聴取する
必要のあるものであり、このためには模範的な音
色走定等の楽音形成および発生態様も、自動的に
設定されることが重要である。また、この楽音発
生態様を任意可変することによる演奏表現態様
も、聴覚的に知ることは、楽器演奏教習上で非常
に重要なものとなり、音楽的感覚の習得の上でも
重要である。
この発明は上記のような点に鑑みなされたもの
で、楽音の発生態様等の模範的な状態で自動演奏
音が得られるばかりでなく、その発生態様をさら
に適宜アレンジして、演奏音効果の変化をも習得
し、音楽教習等が効果的に実行されるようにする
電子楽器の自動演奏装置を提供しようとするもの
である。
で、楽音の発生態様等の模範的な状態で自動演奏
音が得られるばかりでなく、その発生態様をさら
に適宜アレンジして、演奏音効果の変化をも習得
し、音楽教習等が効果的に実行されるようにする
電子楽器の自動演奏装置を提供しようとするもの
である。
すなわち、この発明に係る自動演奏装置は、高
音および符長データからなる音符データと共に、
演奏音の発生態様を制御する複数の制御データを
演奏音情報として設定し、上記記憶データを記憶
データ記憶部に記憶設定して、このデータにもと
ずき上記音符データに対応する演奏音を発生制御
すると共に、パネル面に上記制御データそれぞれ
に対応する設定スイツチによるスイツチ装置を設
け、このスイツチ装置の操作で制御データ記憶部
の制御データを選択的に書き替えられるようにす
るものである。
音および符長データからなる音符データと共に、
演奏音の発生態様を制御する複数の制御データを
演奏音情報として設定し、上記記憶データを記憶
データ記憶部に記憶設定して、このデータにもと
ずき上記音符データに対応する演奏音を発生制御
すると共に、パネル面に上記制御データそれぞれ
に対応する設定スイツチによるスイツチ装置を設
け、このスイツチ装置の操作で制御データ記憶部
の制御データを選択的に書き替えられるようにす
るものである。
以下図面を参照してこの発明の一実施例を説明
する。まず、自動演奏を行なわせるための音符デ
ータおよび制御データでなる演奏情報は、外部記
憶装置に記憶設定され、演奏しようとする曲に応
じてその外部記憶装置を選択して、その記憶演奏
情報を読み取り使用するものである。
する。まず、自動演奏を行なわせるための音符デ
ータおよび制御データでなる演奏情報は、外部記
憶装置に記憶設定され、演奏しようとする曲に応
じてその外部記憶装置を選択して、その記憶演奏
情報を読み取り使用するものである。
第1図は自動演奏装置の構成を示すもので、外
部記憶装置は、例えばその記憶された曲の楽譜の
描かれた譜面11で構成されるもので、この譜面
11の例えば下側端縁部に磁気テープ等による記
録部12が設定される。そして、この記録部12
に演奏情報がデイジタル化され、記録されてい
る。この演奏情報の記録された譜面11は、例え
ば電子楽器キヤビネツトの譜面立てに設定して使
用されるもので、この譜面立て部に対応して、記
録部12を磁気ヘツド走査し、その記録演奏情報
を読み取る読み取り器13が設定される。そし
て、譜面11が譜面立てに乗せられた状態で、記
録部12の記録演奏情報が読み取られるようにす
ると効果的である。
部記憶装置は、例えばその記憶された曲の楽譜の
描かれた譜面11で構成されるもので、この譜面
11の例えば下側端縁部に磁気テープ等による記
録部12が設定される。そして、この記録部12
に演奏情報がデイジタル化され、記録されてい
る。この演奏情報の記録された譜面11は、例え
ば電子楽器キヤビネツトの譜面立てに設定して使
用されるもので、この譜面立て部に対応して、記
録部12を磁気ヘツド走査し、その記録演奏情報
を読み取る読み取り器13が設定される。そし
て、譜面11が譜面立てに乗せられた状態で、記
録部12の記録演奏情報が読み取られるようにす
ると効果的である。
上記記録部12に記録される演奏情報の形態
は、例えば第2図に示すようにまず楽音制御デー
タが設定される。この楽音制御データは、例えば
mビツトで構成されるもので、この制御データに
つづき第1および第2のデータ(Data1および
Data2)が直接的に配置して設定されるもので、
第1のデータはメロデイを表現する音高および符
長からなる音符データが音符順次に設定される。
そして、その曲の終了位置に終了(FINISH)コ
ードを記録し、さらに区切りコードを介して第2
のデータに連続されるようにする。第2のデータ
は伴奏音を表現するもので、例えばコード和音の
根音に相当する音高データ(根音データ)と符長
データとの組み合わせでなる音符データでなり、
この音符データは発生順次に直列に配置し、区切
りコードで終了するようにしてなる。
は、例えば第2図に示すようにまず楽音制御デー
タが設定される。この楽音制御データは、例えば
mビツトで構成されるもので、この制御データに
つづき第1および第2のデータ(Data1および
Data2)が直接的に配置して設定されるもので、
第1のデータはメロデイを表現する音高および符
長からなる音符データが音符順次に設定される。
そして、その曲の終了位置に終了(FINISH)コ
ードを記録し、さらに区切りコードを介して第2
のデータに連続されるようにする。第2のデータ
は伴奏音を表現するもので、例えばコード和音の
根音に相当する音高データ(根音データ)と符長
データとの組み合わせでなる音符データでなり、
この音符データは発生順次に直列に配置し、区切
りコードで終了するようにしてなる。
読み取り器12で読み取られる上記のような演
奏情報は、RAM等でなる前置データメモリ14
に書き込まれるようにする。すなわち、譜面11
が読み取り器13に装填されることにより、書き
込み制御回路15に指令を与え、この制御回路1
5から前置データメモリ14に対して書き込み指
令WTを与える。同時に、この書き込み制御回路
15からアドレスデータが発生され、このアドレ
スデータはセレクタ16を介してデータメモリ1
4にアドレス指令として与えられるようにする。
この時、セレクタ16に対しては、書き込み制御
回路15から書き込み指令WTの発生される状態
に対応して、この制御回路15からのアドレスデ
ータをセレクトするように指令が与えられてい
る。そして、譜面11の記録部12の記録データ
が、読み取り器13で読み取られ、第2図に示し
たような状態で順次アドレス設定して、前置デー
タメモリ14に書き込ませるものである。このデ
ータ読み取り動作は、第2のデータにつづく区切
りコードの検出で終了される。
奏情報は、RAM等でなる前置データメモリ14
に書き込まれるようにする。すなわち、譜面11
が読み取り器13に装填されることにより、書き
込み制御回路15に指令を与え、この制御回路1
5から前置データメモリ14に対して書き込み指
令WTを与える。同時に、この書き込み制御回路
15からアドレスデータが発生され、このアドレ
スデータはセレクタ16を介してデータメモリ1
4にアドレス指令として与えられるようにする。
この時、セレクタ16に対しては、書き込み制御
回路15から書き込み指令WTの発生される状態
に対応して、この制御回路15からのアドレスデ
ータをセレクトするように指令が与えられてい
る。そして、譜面11の記録部12の記録データ
が、読み取り器13で読み取られ、第2図に示し
たような状態で順次アドレス設定して、前置デー
タメモリ14に書き込ませるものである。このデ
ータ読み取り動作は、第2のデータにつづく区切
りコードの検出で終了される。
前置データメモリ14に記憶された演奏情報
は、直列ビツトの状態で設定されるもので、その
読み出し情報はゲート回路17を介して、直列ビ
ツトを並列ビツトデータに変換する第1乃至第3
のS/P変換回路18,19,20に供給する。
この場合、第1の変換回路18はメロデイ等に対
応する第1のデータに対応し、第2の変換回路1
9は伴奏者に対応する第2のデータに対応され
る。そして、第3の変換回路20は、楽音制御デ
ータに対応する。
は、直列ビツトの状態で設定されるもので、その
読み出し情報はゲート回路17を介して、直列ビ
ツトを並列ビツトデータに変換する第1乃至第3
のS/P変換回路18,19,20に供給する。
この場合、第1の変換回路18はメロデイ等に対
応する第1のデータに対応し、第2の変換回路1
9は伴奏者に対応する第2のデータに対応され
る。そして、第3の変換回路20は、楽音制御デ
ータに対応する。
そして、第1および第2のS/P変換回路1
8,19からの並列変換されたデータは、それぞ
れ楽譜データメモリ21,22に供給されると共
に、区切りコード検出回路23,24に導き、第
1のデータにつづいて区切りコードD1、および
第2のデータにつづく区切りコードD2をそれぞ
れ検出するようにしてなる。楽譜データメモリ2
1,22は、それぞれアドレス発生回路25,2
6でそれぞれアドレス指定され、書き込み
(WRITE)あるいは読み出し制御されるもので、
それぞれ上記区切りコード検出信号D1,D2の
供給されるモード制御回路27により書き込みあ
るいは読み出し状態に設定され、前置データメモ
リ14から読み出された第1のデータ(メロデイ
部)が楽譜データメモリ21に、第2のデータ
(伴奏部)が楽譜データメモリ22にそれぞれ書
き込み記憶されるようになる。
8,19からの並列変換されたデータは、それぞ
れ楽譜データメモリ21,22に供給されると共
に、区切りコード検出回路23,24に導き、第
1のデータにつづいて区切りコードD1、および
第2のデータにつづく区切りコードD2をそれぞ
れ検出するようにしてなる。楽譜データメモリ2
1,22は、それぞれアドレス発生回路25,2
6でそれぞれアドレス指定され、書き込み
(WRITE)あるいは読み出し制御されるもので、
それぞれ上記区切りコード検出信号D1,D2の
供給されるモード制御回路27により書き込みあ
るいは読み出し状態に設定され、前置データメモ
リ14から読み出された第1のデータ(メロデイ
部)が楽譜データメモリ21に、第2のデータ
(伴奏部)が楽譜データメモリ22にそれぞれ書
き込み記憶されるようになる。
例えば、楽譜データメモリ21に対しては、第
3図のAに示すように高温データおよび符長デー
タの組み合わせでなる音符データがアドレス順次
に記憶設定される。この場合、休止符も音高デー
タの1つとして(オール0)符長データと組み合
わせて記憶設定され、曲の終了に対応して終了コ
ード(FINISH)が記憶設定され、アドレス順次
にこれら音符データが読み出されるようになつて
いる。楽譜データメモリ22に対しても、同図の
Bに示すようにコード根音に対応する音高データ
と符長データの組み合わせが、アドレス順次に記
憶設定されている。
3図のAに示すように高温データおよび符長デー
タの組み合わせでなる音符データがアドレス順次
に記憶設定される。この場合、休止符も音高デー
タの1つとして(オール0)符長データと組み合
わせて記憶設定され、曲の終了に対応して終了コ
ード(FINISH)が記憶設定され、アドレス順次
にこれら音符データが読み出されるようになつて
いる。楽譜データメモリ22に対しても、同図の
Bに示すようにコード根音に対応する音高データ
と符長データの組み合わせが、アドレス順次に記
憶設定されている。
そして、これら楽譜データメモリ21,22か
らの読み出し音符データの音高データ部は、自動
演奏音形成回路28および自動伴奏音形成回路2
9に供され、さらに符長データ部は読み出し制御
回路30,31にそれぞれ供給される。自動演奏
音形成回路28では、供給された音高データに対
応する音高の楽音信号を発生し、また自動伴奏音
形成回路29では供給された音高データにもとず
き、この音高を根音とするコード和音構成音、さ
らにベース音の楽音信号を発生する。そして、こ
れら発生された楽音信号は、増幅器32を介して
スピーカ33に供給し、演奏者として発音される
ようになる。
らの読み出し音符データの音高データ部は、自動
演奏音形成回路28および自動伴奏音形成回路2
9に供され、さらに符長データ部は読み出し制御
回路30,31にそれぞれ供給される。自動演奏
音形成回路28では、供給された音高データに対
応する音高の楽音信号を発生し、また自動伴奏音
形成回路29では供給された音高データにもとず
き、この音高を根音とするコード和音構成音、さ
らにベース音の楽音信号を発生する。そして、こ
れら発生された楽音信号は、増幅器32を介して
スピーカ33に供給し、演奏者として発音される
ようになる。
また、読み出し制御回路30,31では、それ
ぞれ符長データに対応する時間をカウント計測
し、その入力時より符長時間経過時に、符長一致
信号を発生し、それぞれ対応する系列のアドレス
発生回路25,26に供給する。その他、楽譜デ
ータメモリ21からの出力データは、終了検知回
路34で監視され、終了コード(FINISH)が読
み出された時にこれら検知し、この検知信号はモ
ード制御回路27に供給する。また、楽譜データ
メモリ21から読み出される音高データは、鍵盤
35の各鍵を選択的に指示する押鍵表示回路36
を表示制御し、その音高データに対応して押鍵す
べき鍵を指示して、演奏練習の補助をするように
なる。鍵盤35に対応するキースイツチ回路35
aからは、その押鍵操作に対応するキーイングデ
ータが得られ、楽音形成回路37でその鍵操作に
対応する楽音信号が得られ、増幅器32を介して
スピーカ33から演奏音として放出されるように
なる。
ぞれ符長データに対応する時間をカウント計測
し、その入力時より符長時間経過時に、符長一致
信号を発生し、それぞれ対応する系列のアドレス
発生回路25,26に供給する。その他、楽譜デ
ータメモリ21からの出力データは、終了検知回
路34で監視され、終了コード(FINISH)が読
み出された時にこれら検知し、この検知信号はモ
ード制御回路27に供給する。また、楽譜データ
メモリ21から読み出される音高データは、鍵盤
35の各鍵を選択的に指示する押鍵表示回路36
を表示制御し、その音高データに対応して押鍵す
べき鍵を指示して、演奏練習の補助をするように
なる。鍵盤35に対応するキースイツチ回路35
aからは、その押鍵操作に対応するキーイングデ
ータが得られ、楽音形成回路37でその鍵操作に
対応する楽音信号が得られ、増幅器32を介して
スピーカ33から演奏音として放出されるように
なる。
前記モード制御回路27に対しては、スタート
スイツチ39およびリピートスイツチ39が付属
され、それぞれのスイツチ38,39の操作に対
応してスタート指令(STRT)およびリピート
指令(REP)が入力される。このモード制御回
路27は、演奏情報の読み取り書き込み、さらに
読み出し自動演奏等のモード制御を行なうもの
で、以下信号系の説明の便宜上、前置データメモ
リ14、楽譜データメモリ21,22それぞれに
対応する信号説明に関連して、これらメモリ1
4,21,22をそれぞれRAM1,RAM2,
RAM3と仮称する。
スイツチ39およびリピートスイツチ39が付属
され、それぞれのスイツチ38,39の操作に対
応してスタート指令(STRT)およびリピート
指令(REP)が入力される。このモード制御回
路27は、演奏情報の読み取り書き込み、さらに
読み出し自動演奏等のモード制御を行なうもの
で、以下信号系の説明の便宜上、前置データメモ
リ14、楽譜データメモリ21,22それぞれに
対応する信号説明に関連して、これらメモリ1
4,21,22をそれぞれRAM1,RAM2,
RAM3と仮称する。
モード制御回路27は、まず前置データメモリ
14系に対して、RAM1アドレスカウンタクリ
ア指令を発生し、アドレスカウンタ40をリセツ
トする。このアドレスカウンタ40は、クロツク
φで計数され、その計数値に対応したアドレスデ
ータは、セレクタ16を介して前置データメモリ
14に供給される。また、このアドレスカウンタ
40の計数値は、前記制御データのビツト数mを
検知するデコーダ41に供給され、アドレスm検
知時にデコーダ41から検出信号PDENDが発生
され、アンド回路42を介してモード制御回路2
7に供給する。アンド回路42には、モード制御
回路27からのプリデータ指令信号がゲート信号
として供給される。
14系に対して、RAM1アドレスカウンタクリ
ア指令を発生し、アドレスカウンタ40をリセツ
トする。このアドレスカウンタ40は、クロツク
φで計数され、その計数値に対応したアドレスデ
ータは、セレクタ16を介して前置データメモリ
14に供給される。また、このアドレスカウンタ
40の計数値は、前記制御データのビツト数mを
検知するデコーダ41に供給され、アドレスm検
知時にデコーダ41から検出信号PDENDが発生
され、アンド回路42を介してモード制御回路2
7に供給する。アンド回路42には、モード制御
回路27からのプリデータ指令信号がゲート信号
として供給される。
モード制御回路27からは、アドレスリセツト
信号ADRが発生され、アドレス発生回路25,
26にリセツト指令として供給し、またメモリ書
き込み指令MWTを発生して楽譜データメモリ2
1,22に書き込み指令を与える。そして、
さらに楽譜データメモリ21,22それぞれに対
対するチツプイネーブル信号MCE2,MCE3を
発生し、それぞれにチツプイネーブル指令を
与える。このチツプイネーブルに対応してモード
制御回路27から、RAM2,RAM3の書き込
み信号が発生され、それぞれアドレス発生回路2
5,26をデータ書き込み指令状態Wに設定し、
さらにクリア指令を発生してアドレス発生回路2
5,26を共にクリア制御するようにしてなる。
信号ADRが発生され、アドレス発生回路25,
26にリセツト指令として供給し、またメモリ書
き込み指令MWTを発生して楽譜データメモリ2
1,22に書き込み指令を与える。そして、
さらに楽譜データメモリ21,22それぞれに対
対するチツプイネーブル信号MCE2,MCE3を
発生し、それぞれにチツプイネーブル指令を
与える。このチツプイネーブルに対応してモード
制御回路27から、RAM2,RAM3の書き込
み信号が発生され、それぞれアドレス発生回路2
5,26をデータ書き込み指令状態Wに設定し、
さらにクリア指令を発生してアドレス発生回路2
5,26を共にクリア制御するようにしてなる。
第4図はアドレス発生回路25の具体的構成例
を示すもので、アドレスカウンタ43を備える。
このカウンタ43は対応するメモリ21の最大ア
ドレス番地に対応して最大計数値が設定され、そ
の最大計数値(MAXカウント)に達した時に信
号ACTOを発生し、モード制御回路27に供給
するようになるもので、その計数値情報がアドレ
スデータとして出力されるものである。このカウ
ンタ43は前記信号ADRでリセツトされ、オア
回路44の出力信号で計数歩進されるもので、オ
ア回路44には前記読み出し制御回路30からの
符長一致信号およびアンド回路45,46からの
信号が供給される。アンド回路45,46にはク
リア信号(RAM2,RAM3)および書き込み
指令(RAM2)がそれぞれゲート信号として供
給され、クロツクφとこのクロツクφを適宜分周
した信号とをそれぞれ導出制御するものである。
すなわち、クリア指令あるいは書き込み指令が与
えられた時に、アドレスカウンタ43をクロツク
φとこのクロツクφを適宜分周した信号とでそれ
ぞれ連続的に計数歩進するものである。このよう
な動作によりクリア信号(RAM2,RAM3)
発生時には、クロツクφにより高速でRAM2に
「0」が書き込まれるので、このRAM2は実質
的にクリアされることになる。また、書き込み指
令(RAM2)発生時には、前置データメモリ1
4からの直列データがS/P変換回路18により
並列データに変換され、この並列データがクロツ
クφを分周した信号によつてRAM2に書き込ま
れる。
を示すもので、アドレスカウンタ43を備える。
このカウンタ43は対応するメモリ21の最大ア
ドレス番地に対応して最大計数値が設定され、そ
の最大計数値(MAXカウント)に達した時に信
号ACTOを発生し、モード制御回路27に供給
するようになるもので、その計数値情報がアドレ
スデータとして出力されるものである。このカウ
ンタ43は前記信号ADRでリセツトされ、オア
回路44の出力信号で計数歩進されるもので、オ
ア回路44には前記読み出し制御回路30からの
符長一致信号およびアンド回路45,46からの
信号が供給される。アンド回路45,46にはク
リア信号(RAM2,RAM3)および書き込み
指令(RAM2)がそれぞれゲート信号として供
給され、クロツクφとこのクロツクφを適宜分周
した信号とをそれぞれ導出制御するものである。
すなわち、クリア指令あるいは書き込み指令が与
えられた時に、アドレスカウンタ43をクロツク
φとこのクロツクφを適宜分周した信号とでそれ
ぞれ連続的に計数歩進するものである。このよう
な動作によりクリア信号(RAM2,RAM3)
発生時には、クロツクφにより高速でRAM2に
「0」が書き込まれるので、このRAM2は実質
的にクリアされることになる。また、書き込み指
令(RAM2)発生時には、前置データメモリ1
4からの直列データがS/P変換回路18により
並列データに変換され、この並列データがクロツ
クφを分周した信号によつてRAM2に書き込ま
れる。
アドレス発生回路26も上記同様に構成される
もので、この場合は特に信号ACTOの出力回路
は設けられておらず、符長一致信号は読み出し制
御回路31から得るようにしてなる。
もので、この場合は特に信号ACTOの出力回路
は設けられておらず、符長一致信号は読み出し制
御回路31から得るようにしてなる。
第5図は、モード制御回路27の具体的構成を
示すもので、自動演奏のプレイ(PLAY)モード
を設定するフリツプフロツプ回路47およびリピ
ートモードを設定するトリガフリツプフロツプ4
8を備え、それぞれセツトされたプレイあるいは
リピートモード設定時において、表示ランプ4
9,50が点灯されるようになつている。
示すもので、自動演奏のプレイ(PLAY)モード
を設定するフリツプフロツプ回路47およびリピ
ートモードを設定するトリガフリツプフロツプ4
8を備え、それぞれセツトされたプレイあるいは
リピートモード設定時において、表示ランプ4
9,50が点灯されるようになつている。
そして、前記スタートイツチ38の操作に対応
するスタート信号STRTは、微分回路51に供
給し、微分パルス状のスタート信号ΔSTRTを発
生し、この信号はオア回路52を介してフリツプ
フロツプ回路47をリセツトし、さらにトリガフ
リツプフロツプ回路48をリセツト設定する。そ
して、フリツプフロツプ回路47は、そのセツト
時にプレイモードの指令信号PLAYを発生する。
するスタート信号STRTは、微分回路51に供
給し、微分パルス状のスタート信号ΔSTRTを発
生し、この信号はオア回路52を介してフリツプ
フロツプ回路47をリセツトし、さらにトリガフ
リツプフロツプ回路48をリセツト設定する。そ
して、フリツプフロツプ回路47は、そのセツト
時にプレイモードの指令信号PLAYを発生する。
上記オア回路52には、終了信号FINISHが供
給されるものであり、この信号はトリガフリツプ
フロツプ回路48のセツト時にゲート信号の与え
られるアンド回路53に供給する。そして、この
アンド回路53からの出力信号は、クロツクφで
駆動されるデイレードフリツプフロツプでなる遅
延回路54を介して、プリセツトカウンタ55に
プリセツトロード指令LDとして供給する。
給されるものであり、この信号はトリガフリツプ
フロツプ回路48のセツト時にゲート信号の与え
られるアンド回路53に供給する。そして、この
アンド回路53からの出力信号は、クロツクφで
駆動されるデイレードフリツプフロツプでなる遅
延回路54を介して、プリセツトカウンタ55に
プリセツトロード指令LDとして供給する。
このプリセツトカウンタ55は、前記スタート
信号ΔSTRTでリセツトされ初期設定されるもの
で、3ビツトのバイナリカウンタで構成され、上
記プリセツトロード指令LDに対応して、3ビツ
トで「100」にプリセツト設定される。このカウ
ンタ55からの3ビツトの出力計数データ「Q1,
Q2,Q3」はデコーダ56に供給し、この計数デ
ータに対応して「0」「1」「2」「3」「4」の出
力信号ラインに出力信号を発生するようになる。
このデコーダ56の「0」〜「3」の計数値にそ
れぞれ対応する出力ラインは、それぞれクリア
(RAM2,RAM3)指令、プリテータ、書き込
み(WRITE)のRAM2およびRAM3に対する
信号にそれぞれ対応され、その出力「1」で該当
の指令信号を発生するようになる。また、デコー
ダ56の「1」「2」「3」のラインの出力信号は
オア回路57で検知し、信号MCLとして取り出
し、前記前置データメモリ14からの読み出しデ
ータの供給されるゲート回路17にゲート信号と
して与えるようにする。さらに、「0」「2」「3」
のライン、「0」「2」のライン、「0」「3」のラ
インがそれぞれ出力の存在しない状態を、それぞ
れノア回路58,59,60で検知し、それぞれ
信号MWT、MCE2、MCE3の出力信号を得る
ようにし、デコーダ56で計数値「4」が得られ
た時には、これを微分回路61で検知し、フリツ
プフロツプ回路47にセツト指令を与えるように
する。そして、さらにデコーダ56の計数値
「0」の出力信号は、入力される信号ACTOと共
にアンド回路62に供給し、このアンド回路62
からの出力信号は、RAM1クリア信号として取
り出し、アドレスカウンタ40をリセツトする。
信号ΔSTRTでリセツトされ初期設定されるもの
で、3ビツトのバイナリカウンタで構成され、上
記プリセツトロード指令LDに対応して、3ビツ
トで「100」にプリセツト設定される。このカウ
ンタ55からの3ビツトの出力計数データ「Q1,
Q2,Q3」はデコーダ56に供給し、この計数デ
ータに対応して「0」「1」「2」「3」「4」の出
力信号ラインに出力信号を発生するようになる。
このデコーダ56の「0」〜「3」の計数値にそ
れぞれ対応する出力ラインは、それぞれクリア
(RAM2,RAM3)指令、プリテータ、書き込
み(WRITE)のRAM2およびRAM3に対する
信号にそれぞれ対応され、その出力「1」で該当
の指令信号を発生するようになる。また、デコー
ダ56の「1」「2」「3」のラインの出力信号は
オア回路57で検知し、信号MCLとして取り出
し、前記前置データメモリ14からの読み出しデ
ータの供給されるゲート回路17にゲート信号と
して与えるようにする。さらに、「0」「2」「3」
のライン、「0」「2」のライン、「0」「3」のラ
インがそれぞれ出力の存在しない状態を、それぞ
れノア回路58,59,60で検知し、それぞれ
信号MWT、MCE2、MCE3の出力信号を得る
ようにし、デコーダ56で計数値「4」が得られ
た時には、これを微分回路61で検知し、フリツ
プフロツプ回路47にセツト指令を与えるように
する。そして、さらにデコーダ56の計数値
「0」の出力信号は、入力される信号ACTOと共
にアンド回路62に供給し、このアンド回路62
からの出力信号は、RAM1クリア信号として取
り出し、アドレスカウンタ40をリセツトする。
このアンド回路62からの出力信号、前記スタ
ート信号ΔSTRT、さらに入力される信号
PDEND、D1END、D2END、FINISHのいずれ
かの存在はオア回路63で検知され、さらにアン
ド回路62からの出力信号、信号PDEND、
D1END、D2END、FINISHのいずれかの存在を
オア回路64で検知する。そして、オア回路63
からの出力信号は、信号ADRとして取り出し、
オア回路64からの出力信号はプリセツトカウン
タ55に計数信号として供給するようにしてな
る。
ート信号ΔSTRT、さらに入力される信号
PDEND、D1END、D2END、FINISHのいずれ
かの存在はオア回路63で検知され、さらにアン
ド回路62からの出力信号、信号PDEND、
D1END、D2END、FINISHのいずれかの存在を
オア回路64で検知する。そして、オア回路63
からの出力信号は、信号ADRとして取り出し、
オア回路64からの出力信号はプリセツトカウン
タ55に計数信号として供給するようにしてな
る。
前記トリガフリツプフロツプ48のトリガ端子
Tには、前記リピートスイツチ39の操作に対応
するリピート信号REPが供給され、このフリツ
プフロツプ48を反転制御するようにしてなる。
Tには、前記リピートスイツチ39の操作に対応
するリピート信号REPが供給され、このフリツ
プフロツプ48を反転制御するようにしてなる。
このモード制御回路27からのスタート信号
ΔSTRTは、制御レジスタ回路65に供給され
る。この制御レジスタ65には、前記第3のS/
P変換回路20からの並列データが供給され、こ
れを記憶保持する。この場合、S/P変換回路2
0には、前記アンド回路42から得られる
PDEND信号が供給され、アドレスカウンタ40
のアドレス計数値がmとなつた時のデコーダ41
からの出力信号に対応したビツト並列変換動作が
停止される。すなわち、制御レジスタ回路65に
対して前置データメモリ14の記憶データの先頭
からmビツト分、すなわち制御データ部が、レジ
スタ回路65に記憶設定されるようになる。すな
わち、演奏楽音の発生制御に用いられるm個の設
定情報が制御レジスタ回路65に記憶設定される
もので、電子楽器のパネル面には、これらm個の
設定情報それぞれに対応する設定スイツチからな
るスイツチ回路群66が設定されている。このス
イツチ回路群66の各スイツチには、そのスイツ
チに対応する設定状態を指示する表示ランプ群が
付属され、このランプ群は制御レジスタ回路65
の記憶制御データによつて、選択的に点灯表示さ
れるようになつている。
ΔSTRTは、制御レジスタ回路65に供給され
る。この制御レジスタ65には、前記第3のS/
P変換回路20からの並列データが供給され、こ
れを記憶保持する。この場合、S/P変換回路2
0には、前記アンド回路42から得られる
PDEND信号が供給され、アドレスカウンタ40
のアドレス計数値がmとなつた時のデコーダ41
からの出力信号に対応したビツト並列変換動作が
停止される。すなわち、制御レジスタ回路65に
対して前置データメモリ14の記憶データの先頭
からmビツト分、すなわち制御データ部が、レジ
スタ回路65に記憶設定されるようになる。すな
わち、演奏楽音の発生制御に用いられるm個の設
定情報が制御レジスタ回路65に記憶設定される
もので、電子楽器のパネル面には、これらm個の
設定情報それぞれに対応する設定スイツチからな
るスイツチ回路群66が設定されている。このス
イツチ回路群66の各スイツチには、そのスイツ
チに対応する設定状態を指示する表示ランプ群が
付属され、このランプ群は制御レジスタ回路65
の記憶制御データによつて、選択的に点灯表示さ
れるようになつている。
この場合、制御レジスタ回路65の設定記憶情
報は、スイツチ群66によつて選択的に書き替え
制御できるようにされる。
報は、スイツチ群66によつて選択的に書き替え
制御できるようにされる。
そして、この制御レジスタ回路65に記憶保持
された制御データは、自動演奏音形成回路28、
自動伴奏音形成回路29、楽音形成回路37に供
給し、発音される演奏楽音の音色、変調効果等を
設定するものである。
された制御データは、自動演奏音形成回路28、
自動伴奏音形成回路29、楽音形成回路37に供
給し、発音される演奏楽音の音色、変調効果等を
設定するものである。
また、制御レジスタ回路65のリズム演奏に関
連する制御データ、すなわちリズム種類、リズム
シンクロスタート等の制御データは、リズムパタ
ーンメモリ67に供給する。このリズムパターン
メモリ67には、テンポ発振器68からのテンポ
クロツク信号TCLを計数するカウンタ69から
のバイナリ状計数データが供給され、このバイナ
リ計数データを構成するビツト信号を組合わせ
て、制御データで指定された種類のリズムパター
ン信号を発生する。そして、このリズムパターン
信号は、リズム音源回路70を駆動し、自動リズ
ム演奏音源信号を得るもので、この音源信号は前
記増幅器32に供給し、スピーカ33から自動リ
ズム演奏音として発音されるようにしてなる。
連する制御データ、すなわちリズム種類、リズム
シンクロスタート等の制御データは、リズムパタ
ーンメモリ67に供給する。このリズムパターン
メモリ67には、テンポ発振器68からのテンポ
クロツク信号TCLを計数するカウンタ69から
のバイナリ状計数データが供給され、このバイナ
リ計数データを構成するビツト信号を組合わせ
て、制御データで指定された種類のリズムパター
ン信号を発生する。そして、このリズムパターン
信号は、リズム音源回路70を駆動し、自動リズ
ム演奏音源信号を得るもので、この音源信号は前
記増幅器32に供給し、スピーカ33から自動リ
ズム演奏音として発音されるようにしてなる。
ここで、上記発振器68からのテンポクロツク
信号は、読み出し制御回路30,31に供給し、
符長時間を計数計測するクロツク信号として使用
するものであり、またリズムパターンメモリ67
の出力パターン信号で、伴奏音形成回路29を制
御し、コード和音、ベース音等の伴奏楽音信号が
リズムパターンに対応して表現されるようにして
なる。また、自動の演奏音および伴奏音形成回路
28,29、押鍵表示回路36、読み出し制御回
路30,31、さらにカウンタ69には、モード
制御回路27から信号PLAYを供給し、自動演奏
動作モードを指令する。
信号は、読み出し制御回路30,31に供給し、
符長時間を計数計測するクロツク信号として使用
するものであり、またリズムパターンメモリ67
の出力パターン信号で、伴奏音形成回路29を制
御し、コード和音、ベース音等の伴奏楽音信号が
リズムパターンに対応して表現されるようにして
なる。また、自動の演奏音および伴奏音形成回路
28,29、押鍵表示回路36、読み出し制御回
路30,31、さらにカウンタ69には、モード
制御回路27から信号PLAYを供給し、自動演奏
動作モードを指令する。
第6図は、上記制御レジスタ回路65部の具体
的構成例を示すもので、まずその入力部のS/P
変換回路20部は、ゲート回路17を介して取り
出される直列ビツト状態の前置データメモリ14
からの読み出しデータの供給されるmビツトのシ
フトレジスタ71を備える。すなわち、前置レジ
スタ14からmビツトの制御データが読み出され
ると、その制御データがシフトレジスタ71の各
桁に記憶されるようになる。このシフトレジスタ
71の各桁に1ビツトづつ記憶された制御データ
は、並列的にラツチ回路72に供給されるもの
で、このラツチ回路72には前置レジスタ14か
らmビツトの制御データが読み出された時に発生
される信号PDENDによるラツチ指令が与えら
れ、制御データは並列ビツトの状態でラツチ回路
72にラツチ記憶される。そして、このラツチさ
れた制御データは、信号PDENDで駆動されるワ
ンシヨツト回路73からのパル状信号でゲート制
御されるゲート回路74を介して取り出され、制
御レジスタ回路65に供給されるようになる。
的構成例を示すもので、まずその入力部のS/P
変換回路20部は、ゲート回路17を介して取り
出される直列ビツト状態の前置データメモリ14
からの読み出しデータの供給されるmビツトのシ
フトレジスタ71を備える。すなわち、前置レジ
スタ14からmビツトの制御データが読み出され
ると、その制御データがシフトレジスタ71の各
桁に記憶されるようになる。このシフトレジスタ
71の各桁に1ビツトづつ記憶された制御データ
は、並列的にラツチ回路72に供給されるもの
で、このラツチ回路72には前置レジスタ14か
らmビツトの制御データが読み出された時に発生
される信号PDENDによるラツチ指令が与えら
れ、制御データは並列ビツトの状態でラツチ回路
72にラツチ記憶される。そして、このラツチさ
れた制御データは、信号PDENDで駆動されるワ
ンシヨツト回路73からのパル状信号でゲート制
御されるゲート回路74を介して取り出され、制
御レジスタ回路65に供給されるようになる。
制御レジスタ回路65は、第1乃至第4のレジ
スタ75,76,77,78に区分設定される。
そして、例えば第1のレジスタ75はリズムスタ
ート、上鍵盤および下鍵盤に対するトレロ、同じ
くビブラート、リズムシンクロスタート等の制御
データに対応され、その各データに対応したスイ
ツチ回路からなる第1のスイツチ回路群66aを
備える。そして、このスイツチ回路群66aを構
成する各スイツチ回路は、例えばプツシユON、
ブツシユOFFでそれぞれ構成される。また、第
2のレジスタ76、第3のレジスタ77、第4の
レジスタ78は、それぞれリズムセレクトスイツ
チ回路群66b、上下鍵盤音色プリセツトスイツ
チ回路群、自動演奏音のベースコードを得るモー
ド(シングルフインガ、フルフインガー等)選択
スイツチ回路群を備え、これらの制御データにそ
れぞれ対応される。そして、この第2〜第4のレ
ジスタ76〜78のスイツチ回路群にあつては、
その各々の制御データに対してスイツチ回路が存
在し、その1つのスイツチ回路を設定操作した時
に、他のスイツチ回路は全て解除設定されるよう
に構成してなる。ここで、第2乃至第4のレジス
タ76〜78は、同一構成でなるもので、その内
部構成はレジスタ76で代表している。
スタ75,76,77,78に区分設定される。
そして、例えば第1のレジスタ75はリズムスタ
ート、上鍵盤および下鍵盤に対するトレロ、同じ
くビブラート、リズムシンクロスタート等の制御
データに対応され、その各データに対応したスイ
ツチ回路からなる第1のスイツチ回路群66aを
備える。そして、このスイツチ回路群66aを構
成する各スイツチ回路は、例えばプツシユON、
ブツシユOFFでそれぞれ構成される。また、第
2のレジスタ76、第3のレジスタ77、第4の
レジスタ78は、それぞれリズムセレクトスイツ
チ回路群66b、上下鍵盤音色プリセツトスイツ
チ回路群、自動演奏音のベースコードを得るモー
ド(シングルフインガ、フルフインガー等)選択
スイツチ回路群を備え、これらの制御データにそ
れぞれ対応される。そして、この第2〜第4のレ
ジスタ76〜78のスイツチ回路群にあつては、
その各々の制御データに対してスイツチ回路が存
在し、その1つのスイツチ回路を設定操作した時
に、他のスイツチ回路は全て解除設定されるよう
に構成してなる。ここで、第2乃至第4のレジス
タ76〜78は、同一構成でなるもので、その内
部構成はレジスタ76で代表している。
まず、第1のレジスタ75にあつては、スイツ
チ回路群66aで設定された複数の制御データ
が、並列的に取り出されマルチプレクサ79に供
給される。このマルチプレクサ79はカウンタ8
0からの計数信号で制御され、上記複数の設定制
御データが順次取り出され、シフトレジスタ81
に供給する。ここで、スイツチ回路群66aで設
定される制御データ数がP個である場合、このデ
ータはそれぞれON、OFFを表現する1ビツトデ
ータで構成され、シフトレジスタ81はP桁に構
成する。そして、このシフトレジスタ81からの
出力ビツトデータは、インバータ82で反転して
マルチプレクサ79からの出力ビートデータと共
にアンド回路83に供給する。すなわち、アンド
回路83からは、スイツチ回路群66a内のある
スイツチ回路がON状態に切換えられた時に、こ
の切換えられたスイツチ回路対応するデータの出
力タイミングで論理「1」の出力信号が得られる
ようになる。また、マルチプレクサ79からの出
力信号をインバータ84で反転してシフトレジス
タ81からの出力信号と共にアンド回路85に供
給し、このアンド回路85からはスイツチ回路群
66a内のあるスイツチがOFF状態に切換えら
れた時に、この切換えられたスイツチ回路に対応
するデータの出力タイミングで論理「1」の出力
信号が得られるようにしてなる。そして、これら
アンド回路83,85からの出力信号は、それぞ
れカウンタ80で制御されるデマルチプレクサ8
6a,86bに供給して、並列的なビツトデータ
にもどし、これらビツトデータはそれぞれP個の
オア回路87a,87b…および88a,88b
…に分配供給する。
チ回路群66aで設定された複数の制御データ
が、並列的に取り出されマルチプレクサ79に供
給される。このマルチプレクサ79はカウンタ8
0からの計数信号で制御され、上記複数の設定制
御データが順次取り出され、シフトレジスタ81
に供給する。ここで、スイツチ回路群66aで設
定される制御データ数がP個である場合、このデ
ータはそれぞれON、OFFを表現する1ビツトデ
ータで構成され、シフトレジスタ81はP桁に構
成する。そして、このシフトレジスタ81からの
出力ビツトデータは、インバータ82で反転して
マルチプレクサ79からの出力ビートデータと共
にアンド回路83に供給する。すなわち、アンド
回路83からは、スイツチ回路群66a内のある
スイツチ回路がON状態に切換えられた時に、こ
の切換えられたスイツチ回路対応するデータの出
力タイミングで論理「1」の出力信号が得られる
ようになる。また、マルチプレクサ79からの出
力信号をインバータ84で反転してシフトレジス
タ81からの出力信号と共にアンド回路85に供
給し、このアンド回路85からはスイツチ回路群
66a内のあるスイツチがOFF状態に切換えら
れた時に、この切換えられたスイツチ回路に対応
するデータの出力タイミングで論理「1」の出力
信号が得られるようにしてなる。そして、これら
アンド回路83,85からの出力信号は、それぞ
れカウンタ80で制御されるデマルチプレクサ8
6a,86bに供給して、並列的なビツトデータ
にもどし、これらビツトデータはそれぞれP個の
オア回路87a,87b…および88a,88b
…に分配供給する。
オア回路87a,87b…には、前記ゲート回
路74から得られたmビツトの制御データの中の
第1のレジスタ75に対応するPビツトの制御デ
ータがそれぞれ分配供給され、このオア回路78
a,78b…からの出力信号は、P個の制御デー
タをそれぞれ記憶設定するフリツプフロツプ回路
89a,89b…のセツト端子に供給する。ま
た、オア回路88a,88b…には、スタート信
号ΔSTRTをそれぞれ供給し、これらオア回路8
8a,88b…からの出力信号は、それぞれ上記
フリツプフロツプ回路89a,89b…のリセツ
ト端子に供給する。
路74から得られたmビツトの制御データの中の
第1のレジスタ75に対応するPビツトの制御デ
ータがそれぞれ分配供給され、このオア回路78
a,78b…からの出力信号は、P個の制御デー
タをそれぞれ記憶設定するフリツプフロツプ回路
89a,89b…のセツト端子に供給する。ま
た、オア回路88a,88b…には、スタート信
号ΔSTRTをそれぞれ供給し、これらオア回路8
8a,88b…からの出力信号は、それぞれ上記
フリツプフロツプ回路89a,89b…のリセツ
ト端子に供給する。
すなわち、モード制御回路27からスタート信
号ΔSTRTが発生された時、フリツプフロツプ回
路89a,89b…は全てリセツトされて初期設
定され、その後S/P変換回路20からの第1の
レジスタ75に対応する制御データでフリツプフ
ロツプ回路89a,89b…が選択的にセツトさ
れて、その制御データを記憶保持するようにな
り、このフリツプフロツプ回路89a,89b…
のセツトあるいはリセツト状態に応じて、Pビツ
トの出力制御データが得られるようになるもので
ある。そして、この状態でパネル面のスイツチ回
路群66aにおいてスイツチ操作が行なわれた
場、そのON動作でアンド回路83から、OFF動
作でアンド回路85から出力信号が得られ、フリ
ツプフロツプ回路89a,89b…による記憶を
その新しいスイツチ動作に応じて書き替えるよう
になるものである。
号ΔSTRTが発生された時、フリツプフロツプ回
路89a,89b…は全てリセツトされて初期設
定され、その後S/P変換回路20からの第1の
レジスタ75に対応する制御データでフリツプフ
ロツプ回路89a,89b…が選択的にセツトさ
れて、その制御データを記憶保持するようにな
り、このフリツプフロツプ回路89a,89b…
のセツトあるいはリセツト状態に応じて、Pビツ
トの出力制御データが得られるようになるもので
ある。そして、この状態でパネル面のスイツチ回
路群66aにおいてスイツチ操作が行なわれた
場、そのON動作でアンド回路83から、OFF動
作でアンド回路85から出力信号が得られ、フリ
ツプフロツプ回路89a,89b…による記憶を
その新しいスイツチ動作に応じて書き替えるよう
になるものである。
90は、スイツチ回路群66aのスイツチそれ
ぞれに対応して設けられるランプ群であり、フリ
ツプフロツプ回路89a,89b…のセツトある
いはリセツト状態に応じて点灯制御され、その時
の制御データの状態を表示するようになる。
ぞれに対応して設けられるランプ群であり、フリ
ツプフロツプ回路89a,89b…のセツトある
いはリセツト状態に応じて点灯制御され、その時
の制御データの状態を表示するようになる。
第2のレジスタ76にあつては、スイツチ回路
群66bの各スイツチ回路の設定状態に応じたビ
ツトデータを、カウンタ80で制御されるマルチ
プレクサ91で順次取り出し、シフトレジスタ9
2に供給する。このシフトレジスタ92は第2の
レジスタ76に対する制御データのビツト数qに
対応して1ビツトq桁に構成され、その出力ビツ
トデータはインバータ93を介してマルチプレク
サ91からの出力データと共にアンド回路94に
供給する。すなわち、アンド回路94からは、ス
イツチ回路群66bのいずれかのスイツチが操作
された時に、そのスイツチに対応する制御データ
タイミングで出力信号が発生するもので、このア
ンド回路94からの出力信号はデマルチプレクサ
95でタイミング分配され、オア回路96a,9
6b…に供給される。このオア回路96a,96
b…には、S/P変換回路20からの第2のレジ
スタ76に対応するqビツトの制御データが分配
結合されるもので、このオア回路96a,96b
…からの出力データはラツチ回路97に供給す
る。このラツチ回路97には、オア回路96a,
96b…のいずれかに出力が発生した時にオア回
路98でこれを検知し、ラツチ指令の与えられる
ものである。そして、このラツチ回路97の記憶
制御データは、制御出力として取り出すと共に、
スイツチ回路群66bに対応するランプ群99を
表示制御するようにしてなる。
群66bの各スイツチ回路の設定状態に応じたビ
ツトデータを、カウンタ80で制御されるマルチ
プレクサ91で順次取り出し、シフトレジスタ9
2に供給する。このシフトレジスタ92は第2の
レジスタ76に対する制御データのビツト数qに
対応して1ビツトq桁に構成され、その出力ビツ
トデータはインバータ93を介してマルチプレク
サ91からの出力データと共にアンド回路94に
供給する。すなわち、アンド回路94からは、ス
イツチ回路群66bのいずれかのスイツチが操作
された時に、そのスイツチに対応する制御データ
タイミングで出力信号が発生するもので、このア
ンド回路94からの出力信号はデマルチプレクサ
95でタイミング分配され、オア回路96a,9
6b…に供給される。このオア回路96a,96
b…には、S/P変換回路20からの第2のレジ
スタ76に対応するqビツトの制御データが分配
結合されるもので、このオア回路96a,96b
…からの出力データはラツチ回路97に供給す
る。このラツチ回路97には、オア回路96a,
96b…のいずれかに出力が発生した時にオア回
路98でこれを検知し、ラツチ指令の与えられる
ものである。そして、このラツチ回路97の記憶
制御データは、制御出力として取り出すと共に、
スイツチ回路群66bに対応するランプ群99を
表示制御するようにしてなる。
すなわち、S/P変換回路20からこの第2の
レジスタ76に対して、qビツトの並例データに
より、q種類の制御内容の1つを選択指定する制
御指令が入力される。例えば、オア回路96aに
対応する制御対象を選択する場合には、このオア
回路96aに分配されるビツトのみを「1」に
し、他を全て「0」にしたqビツトの制御データ
が入力され、そのqビツトのデータは「1」のデ
ータを検知するオア回路98に対応してラツチ回
路97にラツチ記憶される。そして、この状態で
スイツチ回路群66bにおいて1つのスイツチが
操作されると、その操作されたスイツチに対応し
て例えばオア回路96bにデマルチプレクサ95
から信号「1」が与えられ、オア回路98出力に
対応してラツチ回路97に、このオア回路96b
に対応する部分が「1」となる制御データを書き
込むようになる。すなわち、スイツチ回路群66
bによつて制御データの内容が書き替えられるよ
うになり、ラツチ回路97の記憶データの内容
は、ランプ群99で表示されるようになる。
レジスタ76に対して、qビツトの並例データに
より、q種類の制御内容の1つを選択指定する制
御指令が入力される。例えば、オア回路96aに
対応する制御対象を選択する場合には、このオア
回路96aに分配されるビツトのみを「1」に
し、他を全て「0」にしたqビツトの制御データ
が入力され、そのqビツトのデータは「1」のデ
ータを検知するオア回路98に対応してラツチ回
路97にラツチ記憶される。そして、この状態で
スイツチ回路群66bにおいて1つのスイツチが
操作されると、その操作されたスイツチに対応し
て例えばオア回路96bにデマルチプレクサ95
から信号「1」が与えられ、オア回路98出力に
対応してラツチ回路97に、このオア回路96b
に対応する部分が「1」となる制御データを書き
込むようになる。すなわち、スイツチ回路群66
bによつて制御データの内容が書き替えられるよ
うになり、ラツチ回路97の記憶データの内容
は、ランプ群99で表示されるようになる。
レジスタ77,78は、それぞれレジスタ76
と同様に構成され、それぞれrビツトおよびsビ
ツトの制御データが対応されるようになる。
と同様に構成され、それぞれrビツトおよびsビ
ツトの制御データが対応されるようになる。
すなわち、上記のように構成される自動演奏装
置にあつては、まずその自動演奏に先立ち、外部
記憶装置である譜面11を読み取り器13にセツ
トする。このように譜面11がセツトされると、
読み取り器13は譜面11に設定された記録部1
2を走査し、その記録演奏データの読み取りを開
始する。同時に書き込み制御回路15に指令を与
え、この回路15から前置データメモリ14に書
き込み指令WTを与えると共にセレクタ16にセ
レクト指令を与え、書き込み制御回路15で発生
されるアドレスデータを前置データメモリ14に
与え、読み取り器13で読み取られた第2図に示
したような演奏データをそのままアドレス順に前
置データメモリ14に書き込む。そして、自動演
奏の準備が完了される。
置にあつては、まずその自動演奏に先立ち、外部
記憶装置である譜面11を読み取り器13にセツ
トする。このように譜面11がセツトされると、
読み取り器13は譜面11に設定された記録部1
2を走査し、その記録演奏データの読み取りを開
始する。同時に書き込み制御回路15に指令を与
え、この回路15から前置データメモリ14に書
き込み指令WTを与えると共にセレクタ16にセ
レクト指令を与え、書き込み制御回路15で発生
されるアドレスデータを前置データメモリ14に
与え、読み取り器13で読み取られた第2図に示
したような演奏データをそのままアドレス順に前
置データメモリ14に書き込む。そして、自動演
奏の準備が完了される。
このような準備完了状態でスタートスイツチ3
8が操作されると、モード制御回路27からスタ
ート信号ΔSTRT信号が発生され、この信号は制
御レジスタ回路65に供給されると共に、モード
制御回路27でフリツプフロツプ回路47および
トリガフリツプフロツプ48をリセツト設定し、
さらにオア回路63を介して信号ADRを発生す
る。すなわち、楽譜データメモリ21,22に対
応するアドレス発生回路25,26にリセツト指
令を与え、初期設定する。
8が操作されると、モード制御回路27からスタ
ート信号ΔSTRT信号が発生され、この信号は制
御レジスタ回路65に供給されると共に、モード
制御回路27でフリツプフロツプ回路47および
トリガフリツプフロツプ48をリセツト設定し、
さらにオア回路63を介して信号ADRを発生す
る。すなわち、楽譜データメモリ21,22に対
応するアドレス発生回路25,26にリセツト指
令を与え、初期設定する。
また、モード制御回路27において、スタート
信号ΔSTRTの発生と共にプリセツトカウンタ5
5がリセツトされ、その出力Q1,Q2,Q3は
「000」となつてデコーダ56の「0」に対応する
ラインに「1」の信号が発生し、RAM2、
RAM3のクリア指令が発生される。この時、ノ
ア回路58〜60からの出力信号MWT、MCE
2、MCE3は「0」となり、楽譜データメモリ
21,22は共に書き込み状態とされ、チツプイ
ネーブルの状態とされる。アドレス発生回路2
5,26にクリア指令が与えられると、第4図か
らも明らかなように、信号ADRでリセツトされ
たアドレスカウンタ43がクロツクφで歩進され
るようになり、書き込状態とされた楽譜データメ
モリ21,22に順次歩進されるアドレス指令が
与えられる。この時、前置データメモリ14の出
力回路のゲート回路17が閉じられる状態にある
ため、楽譜データメモリ21,22に対する入力
データはオール「0」であり、したがつて楽譜デ
ータメモリ21,22の記憶データは全て「0」
となり、クリアされる。そして、アドレス発生回
路25のアドレスカウンタ43の計数値が最大値
となると、信号ACTOが発生され、モード制御
回路27においてアンド回路62に信号が与えら
れる。この時、デコーダ56の「0」のラインが
「1」であるため、上記アンド回路62から信号
ACTOに対応して出力信号が得られ、RAM1ク
リア信号が発生し、アドレスカウンタ40がリセ
ツトされ、初期設定される。同時に、アンド回路
62の出力信号はオア回路63を介して信号
ADRとして取り出され、アドレス発生回路25,
26をリセツトして初期設定し、さらにオア回路
64を介してプリセツトカウンタ55を1つ歩進
する。
信号ΔSTRTの発生と共にプリセツトカウンタ5
5がリセツトされ、その出力Q1,Q2,Q3は
「000」となつてデコーダ56の「0」に対応する
ラインに「1」の信号が発生し、RAM2、
RAM3のクリア指令が発生される。この時、ノ
ア回路58〜60からの出力信号MWT、MCE
2、MCE3は「0」となり、楽譜データメモリ
21,22は共に書き込み状態とされ、チツプイ
ネーブルの状態とされる。アドレス発生回路2
5,26にクリア指令が与えられると、第4図か
らも明らかなように、信号ADRでリセツトされ
たアドレスカウンタ43がクロツクφで歩進され
るようになり、書き込状態とされた楽譜データメ
モリ21,22に順次歩進されるアドレス指令が
与えられる。この時、前置データメモリ14の出
力回路のゲート回路17が閉じられる状態にある
ため、楽譜データメモリ21,22に対する入力
データはオール「0」であり、したがつて楽譜デ
ータメモリ21,22の記憶データは全て「0」
となり、クリアされる。そして、アドレス発生回
路25のアドレスカウンタ43の計数値が最大値
となると、信号ACTOが発生され、モード制御
回路27においてアンド回路62に信号が与えら
れる。この時、デコーダ56の「0」のラインが
「1」であるため、上記アンド回路62から信号
ACTOに対応して出力信号が得られ、RAM1ク
リア信号が発生し、アドレスカウンタ40がリセ
ツトされ、初期設定される。同時に、アンド回路
62の出力信号はオア回路63を介して信号
ADRとして取り出され、アドレス発生回路25,
26をリセツトして初期設定し、さらにオア回路
64を介してプリセツトカウンタ55を1つ歩進
する。
プリセツトカウンタ55が歩進されると、デコ
ーダ56の「1」のラインに出力信号が発生し、
プリテータを発生しアンド回路42にゲート信号
を与えるようになり、信号MCLを発生してゲー
ト回路17のゲートを開く。
ーダ56の「1」のラインに出力信号が発生し、
プリテータを発生しアンド回路42にゲート信号
を与えるようになり、信号MCLを発生してゲー
ト回路17のゲートを開く。
この時、前述したようにアドレスカウンタ40
はリセツトされて初期設定された後、クロツクφ
で計数歩進されるようになるものであり、セレク
タ16に書き込み制御回路15から外部データ読
み取りのためのセレクト指令が与えられていない
ため、アドレスカウンタ40で前置データメモリ
14は先頭アドレスから順次アドレス指定され
る。この時、このデータメモリ14は読み取り状
態でないため、読み出し(リード)状態にあり、
先に記憶された演奏音データは先頭から順次読み
出され、ゲート回路17を介して、S/P変換回
路18〜20に並列的に供給される。しかし、楽
譜データメモリ21,22は書き込みモードでは
ないため、S/P変換回路18,19の出力デー
タは作用しない。
はリセツトされて初期設定された後、クロツクφ
で計数歩進されるようになるものであり、セレク
タ16に書き込み制御回路15から外部データ読
み取りのためのセレクト指令が与えられていない
ため、アドレスカウンタ40で前置データメモリ
14は先頭アドレスから順次アドレス指定され
る。この時、このデータメモリ14は読み取り状
態でないため、読み出し(リード)状態にあり、
先に記憶された演奏音データは先頭から順次読み
出され、ゲート回路17を介して、S/P変換回
路18〜20に並列的に供給される。しかし、楽
譜データメモリ21,22は書き込みモードでは
ないため、S/P変換回路18,19の出力デー
タは作用しない。
前置データメモリ14から読み出された先頭か
らmビツトの制御データは、そのままS/P変換
回路20のシフトレジスタ71に直列的に書き込
まれ、このmビツトのデータ出力が完了するとデ
コーダ41でmビツト検出信号が得られ、先にゲ
ート信号の与えられたアンド回路42を介して信
号PDENDが取り出され、モード制御回路27お
よびS/P変換回路20に供給される。S/P変
換回路20にあつては、第6図からも明らかなよ
うに、信号PDENDによりラツチ回路72にラツ
チ指令が与えられ、mビツトのシフトレジスタ7
1に書き込まれた制御データをラツチ記憶し、ゲ
ート回路74を介して第1乃至第4のレジスタ7
5〜78に分配し、前述したように記憶保持する
ようになる。
らmビツトの制御データは、そのままS/P変換
回路20のシフトレジスタ71に直列的に書き込
まれ、このmビツトのデータ出力が完了するとデ
コーダ41でmビツト検出信号が得られ、先にゲ
ート信号の与えられたアンド回路42を介して信
号PDENDが取り出され、モード制御回路27お
よびS/P変換回路20に供給される。S/P変
換回路20にあつては、第6図からも明らかなよ
うに、信号PDENDによりラツチ回路72にラツ
チ指令が与えられ、mビツトのシフトレジスタ7
1に書き込まれた制御データをラツチ記憶し、ゲ
ート回路74を介して第1乃至第4のレジスタ7
5〜78に分配し、前述したように記憶保持する
ようになる。
また、モード制御回路27においては、入力さ
れるPDENDによつて、オア回路63,64から
出力信号が発生し、信号ADRを発生してアドレ
ス発生回路25,26のリセツトを確認すると共
に、プリセツトカウンタ55を歩進し、デコーダ
26の「2」のラインに出力信号が発生するよう
にされる。
れるPDENDによつて、オア回路63,64から
出力信号が発生し、信号ADRを発生してアドレ
ス発生回路25,26のリセツトを確認すると共
に、プリセツトカウンタ55を歩進し、デコーダ
26の「2」のラインに出力信号が発生するよう
にされる。
デコーダ56の「2」のラインに出力信号が発
生されると、ノア回路58,59の出力信号が
「0」となり、書き込み指令(WRITE RAM2)
が発生する。すなわち、楽譜データメモリ21が
書き込み動作状態とされ、アドレス発生回路25
のアドレスは、クロツクφで歩進されるようにな
る。したがつて、ゲート回路17を介して前置デ
ータメモリ14から、前記制御データにつづいて
読み出される第1のデータが、S/P変換回路1
8を介して、第3図のAに示したフオーマツトで
楽譜データメモリ21に書き込まれるようにな
る。そして、上記第1のデータが終了コード
(FINISH)までデータメモリ21に書き込まれ
ると、つづいてS/P変換回路18から区切りコ
ードが出力され、これが区切りコード検出回路2
3で検出され、検出信号D1ENDが発生される。
生されると、ノア回路58,59の出力信号が
「0」となり、書き込み指令(WRITE RAM2)
が発生する。すなわち、楽譜データメモリ21が
書き込み動作状態とされ、アドレス発生回路25
のアドレスは、クロツクφで歩進されるようにな
る。したがつて、ゲート回路17を介して前置デ
ータメモリ14から、前記制御データにつづいて
読み出される第1のデータが、S/P変換回路1
8を介して、第3図のAに示したフオーマツトで
楽譜データメモリ21に書き込まれるようにな
る。そして、上記第1のデータが終了コード
(FINISH)までデータメモリ21に書き込まれ
ると、つづいてS/P変換回路18から区切りコ
ードが出力され、これが区切りコード検出回路2
3で検出され、検出信号D1ENDが発生される。
この区切り検出信号D1ENDは、モード制御
回路27において、信号ADRを発生すると共に
プリセツトカウンタ55を歩進し、デコーダ56
の「3」のラインに出力信号が発生するようにな
る。したがつて、上記楽譜データメモリ21に対
する書き込み状態は停止され、アドレス発生回路
25,26のリセツトが確認される。そして、楽
譜データメモリ22が書き込み動作状態に設定さ
れ、アドレス発生回路26に対して書き込み指令
(WRITE RAM3)が供給され、クロツクφで
アドレスが歩進されるようになる。すなわち、ゲ
ート回路17を介して前置データメモリ14から
読み出される第2のデータが楽譜データメモリ2
2に、第3図のBに示すフオーマツトの状態で書
き込まれ、この第2のデータの書き込み終了と共
に区切りコード検出回路24から検出信号D2
ENDが得られる。
回路27において、信号ADRを発生すると共に
プリセツトカウンタ55を歩進し、デコーダ56
の「3」のラインに出力信号が発生するようにな
る。したがつて、上記楽譜データメモリ21に対
する書き込み状態は停止され、アドレス発生回路
25,26のリセツトが確認される。そして、楽
譜データメモリ22が書き込み動作状態に設定さ
れ、アドレス発生回路26に対して書き込み指令
(WRITE RAM3)が供給され、クロツクφで
アドレスが歩進されるようになる。すなわち、ゲ
ート回路17を介して前置データメモリ14から
読み出される第2のデータが楽譜データメモリ2
2に、第3図のBに示すフオーマツトの状態で書
き込まれ、この第2のデータの書き込み終了と共
に区切りコード検出回路24から検出信号D2
ENDが得られる。
この区切り検出信号D2ENDはモード制御回
路27に供給され、信号ADRを発生してアドレ
ス発生回路25,26をリセツトし初期設定する
と共に、プリセツトカウンタ55を歩進し、デコ
ーダ56の「4」のラインに出力信号を発生させ
るようになる。したがつて、信号MCLは断たれ、
ゲート回路17のゲートが閉じられ、前置データ
メモリ14からのデータ読み出し動作が終了す
る。この状態では、モード制御回路27のノア回
路58〜60からの出力信号は全て「1」とな
り、楽譜データメモリ21,22は読み出し状態
に設定される。
路27に供給され、信号ADRを発生してアドレ
ス発生回路25,26をリセツトし初期設定する
と共に、プリセツトカウンタ55を歩進し、デコ
ーダ56の「4」のラインに出力信号を発生させ
るようになる。したがつて、信号MCLは断たれ、
ゲート回路17のゲートが閉じられ、前置データ
メモリ14からのデータ読み出し動作が終了す
る。この状態では、モード制御回路27のノア回
路58〜60からの出力信号は全て「1」とな
り、楽譜データメモリ21,22は読み出し状態
に設定される。
デコーダ56の「4」のラインに信号が立ち上
ると、微分回路61から微分パルスが発生され、
フリツプフロツプ回路47がセツトされる。した
がつて、演奏動作指令PLAYが発生すると共に、
このプレイ状態の表示がランプ49で行なわれる
ようになる。この動作指令PLAYは、自動演奏音
および自動伴奏音形成回路28,29、読み出し
制御回路30,31、カウンタ69を動作状態に
設定するもので、読み出し制御回路30,31で
はまずアドレス発生回路25,26を1つ歩進
し、楽譜データメモリ21,22から、それぞれ
先頭番地の音符データを読み出すようにされる。
ると、微分回路61から微分パルスが発生され、
フリツプフロツプ回路47がセツトされる。した
がつて、演奏動作指令PLAYが発生すると共に、
このプレイ状態の表示がランプ49で行なわれる
ようになる。この動作指令PLAYは、自動演奏音
および自動伴奏音形成回路28,29、読み出し
制御回路30,31、カウンタ69を動作状態に
設定するもので、読み出し制御回路30,31で
はまずアドレス発生回路25,26を1つ歩進
し、楽譜データメモリ21,22から、それぞれ
先頭番地の音符データを読み出すようにされる。
すなわち、自動演奏音形成回路28では、楽譜
データメモリ21からの読み出し音符データの音
高データに対応する楽音信号を発生する。また、
伴奏音形成回路29では、楽譜データメモリ22
からの読み出し音符データの根音データにもとづ
き、コード和音さらにベース音の音楽信号を形成
する。この場合、動作指令されたカウンタ69か
らの計数信号にもとずく、リズムパターンメモリ
67からのリズムパターン信号で、上記コード和
音、ベース音の楽音信号が断続され、この伴奏音
信号は上記演奏音形成回路28からの楽音信号と
共に増幅器32に供給され、自動演奏音として発
生されるようになる。また、同時にリズムパター
ンメモリ67からの出力パターン信号でリズム音
源回路70が駆動され、リズム演奏を伴なつた自
動演奏が表現される。
データメモリ21からの読み出し音符データの音
高データに対応する楽音信号を発生する。また、
伴奏音形成回路29では、楽譜データメモリ22
からの読み出し音符データの根音データにもとづ
き、コード和音さらにベース音の音楽信号を形成
する。この場合、動作指令されたカウンタ69か
らの計数信号にもとずく、リズムパターンメモリ
67からのリズムパターン信号で、上記コード和
音、ベース音の楽音信号が断続され、この伴奏音
信号は上記演奏音形成回路28からの楽音信号と
共に増幅器32に供給され、自動演奏音として発
生されるようになる。また、同時にリズムパター
ンメモリ67からの出力パターン信号でリズム音
源回路70が駆動され、リズム演奏を伴なつた自
動演奏が表現される。
この場合、制御レジスタ回路65からの制御デ
ータが、自動演奏音形成回路28、自動伴奏音形
成回路29に分配供給されており、メロデイ演奏
音および伴奏音の発生態様は、この制御データに
より決定される。また、リズムパターンメモリ6
7で発生されるリズムパターン信号の態様も、制
御レジスタ回路65からの制御データで選択設定
されている。
ータが、自動演奏音形成回路28、自動伴奏音形
成回路29に分配供給されており、メロデイ演奏
音および伴奏音の発生態様は、この制御データに
より決定される。また、リズムパターンメモリ6
7で発生されるリズムパターン信号の態様も、制
御レジスタ回路65からの制御データで選択設定
されている。
ここで、楽譜データメモリ21からの出力音符
データは押鍵表示回路36にも供給されており、
この音符データに対応する操作鍵を鍵盤35上で
指示表示するようになる。したがつて、演奏練習
生はこの指示された鍵を操作することによつて、
上記自動演奏された演奏を鍵盤35上で実行し得
るようになるものであり、この鍵の操作に伴なり
キースイツチ回路35aから得られる音番データ
にもとずき、楽音形成回路37で楽音信号が発生
されるようになる。すなわち、自動演奏音形成回
路28からの自動演奏音情報を模範演奏源とした
練習演奏楽音信号が楽音形成回路37から得ら
れ、効果的な鍵盤演奏練習が実行できるようにな
るものである。
データは押鍵表示回路36にも供給されており、
この音符データに対応する操作鍵を鍵盤35上で
指示表示するようになる。したがつて、演奏練習
生はこの指示された鍵を操作することによつて、
上記自動演奏された演奏を鍵盤35上で実行し得
るようになるものであり、この鍵の操作に伴なり
キースイツチ回路35aから得られる音番データ
にもとずき、楽音形成回路37で楽音信号が発生
されるようになる。すなわち、自動演奏音形成回
路28からの自動演奏音情報を模範演奏源とした
練習演奏楽音信号が楽音形成回路37から得ら
れ、効果的な鍵盤演奏練習が実行できるようにな
るものである。
この場合、自動演奏音形成回路28からの出力
楽音信号レベルを、断あるいは減少させるように
すれば、効果的な演奏練習が実行できる。
楽音信号レベルを、断あるいは減少させるように
すれば、効果的な演奏練習が実行できる。
このような演奏状態において、楽譜データメモ
リ21,22から読み出された音符データに含ま
れる符長データは、それぞれ読み出し制御回路3
0,31に記憶される。この読み出し制御回路3
0,31では、テンポ発振器68からのテンポク
ロツク信号TCLを計数し、それぞれ記憶された
符長データに相当する時間経過を計測するもの
で、上記音符データの読み出しより、それぞれ記
憶した符長データに対応する時間の経過した時
に、それぞれ対応するアドレス発生回路25,2
6に歩進指令を与え、それぞれアドレスカウンタ
43を歩進して楽譜データメモリ21,22から
次の番地の音符データを読み出すようにする。
リ21,22から読み出された音符データに含ま
れる符長データは、それぞれ読み出し制御回路3
0,31に記憶される。この読み出し制御回路3
0,31では、テンポ発振器68からのテンポク
ロツク信号TCLを計数し、それぞれ記憶された
符長データに相当する時間経過を計測するもの
で、上記音符データの読み出しより、それぞれ記
憶した符長データに対応する時間の経過した時
に、それぞれ対応するアドレス発生回路25,2
6に歩進指令を与え、それぞれアドレスカウンタ
43を歩進して楽譜データメモリ21,22から
次の番地の音符データを読み出すようにする。
すなわち、楽譜データメモリ21,22それぞ
れから、音符データが、その音符データに含まれ
る符長データに対応する時間間隔で順次読み出さ
れ、自動演奏が断続されるようになる。そして、
自動演奏が終了する状態となると、楽譜データメ
モリ21から終了コード(FINISH)が読み出さ
れ、これが終了コード検出回路34で検出され
る。この終了検出信号FINISHは、モード制御回
路27に供給され、オア回路52を介してフリツ
プフロツプ回路47をリセツトする。同時にこの
信号はオア回路63,64を介して取り出され、
アドレス発生回路25,26をリセツトして初期
設定すると共に、プリセツトカウンタ55を歩進
し、デコーダ56の「5」のラインに出力信号が
発生されるように設定され、自動演奏動作が終了
される。
れから、音符データが、その音符データに含まれ
る符長データに対応する時間間隔で順次読み出さ
れ、自動演奏が断続されるようになる。そして、
自動演奏が終了する状態となると、楽譜データメ
モリ21から終了コード(FINISH)が読み出さ
れ、これが終了コード検出回路34で検出され
る。この終了検出信号FINISHは、モード制御回
路27に供給され、オア回路52を介してフリツ
プフロツプ回路47をリセツトする。同時にこの
信号はオア回路63,64を介して取り出され、
アドレス発生回路25,26をリセツトして初期
設定すると共に、プリセツトカウンタ55を歩進
し、デコーダ56の「5」のラインに出力信号が
発生されるように設定され、自動演奏動作が終了
される。
また、上記自動演奏状態において、リピートス
イツチ39が操作されると、リセツト状態にある
トリガフリツプフロツプ48にトリガ指令が与え
られ、反転してセツトされる。そして、リピート
表示ランプ50が点灯されると共に、アンド回路
53にゲート信号が与えられる。
イツチ39が操作されると、リセツト状態にある
トリガフリツプフロツプ48にトリガ指令が与え
られ、反転してセツトされる。そして、リピート
表示ランプ50が点灯されると共に、アンド回路
53にゲート信号が与えられる。
そして、このような状態で上記したように終了
検出信号FINISHが発生されると、上記したよう
に自動演奏停止動作が実行されると同時に、アン
ド回路53から出力信号が発生し、この信号は遅
延回路54を介してプリセツトカウンタ55にプ
リセツトロード信号LDとして供給される。この
プリセツトカウンタ55には、バイナリ情報で
「100」のプリセツトデータが結合されているた
め、上記プリセツト指令でカウンタ55の計数デ
ータは「100」とされ、デコーダ56の「4」の
ラインに出力信号が発生されるようになる。した
がつて、前述したと同様の自動演奏モードが再び
認定される。
検出信号FINISHが発生されると、上記したよう
に自動演奏停止動作が実行されると同時に、アン
ド回路53から出力信号が発生し、この信号は遅
延回路54を介してプリセツトカウンタ55にプ
リセツトロード信号LDとして供給される。この
プリセツトカウンタ55には、バイナリ情報で
「100」のプリセツトデータが結合されているた
め、上記プリセツト指令でカウンタ55の計数デ
ータは「100」とされ、デコーダ56の「4」の
ラインに出力信号が発生されるようになる。した
がつて、前述したと同様の自動演奏モードが再び
認定される。
この場合、終了検出信号FINISHが発生され
て、1クロツク信号φだけ遅れてプリセツトカウ
ンタ55にプリセツト指令が与えられるものであ
るため、オア回路63からの信号ADRでアドレ
ス発生回路25,26のリセツト動作は行なわれ
る。また、オア回路64からの信号でプリセツト
カウンタ55を歩進し、デコーダ56の「5」の
ラインに出力信号が発生する。
て、1クロツク信号φだけ遅れてプリセツトカウ
ンタ55にプリセツト指令が与えられるものであ
るため、オア回路63からの信号ADRでアドレ
ス発生回路25,26のリセツト動作は行なわれ
る。また、オア回路64からの信号でプリセツト
カウンタ55を歩進し、デコーダ56の「5」の
ラインに出力信号が発生する。
したがつて、プリセツト動作でデコーダ56の
「4」のラインに信号が立ち上ると共に、楽譜デ
ータメモリ21,22の記憶データが再び先頭番
地から読み出され、再び自動演奏が繰り返し行な
われるようになる。このリピート演奏モードは、
リピートスイツチ39を再び操作し、モード制御
回路27のトリガフリツプフロツプ48を反転リ
セツトすることにより終了される。
「4」のラインに信号が立ち上ると共に、楽譜デ
ータメモリ21,22の記憶データが再び先頭番
地から読み出され、再び自動演奏が繰り返し行な
われるようになる。このリピート演奏モードは、
リピートスイツチ39を再び操作し、モード制御
回路27のトリガフリツプフロツプ48を反転リ
セツトすることにより終了される。
すなわち、上記のような自動演奏装置にあつて
は、制御レジスタ回路65に記憶設定された制御
データにもとずき、楽音発生態様の特定された自
動演奏音が得られる。そして、この制御レジスタ
回路65に対しては、メロデイ、伴奏音等の演奏
情報と共に外部記憶装置に記録設定された制御デ
ータが記憶設定できるものであり、楽音発生態様
までも模範設定した自動演奏音が得られるもので
ある。
は、制御レジスタ回路65に記憶設定された制御
データにもとずき、楽音発生態様の特定された自
動演奏音が得られる。そして、この制御レジスタ
回路65に対しては、メロデイ、伴奏音等の演奏
情報と共に外部記憶装置に記録設定された制御デ
ータが記憶設定できるものであり、楽音発生態様
までも模範設定した自動演奏音が得られるもので
ある。
しかし、実際の自動演奏に際しては、音色、効
果等の楽音発生態様を変更して演奏させたい場合
も要求され、また演奏曲と楽音発生態様との関連
を学習するには、任意に楽音発生態様を変更制御
することが要求される。
果等の楽音発生態様を変更して演奏させたい場合
も要求され、また演奏曲と楽音発生態様との関連
を学習するには、任意に楽音発生態様を変更制御
することが要求される。
しかし、このような場合でもパネル面に設置さ
れるスイツチ回路群66の制御対象に対応したス
イツチを操作することにより自由に変更できる。
すなわち、第6図に示したように、スタート制御
された当初においては、S/P変換回路20を介
して得られた制御データが記憶設定されるもので
あるが、前述したようにスイツチ回路群66a,
66b等のスイツチ操作によつて、その記憶内容
が変更され、任意な楽音発生態様が選択的に設定
されるものである。
れるスイツチ回路群66の制御対象に対応したス
イツチを操作することにより自由に変更できる。
すなわち、第6図に示したように、スタート制御
された当初においては、S/P変換回路20を介
して得られた制御データが記憶設定されるもので
あるが、前述したようにスイツチ回路群66a,
66b等のスイツチ操作によつて、その記憶内容
が変更され、任意な楽音発生態様が選択的に設定
されるものである。
以上のようにこの発明によれば、楽音の発生態
様を模範的なものとした自動演奏音が得られるば
かりでなく、この楽音発生態様を適宜アレンジし
て設定することのできるものであり、演奏楽音に
対する音色効果、変調効果等の変化をも効果的に
習得するために効果的なものとすることができ、
音楽教習等にも非常に効果的に使用し得るように
なるものである。
様を模範的なものとした自動演奏音が得られるば
かりでなく、この楽音発生態様を適宜アレンジし
て設定することのできるものであり、演奏楽音に
対する音色効果、変調効果等の変化をも効果的に
習得するために効果的なものとすることができ、
音楽教習等にも非常に効果的に使用し得るように
なるものである。
第1図はこの発明の一実施例に係る自動演奏装
置を説明する構成図、第2図は上記装置に使用さ
れる演奏音情報の態様を説明する図、第3図の
A,Bはそれぞれ楽譜データとして記憶されるメ
ロデイ部および伴奏部のデータフオーマツトを説
明する図、第4図は上記装置のアドレス発生装置
を説明する構成図、第5図は同じくモード制御回
路を説明する構成図、第6図は同じく制御データ
レジスタ回路を説明する構成図である。 11…譜面、12…記録部、13…読み取り
器、14…前置データメモリ、17…ゲート回
路、18〜20…S/P変換回路、21,22…
楽譜データメモリ、25,26…アドレス発生回
路、27…モード制御回路、28…自動演奏音形
成回路、29…自動伴奏音形成回路、30,31
…読み出し制御回路、38…スタートスイツチ、
39…リピートスイツチ、65…制御レジスタ回
路、66…スイツチ群、67…リズムパターンメ
モリ、68…テンポ発振器、69…カウンタ、7
0…リズム音源。
置を説明する構成図、第2図は上記装置に使用さ
れる演奏音情報の態様を説明する図、第3図の
A,Bはそれぞれ楽譜データとして記憶されるメ
ロデイ部および伴奏部のデータフオーマツトを説
明する図、第4図は上記装置のアドレス発生装置
を説明する構成図、第5図は同じくモード制御回
路を説明する構成図、第6図は同じく制御データ
レジスタ回路を説明する構成図である。 11…譜面、12…記録部、13…読み取り
器、14…前置データメモリ、17…ゲート回
路、18〜20…S/P変換回路、21,22…
楽譜データメモリ、25,26…アドレス発生回
路、27…モード制御回路、28…自動演奏音形
成回路、29…自動伴奏音形成回路、30,31
…読み出し制御回路、38…スタートスイツチ、
39…リピートスイツチ、65…制御レジスタ回
路、66…スイツチ群、67…リズムパターンメ
モリ、68…テンポ発振器、69…カウンタ、7
0…リズム音源。
Claims (1)
- 【特許請求の範囲】 1 演奏楽音の発生態様を制御する複数のデータ
をそれぞれ設定する複数の設定スイツチからなる
パネル面スイツチ装置と、演奏曲を表現する音符
データと共に楽音発生態様を制御する複数の制御
データを外部記録機構から読み取る手段と、上記
読み取られた音符データを記憶する楽譜データメ
モリと、同じく読み取られた複数の制御データを
記憶する制御データ記憶部と、上記楽譜データメ
モリから音符データを順次符長に対応して読み出
し自動演奏用楽音信号を形成する手段と、上記制
御データ記憶部の制御データに対応して上記楽音
信号の形成態様を制御する手段とを具備し、上記
制御データ記憶部の楽音発生態様を制御する複数
のデータそれぞれに前記パネル面スイツチ装置の
各設定スイツチを対応させ、この設定スイツチの
操作で制御データ記憶部の記憶データを選択的に
書き替え設定し得るようにしたことを特徴とする
電子楽器の自動演奏装置。 2 上記パネルスイツチ装置には表示機構が対応
され、制御データ記憶部の記憶データに対応して
表示制御されるようにした特許請求の範囲第1項
記載の装置。 3 演奏楽音の発生態様を制御する複数のデータ
をそれぞれ設定する複数の設定スイツチからなる
パネル面スイツチ装置と、演奏曲を表現する音符
データと共に楽音発生態様を制御する複数の制御
データを外部記憶機構から読み取る手段と、上記
読み取られた音符データを記憶する楽譜データメ
モリと、同じく読み取られた複数のデータを記憶
し上記パネル面スイツチ装置で選択的にその記憶
制御データが書き替えられるようにした制御デー
タ記憶部と、スタート指令に対応して上記楽譜デ
ータメモリからの音符データを順次符長に対応し
て読み出し自動演奏用楽音信号を形成させる手
段、およびリピート指令の存在により上記音符デ
ータの読み出し終了を検知し音符データ読み出し
を先頭から繰り返させる手段を備えたモード制御
回路とを具備し、特定された楽音発生態様の演奏
を繰り返し行なわせるようにしたことを特徴とす
る電子楽器の自動演奏装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55171314A JPS5794797A (en) | 1980-12-04 | 1980-12-04 | Automatic player for electronic musical instrument |
DE19813137284 DE3137284A1 (de) | 1980-09-19 | 1981-09-18 | Automatische auffuehrungsapparatur eines elektronischen musikinstrumentes |
US06/324,599 US4466324A (en) | 1980-12-04 | 1981-11-24 | Automatic performing apparatus of electronic musical instrument |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55171314A JPS5794797A (en) | 1980-12-04 | 1980-12-04 | Automatic player for electronic musical instrument |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3172107A Division JPH0827621B2 (ja) | 1991-07-12 | 1991-07-12 | 電子楽器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5794797A JPS5794797A (en) | 1982-06-12 |
JPH022152B2 true JPH022152B2 (ja) | 1990-01-17 |
Family
ID=15920954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55171314A Granted JPS5794797A (en) | 1980-09-19 | 1980-12-04 | Automatic player for electronic musical instrument |
Country Status (2)
Country | Link |
---|---|
US (1) | US4466324A (ja) |
JP (1) | JPS5794797A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0631961B2 (ja) * | 1982-11-22 | 1994-04-27 | ヤマハ株式会社 | 自動演奏装置 |
JPS59125786A (ja) * | 1982-12-24 | 1984-07-20 | カシオ計算機株式会社 | 自動演奏装置 |
JPS59189392A (ja) * | 1983-04-13 | 1984-10-26 | カシオ計算機株式会社 | 自動演奏装置 |
US4696215A (en) * | 1985-09-24 | 1987-09-29 | Allen Organ Company | Manually controlled performance apparatus for electronic musical instrument |
GB2209425A (en) * | 1987-09-02 | 1989-05-10 | Fairlight Instr Pty Ltd | Music sequencer |
JP2500528B2 (ja) * | 1990-12-28 | 1996-05-29 | ヤマハ株式会社 | 電子楽器 |
US5266735A (en) * | 1991-07-18 | 1993-11-30 | John R. Shaffer | Music training instrument and method |
US5394784A (en) * | 1992-07-02 | 1995-03-07 | Softronics, Inc. | Electronic apparatus to assist teaching the playing of a musical instrument |
US7223913B2 (en) * | 2001-07-18 | 2007-05-29 | Vmusicsystems, Inc. | Method and apparatus for sensing and displaying tablature associated with a stringed musical instrument |
US6995310B1 (en) | 2001-07-18 | 2006-02-07 | Emusicsystem | Method and apparatus for sensing and displaying tablature associated with a stringed musical instrument |
JP4535015B2 (ja) * | 2006-03-24 | 2010-09-01 | ヤマハ株式会社 | 電子楽器システム |
JP4561664B2 (ja) * | 2006-03-24 | 2010-10-13 | ヤマハ株式会社 | 電子楽器システム |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5313011A (en) * | 1976-07-21 | 1978-02-06 | Nippon Soken Inc | Combustion chamber revice for diesel engine |
JPS5476125A (en) * | 1977-11-29 | 1979-06-18 | Nippon Gakki Seizo Kk | Electronic musical instrument apparatus |
JPS54151434A (en) * | 1978-05-19 | 1979-11-28 | Mitsubishi Electric Corp | Automatic performance apparatus |
JPS54155819A (en) * | 1978-05-29 | 1979-12-08 | Kawai Musical Instr Mfg Co | Device for presetting electronic musical instrument |
JPS56169275A (en) * | 1980-05-28 | 1981-12-25 | Osawa Seimitsu Kogyo Kk | Automatic playing electronic keyed instrument |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55135899A (en) * | 1979-04-12 | 1980-10-23 | Matsushita Electric Ind Co Ltd | Electronic musical instrument |
JPS55140892A (en) * | 1979-04-19 | 1980-11-04 | Nippon Musical Instruments Mfg | Musical tone controller for electronic musical instrument |
JPS5638097A (en) * | 1979-09-06 | 1981-04-13 | Nippon Musical Instruments Mfg | Electronic musical instrument |
-
1980
- 1980-12-04 JP JP55171314A patent/JPS5794797A/ja active Granted
-
1981
- 1981-11-24 US US06/324,599 patent/US4466324A/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5313011A (en) * | 1976-07-21 | 1978-02-06 | Nippon Soken Inc | Combustion chamber revice for diesel engine |
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JPS56169275A (en) * | 1980-05-28 | 1981-12-25 | Osawa Seimitsu Kogyo Kk | Automatic playing electronic keyed instrument |
Also Published As
Publication number | Publication date |
---|---|
US4466324A (en) | 1984-08-21 |
JPS5794797A (en) | 1982-06-12 |
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