JPH022152B2

JPH022152B2 -

Info

Publication number: JPH022152B2
Application number: JP55171314A
Authority: JP
Inventors: Eisaku Okamoto; Kotaro Mizuno
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1980-12-04
Filing date: 1980-12-04
Publication date: 1990-01-17
Also published as: US4466324A; JPS5794797A

Description

【発明の詳細な説明】この発明は、音色効果、リズム効果等の楽音発
生態様の制御要素が自動設定され、さらにこの楽
音発生態様の制御要素を任意可変設定し得るよう
にする電子楽器の自動演奏装置に関する。

電子楽器の自動演奏装置にあつては、その演奏
情報を記憶する楽譜データ記憶手段を備えるもの
で、この楽譜データ記憶手段で音高データおよび
符長データからなる音符データを、音符順次に記
憶設定することが考えられている。すなわち、こ
の楽譜データ記憶手段から、音符データを符長に
相当する時間間隔で読み出し、この読み出された
音符データに含まれる音高データに対応する音高
の音源信号を発生し、この音源信号を適宜音色形
成して演奏音として発音させるものである。この
場合、自動リズム演奏装置も適宜付属され、その
テンポクロツク信号によつて符長時間を計測する
ようにしている。

このような自動演奏装置にあつては、あくまで
も楽譜で表現される音符に対応する演奏者を自動
的に発生させるものであり、この演奏者の音色効
果、さらにビブラート、トレモロ等の効果等は、
操作者の意図のもとに設定制御するものであり、
また自動リズム演奏装置におけるリズム種類、ス
タート制御、テンポ制御等は、操作者が選択設定
するものである。

自動演奏装置による演奏者は、単に音楽として
聴取するのみならず、模範演奏者として聴取する
必要のあるものであり、このためには模範的な音
色走定等の楽音形成および発生態様も、自動的に
設定されることが重要である。また、この楽音発
生態様を任意可変することによる演奏表現態様
も、聴覚的に知ることは、楽器演奏教習上で非常
に重要なものとなり、音楽的感覚の習得の上でも
重要である。

この発明は上記のような点に鑑みなされたもの
で、楽音の発生態様等の模範的な状態で自動演奏
音が得られるばかりでなく、その発生態様をさら
に適宜アレンジして、演奏音効果の変化をも習得
し、音楽教習等が効果的に実行されるようにする
電子楽器の自動演奏装置を提供しようとするもの
である。

すなわち、この発明に係る自動演奏装置は、高
音および符長データからなる音符データと共に、
演奏音の発生態様を制御する複数の制御データを
演奏音情報として設定し、上記記憶データを記憶
データ記憶部に記憶設定して、このデータにもと
ずき上記音符データに対応する演奏音を発生制御
すると共に、パネル面に上記制御データそれぞれ
に対応する設定スイツチによるスイツチ装置を設
け、このスイツチ装置の操作で制御データ記憶部
の制御データを選択的に書き替えられるようにす
るものである。

以下図面を参照してこの発明の一実施例を説明
する。まず、自動演奏を行なわせるための音符デ
ータおよび制御データでなる演奏情報は、外部記
憶装置に記憶設定され、演奏しようとする曲に応
じてその外部記憶装置を選択して、その記憶演奏
情報を読み取り使用するものである。

第１図は自動演奏装置の構成を示すもので、外
部記憶装置は、例えばその記憶された曲の楽譜の
描かれた譜面１１で構成されるもので、この譜面
１１の例えば下側端縁部に磁気テープ等による記
録部１２が設定される。そして、この記録部１２
に演奏情報がデイジタル化され、記録されてい
る。この演奏情報の記録された譜面１１は、例え
ば電子楽器キヤビネツトの譜面立てに設定して使
用されるもので、この譜面立て部に対応して、記
録部１２を磁気ヘツド走査し、その記録演奏情報
を読み取る読み取り器１３が設定される。そし
て、譜面１１が譜面立てに乗せられた状態で、記
録部１２の記録演奏情報が読み取られるようにす
ると効果的である。

上記記録部１２に記録される演奏情報の形態
は、例えば第２図に示すようにまず楽音制御デー
タが設定される。この楽音制御データは、例えば
ｍビツトで構成されるもので、この制御データに
つづき第１および第２のデータ（Data1および
Data2）が直接的に配置して設定されるもので、
第１のデータはメロデイを表現する音高および符
長からなる音符データが音符順次に設定される。
そして、その曲の終了位置に終了（FINISH）コ
ードを記録し、さらに区切りコードを介して第２
のデータに連続されるようにする。第２のデータ
は伴奏音を表現するもので、例えばコード和音の
根音に相当する音高データ（根音データ）と符長
データとの組み合わせでなる音符データでなり、
この音符データは発生順次に直列に配置し、区切
りコードで終了するようにしてなる。

読み取り器１２で読み取られる上記のような演
奏情報は、RAM等でなる前置データメモリ１４
に書き込まれるようにする。すなわち、譜面１１
が読み取り器１３に装填されることにより、書き
込み制御回路１５に指令を与え、この制御回路１
５から前置データメモリ１４に対して書き込み指
令WTを与える。同時に、この書き込み制御回路
１５からアドレスデータが発生され、このアドレ
スデータはセレクタ１６を介してデータメモリ１
４にアドレス指令として与えられるようにする。
この時、セレクタ１６に対しては、書き込み制御
回路１５から書き込み指令WTの発生される状態
に対応して、この制御回路１５からのアドレスデ
ータをセレクトするように指令が与えられてい
る。そして、譜面１１の記録部１２の記録データ
が、読み取り器１３で読み取られ、第２図に示し
たような状態で順次アドレス設定して、前置デー
タメモリ１４に書き込ませるものである。このデ
ータ読み取り動作は、第２のデータにつづく区切
りコードの検出で終了される。

前置データメモリ１４に記憶された演奏情報
は、直列ビツトの状態で設定されるもので、その
読み出し情報はゲート回路１７を介して、直列ビ
ツトを並列ビツトデータに変換する第１乃至第３
のＳ／Ｐ変換回路１８，１９，２０に供給する。
この場合、第１の変換回路１８はメロデイ等に対
応する第１のデータに対応し、第２の変換回路１
９は伴奏者に対応する第２のデータに対応され
る。そして、第３の変換回路２０は、楽音制御デ
ータに対応する。

そして、第１および第２のＳ／Ｐ変換回路１
８，１９からの並列変換されたデータは、それぞ
れ楽譜データメモリ２１，２２に供給されると共
に、区切りコード検出回路２３，２４に導き、第
１のデータにつづいて区切りコードＤ１、および
第２のデータにつづく区切りコードＤ２をそれぞ
れ検出するようにしてなる。楽譜データメモリ２
１，２２は、それぞれアドレス発生回路２５，２
６でそれぞれアドレス指定され、書き込み
（WRITE）あるいは読み出し制御されるもので、
それぞれ上記区切りコード検出信号Ｄ１，Ｄ２の
供給されるモード制御回路２７により書き込みあ
るいは読み出し状態に設定され、前置データメモ
リ１４から読み出された第１のデータ（メロデイ
部）が楽譜データメモリ２１に、第２のデータ
（伴奏部）が楽譜データメモリ２２にそれぞれ書
き込み記憶されるようになる。

例えば、楽譜データメモリ２１に対しては、第
３図のＡに示すように高温データおよび符長デー
タの組み合わせでなる音符データがアドレス順次
に記憶設定される。この場合、休止符も音高デー
タの１つとして（オール０）符長データと組み合
わせて記憶設定され、曲の終了に対応して終了コ
ード（FINISH）が記憶設定され、アドレス順次
にこれら音符データが読み出されるようになつて
いる。楽譜データメモリ２２に対しても、同図の
Ｂに示すようにコード根音に対応する音高データ
と符長データの組み合わせが、アドレス順次に記
憶設定されている。

そして、これら楽譜データメモリ２１，２２か
らの読み出し音符データの音高データ部は、自動
演奏音形成回路２８および自動伴奏音形成回路２
９に供され、さらに符長データ部は読み出し制御
回路３０，３１にそれぞれ供給される。自動演奏
音形成回路２８では、供給された音高データに対
応する音高の楽音信号を発生し、また自動伴奏音
形成回路２９では供給された音高データにもとず
き、この音高を根音とするコード和音構成音、さ
らにベース音の楽音信号を発生する。そして、こ
れら発生された楽音信号は、増幅器３２を介して
スピーカ３３に供給し、演奏者として発音される
ようになる。

また、読み出し制御回路３０，３１では、それ
ぞれ符長データに対応する時間をカウント計測
し、その入力時より符長時間経過時に、符長一致
信号を発生し、それぞれ対応する系列のアドレス
発生回路２５，２６に供給する。その他、楽譜デ
ータメモリ２１からの出力データは、終了検知回
路３４で監視され、終了コード（FINISH）が読
み出された時にこれら検知し、この検知信号はモ
ード制御回路２７に供給する。また、楽譜データ
メモリ２１から読み出される音高データは、鍵盤
３５の各鍵を選択的に指示する押鍵表示回路３６
を表示制御し、その音高データに対応して押鍵す
べき鍵を指示して、演奏練習の補助をするように
なる。鍵盤３５に対応するキースイツチ回路３５
ａからは、その押鍵操作に対応するキーイングデ
ータが得られ、楽音形成回路３７でその鍵操作に
対応する楽音信号が得られ、増幅器３２を介して
スピーカ３３から演奏音として放出されるように
なる。

前記モード制御回路２７に対しては、スタート
スイツチ３９およびリピートスイツチ３９が付属
され、それぞれのスイツチ３８，３９の操作に対
応してスタート指令（STRT）およびリピート
指令（REP）が入力される。このモード制御回
路２７は、演奏情報の読み取り書き込み、さらに
読み出し自動演奏等のモード制御を行なうもの
で、以下信号系の説明の便宜上、前置データメモ
リ１４、楽譜データメモリ２１，２２それぞれに
対応する信号説明に関連して、これらメモリ１
４，２１，２２をそれぞれRAM１，RAM２，
RAM３と仮称する。

モード制御回路２７は、まず前置データメモリ
１４系に対して、RAM１アドレスカウンタクリ
ア指令を発生し、アドレスカウンタ４０をリセツ
トする。このアドレスカウンタ４０は、クロツク
φで計数され、その計数値に対応したアドレスデ
ータは、セレクタ１６を介して前置データメモリ
１４に供給される。また、このアドレスカウンタ
４０の計数値は、前記制御データのビツト数ｍを
検知するデコーダ４１に供給され、アドレスｍ検
知時にデコーダ４１から検出信号PDENDが発生
され、アンド回路４２を介してモード制御回路２
７に供給する。アンド回路４２には、モード制御
回路２７からのプリデータ指令信号がゲート信号
として供給される。

モード制御回路２７からは、アドレスリセツト
信号ADRが発生され、アドレス発生回路２５，
２６にリセツト指令として供給し、またメモリ書
き込み指令MWTを発生して楽譜データメモリ２
１，２２に書き込み指令を与える。そして、
さらに楽譜データメモリ２１，２２それぞれに対
対するチツプイネーブル信号MCE２，MCE３を
発生し、それぞれにチツプイネーブル指令を
与える。このチツプイネーブルに対応してモード
制御回路２７から、RAM２，RAM３の書き込
み信号が発生され、それぞれアドレス発生回路２
５，２６をデータ書き込み指令状態Ｗに設定し、
さらにクリア指令を発生してアドレス発生回路２
５，２６を共にクリア制御するようにしてなる。

第４図はアドレス発生回路２５の具体的構成例
を示すもので、アドレスカウンタ４３を備える。
このカウンタ４３は対応するメモリ２１の最大ア
ドレス番地に対応して最大計数値が設定され、そ
の最大計数値（MAXカウント）に達した時に信
号ACTOを発生し、モード制御回路２７に供給
するようになるもので、その計数値情報がアドレ
スデータとして出力されるものである。このカウ
ンタ４３は前記信号ADRでリセツトされ、オア
回路４４の出力信号で計数歩進されるもので、オ
ア回路４４には前記読み出し制御回路３０からの
符長一致信号およびアンド回路４５，４６からの
信号が供給される。アンド回路４５，４６にはク
リア信号（RAM２，RAM３）および書き込み
指令（RAM２）がそれぞれゲート信号として供
給され、クロツクφとこのクロツクφを適宜分周
した信号とをそれぞれ導出制御するものである。
すなわち、クリア指令あるいは書き込み指令が与
えられた時に、アドレスカウンタ４３をクロツク
φとこのクロツクφを適宜分周した信号とでそれ
ぞれ連続的に計数歩進するものである。このよう
な動作によりクリア信号（RAM２，RAM３）
発生時には、クロツクφにより高速でRAM２に
「０」が書き込まれるので、このRAM２は実質
的にクリアされることになる。また、書き込み指
令（RAM２）発生時には、前置データメモリ１
４からの直列データがＳ／Ｐ変換回路１８により
並列データに変換され、この並列データがクロツ
クφを分周した信号によつてRAM２に書き込ま
れる。

アドレス発生回路２６も上記同様に構成される
もので、この場合は特に信号ACTOの出力回路
は設けられておらず、符長一致信号は読み出し制
御回路３１から得るようにしてなる。

第５図は、モード制御回路２７の具体的構成を
示すもので、自動演奏のプレイ（PLAY）モード
を設定するフリツプフロツプ回路４７およびリピ
ートモードを設定するトリガフリツプフロツプ４
８を備え、それぞれセツトされたプレイあるいは
リピートモード設定時において、表示ランプ４
９，５０が点灯されるようになつている。

そして、前記スタートイツチ３８の操作に対応
するスタート信号STRTは、微分回路５１に供
給し、微分パルス状のスタート信号ΔSTRTを発
生し、この信号はオア回路５２を介してフリツプ
フロツプ回路４７をリセツトし、さらにトリガフ
リツプフロツプ回路４８をリセツト設定する。そ
して、フリツプフロツプ回路４７は、そのセツト
時にプレイモードの指令信号PLAYを発生する。

上記オア回路５２には、終了信号FINISHが供
給されるものであり、この信号はトリガフリツプ
フロツプ回路４８のセツト時にゲート信号の与え
られるアンド回路５３に供給する。そして、この
アンド回路５３からの出力信号は、クロツクφで
駆動されるデイレードフリツプフロツプでなる遅
延回路５４を介して、プリセツトカウンタ５５に
プリセツトロード指令LDとして供給する。

このプリセツトカウンタ５５は、前記スタート
信号ΔSTRTでリセツトされ初期設定されるもの
で、３ビツトのバイナリカウンタで構成され、上
記プリセツトロード指令LDに対応して、３ビツ
トで「100」にプリセツト設定される。このカウ
ンタ５５からの３ビツトの出力計数データ「Q₁，
Q₂，Q₃」はデコーダ５６に供給し、この計数デ
ータに対応して「０」「１」「２」「３」「４」の出
力信号ラインに出力信号を発生するようになる。
このデコーダ５６の「０」〜「３」の計数値にそ
れぞれ対応する出力ラインは、それぞれクリア
（RAM２，RAM３）指令、プリテータ、書き込
み（WRITE）のRAM２およびRAM３に対する
信号にそれぞれ対応され、その出力「１」で該当
の指令信号を発生するようになる。また、デコー
ダ５６の「１」「２」「３」のラインの出力信号は
オア回路５７で検知し、信号MCLとして取り出
し、前記前置データメモリ１４からの読み出しデ
ータの供給されるゲート回路１７にゲート信号と
して与えるようにする。さらに、「０」「２」「３」
のライン、「０」「２」のライン、「０」「３」のラ
インがそれぞれ出力の存在しない状態を、それぞ
れノア回路５８，５９，６０で検知し、それぞれ
信号MWT、MCE２、MCE３の出力信号を得る
ようにし、デコーダ５６で計数値「４」が得られ
た時には、これを微分回路６１で検知し、フリツ
プフロツプ回路４７にセツト指令を与えるように
する。そして、さらにデコーダ５６の計数値
「０」の出力信号は、入力される信号ACTOと共
にアンド回路６２に供給し、このアンド回路６２
からの出力信号は、RAM１クリア信号として取
り出し、アドレスカウンタ４０をリセツトする。

このアンド回路６２からの出力信号、前記スタ
ート信号ΔSTRT、さらに入力される信号
PDEND、D1END、D2END、FINISHのいずれ
かの存在はオア回路６３で検知され、さらにアン
ド回路６２からの出力信号、信号PDEND、
D1END、D2END、FINISHのいずれかの存在を
オア回路６４で検知する。そして、オア回路６３
からの出力信号は、信号ADRとして取り出し、
オア回路６４からの出力信号はプリセツトカウン
タ５５に計数信号として供給するようにしてな
る。

前記トリガフリツプフロツプ４８のトリガ端子
Ｔには、前記リピートスイツチ３９の操作に対応
するリピート信号REPが供給され、このフリツ
プフロツプ４８を反転制御するようにしてなる。

このモード制御回路２７からのスタート信号
ΔSTRTは、制御レジスタ回路６５に供給され
る。この制御レジスタ６５には、前記第３のＳ／
Ｐ変換回路２０からの並列データが供給され、こ
れを記憶保持する。この場合、Ｓ／Ｐ変換回路２
０には、前記アンド回路４２から得られる
PDEND信号が供給され、アドレスカウンタ４０
のアドレス計数値がｍとなつた時のデコーダ４１
からの出力信号に対応したビツト並列変換動作が
停止される。すなわち、制御レジスタ回路６５に
対して前置データメモリ１４の記憶データの先頭
からｍビツト分、すなわち制御データ部が、レジ
スタ回路６５に記憶設定されるようになる。すな
わち、演奏楽音の発生制御に用いられるｍ個の設
定情報が制御レジスタ回路６５に記憶設定される
もので、電子楽器のパネル面には、これらｍ個の
設定情報それぞれに対応する設定スイツチからな
るスイツチ回路群６６が設定されている。このス
イツチ回路群６６の各スイツチには、そのスイツ
チに対応する設定状態を指示する表示ランプ群が
付属され、このランプ群は制御レジスタ回路６５
の記憶制御データによつて、選択的に点灯表示さ
れるようになつている。

この場合、制御レジスタ回路６５の設定記憶情
報は、スイツチ群６６によつて選択的に書き替え
制御できるようにされる。

そして、この制御レジスタ回路６５に記憶保持
された制御データは、自動演奏音形成回路２８、
自動伴奏音形成回路２９、楽音形成回路３７に供
給し、発音される演奏楽音の音色、変調効果等を
設定するものである。

また、制御レジスタ回路６５のリズム演奏に関
連する制御データ、すなわちリズム種類、リズム
シンクロスタート等の制御データは、リズムパタ
ーンメモリ６７に供給する。このリズムパターン
メモリ６７には、テンポ発振器６８からのテンポ
クロツク信号TCLを計数するカウンタ６９から
のバイナリ状計数データが供給され、このバイナ
リ計数データを構成するビツト信号を組合わせ
て、制御データで指定された種類のリズムパター
ン信号を発生する。そして、このリズムパターン
信号は、リズム音源回路７０を駆動し、自動リズ
ム演奏音源信号を得るもので、この音源信号は前
記増幅器３２に供給し、スピーカ３３から自動リ
ズム演奏音として発音されるようにしてなる。

ここで、上記発振器６８からのテンポクロツク
信号は、読み出し制御回路３０，３１に供給し、
符長時間を計数計測するクロツク信号として使用
するものであり、またリズムパターンメモリ６７
の出力パターン信号で、伴奏音形成回路２９を制
御し、コード和音、ベース音等の伴奏楽音信号が
リズムパターンに対応して表現されるようにして
なる。また、自動の演奏音および伴奏音形成回路
２８，２９、押鍵表示回路３６、読み出し制御回
路３０，３１、さらにカウンタ６９には、モード
制御回路２７から信号PLAYを供給し、自動演奏
動作モードを指令する。

第６図は、上記制御レジスタ回路６５部の具体
的構成例を示すもので、まずその入力部のＳ／Ｐ
変換回路２０部は、ゲート回路１７を介して取り
出される直列ビツト状態の前置データメモリ１４
からの読み出しデータの供給されるｍビツトのシ
フトレジスタ７１を備える。すなわち、前置レジ
スタ１４からｍビツトの制御データが読み出され
ると、その制御データがシフトレジスタ７１の各
桁に記憶されるようになる。このシフトレジスタ
７１の各桁に１ビツトづつ記憶された制御データ
は、並列的にラツチ回路７２に供給されるもの
で、このラツチ回路７２には前置レジスタ１４か
らｍビツトの制御データが読み出された時に発生
される信号PDENDによるラツチ指令が与えら
れ、制御データは並列ビツトの状態でラツチ回路
７２にラツチ記憶される。そして、このラツチさ
れた制御データは、信号PDENDで駆動されるワ
ンシヨツト回路７３からのパル状信号でゲート制
御されるゲート回路７４を介して取り出され、制
御レジスタ回路６５に供給されるようになる。

制御レジスタ回路６５は、第１乃至第４のレジ
スタ７５，７６，７７，７８に区分設定される。
そして、例えば第１のレジスタ７５はリズムスタ
ート、上鍵盤および下鍵盤に対するトレロ、同じ
くビブラート、リズムシンクロスタート等の制御
データに対応され、その各データに対応したスイ
ツチ回路からなる第１のスイツチ回路群６６ａを
備える。そして、このスイツチ回路群６６ａを構
成する各スイツチ回路は、例えばプツシユON、
ブツシユOFFでそれぞれ構成される。また、第
２のレジスタ７６、第３のレジスタ７７、第４の
レジスタ７８は、それぞれリズムセレクトスイツ
チ回路群６６ｂ、上下鍵盤音色プリセツトスイツ
チ回路群、自動演奏音のベースコードを得るモー
ド（シングルフインガ、フルフインガー等）選択
スイツチ回路群を備え、これらの制御データにそ
れぞれ対応される。そして、この第２〜第４のレ
ジスタ７６〜７８のスイツチ回路群にあつては、
その各々の制御データに対してスイツチ回路が存
在し、その１つのスイツチ回路を設定操作した時
に、他のスイツチ回路は全て解除設定されるよう
に構成してなる。ここで、第２乃至第４のレジス
タ７６〜７８は、同一構成でなるもので、その内
部構成はレジスタ７６で代表している。

まず、第１のレジスタ７５にあつては、スイツ
チ回路群６６ａで設定された複数の制御データ
が、並列的に取り出されマルチプレクサ７９に供
給される。このマルチプレクサ７９はカウンタ８
０からの計数信号で制御され、上記複数の設定制
御データが順次取り出され、シフトレジスタ８１
に供給する。ここで、スイツチ回路群６６ａで設
定される制御データ数がＰ個である場合、このデ
ータはそれぞれON、OFFを表現する１ビツトデ
ータで構成され、シフトレジスタ８１はＰ桁に構
成する。そして、このシフトレジスタ８１からの
出力ビツトデータは、インバータ８２で反転して
マルチプレクサ７９からの出力ビートデータと共
にアンド回路８３に供給する。すなわち、アンド
回路８３からは、スイツチ回路群６６ａ内のある
スイツチ回路がON状態に切換えられた時に、こ
の切換えられたスイツチ回路対応するデータの出
力タイミングで論理「１」の出力信号が得られる
ようになる。また、マルチプレクサ７９からの出
力信号をインバータ８４で反転してシフトレジス
タ８１からの出力信号と共にアンド回路８５に供
給し、このアンド回路８５からはスイツチ回路群
６６ａ内のあるスイツチがOFF状態に切換えら
れた時に、この切換えられたスイツチ回路に対応
するデータの出力タイミングで論理「１」の出力
信号が得られるようにしてなる。そして、これら
アンド回路８３，８５からの出力信号は、それぞ
れカウンタ８０で制御されるデマルチプレクサ８
６ａ，８６ｂに供給して、並列的なビツトデータ
にもどし、これらビツトデータはそれぞれＰ個の
オア回路８７ａ，８７ｂ…および８８ａ，８８ｂ
…に分配供給する。

オア回路８７ａ，８７ｂ…には、前記ゲート回
路７４から得られたｍビツトの制御データの中の
第１のレジスタ７５に対応するＰビツトの制御デ
ータがそれぞれ分配供給され、このオア回路７８
ａ，７８ｂ…からの出力信号は、Ｐ個の制御デー
タをそれぞれ記憶設定するフリツプフロツプ回路
８９ａ，８９ｂ…のセツト端子に供給する。ま
た、オア回路８８ａ，８８ｂ…には、スタート信
号ΔSTRTをそれぞれ供給し、これらオア回路８
８ａ，８８ｂ…からの出力信号は、それぞれ上記
フリツプフロツプ回路８９ａ，８９ｂ…のリセツ
ト端子に供給する。

すなわち、モード制御回路２７からスタート信
号ΔSTRTが発生された時、フリツプフロツプ回
路８９ａ，８９ｂ…は全てリセツトされて初期設
定され、その後Ｓ／Ｐ変換回路２０からの第１の
レジスタ７５に対応する制御データでフリツプフ
ロツプ回路８９ａ，８９ｂ…が選択的にセツトさ
れて、その制御データを記憶保持するようにな
り、このフリツプフロツプ回路８９ａ，８９ｂ…
のセツトあるいはリセツト状態に応じて、Ｐビツ
トの出力制御データが得られるようになるもので
ある。そして、この状態でパネル面のスイツチ回
路群６６ａにおいてスイツチ操作が行なわれた
場、そのON動作でアンド回路８３から、OFF動
作でアンド回路８５から出力信号が得られ、フリ
ツプフロツプ回路８９ａ，８９ｂ…による記憶を
その新しいスイツチ動作に応じて書き替えるよう
になるものである。

９０は、スイツチ回路群６６ａのスイツチそれ
ぞれに対応して設けられるランプ群であり、フリ
ツプフロツプ回路８９ａ，８９ｂ…のセツトある
いはリセツト状態に応じて点灯制御され、その時
の制御データの状態を表示するようになる。

第２のレジスタ７６にあつては、スイツチ回路
群６６ｂの各スイツチ回路の設定状態に応じたビ
ツトデータを、カウンタ８０で制御されるマルチ
プレクサ９１で順次取り出し、シフトレジスタ９
２に供給する。このシフトレジスタ９２は第２の
レジスタ７６に対する制御データのビツト数ｑに
対応して１ビツトｑ桁に構成され、その出力ビツ
トデータはインバータ９３を介してマルチプレク
サ９１からの出力データと共にアンド回路９４に
供給する。すなわち、アンド回路９４からは、ス
イツチ回路群６６ｂのいずれかのスイツチが操作
された時に、そのスイツチに対応する制御データ
タイミングで出力信号が発生するもので、このア
ンド回路９４からの出力信号はデマルチプレクサ
９５でタイミング分配され、オア回路９６ａ，９
６ｂ…に供給される。このオア回路９６ａ，９６
ｂ…には、Ｓ／Ｐ変換回路２０からの第２のレジ
スタ７６に対応するｑビツトの制御データが分配
結合されるもので、このオア回路９６ａ，９６ｂ
…からの出力データはラツチ回路９７に供給す
る。このラツチ回路９７には、オア回路９６ａ，
９６ｂ…のいずれかに出力が発生した時にオア回
路９８でこれを検知し、ラツチ指令の与えられる
ものである。そして、このラツチ回路９７の記憶
制御データは、制御出力として取り出すと共に、
スイツチ回路群６６ｂに対応するランプ群９９を
表示制御するようにしてなる。

すなわち、Ｓ／Ｐ変換回路２０からこの第２の
レジスタ７６に対して、ｑビツトの並例データに
より、ｑ種類の制御内容の１つを選択指定する制
御指令が入力される。例えば、オア回路９６ａに
対応する制御対象を選択する場合には、このオア
回路９６ａに分配されるビツトのみを「１」に
し、他を全て「０」にしたｑビツトの制御データ
が入力され、そのｑビツトのデータは「１」のデ
ータを検知するオア回路９８に対応してラツチ回
路９７にラツチ記憶される。そして、この状態で
スイツチ回路群６６ｂにおいて１つのスイツチが
操作されると、その操作されたスイツチに対応し
て例えばオア回路９６ｂにデマルチプレクサ９５
から信号「１」が与えられ、オア回路９８出力に
対応してラツチ回路９７に、このオア回路９６ｂ
に対応する部分が「１」となる制御データを書き
込むようになる。すなわち、スイツチ回路群６６
ｂによつて制御データの内容が書き替えられるよ
うになり、ラツチ回路９７の記憶データの内容
は、ランプ群９９で表示されるようになる。

レジスタ７７，７８は、それぞれレジスタ７６
と同様に構成され、それぞれｒビツトおよびｓビ
ツトの制御データが対応されるようになる。

すなわち、上記のように構成される自動演奏装
置にあつては、まずその自動演奏に先立ち、外部
記憶装置である譜面１１を読み取り器１３にセツ
トする。このように譜面１１がセツトされると、
読み取り器１３は譜面１１に設定された記録部１
２を走査し、その記録演奏データの読み取りを開
始する。同時に書き込み制御回路１５に指令を与
え、この回路１５から前置データメモリ１４に書
き込み指令WTを与えると共にセレクタ１６にセ
レクト指令を与え、書き込み制御回路１５で発生
されるアドレスデータを前置データメモリ１４に
与え、読み取り器１３で読み取られた第２図に示
したような演奏データをそのままアドレス順に前
置データメモリ１４に書き込む。そして、自動演
奏の準備が完了される。

このような準備完了状態でスタートスイツチ３
８が操作されると、モード制御回路２７からスタ
ート信号ΔSTRT信号が発生され、この信号は制
御レジスタ回路６５に供給されると共に、モード
制御回路２７でフリツプフロツプ回路４７および
トリガフリツプフロツプ４８をリセツト設定し、
さらにオア回路６３を介して信号ADRを発生す
る。すなわち、楽譜データメモリ２１，２２に対
応するアドレス発生回路２５，２６にリセツト指
令を与え、初期設定する。

また、モード制御回路２７において、スタート
信号ΔSTRTの発生と共にプリセツトカウンタ５
５がリセツトされ、その出力Ｑ１，Ｑ２，Ｑ３は
「000」となつてデコーダ５６の「０」に対応する
ラインに「１」の信号が発生し、RAM２、
RAM３のクリア指令が発生される。この時、ノ
ア回路５８〜６０からの出力信号MWT、MCE
２、MCE３は「０」となり、楽譜データメモリ
２１，２２は共に書き込み状態とされ、チツプイ
ネーブルの状態とされる。アドレス発生回路２
５，２６にクリア指令が与えられると、第４図か
らも明らかなように、信号ADRでリセツトされ
たアドレスカウンタ４３がクロツクφで歩進され
るようになり、書き込状態とされた楽譜データメ
モリ２１，２２に順次歩進されるアドレス指令が
与えられる。この時、前置データメモリ１４の出
力回路のゲート回路１７が閉じられる状態にある
ため、楽譜データメモリ２１，２２に対する入力
データはオール「０」であり、したがつて楽譜デ
ータメモリ２１，２２の記憶データは全て「０」
となり、クリアされる。そして、アドレス発生回
路２５のアドレスカウンタ４３の計数値が最大値
となると、信号ACTOが発生され、モード制御
回路２７においてアンド回路６２に信号が与えら
れる。この時、デコーダ５６の「０」のラインが
「１」であるため、上記アンド回路６２から信号
ACTOに対応して出力信号が得られ、RAM１ク
リア信号が発生し、アドレスカウンタ４０がリセ
ツトされ、初期設定される。同時に、アンド回路
６２の出力信号はオア回路６３を介して信号
ADRとして取り出され、アドレス発生回路２５，
２６をリセツトして初期設定し、さらにオア回路
６４を介してプリセツトカウンタ５５を１つ歩進
する。

プリセツトカウンタ５５が歩進されると、デコ
ーダ５６の「１」のラインに出力信号が発生し、
プリテータを発生しアンド回路４２にゲート信号
を与えるようになり、信号MCLを発生してゲー
ト回路１７のゲートを開く。

この時、前述したようにアドレスカウンタ４０
はリセツトされて初期設定された後、クロツクφ
で計数歩進されるようになるものであり、セレク
タ１６に書き込み制御回路１５から外部データ読
み取りのためのセレクト指令が与えられていない
ため、アドレスカウンタ４０で前置データメモリ
１４は先頭アドレスから順次アドレス指定され
る。この時、このデータメモリ１４は読み取り状
態でないため、読み出し（リード）状態にあり、
先に記憶された演奏音データは先頭から順次読み
出され、ゲート回路１７を介して、Ｓ／Ｐ変換回
路１８〜２０に並列的に供給される。しかし、楽
譜データメモリ２１，２２は書き込みモードでは
ないため、Ｓ／Ｐ変換回路１８，１９の出力デー
タは作用しない。

前置データメモリ１４から読み出された先頭か
らｍビツトの制御データは、そのままＳ／Ｐ変換
回路２０のシフトレジスタ７１に直列的に書き込
まれ、このｍビツトのデータ出力が完了するとデ
コーダ４１でｍビツト検出信号が得られ、先にゲ
ート信号の与えられたアンド回路４２を介して信
号PDENDが取り出され、モード制御回路２７お
よびＳ／Ｐ変換回路２０に供給される。Ｓ／Ｐ変
換回路２０にあつては、第６図からも明らかなよ
うに、信号PDENDによりラツチ回路７２にラツ
チ指令が与えられ、ｍビツトのシフトレジスタ７
１に書き込まれた制御データをラツチ記憶し、ゲ
ート回路７４を介して第１乃至第４のレジスタ７
５〜７８に分配し、前述したように記憶保持する
ようになる。

また、モード制御回路２７においては、入力さ
れるPDENDによつて、オア回路６３，６４から
出力信号が発生し、信号ADRを発生してアドレ
ス発生回路２５，２６のリセツトを確認すると共
に、プリセツトカウンタ５５を歩進し、デコーダ
２６の「２」のラインに出力信号が発生するよう
にされる。

デコーダ５６の「２」のラインに出力信号が発
生されると、ノア回路５８，５９の出力信号が
「０」となり、書き込み指令（WRITE RAM２）
が発生する。すなわち、楽譜データメモリ２１が
書き込み動作状態とされ、アドレス発生回路２５
のアドレスは、クロツクφで歩進されるようにな
る。したがつて、ゲート回路１７を介して前置デ
ータメモリ１４から、前記制御データにつづいて
読み出される第１のデータが、Ｓ／Ｐ変換回路１
８を介して、第３図のＡに示したフオーマツトで
楽譜データメモリ２１に書き込まれるようにな
る。そして、上記第１のデータが終了コード
（FINISH）までデータメモリ２１に書き込まれ
ると、つづいてＳ／Ｐ変換回路１８から区切りコ
ードが出力され、これが区切りコード検出回路２
３で検出され、検出信号Ｄ１ENDが発生される。

この区切り検出信号Ｄ１ENDは、モード制御
回路２７において、信号ADRを発生すると共に
プリセツトカウンタ５５を歩進し、デコーダ５６
の「３」のラインに出力信号が発生するようにな
る。したがつて、上記楽譜データメモリ２１に対
する書き込み状態は停止され、アドレス発生回路
２５，２６のリセツトが確認される。そして、楽
譜データメモリ２２が書き込み動作状態に設定さ
れ、アドレス発生回路２６に対して書き込み指令
（WRITE RAM３）が供給され、クロツクφで
アドレスが歩進されるようになる。すなわち、ゲ
ート回路１７を介して前置データメモリ１４から
読み出される第２のデータが楽譜データメモリ２
２に、第３図のＢに示すフオーマツトの状態で書
き込まれ、この第２のデータの書き込み終了と共
に区切りコード検出回路２４から検出信号Ｄ２
ENDが得られる。

この区切り検出信号Ｄ２ENDはモード制御回
路２７に供給され、信号ADRを発生してアドレ
ス発生回路２５，２６をリセツトし初期設定する
と共に、プリセツトカウンタ５５を歩進し、デコ
ーダ５６の「４」のラインに出力信号を発生させ
るようになる。したがつて、信号MCLは断たれ、
ゲート回路１７のゲートが閉じられ、前置データ
メモリ１４からのデータ読み出し動作が終了す
る。この状態では、モード制御回路２７のノア回
路５８〜６０からの出力信号は全て「１」とな
り、楽譜データメモリ２１，２２は読み出し状態
に設定される。

デコーダ５６の「４」のラインに信号が立ち上
ると、微分回路６１から微分パルスが発生され、
フリツプフロツプ回路４７がセツトされる。した
がつて、演奏動作指令PLAYが発生すると共に、
このプレイ状態の表示がランプ４９で行なわれる
ようになる。この動作指令PLAYは、自動演奏音
および自動伴奏音形成回路２８，２９、読み出し
制御回路３０，３１、カウンタ６９を動作状態に
設定するもので、読み出し制御回路３０，３１で
はまずアドレス発生回路２５，２６を１つ歩進
し、楽譜データメモリ２１，２２から、それぞれ
先頭番地の音符データを読み出すようにされる。

すなわち、自動演奏音形成回路２８では、楽譜
データメモリ２１からの読み出し音符データの音
高データに対応する楽音信号を発生する。また、
伴奏音形成回路２９では、楽譜データメモリ２２
からの読み出し音符データの根音データにもとづ
き、コード和音さらにベース音の音楽信号を形成
する。この場合、動作指令されたカウンタ６９か
らの計数信号にもとずく、リズムパターンメモリ
６７からのリズムパターン信号で、上記コード和
音、ベース音の楽音信号が断続され、この伴奏音
信号は上記演奏音形成回路２８からの楽音信号と
共に増幅器３２に供給され、自動演奏音として発
生されるようになる。また、同時にリズムパター
ンメモリ６７からの出力パターン信号でリズム音
源回路７０が駆動され、リズム演奏を伴なつた自
動演奏が表現される。

この場合、制御レジスタ回路６５からの制御デ
ータが、自動演奏音形成回路２８、自動伴奏音形
成回路２９に分配供給されており、メロデイ演奏
音および伴奏音の発生態様は、この制御データに
より決定される。また、リズムパターンメモリ６
７で発生されるリズムパターン信号の態様も、制
御レジスタ回路６５からの制御データで選択設定
されている。

ここで、楽譜データメモリ２１からの出力音符
データは押鍵表示回路３６にも供給されており、
この音符データに対応する操作鍵を鍵盤３５上で
指示表示するようになる。したがつて、演奏練習
生はこの指示された鍵を操作することによつて、
上記自動演奏された演奏を鍵盤３５上で実行し得
るようになるものであり、この鍵の操作に伴なり
キースイツチ回路３５ａから得られる音番データ
にもとずき、楽音形成回路３７で楽音信号が発生
されるようになる。すなわち、自動演奏音形成回
路２８からの自動演奏音情報を模範演奏源とした
練習演奏楽音信号が楽音形成回路３７から得ら
れ、効果的な鍵盤演奏練習が実行できるようにな
るものである。

この場合、自動演奏音形成回路２８からの出力
楽音信号レベルを、断あるいは減少させるように
すれば、効果的な演奏練習が実行できる。

このような演奏状態において、楽譜データメモ
リ２１，２２から読み出された音符データに含ま
れる符長データは、それぞれ読み出し制御回路３
０，３１に記憶される。この読み出し制御回路３
０，３１では、テンポ発振器６８からのテンポク
ロツク信号TCLを計数し、それぞれ記憶された
符長データに相当する時間経過を計測するもの
で、上記音符データの読み出しより、それぞれ記
憶した符長データに対応する時間の経過した時
に、それぞれ対応するアドレス発生回路２５，２
６に歩進指令を与え、それぞれアドレスカウンタ
４３を歩進して楽譜データメモリ２１，２２から
次の番地の音符データを読み出すようにする。

すなわち、楽譜データメモリ２１，２２それぞ
れから、音符データが、その音符データに含まれ
る符長データに対応する時間間隔で順次読み出さ
れ、自動演奏が断続されるようになる。そして、
自動演奏が終了する状態となると、楽譜データメ
モリ２１から終了コード（FINISH）が読み出さ
れ、これが終了コード検出回路３４で検出され
る。この終了検出信号FINISHは、モード制御回
路２７に供給され、オア回路５２を介してフリツ
プフロツプ回路４７をリセツトする。同時にこの
信号はオア回路６３，６４を介して取り出され、
アドレス発生回路２５，２６をリセツトして初期
設定すると共に、プリセツトカウンタ５５を歩進
し、デコーダ５６の「５」のラインに出力信号が
発生されるように設定され、自動演奏動作が終了
される。

また、上記自動演奏状態において、リピートス
イツチ３９が操作されると、リセツト状態にある
トリガフリツプフロツプ４８にトリガ指令が与え
られ、反転してセツトされる。そして、リピート
表示ランプ５０が点灯されると共に、アンド回路
５３にゲート信号が与えられる。

そして、このような状態で上記したように終了
検出信号FINISHが発生されると、上記したよう
に自動演奏停止動作が実行されると同時に、アン
ド回路５３から出力信号が発生し、この信号は遅
延回路５４を介してプリセツトカウンタ５５にプ
リセツトロード信号LDとして供給される。この
プリセツトカウンタ５５には、バイナリ情報で
「100」のプリセツトデータが結合されているた
め、上記プリセツト指令でカウンタ５５の計数デ
ータは「100」とされ、デコーダ５６の「４」の
ラインに出力信号が発生されるようになる。した
がつて、前述したと同様の自動演奏モードが再び
認定される。

この場合、終了検出信号FINISHが発生され
て、１クロツク信号φだけ遅れてプリセツトカウ
ンタ５５にプリセツト指令が与えられるものであ
るため、オア回路６３からの信号ADRでアドレ
ス発生回路２５，２６のリセツト動作は行なわれ
る。また、オア回路６４からの信号でプリセツト
カウンタ５５を歩進し、デコーダ５６の「５」の
ラインに出力信号が発生する。

したがつて、プリセツト動作でデコーダ５６の
「４」のラインに信号が立ち上ると共に、楽譜デ
ータメモリ２１，２２の記憶データが再び先頭番
地から読み出され、再び自動演奏が繰り返し行な
われるようになる。このリピート演奏モードは、
リピートスイツチ３９を再び操作し、モード制御
回路２７のトリガフリツプフロツプ４８を反転リ
セツトすることにより終了される。

すなわち、上記のような自動演奏装置にあつて
は、制御レジスタ回路６５に記憶設定された制御
データにもとずき、楽音発生態様の特定された自
動演奏音が得られる。そして、この制御レジスタ
回路６５に対しては、メロデイ、伴奏音等の演奏
情報と共に外部記憶装置に記録設定された制御デ
ータが記憶設定できるものであり、楽音発生態様
までも模範設定した自動演奏音が得られるもので
ある。

しかし、実際の自動演奏に際しては、音色、効
果等の楽音発生態様を変更して演奏させたい場合
も要求され、また演奏曲と楽音発生態様との関連
を学習するには、任意に楽音発生態様を変更制御
することが要求される。

しかし、このような場合でもパネル面に設置さ
れるスイツチ回路群６６の制御対象に対応したス
イツチを操作することにより自由に変更できる。
すなわち、第６図に示したように、スタート制御
された当初においては、Ｓ／Ｐ変換回路２０を介
して得られた制御データが記憶設定されるもので
あるが、前述したようにスイツチ回路群６６ａ，
６６ｂ等のスイツチ操作によつて、その記憶内容
が変更され、任意な楽音発生態様が選択的に設定
されるものである。

以上のようにこの発明によれば、楽音の発生態
様を模範的なものとした自動演奏音が得られるば
かりでなく、この楽音発生態様を適宜アレンジし
て設定することのできるものであり、演奏楽音に
対する音色効果、変調効果等の変化をも効果的に
習得するために効果的なものとすることができ、
音楽教習等にも非常に効果的に使用し得るように
なるものである。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る自動演奏装
置を説明する構成図、第２図は上記装置に使用さ
れる演奏音情報の態様を説明する図、第３図の
Ａ，Ｂはそれぞれ楽譜データとして記憶されるメ
ロデイ部および伴奏部のデータフオーマツトを説
明する図、第４図は上記装置のアドレス発生装置
を説明する構成図、第５図は同じくモード制御回
路を説明する構成図、第６図は同じく制御データ
レジスタ回路を説明する構成図である。１１…譜面、１２…記録部、１３…読み取り
器、１４…前置データメモリ、１７…ゲート回
路、１８〜２０…Ｓ／Ｐ変換回路、２１，２２…
楽譜データメモリ、２５，２６…アドレス発生回
路、２７…モード制御回路、２８…自動演奏音形
成回路、２９…自動伴奏音形成回路、３０，３１
…読み出し制御回路、３８…スタートスイツチ、
３９…リピートスイツチ、６５…制御レジスタ回
路、６６…スイツチ群、６７…リズムパターンメ
モリ、６８…テンポ発振器、６９…カウンタ、７
０…リズム音源。

Claims

【特許請求の範囲】１演奏楽音の発生態様を制御する複数のデータ
をそれぞれ設定する複数の設定スイツチからなる
パネル面スイツチ装置と、演奏曲を表現する音符
データと共に楽音発生態様を制御する複数の制御
データを外部記録機構から読み取る手段と、上記
読み取られた音符データを記憶する楽譜データメ
モリと、同じく読み取られた複数の制御データを
記憶する制御データ記憶部と、上記楽譜データメ
モリから音符データを順次符長に対応して読み出
し自動演奏用楽音信号を形成する手段と、上記制
御データ記憶部の制御データに対応して上記楽音
信号の形成態様を制御する手段とを具備し、上記
制御データ記憶部の楽音発生態様を制御する複数
のデータそれぞれに前記パネル面スイツチ装置の
各設定スイツチを対応させ、この設定スイツチの
操作で制御データ記憶部の記憶データを選択的に
書き替え設定し得るようにしたことを特徴とする
電子楽器の自動演奏装置。２上記パネルスイツチ装置には表示機構が対応
され、制御データ記憶部の記憶データに対応して
表示制御されるようにした特許請求の範囲第１項
記載の装置。３演奏楽音の発生態様を制御する複数のデータ
をそれぞれ設定する複数の設定スイツチからなる
パネル面スイツチ装置と、演奏曲を表現する音符
データと共に楽音発生態様を制御する複数の制御
データを外部記憶機構から読み取る手段と、上記
読み取られた音符データを記憶する楽譜データメ
モリと、同じく読み取られた複数のデータを記憶
し上記パネル面スイツチ装置で選択的にその記憶
制御データが書き替えられるようにした制御デー
タ記憶部と、スタート指令に対応して上記楽譜デ
ータメモリからの音符データを順次符長に対応し
て読み出し自動演奏用楽音信号を形成させる手
段、およびリピート指令の存在により上記音符デ
ータの読み出し終了を検知し音符データ読み出し
を先頭から繰り返させる手段を備えたモード制御
回路とを具備し、特定された楽音発生態様の演奏
を繰り返し行なわせるようにしたことを特徴とす
る電子楽器の自動演奏装置。