JPH02214931A - 浮動小数点演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は浮動小数点演算回路における正規化処理と丸め
処理に関するものである。

（従来の技術） 第４図は従来の浮動小数点演算回路の一例を示すブロッ
ク図である（例えば、「昭和６１年度電子通信学会総合
全国大会講演論文集ｎＪ（昭６ｌ−３−５）電子通信学
会Ｐ２−１５７）。

この浮動小数点演算回路は第１オペランドと第２オペラ
ンドの指数部の大小を比較して桁合わせ処理を行う前処
理部１０１と、桁合わせ後の仮数部同士の演算を行う仮
数部演算回路１０２と、仮数部演算回路１０２の出力を
正規化するためのシフト量を検出する正規化シフト量検
出回路１０３と、正規化シフト量検出回路１０３が検出
したシフト量に従い仮数部演算回路１０２の出力の正規
化処理を行うシフト回路１０４と、シフト回路１０４の
出力の丸め処理を行う丸め処理回路１０５と、指数部の
補正値として正規化シフト量検出回路１０３の出力値か
または丸め処理回路１０５の出力値を選択する選択回路
１１０と、選択回路１１０の出力に基づき前処理部１０
１の出力である指数部の補正を行う指数部演算回路１０
６と、指数部演算回路１０６の出力と丸め処理回路１０
５の出力とから最終結果を合成する後処理部１０７とか
ら構成されている。

次にこの浮動小数点演算回路の動作について説明する。

本説明で用いる浮動小数点データ形式は、第２図の（イ
）に示すように浮動小数点数を（−１）ｓ・２°−１２
７・（１＋ｆ）且つＯ≦ｆ〈１としたとき、１ピントの
符号部Ｓと８ビツトの指数部ｅ１及び２３ヒ゛ノド絶対
値表現の仮数部ｆとから成る３２ビツトのデータとする
。この３２ビット形式の２つのオペランドを以下に述べ
る■〜■の順序で処理する。

■　前処理部１０１は、両オペランドの指数部の大小を
比較し、指数部の値が小さい方の仮数部を指数部の差分
だけ右シフトする。両オペランドの仮数部は、第２図の
（ロ）に示すように２３ビツトの仮数部ｆの最上位桁に
隠しピノ）　”　１　’″を付加しさらに１ビツトの拡
張ビットを最下位に付加した２５ビツトの中間形式で出
力される。最下位桁の拡張ビットには前記右シフト時に
桁あぶれを起こしたビットが格納される。また同時にこ
のときの指数部の値も出力される。

■　仮数部演算回路）０２は、この中間形式の仮数部同
士を演算し第２図のｅ→に示すように中間形式の最上位
桁にオーバフロービットを付加した２６ビノトの仮数部
演算結果を得る。

■　正規化シフト量検出回路１０３は、前記仮数部演算
結果の上位桁から連続している′０′″の数を検出し、
指数部補正量と正規化シフト量を算出する。

■　正規化シフト量検出回路１０３の出力に従い、シフ
ト回路１０４は仮数部演算回路１０２の出力のシフト処
理を行う。

■　丸め処理回路１０５はシフト回路１０４の出力に対
し丸め処理を行う。丸め処理において」−１加算の結果
、オーバフローを生じた場合は加算結果を１ビツト右シ
フトした値が丸め処理回路１０５の出力となり、更に指
数部補正量として°＋１”′を出力する。一方オーパフ
ローが生じない場合は＋１加算結果が丸め処理回路１０
５の出力となり、指数部補正量は正規化シフト量検出回
路１０３の出力が有効となる。

■　指数部の補正量とｊ−で、正規化シフト量検出回路
１０３の出力か、または丸め処理回路１θ５の出力のど
ちらかを選択回路１１０で選択する。

■　指数部演算回路１０６は選択回路１１０の出力に従
い前処理部１０１の出力の指数部を補正する。

■　後処理部１０７で指数部演算回路１θ６の出力と丸
め処理回路１０５の出力を合成し最終結果を得る。

（発明が解決しようとする課題） しかしながら、上記構成の浮動小数点演算回路における
演算時間Ｔは、正規化処理にががる時間をＴｎ　、丸め
処理にかかる時間をＴｒ　、その他の処理時間をＴｍと
したとき、Ｔ＝Ｔｍ　＋　Ｔｎ−ｈ　Ｔｒとなり、正規
化処理時間及び丸め処理時間にょシ浮動小数点演算時間
が延びるという問題点があった。

本発明は、以上述べた正規化処理時間と丸め処理時間を
逐次に実行することにより浮動小数点演算時間が延びる
という問題点を除去し、高速な浮動小数点演算回路を提
供することを目的とする。

（課題を解決するための手段） 本発明は上記目的を達成するため、桁合わせ後の仮数部
同士の演算を行う仮数部演算回路と、前記仮数部演算回
路の出力から該出力を正規化するためのシフト量を検出
する正規化シフト量検出回路と、前記仮数部演算回路の
出力を前記シフト量に従いシフトして正規化するシフト
回路と、前記仮数部演算回路の出力の丸め処理を行う丸
め処理回路と、前記シフト量が丸め処理を無効にする値
であるときは前記シフト回路の出力を選択し、無効にす
る値でないときは前記丸め処理回路の出力を選択して仮
数部演算結果とする選択回路とを備えたものである。

（作用） 仮数部演算回路は桁合わせ後の仮数部同士について演算
を行い、その結果を正規化シフト量検出回路、シフト回
路および丸め処理回路に出力する。

正規化シフト量検出回路は前記出方を正規化するための
シフト量を検出し、丸め処理の有効、無効を判別する。

判別は、左へ１ビツト以上シフトするとき、丸め処理が
無効になることに着目して行うことができる。シフト回
路は仮数部演算回路の出力を前記シフト量に従いシフト
し、正規化を行い仮数部を出力する。一方、丸め処理回
路もそれと並列に仮数部演算回路の出力について丸め処
理を行い仮数部を出力する。選択回路は正規化シフト量
検出回路の判別の結果に従い丸め処理が無効の場合には
シフト回路の出力を、有効の場合には丸め処理回路の出
力を選択し、仮数部演算結果として出力する。

すなわち、丸め処理が無効である場合にはシフト回路の
出力を仮数部演算結果とすることにょシ丸め処理を省略
し、その必要処理時間だけ短縮して浮動小数点演算の高
速化を図るものである。

（実施例） 第１図は本発明の実施例を示すブロック図である。すな
わち本実施例は第１オペランドと第２オペランドの指数
部の大小を比較して桁合わせ処理を行う前処理部１と、
桁合わせ後の仮数部同士の演算を行う仮数部演算回路２
と、仮数部演算回路２の出力を正規化するためのシフト
量を検出すると共に指数部補正量を出力する正規化シフ
ト量検出回路３と、正規化シフト量検出回路３が検出し
たシフト量に従い仮数部演算回路２の出力の正規化処理
を行い仮数部を出力するシフト回路４と、仮数部演算回
路２の出力の丸め処理を行い仮数部と指数部補正量とを
出力する丸め処理回路５と、正規化シフト量検出回路３
からの指数部補正量かまたは丸め処理回路５からの指数
部補正量を選択する選択回路１０と、選択回路１０の出
力に従い前処理部１の出力の指数部の補正を行う指数部
演算回路６と、シフト回路４から出力される仮数部かま
たは丸め処理回路５から出力される仮数部を選択する選
択回路１１と、選択回路１０の出力と選択回路１ノの出
力とを合成して最終結果を得る後処理部７とから構成さ
れている。

このように、本実施例はシフト回路４と丸め処理回路５
とを並列に構成した点に特徴があり、この点で第４図に
示す従来の浮動小数点演算回路の構成と大きく異ってい
る。

次に本実施例の動作について説明する。なお、本実施例
で用いる浮動小数点データ形式は、第４図に示す従来の
浮動小数点演算回路の動作説明で用いた形式と同様であ
るとし、また前処理部１から仮数部演算回路２−！での
動作は既に説明した第４図の前処理部１０１から仮数部
演算回路１０２までの動作と同様であるので、本実施例
の動作のうち仮数部演算回路２の出力を得た後からの動
作について説明する。

まず、最終結果の仮数部を仮数部演算回路２から求める
場合について述べる。正規化処理において左シフト操作
が行われる場合は、下位の桁に順次゛′０”が補われる
。従って、第２図の（ロ）に示すような本実施例におけ
るデータ形式では最下位桁の拡張ビット数が１ビツトで
あることから、１ビツト以上の左シフトが生じると拡張
ビットの値はＩｆ　ＯＩＴとなり、丸め処理は無効にな
る。一方、シフト量がＯビットの場合または１ビツト右
シフトする場合には丸め処理が有効となり、丸め処理に
おける＋１加算を行うピット位置と１ビツトのシフト処
理の有無を考慮することにより必要とする仮数部、指数
部補正量を得ることができるのでシフト回路４による正
規化シフト処理を無効とすることができる。つまシ、仮
数部演算回路２の出力結果における上位２ビツト（ビッ
ト位置：２５゜２４）を判別することによシ、正規化シ
フト回路４の出力の仮数部が有効となる場合と丸め処理
回路５の出力の仮数部が有効となる場合とは区別するこ
とができ、これによシ正規化処理と丸め処理とを並列に
実行させることが可能となる。

前記上位２ビツト（ビット位置：２５，２４）のパター
ンが°００゛、　”　０１′”、　”　ｉ　ｏ″′”　
１１　”の各場合について、第３図に示すデータ形式を
参照しながら以下詳細に説明する。

■　仮数部演算回路２の出力の上位２ビツトがＩＩ　Ｏ
ＯＩＩのパターンの場合には、第３図の（イ）に示すよ
うに正規化シフト処理において１ビツト以上（ニー２４
ビツト、ｉは隠しビットのピット位置）の左シフト操作
が行われる。この左シフト操作により下位の桁には１ビ
ツト以上の“０゛′が補われるため丸め処理が無効であ
υ、シフト回路４の出力が有効となる。シフト後のビッ
ト２３からビット１がシフト回路４の出力となる。

■　仮数部演算回路２の出力の上位２ビツトが０１”′
のノ９ターンの場合には左シフト操作は行われないので
丸め処理回路５の出力が有効となる。

第３図の（ロ）に示すように最下位ビットに１を加算す
ることによυ丸め処理を行い、その結果、桁上がシが無
く最上位ビット（ビット位置：２５）が第３図の（）う
に示すように０′″となるときは加算結果のビット２３
からビット１が、また桁上がシを生じて最上位ビット（
ビット位置：２５）が第３図のに）に示すように１゛′
となるときは加算結果のピント２４からビット２が、そ
れぞれ丸め処理回路５の出力となる。

■　仮数部演算回路の出力の上位２ビツトが”１０’″
のパターンの場合には、左シフト操作は行われないので
丸め処理回路５の出力が有効となる。第３図の（（ホ）
に示すように拡張ビットに対応する下位２ビツト目（ビ
ット位置：１）に１を加算することによシ丸め処理を行
い、ビット２４が′０′であることから桁上りの有無に
関係なく加算結果のビット２４からビット２が丸め処理
回路５の出力となる。

■　仮数部演算回路２の出力の上位２ビツトが１１″の
パターンの場合には、左シフト操作は行われないので丸
め処理回路５の出力が有効となる。この場合、第３図（
へ）に示すように下位２ビツト目（ビット位置：ｌ）は
常に０゛′となるためあえて１を加算する必要はなく、
従って仮数部演算回路２の出力のビット２４からピント
２がそのまま丸め処理回路５の出力となる。

次に、最終結果である指数部を前処理部１から求める場
合について説明する。最終結果の指数部は、正規化シフ
ト量検出回路３からの補正量域たは丸め処理回路５から
の補正量を選択回路１０により選択し、指数部演算回路
６において前処理部１の出力の指数部を選択した補正量
の値に基づいて補正することにより得るものである。

まず、上述の■の場合には、仮数部演算回路２の出力に
つき（１−２４）ビットの左シフト操作が行われシフト
回路４の出力が有効となるので、正規化シフト量検出回
路３から出力される補正値“＋　、−２４＋＋が選択回
路１０により選択される。

また、上述の■、■、■の場合には、左シフト操作が行
われないことから丸め処理回路５の出力が有効となるの
で、丸め処理回路５から出力される補正量、すなわちオ
ーバフロービット（ビット位置：２５）の値が選択回路
１０により選択される。つまり、■の場合には、第３図
の（ハ）に示すように丸め処理における加算後のオーバ
フローピットの値が０″ときはパ０”が、第３図のに）
に示すように加算後のオーバフロービットが１”のとき
は”　＋　１　”が補正量として選択される。また■、
■の場合には、第３図の（ホ）、（へ）に示すようにオ
ーバフロービットの値が”　１　”であるので、”　＋
　１　”が補正量として選択される。

以上、説明したように本実施例では、最終結果の仮数部
としては、上述の■の場合には正規化シフト回路４の出
力が、■、■、■の場合には丸め処理回路５の出力が選
択回路１１により選択され後処理部７に供給される。ま
た、最終結果の指数部の補正量としては、■の場合には
正規化シフト量検出回路３の出力値である１−２４′′
が、■。

■、■の場合には丸め処理回路５の出力であるオパフロ
ービノト（ピット位置＝２５）の値（”０°′または”
１”）に対応して０゛′または°＋１′″が選択回路１
０により選択される。

従って、正規化処理と丸め処理とを並列に実行すること
が可能となシ、丸め処理が無効の場合にはこれを省略す
ることにより浮動小数点演算時間を短縮することができ
る。すなわち、正規化処理時間をＴｎ　、丸め処理時間
をＴｒ　、その他の処理時間をＴｍとした場合、一般に
Ｔｎ　＞　Ｔｒであるから、選択回路の遅延時間が無視
できるものとすると、浮動小数点演算時間ＴはＴｍ　＋
　Ｔｎとなり、従ってＴ（Ｔｍ　十Ｔｎ　＋　Ｔｒとな
るので、浮動小数点演算時間Ｔを丸め処理時間Ｔｒに相
当する時間短縮することができることとなる。

（発明の効果） 以上、詳細に説明したように本発明によれば、仮数部演
算の中間結果を正規化処理する際に丸め処理が無効とな
る正規化シフト量に着目し、その中間結果を分類するこ
とによシ正規化処理と丸め処理とを並列に実行すること
が可能となり、選択回路等の若干のハードウェアを付加
することで浮動小数点演算時間を丸め処理にかかる時間
だけ短縮できる。

本発明は、実施例の説明において用いた浮動小数点ヲ（
−１）ｓ・２ｅ−１２７・（１＋ｆ）且ツ０≦ｆ〈１テ
アルトした３２ビツトのデータ形式の場合に限定される
ものではなく、指数部と仮数部とを持つ一般の浮動小数
点データ形式の場合についても適用することができ、同
様の効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図第３図は
データ形式を示す図、第４図は従来の浮動小数点演算回
路のブロック図である。 １・・・前処理部、２・・・仮数部演算回路、３・・・
正規化シフト量検出回路、４・・・シフト回路、５・・
・丸め処理回路、６・・・指数部演算回路、７・・・後
処理部、１０．１１・・・選択回路。 特許出願人　沖電気工業株式会社 夕形式 第３図 デ 第１オペランド 第２オペランド 演算結果 従来の浮動／」・数点演算回路 第４図

Claims (1)

1. 【特許請求の範囲】 桁合わせ後の仮数部同士の演算を行う仮数部演算回路と
   、 前記仮数部演算回路の出力から該出力を正規化するため
   のシフト量を検出する正規化シフト量検出回路と、 前記仮数部演算回路の出力を前記シフト量に従いシフト
   して正規化するシフト回路と、 前記仮数部演算回路の出力の丸め処理を行う丸め処理回
   路と、 前記シフト量が丸め処理を無効にする値であるときは前
   記シフト回路の出力を選択し、無効にする値でないとき
   は前記丸め処理回路の出力を選択して仮数部演算結果と
   する選択回路とを具備したことを特徴とする浮動小数点
   演算回路。