JPH0219932A - マイクロプロセッサ開発支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサ開発支援装置に関し、特
にマイクロプロセッサ自身が明確なメモリを読み込み信
号等の制御信号を出力せずに、ターゲットシステム上で
制御信号をマイクロプロセッサが出力するバスサイクル
開始信号、ＲＥＡＤＹ信号及びＣＬＫ信号等を使用して
作成し、エミュレーションを停止した後、次にエミュレ
ーションを実行するまでの期間（ブレーク中という）に
おけるマイクロプロセッサ開発支援装置が使用者の被開
発システム（ターゲットシステムという、）に対し、特
別な影響を与えず、支障をきたさないデバッグを行なえ
るマイクロプロセッサ開発支援装置に関する。

〔従来の技術〕

従来、この種のマイクロプロセッサ開発支援装置は通常
、マイクロプロセッサが出力するアドレスをそのままタ
ーゲットシステムに出力していた、すなわち、マイクロ
プロセッサがターゲットシステム上のプログラムを実行
している状Ｒ（エミュレーション中という）も、ブレー
ク中でも、ターゲットシステム上への出力信号はマイク
ロプロセッサの出力信号を単にバッファを介するだけで
そのまま出力していた。ただし、ブレーク中のターゲッ
トシステム上の入力信号については、マイクロプロセッ
サに入力するかどうかを制御する必要があった。特に、
ＲＥＡＤＹ信号はマイクロプロセッサがブレーク中の時
に常時、ターゲットシステムから入力されるとは限らな
いので、強制的にマイクロプロセッサ開発支援装置内で
作成するＲＥＡＤＹ信号を使用して動作を継続すること
が必要になっていた。

通常のマイクロプロセッサはこの方式で問題はなかった
が、最近の高速マイクロプロセッサはマイクロプロセッ
サ自身が明確なメモリ読み込み信号等を出力せずに、タ
ーゲットシステム上でマイクロプロセッサが出力するバ
スサイクル開始信号、ＲＥＡＤＹ信号及びＣＬＫ信号等
を使用して上記制御信号を作成する構成をとる。この為
、このマイクロプロセッサがデバッグプログラムを実行
する際、マイクロプロセッサ開発支援装置内のＲＥＡＤ
Ｙ信号を使用すると、ターゲットシステムが作成するＲ
ＥＡＤＹ信号との同期がとれなくなる可能性があった。

すなわち、ターゲットシステム自身で作成するメモリ読
み込み信号等の制御信号と、マイクロプロセッサ開発支
援装置がデバッグ対象システムに出力する信号との関係
が混乱してしまい、ターゲットシステムが異常な状態に
陥ってしまうことがあった。

この例を第３図及び第４図を用いて説明する。

第３図は従来のマイクロプロセッサ開発支援装置のブロ
ック図であり、破線の左側がマイクロプロセッサ開発支
援装置内部を示し、右側はターゲットシステムを示す、
第４図は第３図に示すマイクロプロセッサ開発支援装置
に使用されているマイクロプロセッサのバスサイクルタ
イミングチャートの１例である。

マイクロプロセッサ１は第４図に示すタイミングに基づ
いて、アドレス８．バスサイクルスタート信号（以下、
ＢＣＹ信号という）１５．メモリ読み込み／書き込み信
号（以下、Ｒ／Ｗ信号という）１６を出力し、ＲＥＡＤ
Ｙ信号１７を入力し、さらにデータ１１を入出力してバ
スサイクルを実行する。ＢＲＥＡＫ／ＲＵＮコントロー
ラ２はマイクロプロセッサ１がターゲットシステム上の
プログラムを実行するか、ブレークメモリ３に書き込ま
れているデバッグプログラムを実行するかを制御するた
めに、ＢＲＥＡＫ／ＲＵＮコントロール信号（以下、Ｂ
／Ｒ信号という）１４を出力する。ブレークメモリ３は
デバッグ用のプログラムが格納されており、ブレーク中
にマイクロプロセッサ１はこのプログラムを実行して、
ターゲットシステムのデバッグを進めていく。ブレーク
メモリ３にはアドレス８．データ１１が接続され、コン
トローラ（ブレークメモリ用制御信号発生器）４によっ
て発生する制御信号１つによって、指定されたアドレス
８に従いデータ１１の読み込み。

書き込みを行なう。ブレークメモリ３はＢ／Ｒ信号１４
がハイレベルの時のみアクティブになる。

コントローラ４はＢＣＹ信号１５．Ｒ／Ｗ信号１６、Ｒ
ＥＡＤＹ信号１７を使用して第４図で破線で示したター
ゲラＩ・システム用のメモリ読み込み信号（以下、ＭＥ
ＭＲという）と同様な制御信号１つを作成する。アドレ
スバッファ６はアドレス８をターゲットシステムにター
ゲットアドレス９として出力する。ＲＥＡＤＹ選択器２
１はターゲット側からのＲＥＡＤＹ　（以下ＴＲＥＡＤ
Ｙという）１８かマイクロプロセッサ開発支援装置内部
のＲＥＡＤＹ　（以下ＭＲＥＡＤＹという〉２０のいず
れかを選択する機能を持ち、その選択はＢ／Ｒ信号１４
をインバートした信号にて決り、ハイレベルの時はＴＲ
ＥＡＤＹｌ　８を選択し、ロウレベルの時はＭＲＥＡＤ
Ｙ２０を選択する。データバッファ５はデータ１１から
ターゲットデータ１２へ、あるいはターゲットデータ１
２がらデータ１１へＲ／Ｗ信号１６に従ってデータを入
出力する。データバッファ５はＢ／Ｒ信号１４をインバ
ートした信号がハイレベルの時はイネーブルになり、ロ
ウレベルの時はディスエーブルになる。制御信号発生器
１３はＢＣＹ信号１５、Ｒ／Ｗ信号１６、ＴＲＥＡＤＹ
信号１７を使用して、第４図に破線で示したＭＥＭＲ信
号２２等を発生する。

ＭＥＭＲ信号２２は第４図に破線で示したようにＢＣＹ
信号１５の立ち上がりでアクティブになり、Ｔ２ＣＬＫ
信号以降の立ち上がりとＴＲＥＡＤＹｌ８がアクティブ
であることを検知して、インアクティブになる信号であ
る。

以上のような構成のマイクロプロセッサは次に示す様な
動作になる。

エミューレーション中ではコントローラ１２はＢ／Ｒ信
号１４にロウレベルを出力しており、ブレークメモリ３
はディスエーブル、データバッファ５はイネーブル、Ｒ
ＥＡＤＹ還択器２１はＴＲＥＡＤＹｌ８を選択する。タ
ーゲットシステムは出力されるターゲットアドレス９で
指定されるメモリから、ＢＣＹ信号１５、Ｒ／Ｗ信号１
６でアクティブになるＭＥＭＲ信号２２を使って、デー
タをターゲットデータ１２に出力する。この時、同時に
ＴＲＥＡＤＹｌ８もアクティブにする。制御信号発生器
１３はこのＴＲＥＡＤＹｌ８でＭＥＭＲ信号２２を終結
させる。マイクロプロセッサ１はアドレス８を出力し、
ＢＣＹ信号１５及びＲ／Ｗ信号１６を出力した後、ＲＥ
ＡＤＹ信号１７がアクティブになった時点でデータ１１
を取り込んでこのバスサイクルを終結させる。上記のよ
うに、マイクロプロセッサ１がターゲットシステム上の
プログラムを実行している状態では正常にプログラムの
実行は行なわれる。

マイクロプロセッサ１がターゲットシステム上のプログ
ラムの実行を停止して（停止するための手法はいくつも
あるが、ここでは説明しない。）ブレークメモリ３の実
行に遷移する際、コントローラ２はＢ／Ｒ信号１４をハ
イレベルにする。当然、データバッファ５はディスエー
ブルになり、Ｒ，ＥＡＤＹ選択器２１はＭＲＥＡＤＹ２
０を選択する。

マイクロプロセッサ開発支援装置内部ではマイクロプロ
セッサ１はブレークメモリ３にアドレス８を出力し、コ
ントローラ４にＢＣＹ信号１５゜Ｒ／Ｗ信号１６を出力
する。コントローラ４はＢＣＹ信号１５．Ｒ／Ｗ信号１
６によって制御信号１９をアクティブにし、ＭＲＥＡＤ
Ｙ２０によってインアクティブにする。ＭＲＥＡＤＹ２
０はブレークメモリ３をマイクロプロセッサ１がアクセ
スするのに適正なタイミングでアクティブ、あるいはイ
ンアクティブになる。制御信号１９がメモリの読み込み
信号である場合、ブレークメモリ３は制御信号１９に従
ってデータ１１を出力する。

マイクロプロセッサ１は第４図に示すようにＴ２ＣＬＫ
信号以降の立ち上がりとＲＥＡＤＹ１７がアクティブで
あることを検知して、データ１１を読み込む。すなわち
、マイクロプロセッサ開発支援装置はブレーク中にはタ
ーゲットシステムのＴＲＥＡＤＹｌ８を無視するためタ
ーゲットシステムとはまったく無関係に動作してしまう
ことになった。ターゲットシステム側からみたブレーク
中の動作はまずＢＣＹ信号１５．Ｒ／Ｗ信号１６によっ
て制御信号発生器１３はＭＥＭＲ信号２２をアクティブ
にする。制御信号発生器１３はＴＲＥＡＤＹｌ８がアク
ティブになるまでＭＥＭＲ信号２２をインアクティブに
はしない。よって、ＭＲＥＡＤＹ２０とＴＲＥＡＤＹｌ
８のタイミングが異なっていると、ターゲットシステム
のバスサイクルが終了していないのに、マイクロプロセ
ッサ開発支援装置からＢＣＹ信号１５がふたたびアクテ
ィブになるようなことも起こり、正常な動作を保てなく
なる欠点があった。

また、ブレーク中のＢＣＹ信号１５のターゲットシステ
ム側への出力をマスクする手法はマイクロプロセッサ１
自身が高速で動作する場合、ブレーク中のターゲットシ
ステムアクセス時、ＢＣＹ信号１５のアクティブタイミ
ングが遅くなるので、マイクロプロセッサの実行速度が
早くなるとアクセスタイミングを満足できなくなる危険
性があり採用できない。

〔発明が解決しようとする課題〕

以上の説明で明らかなように、マイクロプロセッサ自身
が明確なメモリ読み込み信号等を出力せずに、ターゲッ
トシステム上でマイクロプロセッサが出力するバスサイ
クル開始信号、ＲＥＡＤＹ信号及びＣＬＫ信号等を使用
してメモリ読み込み信号等の制御信号を作成する構成を
とるマイクロプロセッサを使用したマイクロプロセッサ
開発支援装置では、ブレーク中にマイクロプロセッサ開
発支援装置とターゲットシステムの動作が同期しなくな
るという問題点があった。

そこで、本発明は、上述の問題点を解消したマイクロプ
ロセッサ開発支援装置を提供せんとするものである。

上述した従来のマイクロプロセッサ開発支援装置に対し
、本発明はブレーク中におけるターゲットシステムへ出
力するアドレスをターゲットシステムから必ずＲＥＡＤ
Ｙ信号の応答がある特定の固定アドレスもしくは特定の
範囲アドレスに指定でき、かつ常にターゲットシステム
のＲＥＡＤＹ信号がマイクロプロセッサに入力されると
いう独創的内容を有する。

〔課題を解決するための手段〕

本発明のマイクロプロセッサ開発支援装置は、ターゲッ
トシステムの制御信号発生器に信号を与えて制御信号を
生成させるマイクロプロセッサと、デバッグ用のプログ
ラムを格納し前記マイクロプロセッサからのアドレス信
号を受けるブレークメモリと、前記マイクロプロセッサ
が前記ターゲットシステム上のプログラムを実行するエ
ミュレーションか前記デバッグ用のプログラムを実行す
るブレークかを指定するブレーク／ランコントローラと
、アドレス信号の少くとも一部を固定したものに指定す
る固定アドレスバッファと、前記ブレーク／ランコント
ローラがエミュレーションを指定した時は前記固定アド
レスバッファにより指定された固定のアドレスと前記マ
イクロプロセッサからのアドレス信号の一部からなるア
ドレスまたは前記固定アドレスバッファにより指定され
た固定のアドレスのみを前記ブレーク／ランコントロー
ラがブレークを指定した時は前記マイクロプロセッサか
らのアドレス信号のみを前記ターゲットシステムに出力
するアドレスバッファと、前記ブレーク／ランコントロ
ーラがエミュレーションを指定した時にのみ前記マイク
ロプロセッサおよび前記ブレークメモリに入出力される
データを前記ターゲットシステムに入出力するデータバ
ッファと、前記ターゲラＩ・システムからのＲＥＡＤＹ
信号を前記制御信号発生器および前記マイクロプロセッ
サと共に入力しさらに前記マイクロプロセッサからの信
号を受けて制御信号を前記ブレークメモリに出力するブ
レークメモリ用制御信号発生器とを含んで構成される。

〔作用〕

以上のように構成されるマイクロプロセッサ開発支援装
置において、ブレーク中のターゲットシステムへのアド
レス出力は使用者がターゲットシステムからＲＥＡＤＹ
信号の応答がある任意の設定可能な特定の固定アドレス
もしくは特定の範囲アドレスに指定でき、かつマイクロ
プロセッサのＲＥＡＤＹ入力は常にターゲットシステム
に指定される手段を備えている。ブレーク中になると該
使用者が設定した特定の固定アドレスもしくは特定の範
囲アドレスがターゲットシステムに出力されるため、Ｒ
ＥＡＤＹ信号は必ずターゲットシステムから発生する。

マイクロプロセッサ開発支援装置はＲＥＡＤＹ信号とし
てターゲットシステムのＲＥＡＤＹ信号しか検知しない
ため、ターゲットシステムで作成されるメモリ読み込み
信号などの制御信号とマイクロプロセッサ開発支援装置
の制御信号の同期がとれるようになる。

〔実施例〕

以下添付図面を参照して、本発明の第１の実施例のデバ
ッグ用マイクロプロセッサを説明する。

第１図は、本発明によるマイクロプロセッサ開発支援装
置の第１の実施例のブロック図である。

基本的な構成及び動作は第３図の従来のマイクロプロセ
ッサ開発支援装置と同様である。

第１図のマイクロプロセッサ開発支援装置において、マ
イクロプロセッサ１のアドレス８はアドレスバッファ６
とブレークメモリ３に接続され、さらにアドレスバッフ
ァ６から出力されるターゲットアドレス９は固定アドレ
スバッファ７の出力と対応する信号ごとにワイアドオア
されて、ターゲットシステムに出力される。固定アドレ
スバッファ７は入力信号を全アドレスのビットごとにハ
イ、ロウをスイッチ１０で指定できる。このハイ、ロウ
の指定はスイッチではなく、ソフト的に指定アドレスを
ラッチできる構成にしてもよい。

一方、コントローラ２から出力されるＢ／Ｒ信号１４は
ブレークメモリ３とインバータを介してデータバッファ
５に接続されるだけではなく、固定アドレスバッファ７
とインバータを介してアドレスバッファ６にも接続され
る。アドレスバッファ６と固定アドレスバッファ７はと
もにＢ／Ｒ信号１４がハイレベルのときアクティブにな
るので、エミュレーション中はアドレスバッファ６がア
クティブになり、ブレーク中は固定アドレスバッファ７
がアクティブになる。コントローラ４は常にＴＲＥＡＤ
Ｙｌ８のみを受は付け、第３図に示すＭＲＥＡＤＹ２０
とＴＲＥＡＤＹｌ　８を選択するＲＥＡＤＹ選択器２１
は必要なくなる。

すなわち、第１図のマイクロプロセッサ開発支援装置が
第３図に示すマイクロプロセッサ開発支援装置と異なる
主な点は、固定アドレスバッファ７とスイッチ１０が追
加されて、ブレーク中にはスイッチ１０で設定されたア
ドレスがターゲットシステムへ出力されるようになり、
かつ第３図に示すマイクロプロセッサ開発支援装置自身
で作成するＭＲＥＡＤＹ２０を削除し、ターゲットシス
テム上で作成するＴＲＥＡＤＹｌ　８のみでマイクロプ
ロセッサ開発支援装置のマイクロプロセッサ１を動作さ
せようとする点である。

以上のように構成されるマイクロプロセッサ開発支援装
置は、次のように動作する。

マイクロプロセッサ１がエミュレーション中にはコント
ローラ２はロウレベルで出力している。

よって、ターゲットシステムにはマイクロプロセッサ１
のアドレス８、ＢＣＹ信号１５及びＲ／Ｗ信号１６がそ
れぞれのバッファを介して出力される。ターゲットシス
テムはこれらの信号がらＭＥＭＲ信号２２（読み込み、
書き込みなど様々の動作があるがここではメモリ読み込
み信号ＭＥＭＲとして説明する。）などを作成し、ＴＲ
ＥＡＤＹｌ８とともにターゲットデータ１２をマイクロ
プロセッサ開発支援装置に出力する。マイクロプロセッ
サ１はこのＴＲＥＡＤＹｌ８をバッファを介したＲＥＡ
ＤＹ１７とターゲットデータ１２をバッファを介したデ
ータ１１を受は取り、このバスサイクルを終了し、次の
バスサイクルを行なう。

エミュレーション中は従来例と同様に問題はない。

マイクロプロセッサ１がブレーク中にはコントローラ２
はハイレベルを出力している。よって、ターゲットシス
テムには使用者によって設定されるスイッチ１０の値が
固定アドレスバッファ７を介して出力されている。ＢＣ
Ｙ信号１５、Ｒ／Ｗ信号１６もそれぞれのバッファを介
して出力される。ターゲットシステムは既に説明したよ
うに、これらの信号に基づいて作成されるＭＥＭＲ２２
に従ってＴＲＥＡＤＹｌ　８とターゲットデータ１２を
出力する。ターゲットシステムに出力されているターゲ
ットアドレス９は必ずＴＲＥＡＤＹｌ８がマイクロプロ
セッサ開発支援装置側に出力されるアドレスが設定され
ているために、ＴＲＥＡＤＹｌ８は必ずバッファを介し
て、コントローラ４及びマイクロプロセッサ１に入力さ
れる。

すなわち、マイクロプロセッサ１はブレークメモリ３を
アクセスする際にターゲットシステムのＴＲＥＡＤＹｌ
８を使用することになり、マイクロプロセッサ１とター
ゲットシステムの同期がずれることはなくなる。もちろ
ん、ブレークメモリ３はウェイトが０の状態でもアクセ
スが可能なメモリにする必要がある。また、ブレーク中
には必ずＴＲＥＡＤＹｌ８がマイクロプロセッサ開発支
援装置に入力されるアドレスがターゲットシステムに出
力されるため、マイクロプロセッサ１の動作が停止する
ようなことは起こらない。

第２図は、本発明によるマイクロプロセッサ開発支援装
置の第２の実施例のブロック図である。

基本的な構成及び動作は第１図のマイクロプロセッサ開
発支援装置と同様である。

第２図に示されるマイクロプロセッサ１のアドレス８は
上位、下位２種類のアドレスに分割されて、それぞれア
ドレスバッファ６′　アドレスバッファ６″を介して、
ターゲットシステムに出力される（上位と下位のビット
数はマイクロプロセッサの機能に応じて決定すればよい
、）、アドレスバッファ６′からターゲットへ出力され
るアドレスはそのままターゲットシステムに出力されタ
ーゲットアドレス９′となる。アドレスバッファ６″か
らターゲットへ出力されるアドレスは固定アドレスバッ
ファ７から出力されるアドレスとワイアドオアされ、タ
ーゲットアドレス９″となる。アドレスバッファ６′は
つねにアクティブであり、アドレスバッファ６″はエミ
ュレーション中に、固定アドレスバッファ７はブレーク
中にアクティブになる。固定アドレスバッファ７から出
力されるアドレスは使用者がスイッチ１０を使用して設
定したアドレスであり、使用者はターゲットシステムか
ら必ずＴＲＥＡＤＹｌ　８が発生するようにアドレス範
囲の上位をスイッチ１０で設定する。

エミュレーション中はアドレスバッファ６″がアクティ
ブになるので、マイクロプロセッサ１のアドレス８がそ
のままアドレスバッファ６′、アドレスバッファ６″を
介してターゲットシステムに出力される。ブレーク中は
このような構成にすれば、ターゲットシステムに対し、
ターゲットアドレス９′だけはマイクロプロセッサ１の
アドレスそのものが出力されるが、ターゲットアドレス
９″にはスイッチ１０で設定された値が出力される。す
なわち、ブレーク中でも、必ずＴＲＥＡＤＹｌ８が発生
する範囲でマイクロプロセッサ１のアドレス８をターゲ
ットシステムに出力することができる。このことは、マ
イクロプロセッサ１がリフレッシュ機能と本発明で説明
した機能を持っている場合等、ブレーク中でもターゲッ
トシステムにリフレッシュ機能を提供できることを示し
ている。

以上のように構成されるマイクロプロセッサ開発支援装
置は、ブレーク中にターゲットシステムに出力されるア
ドレスの下位にマイクロプロセッサのアドレスを直接出
力できるため、リフレッシュ機能を持ったマイクロプロ
セッサのマイクロプロセッサ開発支援装置も容易に実現
することができる。

〔発明の効果〕

以上説明したように、マイクロプロセッサ開発支援装置
にブレーク中のターゲットシステムへ出力されるアドレ
スをターゲットシステムから必ずＲＥＡＤＹ信号の応答
がある特定の固定アドレスもしくは特定の範囲アドレス
に指定でき、かつマイクロプロセッサに入力されるＲＥ
ＡＤＹ信号は常にターゲットシステムに指定されること
により、ブレーク中におけるマイクロプロセッサとター
ゲットシステムの同期がずれる問題を解消することがで
きる。

また、ＲＥＡＤＹ信号はターゲットシステムからだけに
固定されるため、ＲＥＡＤＹ選択信号が不必要になる効
果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図であり、第
２図は本発明の第２の実施例のブロック図であり、第３
図は従来のマイクロプロセッサ開発支援装置のブロック
図であり、第４図は第３図に示すマイクロプロセッサと
マイクロプロセッサの外部で作成する制御信号を示した
タイミング図である。

Claims (1)

【特許請求の範囲】
1. ターゲットシステムの制御信号発生器に信号を与えて制
   御信号を生成させるマイクロプロセッサと、デバッグ用
   のプログラムを格納し前記マイクロプロセッサからのア
   ドレス信号を受けるブレークメモリと、前記マイクロプ
   ロセッサが前記ターゲットシステム上のプログラムを実
   行するエミュレーションか前記デバッグ用のプログラム
   を実行するブレークかを指定するブレーク／ランコント
   ローラと、アドレス信号の少くとも一部を固定したもの
   に指定する固定アドレスバッファと、前記ブレーク／ラ
   ンコントローラがエミュレーションを指定した時は前記
   固定アドレスバッファにより指定された固定のアドレス
   と前記マイクロプロセッサからのアドレス信号の一部か
   らなるアドレスまたは前記固定アドレスバッファにより
   指定された固定のアドレスのみを前記ブレーク／ランコ
   ントローラがブレークを指定した時は前記マイクロプロ
   セッサからのアドレス信号のみを前記ターゲットシステ
   ムに出力するアドレスバッファと、前記ブレーク／ラン
   コントローラがエミュレーションを指定した時にのみ前
   記マイクロプロセッサおよび前記ブレークメモリに入出
   力されるデータを前記ターゲットシステムに入出力する
   データバッファと、前記ターゲットシステムからのＲＥ
   ＡＤＹ信号を前記制御信号発生器および前記マイクロプ
   ロセッサと共に入力しさらに前記マイクロプロセッサか
   らの信号を受けて制御信号を前記ブレークメモリに出力
   するブレークメモリ用制御信号発生器とを含むことを特
   徴とするマイクロプロセッサ開発支援装置。