JPH02192098A - 連想メモリセル及び連想記憶装置 - Google Patents
連想メモリセル及び連想記憶装置Info
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- JPH02192098A JPH02192098A JP26934689A JP26934689A JPH02192098A JP H02192098 A JPH02192098 A JP H02192098A JP 26934689 A JP26934689 A JP 26934689A JP 26934689 A JP26934689 A JP 26934689A JP H02192098 A JPH02192098 A JP H02192098A
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- 238000001514 detection method Methods 0.000 claims abstract description 109
- 238000007599 discharging Methods 0.000 claims description 10
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- VQCBHWLJZDBHOS-UHFFFAOYSA-N erbium(III) oxide Inorganic materials O=[Er]O[Er]=O VQCBHWLJZDBHOS-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は一致検出制御信号線を備えた連想メモリセルに
よって構成された連想記憶装置に関するものである。
よって構成された連想記憶装置に関するものである。
従来の技術
第7図は従来の連想メモリセルの回路構成を示す回路図
である。図面において、701.702はイン)<−久
703.704S705.70a、 707.708は
NチャンネルMOSFET、 709. 710はビ
ット線 711.712は記憶デー久 713は連想メ
モリセルへのデータ書き込み用ワード線714は入力デ
ータと記憶データとのワード単位の一致検出信号線71
5はデータを記憶するメモリ回路部716は入力データ
と記憶データとの比較を行なう比較回路部である。また
第8図は第7図の連想メモリセルによって構成した従来
の連想記憶装置の構成を示すブロック図である。図面に
おいて、801i(i=1−n)は連想メモリセル、8
02はn個の連想メモリセルから構成された連想メモリ
セルアレイ、803i(i=1〜r+)は入力デー久
804i(i=1〜n)はビット線制御同区 709
i。
である。図面において、701.702はイン)<−久
703.704S705.70a、 707.708は
NチャンネルMOSFET、 709. 710はビ
ット線 711.712は記憶デー久 713は連想メ
モリセルへのデータ書き込み用ワード線714は入力デ
ータと記憶データとのワード単位の一致検出信号線71
5はデータを記憶するメモリ回路部716は入力データ
と記憶データとの比較を行なう比較回路部である。また
第8図は第7図の連想メモリセルによって構成した従来
の連想記憶装置の構成を示すブロック図である。図面に
おいて、801i(i=1−n)は連想メモリセル、8
02はn個の連想メモリセルから構成された連想メモリ
セルアレイ、803i(i=1〜r+)は入力デー久
804i(i=1〜n)はビット線制御同区 709
i。
710i(i=l−n)はビット線805はデータ書き
込み信号@ 806はデコーダ、807はワード単位
の一致検出信号線714を所定の電位にプリチャージす
るプリチャージ信号線808はプリチャージ同区809
はワード単位の一致検出信号線714を増幅するための
センスアンプ810はセンスアンプ809の出力811
i(i=1〜m)は連想記憶装置の1ワード分の構成を
示しており、第8図はmワードからなる連想記憶装置で
ある。連想メモリセルへの書き込み動作ζよ書き込みデ
ータ803i(i=1〜n)をビット線制御回路804
i(i=1−n)を介して、 ビット線7091.71
0i(i=1〜n)に転送した後、書き込み信号線80
5及びデコーダ806によって選択されたワード線71
3を”H″レベルすることで行われる。連想メモリセル
8011ではNチャンネルMOSFET70未704を
通してビット線7091.7101の入力データが記憶
データに転送される。ワード線713を”L″レベルし
たとき、インバータ701.702がフリップフロップ
を構成しているので書き込みデータは保持される。比較
動作は入力データをビット線709i、 710i(
i=1〜n)に転送する前に 各ワードごとにプリチャ
ージ回路808によりワード単位の一致検出信号線71
4を″H″レベルの電位にプリチャージしておく。そし
て入力データがビット線制御回路804i(i=1〜n
)を介して、 ビット線7091.710i(i−1〜
n)に転送されて各連想メモリセル内で同時に比較動作
が行われる。
込み信号@ 806はデコーダ、807はワード単位
の一致検出信号線714を所定の電位にプリチャージす
るプリチャージ信号線808はプリチャージ同区809
はワード単位の一致検出信号線714を増幅するための
センスアンプ810はセンスアンプ809の出力811
i(i=1〜m)は連想記憶装置の1ワード分の構成を
示しており、第8図はmワードからなる連想記憶装置で
ある。連想メモリセルへの書き込み動作ζよ書き込みデ
ータ803i(i=1〜n)をビット線制御回路804
i(i=1−n)を介して、 ビット線7091.71
0i(i=1〜n)に転送した後、書き込み信号線80
5及びデコーダ806によって選択されたワード線71
3を”H″レベルすることで行われる。連想メモリセル
8011ではNチャンネルMOSFET70未704を
通してビット線7091.7101の入力データが記憶
データに転送される。ワード線713を”L″レベルし
たとき、インバータ701.702がフリップフロップ
を構成しているので書き込みデータは保持される。比較
動作は入力データをビット線709i、 710i(
i=1〜n)に転送する前に 各ワードごとにプリチャ
ージ回路808によりワード単位の一致検出信号線71
4を″H″レベルの電位にプリチャージしておく。そし
て入力データがビット線制御回路804i(i=1〜n
)を介して、 ビット線7091.710i(i−1〜
n)に転送されて各連想メモリセル内で同時に比較動作
が行われる。
人力データと記憶データが等しい場合、例えばビット線
7091が″Hルベル(ビット線7101が″L#レベ
ル)で、記憶データ711が”H”レベル(記憶データ
線712がL”レベル)ならば NチャンネルMO8F
E T 705及び708は導通状態となる力(Nチ
ャンネルMOSFET706及び707は非導通状態と
なるためにワード単位の一致検出信号線714へは電位
の変動を与えな〜 ワード単位ですべてのビットが致し
た場合にだけ一致検出信号線714はプリチャージの電
位を保持する。入力データと記憶データが異なる場合、
例えばビット線7091は”H”レベル(ビット線71
01が”L”レベル)で、記憶データが”L”レベル(
記憶データ712がs H+tレベル)ならばNチャン
ネルMOSFET705及び706は導通状態となるた
め随 一致検出信号線714は”L″レベルなる。この
様へ 入力データと記憶データに1ビツトでも不一致な
ビットがあればワード単位の一致検出信号線714は”
L”レベルとなる。一致検出信号線714はセンスアン
プ809で増幅されて、出力信号線810となる。第9
図(よ 従来の連想記憶装置における比較動作時のタイ
ミングチャート図である。
7091が″Hルベル(ビット線7101が″L#レベ
ル)で、記憶データ711が”H”レベル(記憶データ
線712がL”レベル)ならば NチャンネルMO8F
E T 705及び708は導通状態となる力(Nチ
ャンネルMOSFET706及び707は非導通状態と
なるためにワード単位の一致検出信号線714へは電位
の変動を与えな〜 ワード単位ですべてのビットが致し
た場合にだけ一致検出信号線714はプリチャージの電
位を保持する。入力データと記憶データが異なる場合、
例えばビット線7091は”H”レベル(ビット線71
01が”L”レベル)で、記憶データが”L”レベル(
記憶データ712がs H+tレベル)ならばNチャン
ネルMOSFET705及び706は導通状態となるた
め随 一致検出信号線714は”L″レベルなる。この
様へ 入力データと記憶データに1ビツトでも不一致な
ビットがあればワード単位の一致検出信号線714は”
L”レベルとなる。一致検出信号線714はセンスアン
プ809で増幅されて、出力信号線810となる。第9
図(よ 従来の連想記憶装置における比較動作時のタイ
ミングチャート図である。
比較動作(よ クロック1の期間に行なt、X、ワード
単位の一致検出信号線714のプリチャージはクロック
2の期間に行なうものとする。また 記憶デー夕との比
較が行なわれる入力データ803i(i=1〜n)(戴
クロック1と同時に連想記憶装置に人力され1サイク
ルの間は変化しないものとする。第9図においてサイク
ルAでは人力データと記憶データが一致しなかった場合
を示しており、前サイクルでは”H”レベルにプリチャ
ージされていたワード単位の一致検出信号線714はク
ロック1の期間で”L”レベルとなっている。そして、
ワード単位の一致検出信号線714はクロック2の期間
にプリチャージされて再び”H”レベルとなる。次にサ
イクルBでは入力データと記憶データが一致した場合を
示しており、ワード単位の一致検出信号線714は”H
”レベルを保持したままとなる。このようにしてワード
単位の一致検出信号線714のクロック1の期間でのレ
ベルを検出することによって、一致、不一致の判断がな
される。この一連の動作において、プリチャージを行う
期間(本従来例ではクロック2の期間)に 入力データ
と記憶データが一致しないビットがあれば Nチャンネ
ルMOSFET705及び706がともに導通状態とな
る力\ あるいはNチャンネルMOSFET707及び
708がともに導通状態となるために ワード単位の一
致検出信号線714、及びこの導通状態となった2個の
NチャンネルMOSFETを介して貫通電流が流れてし
まい十分なプリチャージができない。このためにプリチ
ャージを行う期間でζよ 全ビット線7091.710
1(1−1〜n)を”L”レベルにする必要がある。こ
れを行っているのがビット制御線回路804i(i=1
〜n)である。ある1ビツトについての入力データ80
31と2本のビット線7091.710+のレベルの様
子を第9図に示す。クロック2の期間で(よ 2本のビ
ット線とも′L”レベルになっていることがわかる。こ
のように従来の連想記憶装置で(よ ビット線制御回路
が必要になるととも番へ 1サイクル内でビット線の充
放電を行うことになり、消費電力の増大を招く問題があ
る。また 第9図においてサイクルCは 比較動作を行
なわないサイクル(例えば連想記憶装置への書き込みを
行なうサイクル)とする。従来例ではこの期間にも人力
データと記憶データが一致しない場合に(よ ワード単
位の一致検出信号線714はクロック1期間に”Lルベ
ルになってしまう。そして、クロック2の期間では次の
サイクルの比較動作に備えてプリチャージを行うために
比較動作を行わないサイクルにおいても一致検出信号
線714は充放電を行うことになり、ここでも消費電力
の増大を招くという問題が起こる。
単位の一致検出信号線714のプリチャージはクロック
2の期間に行なうものとする。また 記憶デー夕との比
較が行なわれる入力データ803i(i=1〜n)(戴
クロック1と同時に連想記憶装置に人力され1サイク
ルの間は変化しないものとする。第9図においてサイク
ルAでは人力データと記憶データが一致しなかった場合
を示しており、前サイクルでは”H”レベルにプリチャ
ージされていたワード単位の一致検出信号線714はク
ロック1の期間で”L”レベルとなっている。そして、
ワード単位の一致検出信号線714はクロック2の期間
にプリチャージされて再び”H”レベルとなる。次にサ
イクルBでは入力データと記憶データが一致した場合を
示しており、ワード単位の一致検出信号線714は”H
”レベルを保持したままとなる。このようにしてワード
単位の一致検出信号線714のクロック1の期間でのレ
ベルを検出することによって、一致、不一致の判断がな
される。この一連の動作において、プリチャージを行う
期間(本従来例ではクロック2の期間)に 入力データ
と記憶データが一致しないビットがあれば Nチャンネ
ルMOSFET705及び706がともに導通状態とな
る力\ あるいはNチャンネルMOSFET707及び
708がともに導通状態となるために ワード単位の一
致検出信号線714、及びこの導通状態となった2個の
NチャンネルMOSFETを介して貫通電流が流れてし
まい十分なプリチャージができない。このためにプリチ
ャージを行う期間でζよ 全ビット線7091.710
1(1−1〜n)を”L”レベルにする必要がある。こ
れを行っているのがビット制御線回路804i(i=1
〜n)である。ある1ビツトについての入力データ80
31と2本のビット線7091.710+のレベルの様
子を第9図に示す。クロック2の期間で(よ 2本のビ
ット線とも′L”レベルになっていることがわかる。こ
のように従来の連想記憶装置で(よ ビット線制御回路
が必要になるととも番へ 1サイクル内でビット線の充
放電を行うことになり、消費電力の増大を招く問題があ
る。また 第9図においてサイクルCは 比較動作を行
なわないサイクル(例えば連想記憶装置への書き込みを
行なうサイクル)とする。従来例ではこの期間にも人力
データと記憶データが一致しない場合に(よ ワード単
位の一致検出信号線714はクロック1期間に”Lルベ
ルになってしまう。そして、クロック2の期間では次の
サイクルの比較動作に備えてプリチャージを行うために
比較動作を行わないサイクルにおいても一致検出信号
線714は充放電を行うことになり、ここでも消費電力
の増大を招くという問題が起こる。
前記消費電力の増大(よ 1ワードのビット長を大きく
した場合、ワード数の増加をはかった場合、および高周
波数で動作させる場合には特に顕著になるためへ 連想
記憶装置の大容量化 あるいは高周波数で動作させる場
合に大きな障害となってい九 発明が解決しようとする課題 従来の連想メモリセルで構成した連想記憶装置で(よ
ワードごとの一致検出信号線のプリチャージを行う期間
において、全ビット線をn L +tレベルにする必要
があるためIQ ビット線制御回路が必要になるとと
もへ 1サイクル内でビット線の充放電を行うことにな
り、消費電力の増大を招く問題がある。また 比較動作
を行わないサイクルにおいても、入力データと記憶デー
タが一致しない場合には一致検出信号線は”L”レベル
になってしまうためへ 一致検出信号線の充放電が起こ
り、ここでも消費電力の増大を招くという問題が起こる
。さらに 1ワード単位の比較結果がわずか1ビツトの
不一致であって耘 比較動作前に充電された一致検出信
号線の電位は全て放電を行−うことになり、不要な電力
の消費となる。この消費電力の増大(よ 1ワードのビ
ット長を大きくした場合、ワード数の増加をはかった場
合、および高周波数で動作させる場合には特に顕著にな
るために 連想記憶装置の大容量4L あるいは高周
波数で動作させる場合に大きな障害となっていた 本発
明の目的ζよ 従来の課題を解決し 比較動作時の制御
が簡単であり、かつ低消費電力化が実現される連想記憶
装置を提供することである。
した場合、ワード数の増加をはかった場合、および高周
波数で動作させる場合には特に顕著になるためへ 連想
記憶装置の大容量化 あるいは高周波数で動作させる場
合に大きな障害となってい九 発明が解決しようとする課題 従来の連想メモリセルで構成した連想記憶装置で(よ
ワードごとの一致検出信号線のプリチャージを行う期間
において、全ビット線をn L +tレベルにする必要
があるためIQ ビット線制御回路が必要になるとと
もへ 1サイクル内でビット線の充放電を行うことにな
り、消費電力の増大を招く問題がある。また 比較動作
を行わないサイクルにおいても、入力データと記憶デー
タが一致しない場合には一致検出信号線は”L”レベル
になってしまうためへ 一致検出信号線の充放電が起こ
り、ここでも消費電力の増大を招くという問題が起こる
。さらに 1ワード単位の比較結果がわずか1ビツトの
不一致であって耘 比較動作前に充電された一致検出信
号線の電位は全て放電を行−うことになり、不要な電力
の消費となる。この消費電力の増大(よ 1ワードのビ
ット長を大きくした場合、ワード数の増加をはかった場
合、および高周波数で動作させる場合には特に顕著にな
るために 連想記憶装置の大容量4L あるいは高周
波数で動作させる場合に大きな障害となっていた 本発
明の目的ζよ 従来の課題を解決し 比較動作時の制御
が簡単であり、かつ低消費電力化が実現される連想記憶
装置を提供することである。
課題を解決するための手段
上記目的を達成するため&’w 本発明の連想記憶装
置(よ ワード線と第1のビット線と第2のビット線に
よって記憶するべきデータの書き込みが行なわれるメモ
リ回路部と、前記メモリ回路部の記憶データと前記ビッ
ト線上のデータとの一致、不一致を検出する比較回路部
と、前記メモリ回路部の記憶データと前記ビット線上の
データが一致したか否かを示す一致検出信号線と、前記
メモリ回路部の記憶データと前記ビット線上のデータの
比較動作時にだけLレベルの電位になる一致検出制御信
号線とを備える連想メモリセルによって構成した連想メ
モリセルアレイと、人力データの反転信号を生成する手
段と、ワードの選択を行うデコーダと、各ワードごとの
一致検出信号の電位を増幅するセンスアンプと、各ワー
ドごとの一致検出信号をHレベルの電位にプリチャージ
するプリチャージ手段と、各ワードごとの一致検出制御
信号線をLレベルの電位にディスチャージするディスチ
ャージ手段と、各ワードごとの一致検出制御信号線を比
較動作時にだけディスチャージするためのディスチャー
ジ信号線を生成する手段とを備えたものである。また本
発明の連想記憶装置は1ワドの構成が、 前記連想メモ
リセルアレイと前記プリチャージ手段および前記ディス
チャージ手段とからなる複数個に分割された連想記憶手
段と、前記デコーダと、 1ワード単位の一致 不一致
を検出するための一致検出手段とを備えたものである。
置(よ ワード線と第1のビット線と第2のビット線に
よって記憶するべきデータの書き込みが行なわれるメモ
リ回路部と、前記メモリ回路部の記憶データと前記ビッ
ト線上のデータとの一致、不一致を検出する比較回路部
と、前記メモリ回路部の記憶データと前記ビット線上の
データが一致したか否かを示す一致検出信号線と、前記
メモリ回路部の記憶データと前記ビット線上のデータの
比較動作時にだけLレベルの電位になる一致検出制御信
号線とを備える連想メモリセルによって構成した連想メ
モリセルアレイと、人力データの反転信号を生成する手
段と、ワードの選択を行うデコーダと、各ワードごとの
一致検出信号の電位を増幅するセンスアンプと、各ワー
ドごとの一致検出信号をHレベルの電位にプリチャージ
するプリチャージ手段と、各ワードごとの一致検出制御
信号線をLレベルの電位にディスチャージするディスチ
ャージ手段と、各ワードごとの一致検出制御信号線を比
較動作時にだけディスチャージするためのディスチャー
ジ信号線を生成する手段とを備えたものである。また本
発明の連想記憶装置は1ワドの構成が、 前記連想メモ
リセルアレイと前記プリチャージ手段および前記ディス
チャージ手段とからなる複数個に分割された連想記憶手
段と、前記デコーダと、 1ワード単位の一致 不一致
を検出するための一致検出手段とを備えたものである。
作用
本発明(よ 上記の構成により、比較動作時にだけ各ワ
ードごとの一致検出制御信号線を”L”レベルの電位に
保持することにより、ビット線制御回路が不必要になる
ととも&Q 低消費電力化をはかることができる。
ードごとの一致検出制御信号線を”L”レベルの電位に
保持することにより、ビット線制御回路が不必要になる
ととも&Q 低消費電力化をはかることができる。
実施例
(実施例1)
本発明の第1の実施例を図面とともに説明する。
第1図は本発明の連想メモリセルの回路図である。
図面において、116はデータを記憶するメモリ回路部
117は人力データと記憶データとの比較を行なう比較
回路である。メモリ回路部1161戴 インバータ1
01.102.、NチャンネルMOSFET103.1
04から構成されており、111.112は記憶データ
である。比較回路部117i友NチヤンネルMOS F
Er2O3、106,107,108から構成されて
いる。IOQ、 11Oはビット線113は連想メモ
リセルへのデータ書き込み用ワード線114は入力デー
タと記憶データとのワード単位の一致検出信号線115
は一致検出信号線を比較動作時にだけ”L”レベルにな
るようにする一致検出制御信号線である。また第2図は
第1図の連想メモリセルによって構成した従来の連想記
憶装置の構成を示すブロック図である。図面において、
201i(i=1〜n)は連想メモリセノL/5202
はn個の連想メモリセルから構成された連想メモリセル
アレイ、109i(i=1〜n)は人力データ (ビッ
ト線でもある)、203i(i=1〜n)は人力データ
反転同区 1091.110i(i−1〜n)はビット
線 204はデータ書き込み信号線215は書き込みワ
ードを選択する信号線205はデコータミ206は一致
検出信号線を所定の電位にプリチャージするプリチャー
ジ信号@ 207は比較動作サイクルであることを示
す比較動作信号線208は一致検出制御信号線を所定の
電位にディスチャージするディスチャージ信号生成回路
、209はディスチャージ信号線210はプリチャージ
同区211はディスチャージ回1m 212は一致検
出信号を増幅するためのセンスアンプ、213はセンス
アンプ212の出力 214i(i=1−m)は1ワド
分の構成を示しており、第2図はmワードからなる連想
記憶装置である。な籾 ブリヂャージ信号線206には
後に示すクロック信号を用いることができる。また 比
較動作信号線207には連想記憶装置をイネーブルにす
る信号であり、この信号がHレベルの時に連想動作を行
なう。比較動作信号線207ハ 例えば書き込み信号
線204の反転信号を用いることができる。連想メモリ
セルへの書き込み動作(友 書き込みデータ109i(
i=1〜n)を一方のビット線には直接、 もう一方の
ビット線には入カデタ反転回路203i(i=1〜n)
を介して転送した後、書き込み信号線20東 書き込み
ワードを選択する信号線215及びデコーダ205によ
って選択されたワード線113を”H”レベルにするこ
とで行われる。連想メモリセル2011ではNチャンネ
ルMOSFETIO3,104を通してビット線109
1.110+77)入力データ7一 が記憶データに転送される。ワード線113を”L″レ
ベルしたとき、インバータ101.102がフリップフ
ロップを構成しているので書き込みデータは保持される
。比較動作は入力データを109i(i=1〜n)が入
力される前に 各ワードごとにプリチャージ回路210
によりワード単位の一致検出信号線114を”H”レベ
ルの電位にプリチャージしておく、そして人力データが
入力されると各連想メモリセル内で同時に比較動作が行
われる。なお比較動作時(比較動作を行うサイクルであ
り、かつワード単位の一致検出信号線114をプリチャ
ージしていない期間)で(淑 ディスチャージ信号生成
回路208によってディスチャージ信号線209は”H
”レベルとなっているのて ディスチャージ回路211
のNチャンネルMOSFETは導通状態となり、一致検
出制御信号線115は″L″レベルとなっている。入力
データと記憶データが等しい場合、例えばビット線10
91が”H″レベルビット線1101が”L″レベルで
、記憶データ111が″H’レベル(記憶データ112
が′L″レベル)ならIi NチャンネルMOSFET
105及び108は導通状態となる力tNチャンネルM
OSFET106及び107は非導通状態となるために
ワード単位の一致検出信号線114へは電位の変動は与
えない。
117は人力データと記憶データとの比較を行なう比較
回路である。メモリ回路部1161戴 インバータ1
01.102.、NチャンネルMOSFET103.1
04から構成されており、111.112は記憶データ
である。比較回路部117i友NチヤンネルMOS F
Er2O3、106,107,108から構成されて
いる。IOQ、 11Oはビット線113は連想メモ
リセルへのデータ書き込み用ワード線114は入力デー
タと記憶データとのワード単位の一致検出信号線115
は一致検出信号線を比較動作時にだけ”L”レベルにな
るようにする一致検出制御信号線である。また第2図は
第1図の連想メモリセルによって構成した従来の連想記
憶装置の構成を示すブロック図である。図面において、
201i(i=1〜n)は連想メモリセノL/5202
はn個の連想メモリセルから構成された連想メモリセル
アレイ、109i(i=1〜n)は人力データ (ビッ
ト線でもある)、203i(i=1〜n)は人力データ
反転同区 1091.110i(i−1〜n)はビット
線 204はデータ書き込み信号線215は書き込みワ
ードを選択する信号線205はデコータミ206は一致
検出信号線を所定の電位にプリチャージするプリチャー
ジ信号@ 207は比較動作サイクルであることを示
す比較動作信号線208は一致検出制御信号線を所定の
電位にディスチャージするディスチャージ信号生成回路
、209はディスチャージ信号線210はプリチャージ
同区211はディスチャージ回1m 212は一致検
出信号を増幅するためのセンスアンプ、213はセンス
アンプ212の出力 214i(i=1−m)は1ワド
分の構成を示しており、第2図はmワードからなる連想
記憶装置である。な籾 ブリヂャージ信号線206には
後に示すクロック信号を用いることができる。また 比
較動作信号線207には連想記憶装置をイネーブルにす
る信号であり、この信号がHレベルの時に連想動作を行
なう。比較動作信号線207ハ 例えば書き込み信号
線204の反転信号を用いることができる。連想メモリ
セルへの書き込み動作(友 書き込みデータ109i(
i=1〜n)を一方のビット線には直接、 もう一方の
ビット線には入カデタ反転回路203i(i=1〜n)
を介して転送した後、書き込み信号線20東 書き込み
ワードを選択する信号線215及びデコーダ205によ
って選択されたワード線113を”H”レベルにするこ
とで行われる。連想メモリセル2011ではNチャンネ
ルMOSFETIO3,104を通してビット線109
1.110+77)入力データ7一 が記憶データに転送される。ワード線113を”L″レ
ベルしたとき、インバータ101.102がフリップフ
ロップを構成しているので書き込みデータは保持される
。比較動作は入力データを109i(i=1〜n)が入
力される前に 各ワードごとにプリチャージ回路210
によりワード単位の一致検出信号線114を”H”レベ
ルの電位にプリチャージしておく、そして人力データが
入力されると各連想メモリセル内で同時に比較動作が行
われる。なお比較動作時(比較動作を行うサイクルであ
り、かつワード単位の一致検出信号線114をプリチャ
ージしていない期間)で(淑 ディスチャージ信号生成
回路208によってディスチャージ信号線209は”H
”レベルとなっているのて ディスチャージ回路211
のNチャンネルMOSFETは導通状態となり、一致検
出制御信号線115は″L″レベルとなっている。入力
データと記憶データが等しい場合、例えばビット線10
91が”H″レベルビット線1101が”L″レベルで
、記憶データ111が″H’レベル(記憶データ112
が′L″レベル)ならIi NチャンネルMOSFET
105及び108は導通状態となる力tNチャンネルM
OSFET106及び107は非導通状態となるために
ワード単位の一致検出信号線114へは電位の変動は与
えない。
ワード単位ですべてのビットが一致した場合にだけ一致
検出信号線114はプリチャージの電位を保持する。人
力データと記憶データが異なる場合、例えばビット線1
091が”H″レベルビット線110Iが”L“レベル
)で、記憶データ111が”L”レベル(記憶データ1
12が″H″レベル)ならば NチャンネルMOSFE
T105及び106は導通状態となるためへ一致検出制
御信号線114は一致検出制御信号線115の電位にし
たがって”L”レベルとなる。この様IQ入カデータと
記憶データに1ビツトでも不一致なビットがあればワー
ド単位の一致検出信号線114は”L”レベルとなる。
検出信号線114はプリチャージの電位を保持する。人
力データと記憶データが異なる場合、例えばビット線1
091が”H″レベルビット線110Iが”L“レベル
)で、記憶データ111が”L”レベル(記憶データ1
12が″H″レベル)ならば NチャンネルMOSFE
T105及び106は導通状態となるためへ一致検出制
御信号線114は一致検出制御信号線115の電位にし
たがって”L”レベルとなる。この様IQ入カデータと
記憶データに1ビツトでも不一致なビットがあればワー
ド単位の一致検出信号線114は”L”レベルとなる。
ワード単位の一致検出信号線114はセンスアンプ21
2で増幅されて、入力データと一致する記憶データを持
つワードであるかどうかを示す出力信号線213となる
。第3図は 本発明の実施例1の連想記憶装置(第2図
参照)における比較動作時のタイミングチャート図であ
る。比一加一 較動作はクロックlの期間に行な(\ ワード単位の一
致検出信号線114のプリチャージはクロック2の期間
に行なうものとする。また 記憶データとの比較が行な
われる入力データ109i(i−1〜n)l;!。
2で増幅されて、入力データと一致する記憶データを持
つワードであるかどうかを示す出力信号線213となる
。第3図は 本発明の実施例1の連想記憶装置(第2図
参照)における比較動作時のタイミングチャート図であ
る。比一加一 較動作はクロックlの期間に行な(\ ワード単位の一
致検出信号線114のプリチャージはクロック2の期間
に行なうものとする。また 記憶データとの比較が行な
われる入力データ109i(i−1〜n)l;!。
クロック1と同時に連想記憶装置に入力され1サイクル
の間は変化しないものとする。第3図においてサイクル
Aでは入力データと記憶データが一致しなかった場合を
示しており、前サイクルでは”H”レベルにプリチャー
ジされていたワード単位の一致検出信号線114はクロ
ック1の期間で”L”レベルとなっている。そして、ワ
ード単位の一致検出信号線114はクロック2の期間に
プリチャージされて再び”H″レベルなる。次にサイク
ルBでは入力データと記憶データが一致した場合を示し
ており、ワード単位の一致検出信号線114は”H″レ
ベル保持したままとなる。このようにしてワード単位の
一致検出信号線114のクロック1の期間でのレベルを
検出することによって、一致、不一致の判断がなされる
。この一連の動作において、プリチャージを行う期間(
本実施例ではクロック2の期間)に 入力データと記憶
データが一致しないビットがあれ(潰 NチャンネルM
OSFET105及び106がともに導通状態となる力
\ あるいはNチャンネルMOSFET10?及び10
8がともに導通状態となる力交 デイチャージ信号線2
09は”L”レベルになっているために デイチャージ
回路211のNチャンネルMOSFETは非導通状態と
なり、ワード単位の一致検出信号線11屯 及びこの
導通状態となった2個のNチャンネルMOSFETを介
して貫通電流は流れない。このためにプリチャージを行
う期間でも全ビット線”L”レベルにする必要がない。
の間は変化しないものとする。第3図においてサイクル
Aでは入力データと記憶データが一致しなかった場合を
示しており、前サイクルでは”H”レベルにプリチャー
ジされていたワード単位の一致検出信号線114はクロ
ック1の期間で”L”レベルとなっている。そして、ワ
ード単位の一致検出信号線114はクロック2の期間に
プリチャージされて再び”H″レベルなる。次にサイク
ルBでは入力データと記憶データが一致した場合を示し
ており、ワード単位の一致検出信号線114は”H″レ
ベル保持したままとなる。このようにしてワード単位の
一致検出信号線114のクロック1の期間でのレベルを
検出することによって、一致、不一致の判断がなされる
。この一連の動作において、プリチャージを行う期間(
本実施例ではクロック2の期間)に 入力データと記憶
データが一致しないビットがあれ(潰 NチャンネルM
OSFET105及び106がともに導通状態となる力
\ あるいはNチャンネルMOSFET10?及び10
8がともに導通状態となる力交 デイチャージ信号線2
09は”L”レベルになっているために デイチャージ
回路211のNチャンネルMOSFETは非導通状態と
なり、ワード単位の一致検出信号線11屯 及びこの
導通状態となった2個のNチャンネルMOSFETを介
して貫通電流は流れない。このためにプリチャージを行
う期間でも全ビット線”L”レベルにする必要がない。
このように本実施例の連想記憶装置で(主 ビット線制
御回路が必要ないととも番へ 1サイクル内でビット線
の充放電を行うことなく、消費電力の増大を招くことは
なりXo また 第3図においてサイクルCは 比較
動作を行なわないサイクル(例えば連想記憶装置への書
き込みを行なうサイクル)とする。比較動作を行なわな
いサイクルCの期間においてもディスチャージ信号20
9は”Lルベルになっているために ディスチャージ回
路211の−η− NチャンネルMOS F ETは非導通状態となり、ワ
ード単位の一致検出信号線114″H″レベルを保持し
充放電を行うことはない。このように本発明の連想記憶
装置において(よ 比較動作を行なわないサイクルで(
よ ワード単位の一致検出信号線は充放電を行うことな
く、低消費電力化が実現されている。本発明によれは
連想記憶装置の大幅な低消費電力化がはからt’L、1
ワード当たりのビット長およびワード数を拡張させる場
合、あるいは高周波数で動作させる場合にも低消費電力
化が保たれるために 連想記憶装置の大容量化あるいは
高周波数で動作させることが可能となり、実用上の効果
は犬なるものがある。
御回路が必要ないととも番へ 1サイクル内でビット線
の充放電を行うことなく、消費電力の増大を招くことは
なりXo また 第3図においてサイクルCは 比較
動作を行なわないサイクル(例えば連想記憶装置への書
き込みを行なうサイクル)とする。比較動作を行なわな
いサイクルCの期間においてもディスチャージ信号20
9は”Lルベルになっているために ディスチャージ回
路211の−η− NチャンネルMOS F ETは非導通状態となり、ワ
ード単位の一致検出信号線114″H″レベルを保持し
充放電を行うことはない。このように本発明の連想記憶
装置において(よ 比較動作を行なわないサイクルで(
よ ワード単位の一致検出信号線は充放電を行うことな
く、低消費電力化が実現されている。本発明によれは
連想記憶装置の大幅な低消費電力化がはからt’L、1
ワード当たりのビット長およびワード数を拡張させる場
合、あるいは高周波数で動作させる場合にも低消費電力
化が保たれるために 連想記憶装置の大容量化あるいは
高周波数で動作させることが可能となり、実用上の効果
は犬なるものがある。
(実施例2)
本発明の第2の実施例を図面とともに説明する。
第4図は本発明の連想メモリセルの回路図である。
図面において、416はデータを記憶するメモリ回路部
417は入力データと記憶データとの比較を行なう比較
回路部である。メモリ回路部416ft、、 インバ
ク4旧、40λ NチャンネルMOSFET403,4
04から構成されており、411.412は記憶データ
である。比較回路部417fi NチャンネルMOS
FET405. 40氏 407から構成されている。
417は入力データと記憶データとの比較を行なう比較
回路部である。メモリ回路部416ft、、 インバ
ク4旧、40λ NチャンネルMOSFET403,4
04から構成されており、411.412は記憶データ
である。比較回路部417fi NチャンネルMOS
FET405. 40氏 407から構成されている。
409. 410はビット線413は連想メモリセルへ
のデータ書き込み用ワード線414は人力データと記憶
データとのワード単位の一致検出信号線415はディス
チャジ信号線である。また第5図は第4図の連想メモリ
セルによって構成した連想記憶装置の構成を示すブロッ
ク図である。図面において、501i(i=1〜n)は
連想メモリセノy、 502はn個の連想メモリセル
から構成された連想メモリセルアレイ、409i(i=
1〜n)は人力データ(ビット線でもある)、503i
(i−1〜n)は人力データ反転回跣 409i、
410i(i=1〜n)はビット線504はデータ書き
込み信号線515は書き込みワードを選択する信号線5
05はデコーダ 506は一致検出信号線を所定の電位
にプリチャージするプリチャージ信号線507は比較動
作サイクルであることを示す比較動作信号fa、508
はディスチャージ信号生成回路509はディスチャージ
信号線510はプリチャージ回路511はディスチャ%
− 冴 −ジ回路、512は一致検出信号を増幅するためのセン
スアンプ、513はセンスアンプ512の出h 51
4i(i−1〜m)は1ワード分の構成を示しており、
第5図はmワードからなる連想記憶装置である。な抵プ
リチャージ信号線506には第3図に示すクロック信号
を用いることができる。また 比較動作信号線507は
連想記憶装置をイネーブルにする信号であり、この信号
がHレベルの時に連想動作を行なう。
のデータ書き込み用ワード線414は人力データと記憶
データとのワード単位の一致検出信号線415はディス
チャジ信号線である。また第5図は第4図の連想メモリ
セルによって構成した連想記憶装置の構成を示すブロッ
ク図である。図面において、501i(i=1〜n)は
連想メモリセノy、 502はn個の連想メモリセル
から構成された連想メモリセルアレイ、409i(i=
1〜n)は人力データ(ビット線でもある)、503i
(i−1〜n)は人力データ反転回跣 409i、
410i(i=1〜n)はビット線504はデータ書き
込み信号線515は書き込みワードを選択する信号線5
05はデコーダ 506は一致検出信号線を所定の電位
にプリチャージするプリチャージ信号線507は比較動
作サイクルであることを示す比較動作信号fa、508
はディスチャージ信号生成回路509はディスチャージ
信号線510はプリチャージ回路511はディスチャ%
− 冴 −ジ回路、512は一致検出信号を増幅するためのセン
スアンプ、513はセンスアンプ512の出h 51
4i(i−1〜m)は1ワード分の構成を示しており、
第5図はmワードからなる連想記憶装置である。な抵プ
リチャージ信号線506には第3図に示すクロック信号
を用いることができる。また 比較動作信号線507は
連想記憶装置をイネーブルにする信号であり、この信号
がHレベルの時に連想動作を行なう。
比較動作信号線507に(よ 例えば書き込み信号線5
04の反転信号を用いることができる。連想メモリセル
への書き込み動作(よ 書き込みデータ409.1(i
−1〜n)を一方のビット線には直接、もう一方のビッ
ト線には入力データ反転回路503i(i=1〜n)を
介して転送した後、書き込み信号線50瓜 書き込み
ワードを選択する信号線515及びデコーダ505によ
って選択されたワード線413を”H”レベルにするこ
とで行われる。連想メモリセル5011ではNチャンネ
ルMOSFET403.404を通してビット線409
1.4101の入力データが記憶データに転送される。
04の反転信号を用いることができる。連想メモリセル
への書き込み動作(よ 書き込みデータ409.1(i
−1〜n)を一方のビット線には直接、もう一方のビッ
ト線には入力データ反転回路503i(i=1〜n)を
介して転送した後、書き込み信号線50瓜 書き込み
ワードを選択する信号線515及びデコーダ505によ
って選択されたワード線413を”H”レベルにするこ
とで行われる。連想メモリセル5011ではNチャンネ
ルMOSFET403.404を通してビット線409
1.4101の入力データが記憶データに転送される。
ワード線413を”L”レベルにしたとき、インバータ
401.402がフリップフロップを構成しているので
書き込みデータは保持される。比較動作は入力データを
409i(i=1〜n)が入力される前に 各ワードご
とにプリチャージ回路510によりワード単位の一致検
出信号線414を”H”レベルの電位にプリチャージし
ておく、そして人力データが人力されると各連想メモリ
セル内で同時に比較動作が行われる。なお比較動作時(
比較動作を行うサイクルであり、かつワード単位の一致
検出信号線414をプリチャージしていない期間)で(
よ ディスチャージ信号生成回路508によってディス
チャージ信号線509は”H”レベルとなっているので
、ディスチャージ回路511のNチャンネルMOSFE
Tは導通状態となり、致検出制御信号線415は”L”
レベルとなっている。
401.402がフリップフロップを構成しているので
書き込みデータは保持される。比較動作は入力データを
409i(i=1〜n)が入力される前に 各ワードご
とにプリチャージ回路510によりワード単位の一致検
出信号線414を”H”レベルの電位にプリチャージし
ておく、そして人力データが人力されると各連想メモリ
セル内で同時に比較動作が行われる。なお比較動作時(
比較動作を行うサイクルであり、かつワード単位の一致
検出信号線414をプリチャージしていない期間)で(
よ ディスチャージ信号生成回路508によってディス
チャージ信号線509は”H”レベルとなっているので
、ディスチャージ回路511のNチャンネルMOSFE
Tは導通状態となり、致検出制御信号線415は”L”
レベルとなっている。
入力データと記憶データが等しい場合、例えばビット線
4091が″H″レベル(ビット線410+が″Lルベ
ル)で、記憶データ411が″Hルベル(記憶データ4
12が”L”レベル)ならば NチャンネルMO3FE
T 405は非導通状態となり、NチャンネルMOS
FET406は導通状態となる。そのためi;: N
チャー匹− −邪− ンネルMOS F E T406を介してビット線41
01の電位”L″がNチャンルMOSFET407のゲ
ート電圧となる。そして、 NチャンネルMOSFET
407は非導通状態となるためにワード単位の一致検出
制御信号線414へは電位の変動を与えな(−ワード単
位ですべてのビットが一致した場合にだけ一致検出信号
線414はプリチャージの電位を保持する。入力データ
と記憶データが異なる場合、例えばビット線4091が
”H”レベル(ビット線4101が”L”レベル)で、
記憶データ411が”L″レベル記憶データ412が”
H″レベルなら+i NチャンネルMO3FE T
405は導通状態となり、NチャンネルMO3FE T
406は非導通状態となる。そのため艮 Nチャンネ
ルMOSFET405を介してビット線409Iの電位
”H”がNチャンネルMOS F E T407のゲー
ト電圧となる。そして、NチャンネルMOSFET40
7は導通状態となるためにワード単位の一致検出信号線
414は一致検出制御信号線415の電位にしたがって
”L”レベルとなる。この様1 入力データと記憶デー
タに1ビツトでも不一致なビットがあればワード単位の
一致検出信号線414はL”レベルとなる。ワード単位
の一致検出信号線414はセンスアンプ512で増幅さ
れて、入力データと一致する記憶データを持つワードで
あるかどうかを示す出力信号線513となる。実施例2
の連想記憶装置における比較動作時のタイミグ(よ 実
施例1の連想記憶装置における比較動作時のタイミング
チャート図である第3図において、人力データ1091
を409 i、 入力データ1ビツト1091.40
91、ビット線1101.4101、プリチャージ信号
線206を50代 比較動作信号線207を507、デ
ィスチャージ信号線209を509S致検出制御信号線
114を414と置き換えれば表すことができ、実施例
1の連想記憶装置と同様にワード単位の一致検出信号線
414のプリチャージを行う期間でも全ビットを“L”
レベルにする必要がなt℃そのためにビット線制御回路
が必要なく、 ■サイクル内でビット線の充放電を行わ
ないために消費電力の増大を招くことはない。また 実
施例2の連想記憶装置では 実施例1の連想記憶装置と
同様に 比較動作を行わないサイクルで(i ワード−
器− 単位の一致検出信号線は充放電を行うことなく、低消費
電力化が実現されている。以上のように実施例2におい
ても実施例1と同様へ 連想記憶装置の大幅な低消費電
力化がはかられている。
4091が″H″レベル(ビット線410+が″Lルベ
ル)で、記憶データ411が″Hルベル(記憶データ4
12が”L”レベル)ならば NチャンネルMO3FE
T 405は非導通状態となり、NチャンネルMOS
FET406は導通状態となる。そのためi;: N
チャー匹− −邪− ンネルMOS F E T406を介してビット線41
01の電位”L″がNチャンルMOSFET407のゲ
ート電圧となる。そして、 NチャンネルMOSFET
407は非導通状態となるためにワード単位の一致検出
制御信号線414へは電位の変動を与えな(−ワード単
位ですべてのビットが一致した場合にだけ一致検出信号
線414はプリチャージの電位を保持する。入力データ
と記憶データが異なる場合、例えばビット線4091が
”H”レベル(ビット線4101が”L”レベル)で、
記憶データ411が”L″レベル記憶データ412が”
H″レベルなら+i NチャンネルMO3FE T
405は導通状態となり、NチャンネルMO3FE T
406は非導通状態となる。そのため艮 Nチャンネ
ルMOSFET405を介してビット線409Iの電位
”H”がNチャンネルMOS F E T407のゲー
ト電圧となる。そして、NチャンネルMOSFET40
7は導通状態となるためにワード単位の一致検出信号線
414は一致検出制御信号線415の電位にしたがって
”L”レベルとなる。この様1 入力データと記憶デー
タに1ビツトでも不一致なビットがあればワード単位の
一致検出信号線414はL”レベルとなる。ワード単位
の一致検出信号線414はセンスアンプ512で増幅さ
れて、入力データと一致する記憶データを持つワードで
あるかどうかを示す出力信号線513となる。実施例2
の連想記憶装置における比較動作時のタイミグ(よ 実
施例1の連想記憶装置における比較動作時のタイミング
チャート図である第3図において、人力データ1091
を409 i、 入力データ1ビツト1091.40
91、ビット線1101.4101、プリチャージ信号
線206を50代 比較動作信号線207を507、デ
ィスチャージ信号線209を509S致検出制御信号線
114を414と置き換えれば表すことができ、実施例
1の連想記憶装置と同様にワード単位の一致検出信号線
414のプリチャージを行う期間でも全ビットを“L”
レベルにする必要がなt℃そのためにビット線制御回路
が必要なく、 ■サイクル内でビット線の充放電を行わ
ないために消費電力の増大を招くことはない。また 実
施例2の連想記憶装置では 実施例1の連想記憶装置と
同様に 比較動作を行わないサイクルで(i ワード−
器− 単位の一致検出信号線は充放電を行うことなく、低消費
電力化が実現されている。以上のように実施例2におい
ても実施例1と同様へ 連想記憶装置の大幅な低消費電
力化がはかられている。
(実施例3)
本発明の第3の実施例を図面とともに説明する。
第6図は第4図の連想メモリセルによって構成した本発
明の連想記憶装置のブロック図である。第6図において
、601i(i=1〜nx m)は連想メモリセノに6
02i(i=1〜n)はmビットのビット線のデータと
記憶データとのワード単位の比較結果を検出する一致検
出信号&91. 603 i (i = 1〜n)は一
致検出制御信号線604i(i=1〜n)は連想メモリ
セルアレイ、605i(i=1〜n)は比較動作前に一
致検出信号線線602i(i=i〜n)を1Hルベルと
するためのプリチャージ回路606i(i=1〜n)は
比較動作時にディスチャージ制御線を”L”レベルとす
るためのディスチャージ回路607i(i=1〜n)は
1ワードがnxI[1ビツトからなる連想記憶装置をm
ビット毎に分割してなる連想記憶手段、608i(i=
1−k)は一致検出信号線602i(i=1−n)を入
力して1ワード単位の比較結果を検出し 増幅する一致
検出同区609はnビットのデータを書き込むためのワ
ードを選択するデコーダ、610は書き込みワードを選
択する信号線611は書き込み信号線612はプリチャ
ージ信号線613はディスチャージ信号線614は連想
メモリセルへのデータ書き込み用ワードil!、 6
15i(i=1〜nx m)は入力データ反転同区 6
16i(i=1〜n×m)は人力デー久 6171と6
18i(i=1〜nx m)はビット線619i(i=
1〜k)は1ワド分の構成を示しており、620i(i
=1〜k)は入力データと一致する記憶データを持つワ
ードであるかどうかを示すワード単位のビット信号線で
ある。
明の連想記憶装置のブロック図である。第6図において
、601i(i=1〜nx m)は連想メモリセノに6
02i(i=1〜n)はmビットのビット線のデータと
記憶データとのワード単位の比較結果を検出する一致検
出信号&91. 603 i (i = 1〜n)は一
致検出制御信号線604i(i=1〜n)は連想メモリ
セルアレイ、605i(i=1〜n)は比較動作前に一
致検出信号線線602i(i=i〜n)を1Hルベルと
するためのプリチャージ回路606i(i=1〜n)は
比較動作時にディスチャージ制御線を”L”レベルとす
るためのディスチャージ回路607i(i=1〜n)は
1ワードがnxI[1ビツトからなる連想記憶装置をm
ビット毎に分割してなる連想記憶手段、608i(i=
1−k)は一致検出信号線602i(i=1−n)を入
力して1ワード単位の比較結果を検出し 増幅する一致
検出同区609はnビットのデータを書き込むためのワ
ードを選択するデコーダ、610は書き込みワードを選
択する信号線611は書き込み信号線612はプリチャ
ージ信号線613はディスチャージ信号線614は連想
メモリセルへのデータ書き込み用ワードil!、 6
15i(i=1〜nx m)は入力データ反転同区 6
16i(i=1〜n×m)は人力デー久 6171と6
18i(i=1〜nx m)はビット線619i(i=
1〜k)は1ワド分の構成を示しており、620i(i
=1〜k)は入力データと一致する記憶データを持つワ
ードであるかどうかを示すワード単位のビット信号線で
ある。
連想メモリセルへの書き込み動作ζ戴 入力データ61
6i(i=1〜n×m)を一方のビット線には直接、
もう一方のビット線には入力データ反転回路615i(
i=1〜nXm)介してビット線617i(i=1〜n
×m)と618i(i=1−n×m)に比較データを転
送した後、書き込みワードを選択する信号線61代
書き込み信号線611及びデコーダ609によって選択
されたワード線614を″Hルベルにすることで連想メ
モリセル601i(i=1−四一 〜n×m)へ書き込み動作を行う。ワード線614を”
L”レベルにした時、連想メモリセル601i(i=1
〜n×m)は内部に持つ記憶手段により書き込みデータ
は保持される。比較動作時において、ビット線6171
(i=1−n×m)と618i(i=1−nx m)に
比較データが人力される前IQ 各ワード毎にプリチ
ャージ回路605i(i=1〜n)により1ワード単位
の一致検出信号線602i(i=1−n)をプリチャー
ジしておき、その後比較データが入力されるとプリチャ
ージ動作を終了して、各連想メモリセル内で同時に比較
動作が行われる。この時ディスチャージ回路606i(
i=1〜n)によって一致検出制御信号線603i(i
=1〜n)は”L”レベルになる。例え(L 連想メモ
リセル6011において、比較データと記憶データが等
しい場合にζよ連想メモリセル6011内の比較手段は
一致検出信号線6021の電位へ影響を与えない。−人
比較データと記憶データが異なる場合には 連想メモ
リセル6011内の比較手段は一致検出信号線6021
の電位を一致検出制御信号線6031を介して”L”レ
ベルとする。各連想記憶装置607i(i=l〜n)か
ら出力される計n本の一致検出信号線602i(i=1
〜n)を人力して1ワード単位の比較結果を検出する一
致検出回路608i(i=1〜K)で検出および増幅さ
れた後、ワード単位のビット信号線620i(i=1〜
K)として出力する。
6i(i=1〜n×m)を一方のビット線には直接、
もう一方のビット線には入力データ反転回路615i(
i=1〜nXm)介してビット線617i(i=1〜n
×m)と618i(i=1−n×m)に比較データを転
送した後、書き込みワードを選択する信号線61代
書き込み信号線611及びデコーダ609によって選択
されたワード線614を″Hルベルにすることで連想メ
モリセル601i(i=1−四一 〜n×m)へ書き込み動作を行う。ワード線614を”
L”レベルにした時、連想メモリセル601i(i=1
〜n×m)は内部に持つ記憶手段により書き込みデータ
は保持される。比較動作時において、ビット線6171
(i=1−n×m)と618i(i=1−nx m)に
比較データが人力される前IQ 各ワード毎にプリチ
ャージ回路605i(i=1〜n)により1ワード単位
の一致検出信号線602i(i=1−n)をプリチャー
ジしておき、その後比較データが入力されるとプリチャ
ージ動作を終了して、各連想メモリセル内で同時に比較
動作が行われる。この時ディスチャージ回路606i(
i=1〜n)によって一致検出制御信号線603i(i
=1〜n)は”L”レベルになる。例え(L 連想メモ
リセル6011において、比較データと記憶データが等
しい場合にζよ連想メモリセル6011内の比較手段は
一致検出信号線6021の電位へ影響を与えない。−人
比較データと記憶データが異なる場合には 連想メモ
リセル6011内の比較手段は一致検出信号線6021
の電位を一致検出制御信号線6031を介して”L”レ
ベルとする。各連想記憶装置607i(i=l〜n)か
ら出力される計n本の一致検出信号線602i(i=1
〜n)を人力して1ワード単位の比較結果を検出する一
致検出回路608i(i=1〜K)で検出および増幅さ
れた後、ワード単位のビット信号線620i(i=1〜
K)として出力する。
この構成により、 1ワード単位の比較結果が不一致と
検出される場合において、不一致となるビット線を含む
連想記憶手段がn個に分割されたうちの特定の連想記憶
手段であれ(瓜 プリチャージされていた一致検出信号
線の電位を放電するのは不一致となるビット線を含む連
想記憶手段だけとなる。
検出される場合において、不一致となるビット線を含む
連想記憶手段がn個に分割されたうちの特定の連想記憶
手段であれ(瓜 プリチャージされていた一致検出信号
線の電位を放電するのは不一致となるビット線を含む連
想記憶手段だけとなる。
そして、残りの連想記憶手段についてはプリチャージ電
位を保持することができるため凶 消費電力を軽減させ
ることができる。
位を保持することができるため凶 消費電力を軽減させ
ることができる。
発明の効果
本発明によれば 連想記憶装置の大幅な低消費電力化が
はから札 1ワード当たりのビット長およびワード数を
拡張させる場合、あるいは高周波数で動作させる場合に
も低消費電力が保たれるために 連想記憶装置の大容量
化あるいは高周波数で動作させることが可能となり、実
用上の効果は一羽一 犬なるものがある。
はから札 1ワード当たりのビット長およびワード数を
拡張させる場合、あるいは高周波数で動作させる場合に
も低消費電力が保たれるために 連想記憶装置の大容量
化あるいは高周波数で動作させることが可能となり、実
用上の効果は一羽一 犬なるものがある。
第1図は本発明の実施例1における連想メモリセルの回
路図 第2図は本発明の実施例1における連想記憶装置
の構成を示すブロック@ 第3図は本発明の実施例1に
おける連想記憶装置比較動作時のタイミングチャート艮
第4図は本発明の実施例2における連想メモリセル回
路@ 第5図は本発明の実施例2における連想記憶装置
の構成を示すブロックは 第6図は本発明の実施例3に
おける連想記憶装置の構成を示すブロック飄 第7図は
従来の連想メモリセル回路図 第8図は従来の連想記憶
装置の構成を示すブロック@ 第9図は従来の連想記憶
装置比較動作時のタイミングチャート図である。 101、102・・・・インバー久 103.104.
105.106.107.108・・・・Nチャンネル
MOSFET、 109,110・・・・ピッ) 線
111.112・・・・記憶デー久 113・・・・ワ
ー11tiL 114・・・・一致検出信号線115
・・・・一致検出制御信号線116・・・・メモリ回路
@ 117・・・・比較回路昆 代理人の氏名 弁理士 粟野重孝 ほか1名−田一 M
路図 第2図は本発明の実施例1における連想記憶装置
の構成を示すブロック@ 第3図は本発明の実施例1に
おける連想記憶装置比較動作時のタイミングチャート艮
第4図は本発明の実施例2における連想メモリセル回
路@ 第5図は本発明の実施例2における連想記憶装置
の構成を示すブロックは 第6図は本発明の実施例3に
おける連想記憶装置の構成を示すブロック飄 第7図は
従来の連想メモリセル回路図 第8図は従来の連想記憶
装置の構成を示すブロック@ 第9図は従来の連想記憶
装置比較動作時のタイミングチャート図である。 101、102・・・・インバー久 103.104.
105.106.107.108・・・・Nチャンネル
MOSFET、 109,110・・・・ピッ) 線
111.112・・・・記憶デー久 113・・・・ワ
ー11tiL 114・・・・一致検出信号線115
・・・・一致検出制御信号線116・・・・メモリ回路
@ 117・・・・比較回路昆 代理人の氏名 弁理士 粟野重孝 ほか1名−田一 M
Claims (7)
- (1)メモリ回路部と比較回路部と一致検出信号線とを
備える連想メモリセルにおいて、比較動作期間を規定し
比較動作時にだけLレベルの電位になる一致検出制御信
号線を備えた連想メモリセル。 - (2)ワード線と第1のビット線と第2のビット線によ
って記憶するべきデータの書き込みが行なわれるメモリ
回路部と、前記メモリ回路部の記憶データと前記ビット
線上のデータとの一致、不一致を検出する比較回路部と
、前記メモリ回路部の記憶データと前記ビット線上のデ
ータとが一致したか否かを示す一致検出信号線と、前記
メモリ回路部の記憶データと前記ビット線上のデータの
比較動作時にだけLレベルの電位になる一致検出制御信
号線とを備えた特許請求の範囲第1項記載の連想メモリ
セル。 - (3)ワード線と第1のビット線と第2のビット線によ
って記憶するべきデータの書き込みが行なわれるメモリ
回路部と、前記メモリ回路部の記憶データと前記ビット
線上のデータが一致、不一致を検出する比較回路部と、
前記メモリ回路部の記憶データと前記ビット線上のデー
タが一致したか否かを示す一致検出信号線と、前記メモ
リ回路部の記憶データと前記ビット線上のデータの比較
動作時にだけLレベルの電位になる一致検出制御信号線
とを備える連想メモリセルによって構成した連想メモリ
セルアレイと、入力データの反転信号を生成する手段と
、ワードの選択を行うデコーダと、各ワードごとの一致
検出信号の電位を増幅するセンスアンプと、各ワードご
との一致検出信号をHレベルの電位にプリチャージする
プリチャージ手段と、各ワードごとの一致検出制御信号
線をLレベルの電位にディスチャージするディスチャー
ジ手段と、各ワードごとの一致検出制御信号線を比較動
作時にだけディスチャージするためのディスチャージ信
号線を生成する手段とを備えた連想記憶装置。 - (4)第1および第2の記憶節点(Node)を有する
フリップフロップと、第1、第2、第3、第4、第5、
第6のNチャンネルMOSFETを有し、前記第1およ
び第2のNチャンネルMOSFETのゲートをワード線
に接続し、前記第1のNチャンネルMOSFETのドレ
インと、前記第3のNチャンネルMOSFETのゲート
を第1のビット線に接続し、前記第2のNチャンネルM
OSFETのドレインと、前記第5のNチャンネルMO
SFETのゲートを第2のビット線に接続し、前記第1
のNチャンネルMOSFETのソースと、前記第6のN
チャンネルMOSFETのゲートを、前記フリップフロ
ップの第1の記憶節点(Node)に接続し、前記第2
のNチャンネルMOSFETのソースと、前記第4のN
チャンネルMOSFETのゲートを、前記フリップフロ
ップの第2の記憶節点(Node)に接続し、前記第3
のNチャンネルMOSFETのソースと、前記第4のN
チャンネルMOSFETのドレインを共通接続し、前記
第5のNチャンネルMOSFETのソースと前記第6の
NチャンネルMOSFETのドレインを共通接続し、前
記第4のNチャンネルMOSFETのソースと、前記第
6のNチャンネルMOSFETのソースを一致検出制御
信号線に接続し、前記一致検出制御信号線を比較動作時
にだけLレベルの電位にし、前記第3のNチャンネルM
OSFETのドレインと、前記第5のNチャンネルMO
SFETのドレインを一致検出信号線に接続することを
特徴とする特許請求の範囲第2項記載の連想メモリセル
。 - (5)第1および第2の記憶節点(Node)を有する
フリップフロップと、第1、第2、第3、第4、第5、
第6のNチャンネルMOSFETを有し、前記第1およ
び第2のNチャンネルMOSFETのゲートをワード線
に接続し、前記第1のNチャンネルMOSFETのドレ
インと、前記第3のNチャンネルMOSFETのゲート
を第1のビット線に接続し、前記第2のNチャンネルM
OSFETのドレインと、前記第5のNチャンネルMO
SFETのゲートを第2のビット線に接続し、前記第1
のNチャンネルMOSFETのソースと、前記第6のN
チャンネルMOSFETのゲートを、前記フリップフロ
ップの第1の記憶節点(Node)に接続し、前記第2
のNチャンネルMOSFETのソースと、前記第4のN
チャンネルMOSFETのゲートを、前記フリップフロ
ップの第2の記憶節点(Node)に接続し、前記第3
のNチャンネルMOSFETのソースと、前記第4のN
チャンネルMOSFETのドレインを共通接続し、前記
第5のNチャンネルMOSFETのソースと前記第6の
NチャンネルMOSFETのドレインを共通接続し、前
記第4のNチャンネルMOSFETのソースと、前記第
6のNチャンネルMOSFETのソースを一致検出制御
信号線に接続し、前記一致検出制御信号線を比較動作時
にだけLレベルの電位にし、前記第3のNチャンネルM
OSFETのドレインと、前記第5のNチャンネルMO
SFETのドレインを一致検出信号線に接続した連想メ
モリセルによって構成した連想メモリセルアレイと、入
力データの反転信号を生成する手段と、ワードの選択を
行うデコーダと、各ワードごとの一致検出信号の電位を
増幅するセンスアンプと、各ワードごとの一致検出信号
をHレベルの電位にプリチャージするプリチャージ手段
と、各ワードごとの一致検出制御信号線をLレベルの電
位にディスチャージするディスチャージ手段と、各ワー
ドごとの一致検出制御信号線を比較動作時にだけディス
チャージするためのディスチャージ信号線を生成する手
段とを備えた特許請求の範囲第3項記載の連想記憶装置
。 - (6)1ワードの構成が、連想メモリセルアレイとプリ
チャージ手段およびディスチャージ手段とからなる複数
個に分割された連想記憶手段と、ワードの選択を行うデ
コーダと、1ワード単位の一致、不一致を検出するため
の一致検出手段とを備えたことを特徴とする連想記憶装
置。 - (7)1ワードの構成が、特許請求の範囲第2項記載の
連想メモリセルがm(mは自然数)個からなる連想メモ
リセルアレイとmビットごとの一致検出信号をプリチャ
ージするプリチャージ手段およびmビットごとの一致検
出制御信号線をディスチャージするディスチャージ手段
とからなる連想記憶手段をn(nは自然数)個並べて成
る部分と、前記連想記憶手段が各々出力するn個の一致
検出信号線を人力し、1ワードがn×mビットからなる
連想記憶装置の比較結果を検出するための一致検出手段
とを備えたことを特徴とする特許請求の範囲第6項記載
の連想記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26934689A JPH02192098A (ja) | 1988-10-28 | 1989-10-17 | 連想メモリセル及び連想記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63-273442 | 1988-10-28 | ||
JP27344288 | 1988-10-28 | ||
JP26934689A JPH02192098A (ja) | 1988-10-28 | 1989-10-17 | 連想メモリセル及び連想記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02192098A true JPH02192098A (ja) | 1990-07-27 |
Family
ID=26548728
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26934689A Pending JPH02192098A (ja) | 1988-10-28 | 1989-10-17 | 連想メモリセル及び連想記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02192098A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04134792A (ja) * | 1990-09-26 | 1992-05-08 | Hitachi Ltd | 半導体メモリ |
US5396449A (en) * | 1993-12-21 | 1995-03-07 | International Business Machines Corporation | Fast content addressable memory with reduced power consumption |
US5933363A (en) * | 1996-08-02 | 1999-08-03 | Nec Corporation | Associative memory having comparator for detecting data match signal |
US5978246A (en) * | 1997-09-08 | 1999-11-02 | Nec Corporation | Content addressable memory device |
US7562269B2 (en) | 2003-04-08 | 2009-07-14 | Elpida Memory, Inc. | Semiconductor storage device |
US10262720B2 (en) | 2016-09-07 | 2019-04-16 | Renesas Electroncis Corporation | Semiconductor device |
-
1989
- 1989-10-17 JP JP26934689A patent/JPH02192098A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04134792A (ja) * | 1990-09-26 | 1992-05-08 | Hitachi Ltd | 半導体メモリ |
US5396449A (en) * | 1993-12-21 | 1995-03-07 | International Business Machines Corporation | Fast content addressable memory with reduced power consumption |
US5933363A (en) * | 1996-08-02 | 1999-08-03 | Nec Corporation | Associative memory having comparator for detecting data match signal |
US5978246A (en) * | 1997-09-08 | 1999-11-02 | Nec Corporation | Content addressable memory device |
US7562269B2 (en) | 2003-04-08 | 2009-07-14 | Elpida Memory, Inc. | Semiconductor storage device |
US10262720B2 (en) | 2016-09-07 | 2019-04-16 | Renesas Electroncis Corporation | Semiconductor device |
US10734063B2 (en) | 2016-09-07 | 2020-08-04 | Renesas Electronics Corporation | Semiconductor device |
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