JP2815099B2 - 不揮発性ｄｒａｍ記憶装置におけるデータのページリコールのための装置と方法 - Google Patents
不揮発性ｄｒａｍ記憶装置におけるデータのページリコールのための装置と方法Info
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Description
【０００１】
【産業上の利用分野】この発明は概括的には集積された
記憶装置に関し、より具体的にはＮＶＤＲＡＭ記憶装置
におけるデータのページリコールのための方法と装置に
関するものである。
記憶装置に関し、より具体的にはＮＶＤＲＡＭ記憶装置
におけるデータのページリコールのための方法と装置に
関するものである。
【０００２】
【従来の技術】ＮＶＤＲＡＭセルは以下の文献に記載さ
れている。（１）「Ａ Ｎｅｗ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ ｆｏｒ ｔｈｅ ＮＶＤＲＡＭ−−Ａｎ ＥＥＰ
ＲＯＭＢａｃｋｅｄ−Ｕｐ Ｄｙｎａｍｉｃ ＲＡ
Ｍ」、ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ Ｓｏｌｉｄ Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２３、Ｎｏ．
１、１９８８年２月発行。（２）チャン（Ｃｈｕａｎ
ｇ）らの米国特許第４，６１１，３０９号。（３）ヤマ
ウチ（Ｙａｍａｕｃｈｉ）らの「Ａ Ｖｅｒｓａｔｉｌ
ｅ Ｓｔａｃｋｅｄ Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔ
ｏｒ ｏｎ Ｆｌｏｔｏｘ Ｃｅｌｌ ｆｏｒ Ｍｅｇ
ａｂｉｔ ＮＶＤＲＡＭ Ａｐｐｌｉｃａｔｉｏｎ
ｓ」、１９８９年度Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ＩＥＤＭ８９、第５９
５〜５９８頁。これらの文献はここに援用する。
れている。（１）「Ａ Ｎｅｗ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ ｆｏｒ ｔｈｅ ＮＶＤＲＡＭ−−Ａｎ ＥＥＰ
ＲＯＭＢａｃｋｅｄ−Ｕｐ Ｄｙｎａｍｉｃ ＲＡ
Ｍ」、ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ Ｓｏｌｉｄ Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２３、Ｎｏ．
１、１９８８年２月発行。（２）チャン（Ｃｈｕａｎ
ｇ）らの米国特許第４，６１１，３０９号。（３）ヤマ
ウチ（Ｙａｍａｕｃｈｉ）らの「Ａ Ｖｅｒｓａｔｉｌ
ｅ Ｓｔａｃｋｅｄ Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔ
ｏｒ ｏｎ Ｆｌｏｔｏｘ Ｃｅｌｌ ｆｏｒ Ｍｅｇ
ａｂｉｔ ＮＶＤＲＡＭ Ａｐｐｌｉｃａｔｉｏｎ
ｓ」、１９８９年度Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ＩＥＤＭ８９、第５９
５〜５９８頁。これらの文献はここに援用する。
【０００３】本発明の構成に関連した構成は、フクモト
（Ｆｕｋｕｍｏｔｏ）らの「Ａ ２５６−ｂｉｔ Ｎｏ
ｎ−Ｖｏｌａｔｉｌｅ Ｄｙｎａｍｉｃ ＲＡＭＷｉｔ
ｈＥＣＣ ａｎｄ Ｒｅｄｕｎｄａｎｃｙ」と題された
論文に記載されている。この文献をここに援用する。
（Ｆｕｋｕｍｏｔｏ）らの「Ａ ２５６−ｂｉｔ Ｎｏ
ｎ−Ｖｏｌａｔｉｌｅ Ｄｙｎａｍｉｃ ＲＡＭＷｉｔ
ｈＥＣＣ ａｎｄ Ｒｅｄｕｎｄａｎｃｙ」と題された
論文に記載されている。この文献をここに援用する。
【０００４】ＮＶＤＲＡＭ記憶装置は、ディマリア（Ｄ
ｉｍａｒｉａ）が米国特許第４，４７１，４７１号で述
べているように、ＮＶＤＲＡＭセルのアレイを備えてい
る。各ＮＶＤＲＡＭセルはＤＲＡＭセルとＥＥＰＲＯＭ
セルとを有している。ＤＲＡＭセルは、通常はストレー
ジキャパシタと直列のＭＯＳトランジスタを含み、揮発
性である。一方、ＥＥＰＲＯＭセルはフローティングゲ
ートＭＯＳトランジスタのフローティングゲート上に電
荷の形でデータを記憶するものであり、不揮発性であ
る。ＮＶＤＲＡＭの利点は、通常の動作時にデータを迅
速にＤＲＡＭから読み出し、ＤＲＡＭに書き込むことが
でき、しかも電源オフの時に不揮発性ＥＥＰＲＯＭにデ
ータを記憶できることである。しかし、ＮＶＤＲＡＭに
おけるＥＥＰＲＯＭデータに対しては直接アクセスする
ことができず、読み出しの前にＤＲＡＭへデータを転送
しなければならない。
ｉｍａｒｉａ）が米国特許第４，４７１，４７１号で述
べているように、ＮＶＤＲＡＭセルのアレイを備えてい
る。各ＮＶＤＲＡＭセルはＤＲＡＭセルとＥＥＰＲＯＭ
セルとを有している。ＤＲＡＭセルは、通常はストレー
ジキャパシタと直列のＭＯＳトランジスタを含み、揮発
性である。一方、ＥＥＰＲＯＭセルはフローティングゲ
ートＭＯＳトランジスタのフローティングゲート上に電
荷の形でデータを記憶するものであり、不揮発性であ
る。ＮＶＤＲＡＭの利点は、通常の動作時にデータを迅
速にＤＲＡＭから読み出し、ＤＲＡＭに書き込むことが
でき、しかも電源オフの時に不揮発性ＥＥＰＲＯＭにデ
ータを記憶できることである。しかし、ＮＶＤＲＡＭに
おけるＥＥＰＲＯＭデータに対しては直接アクセスする
ことができず、読み出しの前にＤＲＡＭへデータを転送
しなければならない。
【０００５】ＮＶＤＲＡＭは少なくとも３つの動作モー
ドを有する。（１）ＮＶＤＲＡＭが通常のＤＲＡＭとし
て動作するＤＲＡＭ読出し／書込みモード、（２）ＤＲ
ＡＭのデータをＥＥＰＲＯＭに転送して記憶させる記憶
モード、及び（３）ＥＥＰＲＯＭのデータをアクセスす
るためＤＲＡＭに転送するリコールモードである。
ドを有する。（１）ＮＶＤＲＡＭが通常のＤＲＡＭとし
て動作するＤＲＡＭ読出し／書込みモード、（２）ＤＲ
ＡＭのデータをＥＥＰＲＯＭに転送して記憶させる記憶
モード、及び（３）ＥＥＰＲＯＭのデータをアクセスす
るためＤＲＡＭに転送するリコールモードである。
【０００６】通常のＤＲＡＭ読出し／書込み動作モード
では、ＥＥＰＲＯＭトランジスタがオフにされ、データ
が従来の方法でＤＲＡＭセルに書き込まれ、該セルから
読み出される。すなわち、ＤＲＡＭトランジスタはＤＲ
ＡＭストレージキャパシタに対するデータの書込み時及
び読出しの時、オンにされ、その他の場合はオフにされ
る。
では、ＥＥＰＲＯＭトランジスタがオフにされ、データ
が従来の方法でＤＲＡＭセルに書き込まれ、該セルから
読み出される。すなわち、ＤＲＡＭトランジスタはＤＲ
ＡＭストレージキャパシタに対するデータの書込み時及
び読出しの時、オンにされ、その他の場合はオフにされ
る。
【０００７】ＤＲＡＭのデータをＥＥＰＲＯＭに記憶さ
せる必要があるとき、ＤＲＡＭのデータをＥＥＰＲＯＭ
に転送する記憶動作を行う。それによって、データはＥ
ＥＰＲＯＭトランジスタのフローティングゲート上に電
荷として記憶される。ＥＥＰＲＯＭのデータをＤＲＡＭ
にリコールする必要があるとき、リコール動作が行われ
る。この動作はＥＥＰＲＯＭの論理状態の検出を伴い、
従って、ＤＲＡＭストレージキャパシタに完全論理状態
１又は論理状態０の電圧レベルを設定する。
せる必要があるとき、ＤＲＡＭのデータをＥＥＰＲＯＭ
に転送する記憶動作を行う。それによって、データはＥ
ＥＰＲＯＭトランジスタのフローティングゲート上に電
荷として記憶される。ＥＥＰＲＯＭのデータをＤＲＡＭ
にリコールする必要があるとき、リコール動作が行われ
る。この動作はＥＥＰＲＯＭの論理状態の検出を伴い、
従って、ＤＲＡＭストレージキャパシタに完全論理状態
１又は論理状態０の電圧レベルを設定する。
【０００８】
【発明が解決しようとする課題】現在使用されているス
タティックＲＡＭベースのＮＶＲＡＭ装置では、各メモ
リセルは本来、２つの安定した動作状態を有する交叉結
合されたラッチである。これらの安定した状態は各々の
メモリセル内の能動回路素子によって形成される。能動
回路素子はフルレール（ｆｕｌｌ ｒａｉｌ）論理１の
状態を与えてプルアップとして、又はフルレール論理０
の状態を与えてプルダウンとして動作する。各メモリセ
ルは同一のプルアップ又はプルダウン機能を有するの
で、各々は個々にフルレール論理状態を達成できる。各
メモリセルでは、各セルのＥＥＰＲＯＭ部のプログラム
状態によって容量又は電流の不均衡が生じる。
タティックＲＡＭベースのＮＶＲＡＭ装置では、各メモ
リセルは本来、２つの安定した動作状態を有する交叉結
合されたラッチである。これらの安定した状態は各々の
メモリセル内の能動回路素子によって形成される。能動
回路素子はフルレール（ｆｕｌｌ ｒａｉｌ）論理１の
状態を与えてプルアップとして、又はフルレール論理０
の状態を与えてプルダウンとして動作する。各メモリセ
ルは同一のプルアップ又はプルダウン機能を有するの
で、各々は個々にフルレール論理状態を達成できる。各
メモリセルでは、各セルのＥＥＰＲＯＭ部のプログラム
状態によって容量又は電流の不均衡が生じる。
【０００９】そのようなＮＶＲＡＭでのリコール動作に
おいて、ラッチの両側が最初に同じ電位に設定され、次
いでそのレベルから充電される。セルの両側の不均衡の
ため、両側が異なった速度で充電され、ラッチが２つの
安定した状態のうちの一方に設定されやすくなる。従っ
て、一旦ラッチが設定されると、これらの２つの安定し
た状態はフルレール論理０又は論理１の電圧レベルとな
る。スタティックＲＡＭベースのＮＶＲＡＭ装置はこの
構成によって、メモリセルに完全な論理レベルを設定す
るためにリストア機能を外部から開始させる必要がなく
なるのである。さらに、このようなＮＶＲＡＭ装置は、
装置の全てのメモリセルのデータをＥＥＰＲＯＭからＲ
ＡＭに同時に転送するブロックモードリコール動作を使
用することができる。
おいて、ラッチの両側が最初に同じ電位に設定され、次
いでそのレベルから充電される。セルの両側の不均衡の
ため、両側が異なった速度で充電され、ラッチが２つの
安定した状態のうちの一方に設定されやすくなる。従っ
て、一旦ラッチが設定されると、これらの２つの安定し
た状態はフルレール論理０又は論理１の電圧レベルとな
る。スタティックＲＡＭベースのＮＶＲＡＭ装置はこの
構成によって、メモリセルに完全な論理レベルを設定す
るためにリストア機能を外部から開始させる必要がなく
なるのである。さらに、このようなＮＶＲＡＭ装置は、
装置の全てのメモリセルのデータをＥＥＰＲＯＭからＲ
ＡＭに同時に転送するブロックモードリコール動作を使
用することができる。
【００１０】これに対し、ダイナミックＲＡＭベースの
ＮＶＲＡＭ装置（ＮＶＤＲＡＭ）では、メモリセルには
リストア機能が組み込まれていない。スタティックＲＡ
ＭベースのＮＶＲＡＭにおける場合と異なり、ＮＶＤＲ
ＡＭの各メモリセルのデータはキャパシタ上の可変の電
荷として記憶される。各セル内にはプルアップ又はプル
ダウン能動回路素子がない。従って、各セルのキャパシ
タ電荷を個別的に変化させる手段がない。それ故に、メ
モリセルキャパシタにフルレール論理０又は論理１の電
荷を与えるため、メモリセル自体外の回路を用いなけれ
ばならない。
ＮＶＲＡＭ装置（ＮＶＤＲＡＭ）では、メモリセルには
リストア機能が組み込まれていない。スタティックＲＡ
ＭベースのＮＶＲＡＭにおける場合と異なり、ＮＶＤＲ
ＡＭの各メモリセルのデータはキャパシタ上の可変の電
荷として記憶される。各セル内にはプルアップ又はプル
ダウン能動回路素子がない。従って、各セルのキャパシ
タ電荷を個別的に変化させる手段がない。それ故に、メ
モリセルキャパシタにフルレール論理０又は論理１の電
荷を与えるため、メモリセル自体外の回路を用いなけれ
ばならない。
【００１１】ＮＶＤＲＡＭにはＥＥＰＲＯＭからＤＲＡ
Ｍへのデータリコールの後で外部から開始するリストア
動作がないと、メモリセルは劣化した論理状態０又は１
の電圧レベルを保持することになる。ＤＲＡＭメモリセ
ルのデータがその後通常のＤＲＡＭの方法で読み出され
ると、これらの劣化したメモリセルの状態の結果、不正
確なデータが検出される。従って、ＤＲＡＭセルにおい
て完全な論理状態０又は１の電圧レベルを保障するため
にリコール動作時に従来の方法のＤＲＡＭリストア動作
をおこなう必要がある。このリストア動作はある時刻に
おいてはビット線毎に１個のメモリセルに対してのみ確
実に行われる。従って、ＤＲＡＭベースのＮＶＲＡＭ装
置（ＮＶＤＲＡＭ）では、全てのメモリセルを同時にリ
コールすること（即ち、ブロックリコールモード）がで
きない。ある時刻に於いてはビット線毎に１個のメモリ
セルのみをリコールしなければならない。
Ｍへのデータリコールの後で外部から開始するリストア
動作がないと、メモリセルは劣化した論理状態０又は１
の電圧レベルを保持することになる。ＤＲＡＭメモリセ
ルのデータがその後通常のＤＲＡＭの方法で読み出され
ると、これらの劣化したメモリセルの状態の結果、不正
確なデータが検出される。従って、ＤＲＡＭセルにおい
て完全な論理状態０又は１の電圧レベルを保障するため
にリコール動作時に従来の方法のＤＲＡＭリストア動作
をおこなう必要がある。このリストア動作はある時刻に
おいてはビット線毎に１個のメモリセルに対してのみ確
実に行われる。従って、ＤＲＡＭベースのＮＶＲＡＭ装
置（ＮＶＤＲＡＭ）では、全てのメモリセルを同時にリ
コールすること（即ち、ブロックリコールモード）がで
きない。ある時刻に於いてはビット線毎に１個のメモリ
セルのみをリコールしなければならない。
【００１２】従って、本発明の目的はＮＶＤＲＡＭ記憶
装置におけるデータのページリコールのための方法と装
置を提供することにある。ここでは、１ページとは１本
のワード線上のメモリセルの全てであると定義する。所
定ページの各メモリセルはそのページの他の全てのセル
のものとは異なるビット線に接続されている。
装置におけるデータのページリコールのための方法と装
置を提供することにある。ここでは、１ページとは１本
のワード線上のメモリセルの全てであると定義する。所
定ページの各メモリセルはそのページの他の全てのセル
のものとは異なるビット線に接続されている。
【００１３】本発明の他の目的は、ＮＶＤＲＡＭ装置で
のページリコール動作の開始アドレスを指定できる方法
と装置を提供することである。ユーザーは指定されたア
ドレスのメモリセルの１ページのみをリコールするの
か、指定されたアドレスで始まるセルの幾つかの連続し
たページをリコールするのかを選択できる。
のページリコール動作の開始アドレスを指定できる方法
と装置を提供することである。ユーザーは指定されたア
ドレスのメモリセルの１ページのみをリコールするの
か、指定されたアドレスで始まるセルの幾つかの連続し
たページをリコールするのかを選択できる。
【００１４】
【課題を解決するための手段】本発明の装置は、アドレ
ス線を有するＮＶＤＲＡＭ記憶装置におけるデータのペ
ージリコールのための装置であって、所定のページリコ
ール開始アドレスに対応する第１のアドレス信号を出力
する複数の外部パッドと、アドレス選択回路に電気的に
接続されており、該アドレス選択回路から該第２のアド
レス信号が入力され、それに対応する第３のアドレス信
号を生成し、該第３のアドレス信号を該アドレス選択回
路に入力するカウンタ回路とを備え、該アドレス選択回
路が、該外部パッド及び該カウンタ回路に電気的に接続
されており、該外部パッドから該第１のアドレス信号が
入力され、それに対応する第２のアドレス信号を生成
し、又は該カウンタ回路から該第３のアドレス信号が入
力され、それに対応する第４のアドレス信号を生成し、
内部状態によってカウンタ回路に該第２のアドレス信号
を出力し又はアドレスデコード回路に該第４のアドレス
信号を出力する構成とされており、該アドレスデコード
回路が、該アドレス選択回路に電気的に接続されてお
り、該アドレス選択回路から該第４のアドレス信号が入
力され、それに対応する第５のアドレス信号を生成し、
出力する構成とされており、そのことにより上記目的が
達成される。
ス線を有するＮＶＤＲＡＭ記憶装置におけるデータのペ
ージリコールのための装置であって、所定のページリコ
ール開始アドレスに対応する第１のアドレス信号を出力
する複数の外部パッドと、アドレス選択回路に電気的に
接続されており、該アドレス選択回路から該第２のアド
レス信号が入力され、それに対応する第３のアドレス信
号を生成し、該第３のアドレス信号を該アドレス選択回
路に入力するカウンタ回路とを備え、該アドレス選択回
路が、該外部パッド及び該カウンタ回路に電気的に接続
されており、該外部パッドから該第１のアドレス信号が
入力され、それに対応する第２のアドレス信号を生成
し、又は該カウンタ回路から該第３のアドレス信号が入
力され、それに対応する第４のアドレス信号を生成し、
内部状態によってカウンタ回路に該第２のアドレス信号
を出力し又はアドレスデコード回路に該第４のアドレス
信号を出力する構成とされており、該アドレスデコード
回路が、該アドレス選択回路に電気的に接続されてお
り、該アドレス選択回路から該第４のアドレス信号が入
力され、それに対応する第５のアドレス信号を生成し、
出力する構成とされており、そのことにより上記目的が
達成される。
【００１５】好ましくは、前記アドレス選択回路が、前
記第１のアドレス信号及びアドレスイネーブル信号が入
力され、第６のアドレス信号を出力するＮＡＮＤゲート
と、該第６のアドレス信号が入力され、それに対応する
第７のアドレス信号を生成し、出力する第１の伝送ゲー
トと、前記第３のアドレス信号が入力され、それに対応
する第８のアドレス信号を生成し、出力する第２の伝送
ゲートとを備え、該第７のアドレス信号又は該第８のア
ドレス信号から前記第４のアドレス信号を生成し、出力
すると共に、該第６のアドレス信号から前記第２のアド
レス信号を生成し、出力する構成とする。
記第１のアドレス信号及びアドレスイネーブル信号が入
力され、第６のアドレス信号を出力するＮＡＮＤゲート
と、該第６のアドレス信号が入力され、それに対応する
第７のアドレス信号を生成し、出力する第１の伝送ゲー
トと、前記第３のアドレス信号が入力され、それに対応
する第８のアドレス信号を生成し、出力する第２の伝送
ゲートとを備え、該第７のアドレス信号又は該第８のア
ドレス信号から前記第４のアドレス信号を生成し、出力
すると共に、該第６のアドレス信号から前記第２のアド
レス信号を生成し、出力する構成とする。
【００１６】また、好ましくは、前記第３のアドレス信
号を増分するアドレス信号増分手段を備えている構成と
する。
号を増分するアドレス信号増分手段を備えている構成と
する。
【００１７】また、好ましくは、前記アドレス信号増分
手段を用いて、該第３のアドレス信号を連続して増分す
ることにより、データの連続したページをリコールする
ようにされている構成とする。
手段を用いて、該第３のアドレス信号を連続して増分す
ることにより、データの連続したページをリコールする
ようにされている構成とする。
【００１８】本発明のＮＶＤＲＡＭ記憶装置におけるデ
ータのページリコールのための方法は、ＮＶＤＲＡＭメ
モリセルのアレイであって、該アレイが複数のビット
線、複数のワード線及び複数のリコール線を有し、該セ
ルのそれぞれには１本のビット線、１本のワード線及び
１本のリコール線が接続されており、複数のワード線の
うちの任意の１本のワード線に沿ってライン状に接続さ
れる複数のセルからなる第１の部分集合が、各ワード線
に対応して複数構成され、かつ、該第１の部分集合の各
セルが１対１に対応するビット線にそれぞれ接続されて
おり、複数のビット線のうちの任意の１本のビット線に
沿ってライン状に接続される複数のセルからなる第２の
部分集合が、各ビット線に対応して複数構成され、か
つ、該第２の部分集合の各セルが１対１に対応する対を
なすワード線及びリコール線にそれぞれ接続されている
ＮＶＤＲＡＭメモリセルのアレイにおけるデータのペー
ジリコール方法であって、複数のワード線のうちの所定
の１本を活性化して、該活性化されたワード線に接続さ
れた該第１の部分集合の各セルをアドレス指定して活性
化させるステップ（ａ）と、複数のビット線の全てを活
性化して、該活性化された各ビット線に接続された該第
２の部分集合の各セルを活性化させ、該第２の部分集合
の各々と該第１の部分集合に共に属する各セルをアドレ
ス指定するステップ（ｂ）と、該活性化されたワード線
に関連するリコール線を活性化して、該ステップ（ｂ）
の結果アクセスされた各セルからデータをリコールする
ステップ（ｃ）とを包含しており、そのことにより上記
目的が達成される。
ータのページリコールのための方法は、ＮＶＤＲＡＭメ
モリセルのアレイであって、該アレイが複数のビット
線、複数のワード線及び複数のリコール線を有し、該セ
ルのそれぞれには１本のビット線、１本のワード線及び
１本のリコール線が接続されており、複数のワード線の
うちの任意の１本のワード線に沿ってライン状に接続さ
れる複数のセルからなる第１の部分集合が、各ワード線
に対応して複数構成され、かつ、該第１の部分集合の各
セルが１対１に対応するビット線にそれぞれ接続されて
おり、複数のビット線のうちの任意の１本のビット線に
沿ってライン状に接続される複数のセルからなる第２の
部分集合が、各ビット線に対応して複数構成され、か
つ、該第２の部分集合の各セルが１対１に対応する対を
なすワード線及びリコール線にそれぞれ接続されている
ＮＶＤＲＡＭメモリセルのアレイにおけるデータのペー
ジリコール方法であって、複数のワード線のうちの所定
の１本を活性化して、該活性化されたワード線に接続さ
れた該第１の部分集合の各セルをアドレス指定して活性
化させるステップ（ａ）と、複数のビット線の全てを活
性化して、該活性化された各ビット線に接続された該第
２の部分集合の各セルを活性化させ、該第２の部分集合
の各々と該第１の部分集合に共に属する各セルをアドレ
ス指定するステップ（ｂ）と、該活性化されたワード線
に関連するリコール線を活性化して、該ステップ（ｂ）
の結果アクセスされた各セルからデータをリコールする
ステップ（ｃ）とを包含しており、そのことにより上記
目的が達成される。
【００１９】
【作用】本発明はＮＶＤＲＡＭ装置におけるデータのペ
ージリコールのための方法と装置を含む。ページリコー
ル開始アドレスは外部入力パッドを介して指定され得
る。ユーザーは指定されたアドレスのメモリセルの１ペ
ージのみをリコールするのか、又は指定されたアドレス
で始まるセルの連続するページをリコールするのかを選
択できる。各リコール動作ではビット線毎に１個のメモ
リセルのみがリコールされる。
ージリコールのための方法と装置を含む。ページリコー
ル開始アドレスは外部入力パッドを介して指定され得
る。ユーザーは指定されたアドレスのメモリセルの１ペ
ージのみをリコールするのか、又は指定されたアドレス
で始まるセルの連続するページをリコールするのかを選
択できる。各リコール動作ではビット線毎に１個のメモ
リセルのみがリコールされる。
【００２０】外部から指定された開始アドレスは外部パ
ッドに入力される。次いでアドレス選択回路を介してカ
ウンタ回路の入力部に与えられる。カウンタ回路の出力
はページリコール開始アドレスとして用いられ、このア
ドレスはアドレス選択回路に再入力されアドレスデコー
ディング回路に送られる。
ッドに入力される。次いでアドレス選択回路を介してカ
ウンタ回路の入力部に与えられる。カウンタ回路の出力
はページリコール開始アドレスとして用いられ、このア
ドレスはアドレス選択回路に再入力されアドレスデコー
ディング回路に送られる。
【００２１】従って、本発明では、各ページのリコール
動作においてビット線毎に１個のメモリセルのみがリコ
ールされ、その結果、ＤＲＡＭのデータの劣化を最小限
に抑えることができる。
動作においてビット線毎に１個のメモリセルのみがリコ
ールされ、その結果、ＤＲＡＭのデータの劣化を最小限
に抑えることができる。
【００２２】メモリセルの所望のページのみをリコール
することは装置の全てのセルをリコールするよりも効率
的であることが多い。例えば、装置のメモリを幾つかの
区画に分割しようとする場合がある。この場合、各区画
はメモリセルの別個の部分として機能し、他の全ての区
画から独立して使用され得るので、ある特定の区画を構
成するページのみからデータをリコールする方が全ての
ページからリコールするよりも効率的であることがあ
る。
することは装置の全てのセルをリコールするよりも効率
的であることが多い。例えば、装置のメモリを幾つかの
区画に分割しようとする場合がある。この場合、各区画
はメモリセルの別個の部分として機能し、他の全ての区
画から独立して使用され得るので、ある特定の区画を構
成するページのみからデータをリコールする方が全ての
ページからリコールするよりも効率的であることがあ
る。
【００２３】
【実施例】本発明を実施例について以下に説明する。
【００２４】本実施例のＮＶＤＲＡＭ装置は複数個のリ
コールすべきメモリセルを備えている。これらのメモリ
セルは、ビット線Ｂ１〜Ｂmに沿い、そしてリコール線
ＲＬ1〜ＲＬn+nとワード線ＷＬ1〜ＷＬn+nに沿って接続
されている図５のメモリセル５００として示されてい
る。ワード線ＷＬは以下に述べる方法でセル５００をア
ドレス指定するのに使用され、各ビット線Ｂはセル５０
０に記憶されたデータをリコールするのに使用される。
つまり、ある時刻に１本のワード線ＷＬ（例えば、ＷＬ
i、ここで１＜ｉ＜ｎ＋ｎ）がアドレス指定され、次い
で全てのビット線Ｂが同時に活性化される。そこで、活
性状態のワード線に関連するリコール線（この場合、Ｒ
Ｌi）に活性化されて、活性状態のワード線上のセル５
００からデータをリコールする。この動作手順を以下に
詳細に述べる。
コールすべきメモリセルを備えている。これらのメモリ
セルは、ビット線Ｂ１〜Ｂmに沿い、そしてリコール線
ＲＬ1〜ＲＬn+nとワード線ＷＬ1〜ＷＬn+nに沿って接続
されている図５のメモリセル５００として示されてい
る。ワード線ＷＬは以下に述べる方法でセル５００をア
ドレス指定するのに使用され、各ビット線Ｂはセル５０
０に記憶されたデータをリコールするのに使用される。
つまり、ある時刻に１本のワード線ＷＬ（例えば、ＷＬ
i、ここで１＜ｉ＜ｎ＋ｎ）がアドレス指定され、次い
で全てのビット線Ｂが同時に活性化される。そこで、活
性状態のワード線に関連するリコール線（この場合、Ｒ
Ｌi）に活性化されて、活性状態のワード線上のセル５
００からデータをリコールする。この動作手順を以下に
詳細に述べる。
【００２５】（ＮＶＤＲＡＭの構成）メモリセル５００
は好ましくは「不揮発性ＤＲＡＭ記憶装置におけるＥＥ
ＰＲＯＭ閾値電圧測定のための方法及び装置」という名
称の１９９０年９月２０日出願の米国特許出願第５８
５，７７２号及び本願と同日付の日本出願に記載された
ＮＶＤＲＡＭセルを含む。この文献をここに関連技術と
して援用する。しかし、他のＮＶＤＲＡＭセルの設計を
用いても良く、図５の配列と同様なアレイに構成され、
ワード線又は同等のものによってアドレス指定されてリ
コール線又は同等のものによってリコール動作が行われ
るセルであるならば、本発明はそのようなセルにも適用
できる。
は好ましくは「不揮発性ＤＲＡＭ記憶装置におけるＥＥ
ＰＲＯＭ閾値電圧測定のための方法及び装置」という名
称の１９９０年９月２０日出願の米国特許出願第５８
５，７７２号及び本願と同日付の日本出願に記載された
ＮＶＤＲＡＭセルを含む。この文献をここに関連技術と
して援用する。しかし、他のＮＶＤＲＡＭセルの設計を
用いても良く、図５の配列と同様なアレイに構成され、
ワード線又は同等のものによってアドレス指定されてリ
コール線又は同等のものによってリコール動作が行われ
るセルであるならば、本発明はそのようなセルにも適用
できる。
【００２６】（ページリコール装置と動作）図４を参照
する。外部アドレスパッド１００は所定のページリコー
ル開始アドレスに対応するアドレス入力１１５をアドレ
ス選択回路９０（図３と図４に示す）に送る。これらの
アドレス入力は図２に示す下記のカウンタ入力５０に対
する出力１１０として与えられる。さらに、これらのア
ドレス入力はアドレスデコーディング回路２２５（図３
と図４に示す）に対する出力２２０として与えられる。
アドレスデコーディング回路は信号ＲＬ1〜ＲＬn+n及び
信号ＷＬ1〜ＷＬn+nを発生する。
する。外部アドレスパッド１００は所定のページリコー
ル開始アドレスに対応するアドレス入力１１５をアドレ
ス選択回路９０（図３と図４に示す）に送る。これらの
アドレス入力は図２に示す下記のカウンタ入力５０に対
する出力１１０として与えられる。さらに、これらのア
ドレス入力はアドレスデコーディング回路２２５（図３
と図４に示す）に対する出力２２０として与えられる。
アドレスデコーディング回路は信号ＲＬ1〜ＲＬn+n及び
信号ＷＬ1〜ＷＬn+nを発生する。
【００２７】図４において、外部アドレスパッド１００
の数はアドレス指定する必要のあるリコール線ＲＬとワ
ード線ＷＬの数によって決められる。好ましい実施例で
は、ｎ＋ｎ本のワード線とリコール線があり、外部アド
レスパッドがこれらの線に与えられる信号の２進化され
たものを発生するので、ｌｏｇ2（ｎ＋ｎ）（又は１＋
ｌｏｇ2ｎ）個の外部アドレスパッドが設けられてい
る。
の数はアドレス指定する必要のあるリコール線ＲＬとワ
ード線ＷＬの数によって決められる。好ましい実施例で
は、ｎ＋ｎ本のワード線とリコール線があり、外部アド
レスパッドがこれらの線に与えられる信号の２進化され
たものを発生するので、ｌｏｇ2（ｎ＋ｎ）（又は１＋
ｌｏｇ2ｎ）個の外部アドレスパッドが設けられてい
る。
【００２８】図２では、従来の並列したロードカウンタ
（ＣＮＴ1〜ＣＮＴn）１０が従来のカウンタ回路７０内
で縦続接続されて、出力２０がＡ1〜Ａnであるｎビット
カウンタを構成している。各カウンタ１０は、出力Ｑ、
並びにデータ入力ＤＡＴＡ、クロック入力（ＣＫバ
ー）、ロード信号（ＬＤバー）入力、及びセット信号
（ＳＥＴバー）入力を有する。カウンタＣＮＴｎを除
き、各カウンタの出力Ｑはそれぞれ後続のカウンタのク
ロック（ＣＫバー）入力に接続されている。カウントア
ップ信号３０のパルスが入力される毎に、カウンタ回路
の出力（Ａ1〜Ａn）２０が１だけ増加する。ロード信号
（ＬＤバー）４０が低レベルになる毎に、入力（ＡＤ
PD1〜ＡＤPDn）５０がそれぞれ出力（Ａ1〜Ａn）２０に
ロードされる。これらの出力（Ａ1〜Ａn）２０はデコー
ドされて図４と図５に示す信号ＷＬを発生する。最後
に、セット信号ＳＥＴバーを低レベルにすることによっ
て出力（Ａ1〜Ａn）を論理０にリセットする。
（ＣＮＴ1〜ＣＮＴn）１０が従来のカウンタ回路７０内
で縦続接続されて、出力２０がＡ1〜Ａnであるｎビット
カウンタを構成している。各カウンタ１０は、出力Ｑ、
並びにデータ入力ＤＡＴＡ、クロック入力（ＣＫバ
ー）、ロード信号（ＬＤバー）入力、及びセット信号
（ＳＥＴバー）入力を有する。カウンタＣＮＴｎを除
き、各カウンタの出力Ｑはそれぞれ後続のカウンタのク
ロック（ＣＫバー）入力に接続されている。カウントア
ップ信号３０のパルスが入力される毎に、カウンタ回路
の出力（Ａ1〜Ａn）２０が１だけ増加する。ロード信号
（ＬＤバー）４０が低レベルになる毎に、入力（ＡＤ
PD1〜ＡＤPDn）５０がそれぞれ出力（Ａ1〜Ａn）２０に
ロードされる。これらの出力（Ａ1〜Ａn）２０はデコー
ドされて図４と図５に示す信号ＷＬを発生する。最後
に、セット信号ＳＥＴバーを低レベルにすることによっ
て出力（Ａ1〜Ａn）を論理０にリセットする。
【００２９】次に図４を参照する。カウンタ回路７０に
は入力（ＡＤPD1〜ＡＤPDn）５０としてｎ個のアドレス
選択回路９０からの出力１１０が入力されている。これ
らのアドレス選択回路は外部アドレスパッド１００から
の出力である入力１１５を有する。好ましくは、以下に
述べるように、リコール線の１本とワード線の１本のみ
が論理１であり、その他の線が論理０である。
は入力（ＡＤPD1〜ＡＤPDn）５０としてｎ個のアドレス
選択回路９０からの出力１１０が入力されている。これ
らのアドレス選択回路は外部アドレスパッド１００から
の出力である入力１１５を有する。好ましくは、以下に
述べるように、リコール線の１本とワード線の１本のみ
が論理１であり、その他の線が論理０である。
【００３０】外部アドレスパッドからの入力があると、
アドレス選択回路はそれによって示されるアドレスを、
回路９０の内部状態によってカウンタ回路かアドレスデ
コーディング回路かのどちらかに与える。従って、アド
レス信号を出力１１０を介してカウンタ回路７０の入力
５０に送ることができ、これらの信号は回路９０内に送
り返されてアドレスデコーディング回路２２５に送られ
る。この処理手順によって、以下に述べるように、ユー
ザーがアドレスを任意に選択すること、又は本発明の装
置によってアドレスを自動的に発生することが可能とな
る。
アドレス選択回路はそれによって示されるアドレスを、
回路９０の内部状態によってカウンタ回路かアドレスデ
コーディング回路かのどちらかに与える。従って、アド
レス信号を出力１１０を介してカウンタ回路７０の入力
５０に送ることができ、これらの信号は回路９０内に送
り返されてアドレスデコーディング回路２２５に送られ
る。この処理手順によって、以下に述べるように、ユー
ザーがアドレスを任意に選択すること、又は本発明の装
置によってアドレスを自動的に発生することが可能とな
る。
【００３１】図３はアドレスパッド１００と図２のカウ
ンタ回路入力（ＡＤPD1〜ＡＤPDn）５０との間をインタ
ーフェイスする１個のアドレス選択回路９０の回路図で
ある。アドレス毎に１個のこのようなアドレス選択回路
がある。アドレス線（Ａ1〜Ａn）２０の場合、記憶装置
にはｎ個のアドレス選択回路がある。図３のアドレス選
択回路はｉ番目のカウンタ入力（ＡＤPDi）１１０に関
する回路である。
ンタ回路入力（ＡＤPD1〜ＡＤPDn）５０との間をインタ
ーフェイスする１個のアドレス選択回路９０の回路図で
ある。アドレス毎に１個のこのようなアドレス選択回路
がある。アドレス線（Ａ1〜Ａn）２０の場合、記憶装置
にはｎ個のアドレス選択回路がある。図３のアドレス選
択回路はｉ番目のカウンタ入力（ＡＤPDi）１１０に関
する回路である。
【００３２】外部アドレスパッド１００からのパッドア
ドレス入力（ＡＤEXi）１１５はカウンタ入力（Ａ
ＤPDi）１１０に対応し、ＮＡＮＤゲート１２０に与え
られる一方の入力である。他方の入力はアドレスイネー
ブル信号（φAEB）１３０である。ＮＡＮＤゲート１２
０の出力はインバータ１５０を介して送られ、カウンタ
入力（ＡＤPDi）１１０となる。ＮＡＮＤゲート１２０
からの出力はまた、ｎチャネルＭＯＳトランジスタ１７
０、ｐチャネルＭＯＳトランジスタ１８０及びインバー
タ１９０を含む伝送ゲート１６０の入力に送られる。伝
送ゲート１６０において、トランジスタ１７０のソース
がトランジスタ１８０のドレインに接続され、トランジ
スタ１７０のドレインがトランジスタ１８０のソースに
接続され、トランジスタ１８０のゲートがインバータ１
９０を介して接続されているトランジスタ１７０のゲー
トと相補形となる。トランジスタ１７０のゲートにはさ
らにアドレスイネーブル信号（φEXA）２００が入力さ
れる。
ドレス入力（ＡＤEXi）１１５はカウンタ入力（Ａ
ＤPDi）１１０に対応し、ＮＡＮＤゲート１２０に与え
られる一方の入力である。他方の入力はアドレスイネー
ブル信号（φAEB）１３０である。ＮＡＮＤゲート１２
０の出力はインバータ１５０を介して送られ、カウンタ
入力（ＡＤPDi）１１０となる。ＮＡＮＤゲート１２０
からの出力はまた、ｎチャネルＭＯＳトランジスタ１７
０、ｐチャネルＭＯＳトランジスタ１８０及びインバー
タ１９０を含む伝送ゲート１６０の入力に送られる。伝
送ゲート１６０において、トランジスタ１７０のソース
がトランジスタ１８０のドレインに接続され、トランジ
スタ１７０のドレインがトランジスタ１８０のソースに
接続され、トランジスタ１８０のゲートがインバータ１
９０を介して接続されているトランジスタ１７０のゲー
トと相補形となる。トランジスタ１７０のゲートにはさ
らにアドレスイネーブル信号（φEXA）２００が入力さ
れる。
【００３３】伝送ゲート１６０の出力はインバータ２１
０を通り、出力２２０となり、アドレス選択回路９０の
外部のアドレスデコーディング回路２２５に入力され
る。
０を通り、出力２２０となり、アドレス選択回路９０の
外部のアドレスデコーディング回路２２５に入力され
る。
【００３４】アドレス選択回路９０に対する他の入力は
入力（Ａi）２３０であり、この入力は伝送ゲート２４
０に与えられる。次いで、伝送ゲート２４０の出力がイ
ンバータ２１０を通り、出力２２０となり、図４に示す
ようにアドレスデコーディング回路２２５に入力され
る。伝送ゲート２４０は伝送ゲート１６０と同様に、ｎ
チャネルトランジスタ２５０、ｐチャネルトランジスタ
２６０及びインバータ２７０を含み、トランジスタ２５
０のゲートに対する内部アドレスイネーブル入力（φ
INA）２８０によって制御される。
入力（Ａi）２３０であり、この入力は伝送ゲート２４
０に与えられる。次いで、伝送ゲート２４０の出力がイ
ンバータ２１０を通り、出力２２０となり、図４に示す
ようにアドレスデコーディング回路２２５に入力され
る。伝送ゲート２４０は伝送ゲート１６０と同様に、ｎ
チャネルトランジスタ２５０、ｐチャネルトランジスタ
２６０及びインバータ２７０を含み、トランジスタ２５
０のゲートに対する内部アドレスイネーブル入力（φ
INA）２８０によって制御される。
【００３５】ページリコール動作時のカウンタ回路７０
とアドレス選択回路９０を通る信号の流れは以下の通り
である。
とアドレス選択回路９０を通る信号の流れは以下の通り
である。
【００３６】図１において、時刻ｔ0〜ｔ1で、所望のペ
ージリコール開始アドレスが図３の外部アドレスパッド
１００に入力される。時刻ｔ2で、ＮＶＤＲＡＭイネー
ブル信号（ＮＥバー）が低レベルになる。その結果、ロ
ード信号（ＬＤバー）が発生し、外部アドレスイネーブ
ル信号（φEXA）が低レベルになり、内部アドレスイネ
ーブル信号（φINA）が高レベルになる。外部アドレス
イネーブル信号（φEXA）２００はＮＶＤＲＡＭ装置の
通常の動作の間は活性状態（高レベル）にあるが、ペー
ジリコールの間は非活性化されている（低レベル）。内
部アドレスイネーブル信号（φINA）２８０はページリ
コールの間は活性状態（高レベル）にあるが、通常の動
作の間は低レベルにある。アドレスイネーブル信号（φ
AEB）１３０はページリコール動作は常に高レベルにあ
る。
ージリコール開始アドレスが図３の外部アドレスパッド
１００に入力される。時刻ｔ2で、ＮＶＤＲＡＭイネー
ブル信号（ＮＥバー）が低レベルになる。その結果、ロ
ード信号（ＬＤバー）が発生し、外部アドレスイネーブ
ル信号（φEXA）が低レベルになり、内部アドレスイネ
ーブル信号（φINA）が高レベルになる。外部アドレス
イネーブル信号（φEXA）２００はＮＶＤＲＡＭ装置の
通常の動作の間は活性状態（高レベル）にあるが、ペー
ジリコールの間は非活性化されている（低レベル）。内
部アドレスイネーブル信号（φINA）２８０はページリ
コールの間は活性状態（高レベル）にあるが、通常の動
作の間は低レベルにある。アドレスイネーブル信号（φ
AEB）１３０はページリコール動作は常に高レベルにあ
る。
【００３７】図３のアドレス選択回路９０において、ア
ドレスイネーブル信号（φAEB）１３０が高レベルであ
るので、外部アドレスパッド１００からの外部アドレス
入力（ＡＤEXi）１１５がＮＡＮＤゲート１２０を介し
て反転される。そこで、外部アドレスイネーブル信号
（φEXA）２００が低レベルであるので、伝送ゲート１
６０がオフになり、入力１１５がインバータ１５０を通
り、カウンタ出力（ＡＤPDi）１１０となる。
ドレスイネーブル信号（φAEB）１３０が高レベルであ
るので、外部アドレスパッド１００からの外部アドレス
入力（ＡＤEXi）１１５がＮＡＮＤゲート１２０を介し
て反転される。そこで、外部アドレスイネーブル信号
（φEXA）２００が低レベルであるので、伝送ゲート１
６０がオフになり、入力１１５がインバータ１５０を通
り、カウンタ出力（ＡＤPDi）１１０となる。
【００３８】出力（ＡＤPDi）１１０は図２のカウンタ
回路７０に対する入力５０となる。ロード信号（ＬＤバ
ー）が時刻ｔ2で低レベルにパルス化されるので（ロー
ド信号（ＬＤバー）は時刻ｔ3で高レベルに戻る）、カ
ウンタ入力（ＡＤPDi）５０がカウンタ出力（Ａi）２０
にロードされる。カウンタ出力（Ａi）２０は外部アド
レスパッド１００で指定されたページリコール開始アド
レスの１本を構成し、図３のアドレス選択回路９０に戻
る入力（Ａi）２３０となる。
回路７０に対する入力５０となる。ロード信号（ＬＤバ
ー）が時刻ｔ2で低レベルにパルス化されるので（ロー
ド信号（ＬＤバー）は時刻ｔ3で高レベルに戻る）、カ
ウンタ入力（ＡＤPDi）５０がカウンタ出力（Ａi）２０
にロードされる。カウンタ出力（Ａi）２０は外部アド
レスパッド１００で指定されたページリコール開始アド
レスの１本を構成し、図３のアドレス選択回路９０に戻
る入力（Ａi）２３０となる。
【００３９】内部アドレスイネーブル信号（φINA）２
８０が時刻ｔ2で高レベルになるので、アドレス信号
（Ａi）２３０が送信ゲート２４０とインバータ２１０
を通過する。この時点で、入力（Ａi）２３０がアドレ
スデコーディング回路２２５に入力され、この回路２２
５が全ての入力（Ａｉ）２３０をリコール動作の現在の
開始アドレスとして使用できるアドレスに変換する。
８０が時刻ｔ2で高レベルになるので、アドレス信号
（Ａi）２３０が送信ゲート２４０とインバータ２１０
を通過する。この時点で、入力（Ａi）２３０がアドレ
スデコーディング回路２２５に入力され、この回路２２
５が全ての入力（Ａｉ）２３０をリコール動作の現在の
開始アドレスとして使用できるアドレスに変換する。
【００４０】時刻ｔ4で出力イネーブル信号（ＯＥバ
ー）が低レベルになり、外部アドレスパッド１００に始
めにロードされていたページリコール開始アドレスを用
いるリコール動作の開始を指示する。ページリコール動
作は時刻ｔ4と時刻ｔ9の間で行われる。この動作におい
て、ＤＲＡＭデータが劣化した状態から完全な論理状態
０又は１の電圧レベルにリストアされる。
ー）が低レベルになり、外部アドレスパッド１００に始
めにロードされていたページリコール開始アドレスを用
いるリコール動作の開始を指示する。ページリコール動
作は時刻ｔ4と時刻ｔ9の間で行われる。この動作におい
て、ＤＲＡＭデータが劣化した状態から完全な論理状態
０又は１の電圧レベルにリストアされる。
【００４１】ＮＶＤＲＡＭイネーブル信号（ＮＥバー）
は時刻ｔ5後のある時点で再び高レベルとなり（リセッ
トし）、出力イネーブル信号（ＯＥバー）は時刻ｔ9で
再び高レベルになる（リセットする）。時刻ｔ9よりも
前のある時刻ｔ6においてイネーブル信号（ＮＥバー）
が高レベルとなる結果、外部アドレスイネーブル信号
（φEXA）２００が再び高レベルとなり、内部アドレス
イネーブル信号（φINA）２８０が再び低レベルにな
る。時刻ｔ5後の時刻ｔ7〜ｔ8で、さらに他のリコール
動作の準備のため、他のアドレスを外部アドレスパッド
１００にロードしてもよい。 この時、上記の代わり
に、出力イネーブル信号（ＯＥバー）はカウントアップ
信号３０としても機能するので、出力イネーブル信号
（ＯＥバー）が高レベルになると（この場合、時刻ｔ9
で）カウンタ１０の出力２０が１だけ増加する。このよ
うにして、パッド１００から新しいリコールアドレスを
入力する代わりに、カウンタ出力２０の増加したアドレ
スを使用することを選択して自動的に次の連続したペー
ジをリコールするようにしてもよい。この場合、次のペ
ージリコール動作の間に、時刻ｔ2で高レベルとなった
内部アドレスイネーブル信号（φINA）２８０がアドレ
ス信号（Ａi）２３０を与え、これらのアドレス信号が
伝送ゲート２４０とインバータ２１０を介してアドレス
デコーディング回路２２５に対して次の連続したページ
のアドレスを指定する。
は時刻ｔ5後のある時点で再び高レベルとなり（リセッ
トし）、出力イネーブル信号（ＯＥバー）は時刻ｔ9で
再び高レベルになる（リセットする）。時刻ｔ9よりも
前のある時刻ｔ6においてイネーブル信号（ＮＥバー）
が高レベルとなる結果、外部アドレスイネーブル信号
（φEXA）２００が再び高レベルとなり、内部アドレス
イネーブル信号（φINA）２８０が再び低レベルにな
る。時刻ｔ5後の時刻ｔ7〜ｔ8で、さらに他のリコール
動作の準備のため、他のアドレスを外部アドレスパッド
１００にロードしてもよい。 この時、上記の代わり
に、出力イネーブル信号（ＯＥバー）はカウントアップ
信号３０としても機能するので、出力イネーブル信号
（ＯＥバー）が高レベルになると（この場合、時刻ｔ9
で）カウンタ１０の出力２０が１だけ増加する。このよ
うにして、パッド１００から新しいリコールアドレスを
入力する代わりに、カウンタ出力２０の増加したアドレ
スを使用することを選択して自動的に次の連続したペー
ジをリコールするようにしてもよい。この場合、次のペ
ージリコール動作の間に、時刻ｔ2で高レベルとなった
内部アドレスイネーブル信号（φINA）２８０がアドレ
ス信号（Ａi）２３０を与え、これらのアドレス信号が
伝送ゲート２４０とインバータ２１０を介してアドレス
デコーディング回路２２５に対して次の連続したページ
のアドレスを指定する。
【００４２】動作において上記のようにワード線ＷＬと
それに関連したリコール線ＲＬのみが所定のリコール動
作の間論理１となるように、図４で示したアドレスデコ
ーディング回路２２５が構成されている。従って、例え
ば、ワード線ＷＬnが活性化されると、ビット線Ｂ1〜Ｂ
mの全てが活性化される。リコール線ＲＬnが使用されて
セルの全ページ、即ちワード線ＷＬnに沿ったセルの全
てに記憶されたデータをリコールする。データはセンス
増幅器によって検索される。センス増幅器は従来の設計
のものでよい。
それに関連したリコール線ＲＬのみが所定のリコール動
作の間論理１となるように、図４で示したアドレスデコ
ーディング回路２２５が構成されている。従って、例え
ば、ワード線ＷＬnが活性化されると、ビット線Ｂ1〜Ｂ
mの全てが活性化される。リコール線ＲＬnが使用されて
セルの全ページ、即ちワード線ＷＬnに沿ったセルの全
てに記憶されたデータをリコールする。データはセンス
増幅器によって検索される。センス増幅器は従来の設計
のものでよい。
【００４３】活性化されているワード線に関連する１本
のリコール線以外のリコール線ＲＬを活性化してはなら
ない。これは、他のセルでリコール動作を行うと、これ
らのセルではリストア動作が行われないのでこれらのセ
ルのデータが破壊されるからである。
のリコール線以外のリコール線ＲＬを活性化してはなら
ない。これは、他のセルでリコール動作を行うと、これ
らのセルではリストア動作が行われないのでこれらのセ
ルのデータが破壊されるからである。
【００４４】本発明では、データの全てのページに対す
るアドレスをそれらのソースとは関係なく用いて、図５
に示すアレイと同様なＮＶＤＲＡＭセルのアレイから全
てのページがリコールされることが理解される。本発明
では、図２のカウンタに関して述べたように、これらの
アドレスは装置のユーザーが入力することもできるし、
コンピュータ又は本発明の他の回路で自動的に発生する
ようにしてもよい。
るアドレスをそれらのソースとは関係なく用いて、図５
に示すアレイと同様なＮＶＤＲＡＭセルのアレイから全
てのページがリコールされることが理解される。本発明
では、図２のカウンタに関して述べたように、これらの
アドレスは装置のユーザーが入力することもできるし、
コンピュータ又は本発明の他の回路で自動的に発生する
ようにしてもよい。
【００４５】
【発明の効果】このように、要約すると、本発明では、
ＮＶＤＲＡＭのメモリセルの１ページが任意の時にリコ
ールされる。ページリコール開始アドレスをパッド１０
０にロードしてアドレス選択回路９０を介してカウンタ
回路７０の出力２０に送る。出力２０は次いでアドレス
選択回路７０を介してアドレスデコーディング回路２２
５に送り返され、ページリコール開始アドレスが実際の
ページリコール開始アドレスとしてメモリアレイ７００
によって使用できる形に変換される。カウンタ出力２０
の１ずつの増分を自動的に行うことによってセルの連続
するページをリコールし得る。
ＮＶＤＲＡＭのメモリセルの１ページが任意の時にリコ
ールされる。ページリコール開始アドレスをパッド１０
０にロードしてアドレス選択回路９０を介してカウンタ
回路７０の出力２０に送る。出力２０は次いでアドレス
選択回路７０を介してアドレスデコーディング回路２２
５に送り返され、ページリコール開始アドレスが実際の
ページリコール開始アドレスとしてメモリアレイ７００
によって使用できる形に変換される。カウンタ出力２０
の１ずつの増分を自動的に行うことによってセルの連続
するページをリコールし得る。
【００４６】この方法によって本発明の上記の利点が達
成される。すなわち、ブロックモードリコールがＮＶＤ
ＲＡＭ記憶装置では可能でないので、本発明によればそ
のような装置でのページリコールのための方法及び装置
が提供される。さらに、本発明の方法は所定のページリ
コール開始アドレスを指定しメモリセルの連続したペー
ジをリコールすることを可能とする。
成される。すなわち、ブロックモードリコールがＮＶＤ
ＲＡＭ記憶装置では可能でないので、本発明によればそ
のような装置でのページリコールのための方法及び装置
が提供される。さらに、本発明の方法は所定のページリ
コール開始アドレスを指定しメモリセルの連続したペー
ジをリコールすることを可能とする。
【図１】本発明の実施例で用いられる種々の信号のタイ
ミング図である。
ミング図である。
【図２】実施例で用いられるカウンタ回路の回路図であ
る。
る。
【図３】実施例で用いられるアドレス選択回路の回路図
である。
である。
【図４】実施例の主要部のブロック図である。
【図５】本発明が用いられるメモリアレイを示す図であ
る。
る。
７０ カウンタ ９０ アドレス選択回路 １００ 外部アドレスパッド ２２５ アドレスデコーディング回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャオ エヌ． ファム アメリカ合衆国 ワシントン 98664 バンクーバー， ゼット12， エスイー 10ティエイチ ストリート 11304 (56)参考文献 特開 昭59−56276（ＪＰ，Ａ) 特開 平２−7289（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/419 G11C 17/14
Claims (5)
- 【請求項１】 アドレス線を有するＮＶＤＲＡＭ記憶装
置におけるデータのページリコールのための装置であっ
て、所定のページリコール開始アドレスに対応する第１のア
ドレス信号を出力する複数の外部パッドと、 アドレス選択回路に電気的に接続されており、該アドレ
ス選択回路から該第２のアドレス信号が入力され、それ
に対応する第３のアドレス信号を生成し、該第３のアド
レス信号を該アドレス選択回路に入力するカウンタ回路
とを備え、 該アドレス選択回路が、該外部パッド及び該カウンタ回
路に電気的に接続されており、該外部パッドから該第１
のアドレス信号が入力され、それに対応する第２のアド
レス信号を生成し、又は該カウンタ回路から該第３のア
ドレス信号が入力され、それに対応する第４のアドレス
信号を生成し、内部状態によってカウンタ回路に該第２
のアドレス信号を出力し又はアドレスデコード回路に該
第４のアドレス信号を出力する構成とされており、 該アドレスデコード回路が、該アドレス選択回路に電気
的に接続されており、該アドレス選択回路から該第４の
アドレス信号が入力され、それに対応する第５のアドレ
ス信号を生成し、出力する構成とされている ＮＶＤＲＡ
Ｍ記憶装置における データのページリコールのための装
置。 - 【請求項２】 前記アドレス選択回路が、前記第１のアドレス信号及びアドレスイネーブル信号が
入力され、第６のアドレス信号を出力するＮＡＮＤゲー
トと、 該第６のアドレス信号が入力され、それに対応する第７
のアドレス信号を生成し、出力する第１の伝送ゲート
と、 前記第３のアドレス信号が入力され、それに対応する第
８のアドレス信号を生成し、出力する第２の伝送ゲート
とを備え、 該第７のアドレス信号又は該第８のアドレス信号から前
記第４のアドレス信号を生成し、出力すると共に、該第
６のアドレス信号から前記第２のアドレス信号を生成
し、出力する構成とされた請求項１記載のＮＶＤＲＡＭ
記憶装置におけるデータのページリコールのための装
置 。 - 【請求項３】 前記第３のアドレス信号を増分するアド
レス信号増分手段を備えている請求項１記載のＮＶＤＲ
ＡＭ記憶装置におけるデータのページリコールのための
装置。 - 【請求項４】 前記アドレス信号増分手段を用いて、該
第３のアドレス信号を連続して増分することにより、デ
ータの連続したページをリコールするようにされている
請求項３記載のＮＶＤＲＡＭ記憶装置におけるデータの
ページリコールのための装置。 - 【請求項５】 ＮＶＤＲＡＭメモリセルのアレイであっ
て、該アレイが複数のビット線、複数のワード線及び複
数のリコール線を有し、該セルのそれぞれには１本のビ
ット線、１本のワード線及び１本のリコール線が接続さ
れており、複数のワード線のうちの任意の１本のワード線に沿って
ライン状に接続される複数のセルからなる第１の部分集
合が、各ワード線に対応して複数構成され、かつ、該第
１の部分集合の各セルが１対１に対応するビット線にそ
れぞれ接続されており、 複数のビット線のうちの任意の１本のビット線に沿って
ライン状に接続される複数のセルからなる第２の部分集
合が、各ビット線に対応して複数構成され、かつ、該第
２の部分集合の各セルが１対１に対応する対をなすワー
ド線及びリコール線にそれぞれ接続されている ＮＶＤＲ
ＡＭメモリセルのアレイにおけるデータのページリコー
ル方法であって、 複数のワード線のうちの所定の１本を活性化して、該活
性化されたワード線に接続された該第１の部分集合の各
セルをアドレス指定して活性化させるステップ（ａ）
と、複数の ビット線の全てを活性化して、該活性化された各
ビット線に接続された該第２の部分集合の各セルを活性
化させ、該第２の部分集合の各々と該第１の部分集合に
共に属する各セルをアドレス指定するステップ（ｂ）
と、 該活性化されたワード線に関連するリコール線を活性化
して、該ステップ（ｂ）の結果アクセスされた各セルか
らデータをリコールするステップ（ｃ）とを包含するＮ
ＶＤＲＡＭ記憶装置におけるデータのページリコール方
法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/585,771 | 1990-09-20 | ||
| US7/585,771 | 1990-09-20 | ||
| US07/585,771 US5146431A (en) | 1990-09-20 | 1990-09-20 | Method and apparatus for page recall of data in an nonvolatile DRAM memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04228178A JPH04228178A (ja) | 1992-08-18 |
| JP2815099B2 true JP2815099B2 (ja) | 1998-10-27 |
Family
ID=24342888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24004391A Expired - Fee Related JP2815099B2 (ja) | 1990-09-20 | 1991-09-19 | 不揮発性ｄｒａｍ記憶装置におけるデータのページリコールのための装置と方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5146431A (ja) |
| JP (1) | JP2815099B2 (ja) |
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-
1991
- 1991-09-19 JP JP24004391A patent/JP2815099B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5146431A (en) | 1992-09-08 |
| JPH04228178A (ja) | 1992-08-18 |
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