JPH02187031A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02187031A JPH02187031A JP622989A JP622989A JPH02187031A JP H02187031 A JPH02187031 A JP H02187031A JP 622989 A JP622989 A JP 622989A JP 622989 A JP622989 A JP 622989A JP H02187031 A JPH02187031 A JP H02187031A
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Landscapes
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、半導体装置の製法に関する。
さらに詳しくは、半導体素子の多層配線の改良に関する
。
。
(ロ)従来の技術
従来、半導体装置の多層配線は、第15図に示すように
半導体基板30の表層に形成されたソース/ドレイン3
2上に1)sG(1)含有5ift)もしくはI’3P
SG (13,P含有5ift)の層間絶縁層33を形
成し、この層間絶縁[33にコンタクト穴を開孔した後
約1000℃の熱処理を施して前記コンタクト穴のエツ
ジを軟化処理によってまるめ、前記コンタクト穴及びf
lfJ記層間絶縁層33上にコンタクト部における金属
と半導体との反応を防ILするバリア膜としてのTiW
膜34を、次いでこの上にAl−8i配線層35を積層
し、更に前記Al−9i配線層35を積層面−面に層間
絶縁層36を形成し、この層間絶縁層36にピアホール
を開孔し、このピアホール及び前記層間絶縁層36上に
Al−8i配線層37を積層して形成されている。
半導体基板30の表層に形成されたソース/ドレイン3
2上に1)sG(1)含有5ift)もしくはI’3P
SG (13,P含有5ift)の層間絶縁層33を形
成し、この層間絶縁[33にコンタクト穴を開孔した後
約1000℃の熱処理を施して前記コンタクト穴のエツ
ジを軟化処理によってまるめ、前記コンタクト穴及びf
lfJ記層間絶縁層33上にコンタクト部における金属
と半導体との反応を防ILするバリア膜としてのTiW
膜34を、次いでこの上にAl−8i配線層35を積層
し、更に前記Al−9i配線層35を積層面−面に層間
絶縁層36を形成し、この層間絶縁層36にピアホール
を開孔し、このピアホール及び前記層間絶縁層36上に
Al−8i配線層37を積層して形成されている。
(ハ)発明が解決しようとする課題
前記従来の半導体素子の多層配線は、TiW膜及びA
I =S i配線層がコンタクト穴又はピアホールの段
差部において膜厚の低下を起こしやすく、膜厚の低下し
たrIW膜はシリコン基板とΔ1−5i層間でのSiと
Atの反応を防止することができずシリコン基板からA
l−5+配線層へ拡散して過飽和になったSiがコンタ
クト部にエピタキシャル成長してコンタクト抵抗を上昇
させ、膜厚の低下したAl−8t配線層は、断線不良が
発生しやすく、特に第12図に示すようにコンタクト穴
やピアホールにおいて位置合わU・ずれが生じると第1
6囚人に示すように特に断線が起こりやすく、また第1
6図13に示すように2層目の配線のエツチングにおい
て、露出した1層目の配線がエツチングされ断線を引き
起こすという不都合があり、位置合わせずれを防ぐため
には第17図に示すようにコンタクト穴又はピアホール
形成において配線層に位置合わせ用マージン(余地用の
縁)を必要とし、配線間距離を短小化できないという問
題があった。また配線層が耐熱性に劣るAI系金金属行
われているため配線層の多層化に伴って必要な900℃
を越える層間絶縁層の表面平坦化処理ができないという
欠点があった。
I =S i配線層がコンタクト穴又はピアホールの段
差部において膜厚の低下を起こしやすく、膜厚の低下し
たrIW膜はシリコン基板とΔ1−5i層間でのSiと
Atの反応を防止することができずシリコン基板からA
l−5+配線層へ拡散して過飽和になったSiがコンタ
クト部にエピタキシャル成長してコンタクト抵抗を上昇
させ、膜厚の低下したAl−8t配線層は、断線不良が
発生しやすく、特に第12図に示すようにコンタクト穴
やピアホールにおいて位置合わU・ずれが生じると第1
6囚人に示すように特に断線が起こりやすく、また第1
6図13に示すように2層目の配線のエツチングにおい
て、露出した1層目の配線がエツチングされ断線を引き
起こすという不都合があり、位置合わせずれを防ぐため
には第17図に示すようにコンタクト穴又はピアホール
形成において配線層に位置合わせ用マージン(余地用の
縁)を必要とし、配線間距離を短小化できないという問
題があった。また配線層が耐熱性に劣るAI系金金属行
われているため配線層の多層化に伴って必要な900℃
を越える層間絶縁層の表面平坦化処理ができないという
欠点があった。
この発明は、111j記問題を解決するためになされた
ものであり、多層配線の耐熱性を向上し、配線層の断線
を防止し、位置合わせ用マージンを除去して配線間距離
を短小化して信頼性が高くかつ集積度の高い半導体装置
を提供しようとするものである。
ものであり、多層配線の耐熱性を向上し、配線層の断線
を防止し、位置合わせ用マージンを除去して配線間距離
を短小化して信頼性が高くかつ集積度の高い半導体装置
を提供しようとするものである。
(ニ)課題を解決するための手段
この発明者らは、多層配線の配線層の耐熱性向」二と多
層配線を汀する半導体素子のコンタクト穴及びピアホー
ルにおける急激な配線層の段差を解消する方法について
鋭意研究を行ったところ、ソース及びドレイン上にシリ
サイド(WSix)膜を付設したシリコン基板上に層間
絶縁層を形成してこの層間絶縁層に前記W S i を
膜に達するコンタクト穴を形成し、このコンタクト穴に
選択CVD法によってタングステンを選択的に埋込み、
このタングステンと接続するように前記層間絶縁層上に
タングステン層施し、更にこの上に層間絶縁層を形成し
てピアホールを開孔し、このピアホールに選択CVD法
によってタングステンを選択的に埋込んで配線した多層
配線を有する半導体素子の配線層は、900℃以上の耐
熱性を示し、コンタクトにおける膜厚低下がなく、配線
工程においてコンタクト穴及びピアホールの位置合わせ
ずれによって断線を引き起こすことなく上下の配線を接
続4°ろことかできるという事実を見出しこの発明に至
った。
層配線を汀する半導体素子のコンタクト穴及びピアホー
ルにおける急激な配線層の段差を解消する方法について
鋭意研究を行ったところ、ソース及びドレイン上にシリ
サイド(WSix)膜を付設したシリコン基板上に層間
絶縁層を形成してこの層間絶縁層に前記W S i を
膜に達するコンタクト穴を形成し、このコンタクト穴に
選択CVD法によってタングステンを選択的に埋込み、
このタングステンと接続するように前記層間絶縁層上に
タングステン層施し、更にこの上に層間絶縁層を形成し
てピアホールを開孔し、このピアホールに選択CVD法
によってタングステンを選択的に埋込んで配線した多層
配線を有する半導体素子の配線層は、900℃以上の耐
熱性を示し、コンタクトにおける膜厚低下がなく、配線
工程においてコンタクト穴及びピアホールの位置合わせ
ずれによって断線を引き起こすことなく上下の配線を接
続4°ろことかできるという事実を見出しこの発明に至
った。
この発明によれば、半導体素子が形成された半導体基板
上に層間絶縁層を介して配線層が形成され、所望により
この配線層上にさらに層間絶縁層を介して1又は複数の
配線層が形成された多層配線型の半導体素子からなり、
前記配線層が、前記層間絶縁層を貫通ずる穿孔部に埋設
されたタングステンによって該穿孔部の上下において電
気接続され、かつ前記層間絶縁層上にパターン化された
導電性チタン化合物薄膜を介在させて堆積されたタング
ステン層で構成されてなる半導体装置が提供される。
上に層間絶縁層を介して配線層が形成され、所望により
この配線層上にさらに層間絶縁層を介して1又は複数の
配線層が形成された多層配線型の半導体素子からなり、
前記配線層が、前記層間絶縁層を貫通ずる穿孔部に埋設
されたタングステンによって該穿孔部の上下において電
気接続され、かつ前記層間絶縁層上にパターン化された
導電性チタン化合物薄膜を介在させて堆積されたタング
ステン層で構成されてなる半導体装置が提供される。
この発明においては、半導体素子が形成された半導体基
板上に層間絶縁層を介して配線層が形成され、所望によ
りこの配線層上にさらに層間絶縁層を介してl又は複数
の配線層が形成された多層配線型の半導体素子からなる
。前記半導体素子は、例えばソース、ドレイン、ゲート
等を挙げることができる。n11記半導体基板は、例え
ば5tSGe、GaAs%Gaps l nSb等を
用いることができる。前記層間絶縁層は、通常5000
人〜20000人の膜厚を有し、例えば5iN1SiO
z、5iON、PSG、Br’SG等を用イテプラズ?
’CVD。
板上に層間絶縁層を介して配線層が形成され、所望によ
りこの配線層上にさらに層間絶縁層を介してl又は複数
の配線層が形成された多層配線型の半導体素子からなる
。前記半導体素子は、例えばソース、ドレイン、ゲート
等を挙げることができる。n11記半導体基板は、例え
ば5tSGe、GaAs%Gaps l nSb等を
用いることができる。前記層間絶縁層は、通常5000
人〜20000人の膜厚を有し、例えば5iN1SiO
z、5iON、PSG、Br’SG等を用イテプラズ?
’CVD。
熱CV D等によって形成することができろ。
この発明においては、前記配線層が、njj記層間絶縁
層を貫通ずる穿孔部に埋設されたタングステンによって
該穿孔部の上下において電気接続され、かつ前記層間絶
縁層上にパターン化された導電性チタン化合物薄膜を介
在させて堆積されたタングステン層で構成される。
層を貫通ずる穿孔部に埋設されたタングステンによって
該穿孔部の上下において電気接続され、かつ前記層間絶
縁層上にパターン化された導電性チタン化合物薄膜を介
在させて堆積されたタングステン層で構成される。
前記穿孔部は、例えばRIE法、IIE法とエッチバッ
ク法との併用等によって前記層間絶縁層を貫通して形成
することができ、通常直径0.6〜2.0μm1深さ0
.5〜2.0μmの外径を有するのが適してい前記タン
グステンは、前記穿孔部に、例えば選択CVD法等によ
りタングステンを埋込んで形成するのが適しており、該
穿孔部の上下において電気接続されるのが適している。
ク法との併用等によって前記層間絶縁層を貫通して形成
することができ、通常直径0.6〜2.0μm1深さ0
.5〜2.0μmの外径を有するのが適してい前記タン
グステンは、前記穿孔部に、例えば選択CVD法等によ
りタングステンを埋込んで形成するのが適しており、該
穿孔部の上下において電気接続されるのが適している。
前記導電性チタン化合物薄膜は1、この上に堆積するタ
ングステン層を所定の配線パターンに堆積させるタング
ステシ親和性の材料であって、例えばTIWSTiN等
を前記層間絶縁膜上に、通常1000〜3000人の膜
厚に堆積させ、ホトリソグラフィ法によってエツチング
して所定の配線パターンに形成して用いることができる
。前記タングステン層は、例えば選択CVD法を用いて
前記導電性チタン化合物薄膜上にこの導11性チタン化
合物R膜のパターンと同様のパターンを付されて、通常
2000〜5000人の膜厚に堆積4°ることができる
。
ングステン層を所定の配線パターンに堆積させるタング
ステシ親和性の材料であって、例えばTIWSTiN等
を前記層間絶縁膜上に、通常1000〜3000人の膜
厚に堆積させ、ホトリソグラフィ法によってエツチング
して所定の配線パターンに形成して用いることができる
。前記タングステン層は、例えば選択CVD法を用いて
前記導電性チタン化合物薄膜上にこの導11性チタン化
合物R膜のパターンと同様のパターンを付されて、通常
2000〜5000人の膜厚に堆積4°ることができる
。
(ホ)作用
タングステン配線層が、900℃を超える層間絶縁層の
表面平坦化処理に対して耐熱性を示し、まノこコンタク
ト穴及びピアホール内に選択的に埋込まれたタングステ
ンが配線層接続部の膜厚を上げかつ位置合わU−ずれの
断線が生じることなくこれを接続する。
表面平坦化処理に対して耐熱性を示し、まノこコンタク
ト穴及びピアホール内に選択的に埋込まれたタングステ
ンが配線層接続部の膜厚を上げかつ位置合わU−ずれの
断線が生じることなくこれを接続する。
(へ)実施例
この発明の実施例を図によって説明する。
まず、第2図に示すようにシリコン基板i上に、素子間
を分離する5ins絶縁HJ2をLOCOS法によって
形成し、次に絶縁膜3aを介してゲート電極用ポリシリ
コンP6を形成し、このポリシリコン層6に近接するシ
リコン基板1内にイオン注入してn−層4a、5aを形
成し選択CVD法によってポリシリコン層に隣接してS
tow層3b全3bし、再びイオン注入によってn°層
4,5を形成してソース4及びドレイン5とする。次に
シリコン基板及びポリシリコン層6の上にタングステン
膜を形成し、熱処理によって前記タングステン膜をWS
i2層7に転換し、この上にPSGもしくは、[IPS
Gの層間絶縁層3を熱CVD法によって形成し、この眉
間絶縁膜3を1000℃でリフローイング処理を行い平
滑化する。次にwstt層7に信号伝搬らしくは電圧印
加しうる配線のためのコンタクト穴8を開孔する。
を分離する5ins絶縁HJ2をLOCOS法によって
形成し、次に絶縁膜3aを介してゲート電極用ポリシリ
コンP6を形成し、このポリシリコン層6に近接するシ
リコン基板1内にイオン注入してn−層4a、5aを形
成し選択CVD法によってポリシリコン層に隣接してS
tow層3b全3bし、再びイオン注入によってn°層
4,5を形成してソース4及びドレイン5とする。次に
シリコン基板及びポリシリコン層6の上にタングステン
膜を形成し、熱処理によって前記タングステン膜をWS
i2層7に転換し、この上にPSGもしくは、[IPS
Gの層間絶縁層3を熱CVD法によって形成し、この眉
間絶縁膜3を1000℃でリフローイング処理を行い平
滑化する。次にwstt層7に信号伝搬らしくは電圧印
加しうる配線のためのコンタクト穴8を開孔する。
次に、第3図に示すように前記コンタクト穴8にタング
ステンを選択CVD法によって埋込む。
ステンを選択CVD法によって埋込む。
次に、第4図に示すようにスパッター法によってTiW
膜を膜厚1000人に堆積させ、ホトリソグラフィー法
によって配線パターン、化した’r!W膜10全10す
る。
膜を膜厚1000人に堆積させ、ホトリソグラフィー法
によって配線パターン、化した’r!W膜10全10す
る。
次に、第5図に示すようにnjI記配線パターン化した
’l’ i WH10をシードとしてタングステンの選
択CVD法により前記TiW膜10の上にタングステン
層を被着させタングステン配線層11を形成する。
’l’ i WH10をシードとしてタングステンの選
択CVD法により前記TiW膜10の上にタングステン
層を被着させタングステン配線層11を形成する。
次に、第6図に示すように前記タングステン配線層11
の上に熱分解CVD法によりPSGもしくはBr’SG
を堆積し、その表面を1000℃でリフローイング処理
し、続いてエッチバック法によって平坦化して層間絶縁
層12を形成する。
の上に熱分解CVD法によりPSGもしくはBr’SG
を堆積し、その表面を1000℃でリフローイング処理
し、続いてエッチバック法によって平坦化して層間絶縁
層12を形成する。
次に、第7図に承り”前記層間絶縁層12にタングステ
ン配置層11に達するピアホールを開孔後、このピアホ
ールに選択CVD法によってタングステンを埋込みタン
グステン配線層13を形成する。
ン配置層11に達するピアホールを開孔後、このピアホ
ールに選択CVD法によってタングステンを埋込みタン
グステン配線層13を形成する。
次に、第8図に示すように前記’I’iW膜10と同様
にして所定のパターンのTiWa14を形成する。
にして所定のパターンのTiWa14を形成する。
次に、第9図に示すように前記タングステン配線層II
と同様にして’1’ i we l 4をシードとして
この上にタングステン配線層15を形成する。
と同様にして’1’ i we l 4をシードとして
この上にタングステン配線層15を形成する。
次に、第10図に示すように、前記層間絶縁層12と同
様にして層間絶縁層16を形成する。
様にして層間絶縁層16を形成する。
次に、第11図に示すように前記タングステン配線Wa
13と同様にして深さの異なるビヤホールのエツチング
及びタングステンの埋込みはエツチングにおける選択比
を適宜選択し、更にエッチバック法を併用してタングス
テン配線[17を形成する。
13と同様にして深さの異なるビヤホールのエツチング
及びタングステンの埋込みはエツチングにおける選択比
を適宜選択し、更にエッチバック法を併用してタングス
テン配線[17を形成する。
次に、第1図に示すようにスパッタリング法によってA
QMを形成し、ホトリソグラフィーによって配線のパタ
ーン化を行い、AQ配線層18を形成して多層配線を有
する半導体装置を作製する。
QMを形成し、ホトリソグラフィーによって配線のパタ
ーン化を行い、AQ配線層18を形成して多層配線を有
する半導体装置を作製する。
得られた半導体層は、タングステン配線層に膜厚の低下
がなく、断線が無いことを確認した。また第12図に示
すように位置合わせずれを生じた配線接続用ビヤホール
においても、第13図に示すように膜厚低下及び断線が
発生しないことが分かり、コンタクト及びビヤホール部
における配線の位置合わせマージンを除去して配線間距
離を30%短小化できることを確認した。
がなく、断線が無いことを確認した。また第12図に示
すように位置合わせずれを生じた配線接続用ビヤホール
においても、第13図に示すように膜厚低下及び断線が
発生しないことが分かり、コンタクト及びビヤホール部
における配線の位置合わせマージンを除去して配線間距
離を30%短小化できることを確認した。
更に第14図に示すようにコンタクトの上にコンタクト
を配役できることを確認した。
を配役できることを確認した。
(ト)発明の効果
この発明によれば、多層配線に用いるタングステン層が
900℃を超える層間絶縁層の表面平坦化処理に対して
耐熱性を示すので、表面平坦性に優れた層間絶縁層上に
配線層を形成することができ、コンタクトにおける配線
の膜厚低下がないので配線の断線を解消でき、 コンタクトにおける位置合わせずれを生じても配線層の
断線が起こらないので位置合わせマージンを除去して配
線間距離を短小化でき、更にコンタクトの上にコンタク
トの形成ができるので信頼性が高くかつ集積度の高い半
導体装置を提供することができる。
900℃を超える層間絶縁層の表面平坦化処理に対して
耐熱性を示すので、表面平坦性に優れた層間絶縁層上に
配線層を形成することができ、コンタクトにおける配線
の膜厚低下がないので配線の断線を解消でき、 コンタクトにおける位置合わせずれを生じても配線層の
断線が起こらないので位置合わせマージンを除去して配
線間距離を短小化でき、更にコンタクトの上にコンタク
トの形成ができるので信頼性が高くかつ集積度の高い半
導体装置を提供することができる。
第1図は、この発明の実施例において作製した多層配線
を有する半導体装置の説明図、第2図〜第11図は、こ
の発明の実施例において作製した多層配線を有する半導
体装置の製造工程説明図、第12図は、配線層の接続部
における位置合わせずれを示す説明図、第13図は、こ
の発明における第12図の位置合わせずれを生じた配線
層の接続部の説明図、第14図は、この発明の配線層の
態様説明図であり、コンタクトの上にコンタクトを配設
した説明図、第15図は、従来の多層配線を有する半導
体装置の説明図、第16図は、従来の、第12図の位置
合わせずれを生じた配線の接続部を示す説明図であり、
A及びBはそれぞれ第12図のA及びB、に対応する接
続部の説明図、第17図は、従来の位置合わせマージン
の説明図である。 I・・・・・・シリコン基板、 2・旧・・SiO*
絶縁n13・・・・・・層間絶縁層、 4・・・・
・・n0層(ソース)、5・・・・・・n゛層(ドレイ
ン)、7・・・・・・w s、 i 、1.8・・・・
・・コンタクト穴、 9・・・・・・タングステン配線層、 10、IOa、job、lOc”・TiW膜、If、I
Ia、llb、llc ・・・・・・タングステン配線層、 12・・・・・・層間絶縁層、 13.13a、13b、13c ・・・・・・タングステン配線層、 14 、 l 4 c−T iW膜、15.15c・
旧・・タングステン配線層、16・・・・・・層間絶縁
層、 17.17c・・・・・・タングステン配線層、18・
・・・・・、l配線層、19・・・・・・層間絶縁層、
20.20a・・・・・・配線層、 21・・・・・・ピアホール、 22・・・・・・位置合わU゛マージン儒7図 !S10図 免8図 第11図 !9図 銅1図 !1!2図 兜3図 第13 図 乗14図 兜4図 第15図 第17図
を有する半導体装置の説明図、第2図〜第11図は、こ
の発明の実施例において作製した多層配線を有する半導
体装置の製造工程説明図、第12図は、配線層の接続部
における位置合わせずれを示す説明図、第13図は、こ
の発明における第12図の位置合わせずれを生じた配線
層の接続部の説明図、第14図は、この発明の配線層の
態様説明図であり、コンタクトの上にコンタクトを配設
した説明図、第15図は、従来の多層配線を有する半導
体装置の説明図、第16図は、従来の、第12図の位置
合わせずれを生じた配線の接続部を示す説明図であり、
A及びBはそれぞれ第12図のA及びB、に対応する接
続部の説明図、第17図は、従来の位置合わせマージン
の説明図である。 I・・・・・・シリコン基板、 2・旧・・SiO*
絶縁n13・・・・・・層間絶縁層、 4・・・・
・・n0層(ソース)、5・・・・・・n゛層(ドレイ
ン)、7・・・・・・w s、 i 、1.8・・・・
・・コンタクト穴、 9・・・・・・タングステン配線層、 10、IOa、job、lOc”・TiW膜、If、I
Ia、llb、llc ・・・・・・タングステン配線層、 12・・・・・・層間絶縁層、 13.13a、13b、13c ・・・・・・タングステン配線層、 14 、 l 4 c−T iW膜、15.15c・
旧・・タングステン配線層、16・・・・・・層間絶縁
層、 17.17c・・・・・・タングステン配線層、18・
・・・・・、l配線層、19・・・・・・層間絶縁層、
20.20a・・・・・・配線層、 21・・・・・・ピアホール、 22・・・・・・位置合わU゛マージン儒7図 !S10図 免8図 第11図 !9図 銅1図 !1!2図 兜3図 第13 図 乗14図 兜4図 第15図 第17図
Claims (1)
- 1、半導体素子が形成された半導体基板上に層間絶縁層
を介して配線層が形成され、所望によりこの配線層上に
さらに層間絶縁層を介して1又は複数の配線層が形成さ
れた多層配線型の半導体素子からなり、前記配線層が、
前記層間絶縁層を貫通する穿孔部に埋設されたタングス
テンによって該穿孔部の上下において電気接続され、か
つ前記層間絶縁層上にパターン化された導電性チタン化
合物薄膜を介在させて堆積されたタングステン層で構成
されてなる半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP622989A JPH02187031A (ja) | 1989-01-14 | 1989-01-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP622989A JPH02187031A (ja) | 1989-01-14 | 1989-01-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02187031A true JPH02187031A (ja) | 1990-07-23 |
Family
ID=11632687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP622989A Pending JPH02187031A (ja) | 1989-01-14 | 1989-01-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02187031A (ja) |
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---|---|---|---|---|
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-
1989
- 1989-01-14 JP JP622989A patent/JPH02187031A/ja active Pending
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