JPH02186638A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02186638A JPH02186638A JP631089A JP631089A JPH02186638A JP H02186638 A JPH02186638 A JP H02186638A JP 631089 A JP631089 A JP 631089A JP 631089 A JP631089 A JP 631089A JP H02186638 A JPH02186638 A JP H02186638A
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- Japan
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- layer
- epitaxial layer
- buried layer
- type
- breakdown voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000015556 catabolic process Effects 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高耐圧素子と低耐圧素
子とをエピタキシャル層中に形成した半導体装置に関す
る。
子とをエピタキシャル層中に形成した半導体装置に関す
る。
従来この種の半導体装置、すなわち高耐圧素子と低耐圧
素子とを共通のエピタキシャル層中に形成した半導体装
置の場合には、高耐圧素子の耐圧を確保するために十分
に空乏層をエピタキシャル層中に延ばして高電界強度に
よるアバランシェブレークダウンを抑制する方法がとら
れてきた。
素子とを共通のエピタキシャル層中に形成した半導体装
置の場合には、高耐圧素子の耐圧を確保するために十分
に空乏層をエピタキシャル層中に延ばして高電界強度に
よるアバランシェブレークダウンを抑制する方法がとら
れてきた。
しかし、高耐圧素子部において高濃度埋込み層から不純
物がエピタキシャル層中にアウトデイフュージョンする
ので、低濃度のエピタキシャル層厚さが実質的に減少す
る。従って、アウトデイフュージョンによる層厚の減少
分を補償すべく、エピタキシャル層をあらがしめ厚くし
なければならない。
物がエピタキシャル層中にアウトデイフュージョンする
ので、低濃度のエピタキシャル層厚さが実質的に減少す
る。従って、アウトデイフュージョンによる層厚の減少
分を補償すべく、エピタキシャル層をあらがしめ厚くし
なければならない。
しかし、エピタキシャル層を厚くすると、接合分離を行
う場合の上下方向の突き抜は拡散に要する時間及び面積
が増加するので、エピタキシャル層の層厚の増加は可及
的に少ない方が望ましく、高耐圧素子部では拡散係数の
小さい不純物を用いて埋込み層を形成していた。
う場合の上下方向の突き抜は拡散に要する時間及び面積
が増加するので、エピタキシャル層の層厚の増加は可及
的に少ない方が望ましく、高耐圧素子部では拡散係数の
小さい不純物を用いて埋込み層を形成していた。
一方、低耐圧素子部でも従来は、高耐圧素子部と同じく
拡散係数の小さい不純物により、同時に埋込み層を形成
していたので、高耐圧素子部と低耐圧素子部とは低拡散
係数の不純物による埋込み層が形成されていた。
拡散係数の小さい不純物により、同時に埋込み層を形成
していたので、高耐圧素子部と低耐圧素子部とは低拡散
係数の不純物による埋込み層が形成されていた。
第3図は従来の半導体装置の構造の一例を示す断面図で
ある。1はP型基板、2aはN型埋込み層、4aは低濃
度N型エピタキシャル層、6はP型組縁部、7,8.9
はそれぞれ低耐圧N P N 1−ランジスタのエミッ
タ(Na、ベース(P +)、コレクタ(N+)を示し
、10.11.12はそれぞれ高耐圧NPN)ランジス
タのエミッタ(N +)、ベース(P +)、コレクタ
(N+)を示している。
ある。1はP型基板、2aはN型埋込み層、4aは低濃
度N型エピタキシャル層、6はP型組縁部、7,8.9
はそれぞれ低耐圧N P N 1−ランジスタのエミッ
タ(Na、ベース(P +)、コレクタ(N+)を示し
、10.11.12はそれぞれ高耐圧NPN)ランジス
タのエミッタ(N +)、ベース(P +)、コレクタ
(N+)を示している。
このように従来は、高耐圧素子及び低耐圧素子の下部に
、それぞれ同じ深さの埋込み層が形成されていた。
、それぞれ同じ深さの埋込み層が形成されていた。
上述した従来の半導体装置では、高耐圧素子部と低耐圧
素子部か、ともに拡散係数の小さい不純物により形成さ
れた埋込み層の上部のエピタキシャル層中に形成されて
いたので、低耐圧素子部では不必要な厚みのエピタキシ
ャル層が存在し、コレクタ抵抗が大きくなるという問題
があった。
素子部か、ともに拡散係数の小さい不純物により形成さ
れた埋込み層の上部のエピタキシャル層中に形成されて
いたので、低耐圧素子部では不必要な厚みのエピタキシ
ャル層が存在し、コレクタ抵抗が大きくなるという問題
があった。
例えば、N−エピタキシャル層中に低耐圧の縦型NPN
)−ランジスタを形成した場合、コレクタの一部である
N+埋込み層までの距離が、通常の低耐圧NPN)−ラ
ンジスタと比へると著しく大きくなり、コレクタ抵抗が
増加し、電流増幅率?lfeも下がり、NPN)ランジ
スタとして望ましい特性が得られなかった。
)−ランジスタを形成した場合、コレクタの一部である
N+埋込み層までの距離が、通常の低耐圧NPN)−ラ
ンジスタと比へると著しく大きくなり、コレクタ抵抗が
増加し、電流増幅率?lfeも下がり、NPN)ランジ
スタとして望ましい特性が得られなかった。
本発明は、半導体基板の表面部に形成された第1埋込み
層と、前記半導体基板上に成長された第1エピタキシャ
ル層と、前記第1エピタキシャル層に形成された第2埋
込み層と、前記第1−エピタキシャル層上に成長された
第2エピタキシャル層と、前記第1埋込み層上のエピタ
キシャル層に形成された高耐圧素子部と、前記第2埋込
み層上のエピタキシャル層に形成された低耐圧素子部と
を備え、前記高耐圧素子部の下部には深い前記第1埋込
み層が形成され、前記低耐圧素子部の下部には浅い前記
第2埋込み層が形成されている半導体装置である。
層と、前記半導体基板上に成長された第1エピタキシャ
ル層と、前記第1エピタキシャル層に形成された第2埋
込み層と、前記第1−エピタキシャル層上に成長された
第2エピタキシャル層と、前記第1埋込み層上のエピタ
キシャル層に形成された高耐圧素子部と、前記第2埋込
み層上のエピタキシャル層に形成された低耐圧素子部と
を備え、前記高耐圧素子部の下部には深い前記第1埋込
み層が形成され、前記低耐圧素子部の下部には浅い前記
第2埋込み層が形成されている半導体装置である。
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を示す断面図である。1
はP型基板、2は第1N型埋込み層、3は第2N型埋込
み層、4は第1N型エピタキシャル層、5は第2N型エ
ピタキシャル層、6はP型組縁部、7,8.9はそれぞ
れ低耐圧NPNトランジスタのエミッタ(Na、ベース
(P +)、コレクタ(N+)を示し、10. II、
12はそれぞれ高耐圧NPN トランジスタのエミッ
タ(N a、ベース(P +)、コレクタ(N+)を示
している。
はP型基板、2は第1N型埋込み層、3は第2N型埋込
み層、4は第1N型エピタキシャル層、5は第2N型エ
ピタキシャル層、6はP型組縁部、7,8.9はそれぞ
れ低耐圧NPNトランジスタのエミッタ(Na、ベース
(P +)、コレクタ(N+)を示し、10. II、
12はそれぞれ高耐圧NPN トランジスタのエミッ
タ(N a、ベース(P +)、コレクタ(N+)を示
している。
高耐圧NPN)−ランジスタがオフすると、そのコレク
タ(N+)12には高電圧が印加されるが、コレクタ内
の高濃度N型部が高濃度のP型組縁部6及びベース(P
+)llから十分に離れており、その間に低濃度の第
1N型エピタキシャル層4及び第2N型エピタキシャル
層5があるので空乏層が十分に延びることができ、耐圧
が確保できる。
タ(N+)12には高電圧が印加されるが、コレクタ内
の高濃度N型部が高濃度のP型組縁部6及びベース(P
+)llから十分に離れており、その間に低濃度の第
1N型エピタキシャル層4及び第2N型エピタキシャル
層5があるので空乏層が十分に延びることができ、耐圧
が確保できる。
又、低耐圧NPN)ランジスタは、第2N型埋込み層3
が第2N型エピタキシャル層5の上部まで形成されてい
るので、ベース(P ”)8と第2N型埋込み層3との
間隔が小さくなり、従来、大きなコレクタ抵抗の要因と
なっていた低濃度エピタキシャル層の厚みが実質的に大
幅に減少していることからコレクタ抵抗が大幅に低減さ
れ、電流増幅率h□も向上する。従って特性の良いトラ
ンジスタが得られる。
が第2N型エピタキシャル層5の上部まで形成されてい
るので、ベース(P ”)8と第2N型埋込み層3との
間隔が小さくなり、従来、大きなコレクタ抵抗の要因と
なっていた低濃度エピタキシャル層の厚みが実質的に大
幅に減少していることからコレクタ抵抗が大幅に低減さ
れ、電流増幅率h□も向上する。従って特性の良いトラ
ンジスタが得られる。
なお、この実施例の半導体装置の形成方法は、まずP型
基板1上に第1N型埋込み層2を形成しておき、次いで
第1N型エピタキシャル層4を形成し、この第1N型エ
ピタキシャル層4に第2N型埋込み層3を形成し、次い
で第2N型エピタキシャル層5を形成することによって
行う。
基板1上に第1N型埋込み層2を形成しておき、次いで
第1N型エピタキシャル層4を形成し、この第1N型エ
ピタキシャル層4に第2N型埋込み層3を形成し、次い
で第2N型エピタキシャル層5を形成することによって
行う。
一
第2図は本発明の第2の実施例を示す断面図である。高
耐圧素子部は、DMOSソース(N+)17、DMOS
ベース(P ”)18、DMOSドレイン(N +)1
9からなり、低耐圧素子部は、ゲート13゜P+14
、 N”15 、 Pウェル16のCMOSを形成して
いる。
耐圧素子部は、DMOSソース(N+)17、DMOS
ベース(P ”)18、DMOSドレイン(N +)1
9からなり、低耐圧素子部は、ゲート13゜P+14
、 N”15 、 Pウェル16のCMOSを形成して
いる。
この実施例では、高耐圧DMO3FETの耐圧が拝上で
き、又、低耐圧MO3FETは、第2N型埋込み層3に
より、従来に比べ、P月4、第2N型エピタキシャル層
5、Pウェル16、N+15により形成される寄生PN
PN構造によるラッチアップ現象を大幅に抑制する効果
がある。
き、又、低耐圧MO3FETは、第2N型埋込み層3に
より、従来に比べ、P月4、第2N型エピタキシャル層
5、Pウェル16、N+15により形成される寄生PN
PN構造によるラッチアップ現象を大幅に抑制する効果
がある。
更に、P+14、第2N型エピタキシャル層5、Pウェ
ル16によって形成される寄生PNP)ランジスタのベ
ース・エミッタ抵抗が第2N型埋込み層3によって大幅
に低下し、PNP)ランジスタのベースをバイアスされ
にくくする効果がある。
ル16によって形成される寄生PNP)ランジスタのベ
ース・エミッタ抵抗が第2N型埋込み層3によって大幅
に低下し、PNP)ランジスタのベースをバイアスされ
にくくする効果がある。
以上説明したように本発明は、半導体基板上に成長させ
た第1及び第2エピタキシャル層中に、高耐圧素子(例
えばバイポーラトランジスタ、MOSトランジスタ等)
と低耐圧素子(例えばバイポーラトランジスタ、MOS
)ランジスタ等)を形成する際に、高耐圧素子を形成す
るエピタキシャル層の下部には、深い第1埋込み層を形
成し、又、低耐圧素子を形成するエピタキシャル層の下
部には、浅い第2埋込み層を形成している。
た第1及び第2エピタキシャル層中に、高耐圧素子(例
えばバイポーラトランジスタ、MOSトランジスタ等)
と低耐圧素子(例えばバイポーラトランジスタ、MOS
)ランジスタ等)を形成する際に、高耐圧素子を形成す
るエピタキシャル層の下部には、深い第1埋込み層を形
成し、又、低耐圧素子を形成するエピタキシャル層の下
部には、浅い第2埋込み層を形成している。
その結果、高耐圧素子部が高耐圧を確保するために十分
な厚さの第1及び第2エピタキシャル層を有し、又、絶
縁部及びコレクタなどの突き抜は拡散は、第1及び第2
エピタキシャル層にそれぞれ同時に形成するため、拡散
の時間が短縮でき、突き抜は拡散の構法がりを小さくす
ることができる。一方、低耐圧素子部では、素子部の下
部に浅い第2埋込み層を有するため低濃度エピタキシャ
ル層の厚みを減少させることができる。
な厚さの第1及び第2エピタキシャル層を有し、又、絶
縁部及びコレクタなどの突き抜は拡散は、第1及び第2
エピタキシャル層にそれぞれ同時に形成するため、拡散
の時間が短縮でき、突き抜は拡散の構法がりを小さくす
ることができる。一方、低耐圧素子部では、素子部の下
部に浅い第2埋込み層を有するため低濃度エピタキシャ
ル層の厚みを減少させることができる。
従って、高耐圧素子部では従来での耐圧を拝上させ、低
耐圧素子部では第2埋込み層により、例えばバイポーラ
トランジスタではコレクタ抵抗を下げ、電流増幅率h□
を向上できる効果がある。
耐圧素子部では第2埋込み層により、例えばバイポーラ
トランジスタではコレクタ抵抗を下げ、電流増幅率h□
を向上できる効果がある。
第1図は本発明の第1の実施例の断面図、第2図は本発
明の第2の実施例の断面図、第3図は従来の半導体装置
の断面図である。 1・・・P型基板、 2a・・・N型埋込み層、 2・
・・第1N型埋込み層、 3・・・第2N型埋込み層、
4a・・・低濃度N型エピタキシャル層、 4・・・第
1N型エピタキシャル層、 5・・・第2N型エピタキ
シャル層、 6・・・P型組縁部、 7・・・エミッタ
(N+)、8・・・ベース(P+)、 9・・・コレク
タ(N1)、lO・・・エミッタ(N+)、 11・・
・ベース(P+)、 12・・・コレクタ(N+)、
13・・・ゲート、 14・・・P”、15・・・N+
、 16・・・Pウェル、 17・・・DMOSソース
(N+)、18・・・DMOSベース(P+)、 19
・・・DMOSドレイン(N+)。
明の第2の実施例の断面図、第3図は従来の半導体装置
の断面図である。 1・・・P型基板、 2a・・・N型埋込み層、 2・
・・第1N型埋込み層、 3・・・第2N型埋込み層、
4a・・・低濃度N型エピタキシャル層、 4・・・第
1N型エピタキシャル層、 5・・・第2N型エピタキ
シャル層、 6・・・P型組縁部、 7・・・エミッタ
(N+)、8・・・ベース(P+)、 9・・・コレク
タ(N1)、lO・・・エミッタ(N+)、 11・・
・ベース(P+)、 12・・・コレクタ(N+)、
13・・・ゲート、 14・・・P”、15・・・N+
、 16・・・Pウェル、 17・・・DMOSソース
(N+)、18・・・DMOSベース(P+)、 19
・・・DMOSドレイン(N+)。
Claims (1)
- 半導体基板の表面部に形成された第1埋込み層と、前
記半導体基板上に成長された第1エピタキシャル層と、
前記第1エピタキシャル層に形成された第2埋込み層と
、前記第1エピタキシャル層上に成長された第2エピタ
キシャル層と、前記第1埋込み層上のエピタキシャル層
に形成された高耐圧素子部と、前記第2埋込み層上のエ
ピタキシャル層に形成された低耐圧素子部とを備え、前
記高耐圧素子部の下部には深い前記第1埋込み層が形成
され、前記低耐圧素子部の下部には浅い前記第2埋込み
層が形成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP631089A JPH02186638A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP631089A JPH02186638A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02186638A true JPH02186638A (ja) | 1990-07-20 |
Family
ID=11634799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP631089A Pending JPH02186638A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02186638A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100483397B1 (ko) * | 1995-12-12 | 2006-06-21 | 소니 가부시끼 가이샤 | 바이폴라트랜지스터와그제조방법 |
-
1989
- 1989-01-13 JP JP631089A patent/JPH02186638A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100483397B1 (ko) * | 1995-12-12 | 2006-06-21 | 소니 가부시끼 가이샤 | 바이폴라트랜지스터와그제조방법 |
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