JPH0218639A - モジュール式メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータの中央処理ユニットで用いられ
ており一般に中央メモリと呼ばれるメモリの分野に関す
るものである。

本発明のメモリは、例えばベクトルプロセッサを利用し
た高性能ンステムに特に応用される。

従来の技術 このような応用分野では、スタティックメモリを始めと
する半導体メモリが一般に使用されている。

一般に、中央処理ユニットは、メモリ制御装置を介して
中央メモリに接続された１つ以上のプロセッサを備えて
いる。通常は、プロセッサは、コマンド信号（読み出し
コマンドまたは書き込みコマンド）、アドレス信号、さ
らに書き込みの場合のデータ信号の形態の命令をメモリ
制御装置に送ることによりメモリ内に記憶されているデ
ータにアクセスする。一般に、コマンド信号は、メモリ
制御装置に対して命令が送られたことを知らせることの
できるリクエスト信号の前または後に送られる。

このような命令に応えて、メモリ制御装置は一連の操作
を実行する。その操作というのは、特に、入力レジスタ
に命令のパラメータを記憶させる操作である。一般に、
メモリ制御装置は、命令が受は入れられて応答がこのメ
モリ制御装置の出力レジスタ内で利用できることを知ら
せるための肯定応答信号もプロセンサに対して送る。

応答は、読み出しの場合には、プロセッサから供給され
たアドレスに含まれるデータで構成されている。応答に
は、要求された操作が正確に実行されたかどうかをプロ
セッサに知らせるためのエラー報告を含めることも可能
である。

メモリの性能を評価するための基本パラメータは、アク
セス時間とサイクル時間である。アクセス時間は、プロ
セッサがリクエスト信号を出力してから、命令がメモリ
によって考慮されて新しい命令をプロセッサからメモリ
にアドレスできることを示す肯定応答信号が出現するま
での時間間隔として定義される。サイクル時間は、１つ
の命令をメモリが受は取った時刻と応答がこのメモリの
出力レジスフ内で利用できるようになる時刻の間の時間
間隔を規定する。

コンピュータ技術の現在の発展を考慮すると、ますます
大きな容量を有するメモリを使用できるようになってい
る必要がある。一方、より一層の高性能のプロセッサ、
すなわち１秒間に極めて多くの回数メモリにアクセスで
きるプロセッサを実現する研究が進められている。プロ
セッサの性能を高めるために、マルチプロセラサンステ
ムの利用および／または「パイプライン」と呼ばれるア
ーキテクチャの利用など様々な方法が用いられている。

しかし、プロセッサに対する改良をうまく活かすために
は、対応するメモリも同等な性能をもっている必要があ
る。従って、アクセス時間とサイクル時間ができるだけ
短いメモリを実現しなくてはならない。しかし、この条
件はメモリの容量増加とは両立し難い。というのは、現
在の技術ではメモリのアクセス時間が容量の増加ととも
に長くなるからである。

この問題を解決するための従来の１つの方法は、複数の
モジュールで構成されたメモリを使用することである。

この場合、各モジュールのアクセス時間は同じ容量の非
モジュール式メモリの場合に考えられるアクセス時間よ
りも短くなる。これに加えて、プロセッサが順番に出力
する命令がメモリの異なるモジュールを順番にアドレス
するという交錯法も利用する。

しかし、この解決法にはプロセッサとメモリの各モジュ
ールの間の接続という別の問題がある。

公知の第１の方法によると、各モジュールに対して異な
るアクセス経路を利用する。この場合、プロセッサはメ
モリのモジュール数と同数の接続を有する相互接続回路
を介してモジュールに接続される。ベクトルプロセッサ
などのマルチプロセンサンステムの場合、相互接続回路
は機能的に「クロスバ−」ンステムと同等である。この
方法は、複数のプロセッサがメモリの複数のモジュール
に同時にアクセスできるという利点を有する。しかし、
この方法は、モジュールの数とプロセッサの数があまり
多くない場合に限定される。実際、モジュールの数が約
１０を越えると、相互接続回路を実現して制御すること
が困難になる。さらに、この方法だとンステムのサイク
ル時間が長くなる。

公知の別の解決法によると、この問題点はプロセッサと
各モジュールの間をハス方式の接続にすることにより解
決可能である。この場合、モジュルごとにメモリ制御装
置を１つ設ける。各メモリ制御装置には入力レジスタと
出力レジスタが取り付けられている。通常は、命令と応
答を伝達するのに２つの異なるハスを使用し、インター
レースモードにおいてメモリの全体アクセス時間が１つ
のモジュールのアクセス時間をモジュールの数で割った
時間に等しくなるようにする。

発明が解決しようとする課題 しかし、この解決法には以下の欠点がある。メモリの任
意のモジュールにアドレスされた命令に対する応答は、
プロセッサの命令がモジュールに伝達される時間にこの
モジュールのサイクル時間を加えた時間に対応する時間
が経過したときにこのモジュールの出力レジスフで利用
することができる。ところで、伝達時間とサイクル時間
はモジュールごとに異なる。この差は、プロセッサのサ
イクル時間が短くなり、かつモジュールの数が大きくな
ったときに特に顕著になる。というのは、異なる２つの
モジュールに連続してアドレスされた２つの命令に対す
る応答が同時に同じ出力バスに現れることが可能になる
からである。

本発明は、この問題を解決し、異なるモジュールから出
力される応答を、プロセッサが、対応するモジュールに
よって受信された命令の送信の順番と同じ順番で受信す
るようにすることを目的とする。

課題を解決するだめの手段 さらに詳しく説明すると、本発明により、少なくとも１
つあるプロセンサからの命令を受信するだめの複数のモ
ジュールを備えており、上記命令は、コマンド信号、ア
ドレス信号、あるいは場合によってはデータ信号の形態
であり、各モジュルは、上記命令が入力された場合にそ
れをデコートする手段と、上記命令に応答して信号を供
給する手段とを備えるメモリであって、上記命令が、入
力シフトレジスタを介して各モジュールの入力に転送さ
れ、対応するモジュールからの応答は、出力ソフトレジ
スタを介して上記プロセッサの入力に転送され、上記入
力シフトレジスタの段の数は対応するモジュールのそれ
ぞれに対して異なり、上記モジュールのうちの１つのモ
ジュールに対応する入力シフトレジスタと出力シフトレ
ジスタの全段数は一定であり、考えているモジュールと
は独立であることを特徴とするメモリが提供される。

本発明は、複雑な同期用の中央システムを使用すること
を回避し、メモリが完全にモジュールとなっているとい
う利点をさらに有する。

さらに、本発明によると特に簡単な実施例が可能であり
、この実施例によると、メモリは全モジュールに共通す
る単一の入力シフトレジスタと単一の出力シフトレジス
タを備え、プロセッサの出力は上記入力シフトレジスタ
の第１段の入力に接続されており、上記プロセッサの入
力は上記出力シフトレジスタの最終段の出力に接続され
ており、上記入力ソフトレジスタの各段の出力は上記モ
ジュールのうちの１つのモジュールの入力に接続されて
おり、このモジュールの出力は、上記出力シフトレジス
タの中のランクが同じ段の出力に接続されている。

この解決方法を利用すると、インターレースモードにお
いて望みの性能を確かに得ることができる。しかし、メ
モリがこの動作モードに限定されてはならず、従って、
ある命令が、その前の命令によってアドレスされたばか
りのモジュールにあらかじめ決められた所定の最小時間
以内にアドレスすることを禁止する機構を用意する必要
がある。

なお、この所定の時間はモジュールのアクセス時間に対
応する。この問題は、ハスを利用した上記のシステムに
も存在する。この問題を解決するため、通常はプロセッ
サにより制御される窓を備えるシステムを利用する。

ある１つのモジュールにアドレスされる命令が、各モジ
ュールを特徴付ける全体アクセス時間に応じて決定され
た期間よりも短い時間間隔の後にこの同じモジュールに
アドレスされた最初の命令のあとに続く命令である場合
に、この命令の伝達を禁止する禁止遅延回路をプロセン
サの外部に設置することも可能である。

上記の様々な方法により、連続した互いに近づきすぎて
いる命令が衝突するという問題を解決することができる
が、その結果としてプロセッサまたは禁止回路の構成が
複雑になる。この解決法には、システムの全体サイクル
時間が長くなるという欠点もある。

そこで、本発明の別の態様によれば、上記の問題を以下
の原理に基づいて解決する。すなわち、プロセッサが出
力する各命令に対して、この命令とともに伝達されてこ
の命令が有効であることを示すインジケータを対応させ
る。この命令がメモリの複数のモジュールのうちの１つ
によって受は取られると、このインジケータは、このモ
ジュールによって受は取られたことを示す別の値をとる
。

従って、このインジケータの値に応じて、新しい命令を
プロセッサが出力できるかどうかを決定することが可能
になる。

さらに、本発明によれば、入力シフトレジスタにより転
送される命令インジケータを各命令に対して１つ対応さ
せるために、上記命令に対する肯定応答のための回路が
１つ各モジュールに対応しており、該モジュールから出
力された肯定応答信号が該モジュールに入力された命令
を受信したことを示しているときには、上記命令の肯定
応答回路が上記命令インジケータを強制的に所定の第１
の値にし、上記入力シフトレジスタは、この入力シフト
レジスタの最終段の下流に位置する追加段を備え、この
追加段の出力は、上記プロセッサに接続された命令制御
回路に接続されており、この命令制御回路は、上記追加
段に記憶されている上記インジケータの値が上記の所定
の第１の値に等しい場合には新しい命令を、逆の場合に
は上記追加段に記憶されている命令を送る許可を与える
命令選択装置を備え、すべての新しい命令に対応する命
令インジケータは所定の第２の値をとることを特徴とす
るメモリが提供される。

先程の問題と似た問題が、様々なモジュールの応答を伝
達するために単一の出力のシフトレジスタを用いる場合
にも発生する。実際、複数のモジュールのうちの１つの
上流に位置するシフトレジスタの段に記憶されている応
答がこのモジュールの出力で利用することのできる応答
と衝突するという状況が発生する可能性がある。

１つの解決法は、プロセッサの位置にあらゆる場合にこ
のような状況を予見するためのアトレス制御機構を設置
することであろう。しかし、この解決法はプロセッサが
実行する操作を複雑にし、その性能を低下させる。

また、本発明の別の態様によれば、この問題を先程の問
題の解決法と同様の方法で解決する。この目的で、本発
明によれば、出力シフトレジスタが、この出力シフトレ
ジスタの最終段の下流かつ第１段の上流に位置する追加
段を備え、この追加段の出力は、上記プロセッサの入力
とこのプロセッサに接続されている応答肯定応答回路の
入力とに接続されており、この応答肯定応答回路は、上
記出力シフトレジスタの第１段に移された各応答に、こ
のシフトレジスタによりシフトされた応答インジケータ
を対応させる手段を備え、この応答インジケータは、応
答が上記プロセッサに受信された場合に所定の第１の値
をとり、各モジュールは、該モジュールの下流に位置す
る段に、上記モジュールの上流に位置する段に記憶され
ている応答インジケータの値が上記第１の所定の値であ
る場合にはこのモジュールで利用できる応答の転送を許
可し、 逆の場合には上記上流の段に記憶されている応答の転送
を許可する 応答選択装置を備える応答制御回路に対応付けられてお
り、この応答制御回路は、上記モジュールからの応答が
上記下流段に移される場合には上記応答インジケータに
所定の第２の値をとらせることを特徴とするメモリが提
供される。

本発明の特徴および利点は、添付の図面を参照した以下
の実施例の説明から明らかになるであろう。

実施例 第１図は、本発明のメモリの簡単化された実施例を示し
ている。

このメモリは複数のメモリモジュールＭＭＩ、ＭＭ２．
・・・、ＭＭｉ、９．、ＭＭｎを備えている。

このメモリは、利用者の装置であるプロセンサＰなとと
協働し、入出力インターフェイスを介してこのプロセッ
サと通信を行う。

各モジュールＭＭｉは、外部から命令を受信するための
入力インターフェイスＩＥｉを備えている。１つの命令
は、問題のモジュールの読み出しまたは書き込みを行う
指示に対応している。一般に、１つの命令は、メモリに
よって実行される操作を定義するのに役立つ機能コード
きアドレス情報とで構成されており、書き込みの場合に
はさらに書き込みデータとで構成される。この命令は、
命令を同定するための出所タグを備えることもできる。

入力インターフェイスは、受信した命令を記憶する入力
レジスタと、例えば受信したアドレスの最上位ビットに
応答して問題のモジュールを特に選択するためのアドレ
スデコーダとを備えている。

出力インターフェイスＩＳｉは、メモリの出力線に接続
されている。この出力インターフェイスＩＳｉは、プロ
セッサが応答を実行する前にこの応答を記憶するだめの
出力レジスタを備えている。

１つの応答は、読み出しの場合には、読み出されたデー
タと、このあとに続き、一般にはプロセッサに命令され
た操作が正確であったが、あるいは実行されなかったか
を知らせるエラー報告とで構成されている。また、１つ
の応答は、この応答を同定するための目的地タグを備え
ることも可能である。一般に、命令の出所タグと、対応
する応答の目的地タグとは同等である。

複数の単位プロセッサからなるプロセッサの場合には、
タグはメモリを出力した単位プロセッサを同定するのに
役立つ。

プロセッサは、１つまたは複数のレジスタを備える出力
インターフェイス回路を介して入力線ＬＥに命令を供給
する。プロセッサの入力インターフェイスはやはり１つ
または複数のレジスタを備えており、出力線ＬＳを介し
てメモリからの応答を受信する。

本発明によれば、プロセッサからの命令は、段ＲＥ　１
．・・・、　ＲＥ　２．・・・、　ＲＥ　ｉ、０．、　
ＲＥｎ　−１で構成された入力シフトレジスタを介して
メモリの様々なモジュールにアクセスする。入力線ＬＥ
はこの入力シフトレジスタの初段ＲＥｎ−１の入力に接
続されており、各段ＲＥｉの出力は対応するモジュール
ＭＭｉの入力と次の段ＲＥｉ−１の入力とに接続されて
いる。第１のモジュールＭＭｎは、入力線ＬＥに直接に
接続することができる。

メモリは、段ＲＳ　１．・・・、　ＲＳ　２．・・・、
　ＲＳ　１・・・ＲＥｎ−１で構成された出力シフトレ
ジスタをさらに備えている。この出力シフトレジスタの
各段Ｒ３ｉは、出力が、対応するモジュールＭＭ］の出
力と、次の段Ｒ３１−１の入力とに接続されている。

入力ソフトレジスタと出力シフトレジスタの各段は、ク
ロック信号Ｈから出力されたクロック信号りをクロック
信号に受信する。このクロック信号りは、同期の目的で
プロセッサＰにも印加される。

第１図の装置は以下のように動作する。プロセッサＰが
読み出しまたは書き込み操作を命令した場合には、この
プロセッサが入力線ＬＥにクロック信号りの同期して一
連の命令Ｄ１、Ｄ２Ｄｘを供給する。このことが可能に
なるたびに、プロセッサはインターレースモードでメモ
リにアクセスし、この場合には第１の命令Ｄ１はモジュ
ールＭＭＩにアドレスし、第２の命令Ｄ２はモジュール
ＭＭ２にアドレスし、などといった操作が実行される。

ｎ個の命令が伝達され終わると、すなわちｎ回のシフト
の後、命令Ｄ１、Ｄ　２．、。

Ｄｎ−１がそれぞれ段ＲＥＬ・・・、ＲＥ２．．。

ＲＥｎ−１の出力に得られる。命令Ｄｎは、プロセッサ
Ｐの出力レジスフの出力に得られる。従って、各モンユ
ールＭＭｉは１つの命令を同時に受信する。モジュール
のサイクル時間の後、応答カモンユールＭＭｉの出力に
得られる。この応答は、出力シフトレジスタの対応する
下流の段Ｒ３１１に入力することができる。クロック信
号りによって引き起こされる１回のシフトごとに、プロ
セッサＰは応答を１つ受信する。この応答の到着順序は
対応する命令の送信順序に対応している。

従って、データに対する合計アクセス時間は、データが
記憶されているモジュールとは完全に独立であることが
わかる。

メモリは、非インターレースモードでも動作できるよう
になっている必要がある。すなわち、このモードでは連
続した命令が任意のモジュールにアドレスされる。シフ
トレジスタのサイクル時間はモジュールのアクセス時間
よりも極めて短くなるようにされているため、２つの互
いに接近した命令を回避する必要がある。同様に、モジ
ュールから出力された応答がこのモジュールの上流に位
置する段の中の応答と衝突しないようにしなくてはなら
ない。この状況は、プロセッサにより制御されるアドレ
ス管理機構によって回避することができる。しかし、こ
の解決方法には、プロセッサが実行する操作を多くし、
その性能を低下させる危険性があるという欠点がある。

第２図に示した変形例を利用すると、上記の欠点が露わ
になることなくこの問題を解決することができる。第２
図には、同じ参照符号、メモリモジュール、入力シフト
レジスタ、出力シフトレジスタ、それにプロセッサが再
現されている。第１図と比較すると、第２図には以下の
ような相違点がある。まず最初に、入力ソフトレジスタ
には、この入力ソフトレジスタの最終段ＲＥＩの下流に
位置する追加段ＲＥｎが設置されている。この追加段Ｒ
Ｅｎの出力は命令制御回路１に接続されている。

さらに、各メモリモジュールＭＭｉには肯定応答回路Ａ
１が対応している。肯定応答回路Ａ１は、入力が上流の
段ＲＥｉに接続されており、１つの出力が下流の段ＲＥ
ｉ−１に接続されている。この肯定応答回路Ａ１の別の
出力は、対応するモジュールＭＭｉの入力に接続されて
いる。肯定応答回路Ａ１は、対応するメモリモジュール
から出力された肯定応答信号ＡＣＫｉを受信する。

命令制御回路１の出力は、モジュールＭＭｎに対応する
肯定応答回路Ａｎの入力に直接に接続されている。命令
制御回路１の入力は、入力線ＬＥを介してプロセンサの
出力インターフェイスに接続されている。さらに、命令
制御回路１は、プロセッサＰから、このプロセッサが新
しい命令を伝達する準備ができていることを示す信号Ｄ
ＥＭを受信する。最後に、命令制御回路１はプロセッサ
Ｐに向けて信号ＳＰ（あとで定義する）を出力する。

第２図には示されていないが、入力シフトレジスタの段
ＲＥｉは、命令信号が入力されるフリ・ツブフロップと
補助プリップフロップとを備えており、膜相互間の接続
線はこのフリップフロ・ツブに対応する補助線を備えて
いる。このフリップフロップとこの補助線の目的は、２
値インジケータＢを伝送可能にすることである。この２
値インジケータＢの論理値は、対応する命令がメモリの
複数のモジュールのうちの１つによって考慮されたか、
あるいは考慮されていないかを示す。

肯定命令回路と命令制御回路の詳細な動作を第３図を参
照して詳しく説明する。しかし、第２図の変形例に従う
入力シフトレジスタの動作の概要は既に示すことができ
る。

命令をメモリに送ることができると仮定すると、命令制
御回路１は出力からインジケータＢを伴ったいわゆる命
令を出力する。このインジケータＢの論理値は、有効命
令が存在していること、すなわぢまだこの命令がメモリ
に受信されていないことを示す。この命令と対応するイ
ンジケータとは、アドレスによって同定される目的地モ
ジュールに到達していない限りはシフトレジスタ内をシ
フトされる。この命令が目的とするモジュールの上流に
位置する段に到着すると、この命令に含まれるアドレス
がこのモジュールによって認識され、このモジュールは
、使用可能となっているのであれば、肯定応答信号ＡＣ
Ｋｉを肯定応答回路Ａ１に送る。次のクロツクザイクル
では命令が下流の段に送られるが、肯定応答回路は、命
令がモジュルＭＭｉによって受信されたことを示す別の
論理値をインジケータ已に強制的にとらせる。このモジ
ュールを利用することができないのであれば、このモジ
ュールは値が反転値である肯定応答信号ＡＣＫ　ｉを出
力し、次のクロック信号のときに、この命令は下流の段
にも送られるが、インジケータＢは初期値を保持してい
る。次に、命令とそのインジケータは入力シフトレジス
タ内をシフトし、追加段ＲＥｎに到着する。

プロセッサは、命令を出力する準備ができると信号ＤＥ
Ｍを第１の所定値にする。この信号は、段ＲＥｎに記憶
されているインジケータＢの論理値をテストする手段を
備える命令制御回路１により受信される。インジケータ
Ｂの値が命令が有効であることを示している場合には、
レジスタＲＥｎに記憶されているこの命令とインジケー
タとが第１の肯定応答回路Ａｎに送られ、プロセッサの
命令のシフトレジスタへの導入が許可されない。

レジスタＲＥｎに記憶されているインジケータが命令が
有効でないことを示している場合には、プロセッサの命
令が、命令制御回路１の出力線を介してシフトレジスタ
に導入される。プロセッサは、命令制御回路１が発生さ
せる信号ＳＰによって、命令が受信されたかどうかを知
る。

この方法で先に指摘した問題を解決できることがわかる
。というのは、互いに接近しすぎている２つの命令が同
一のメモリモジュールに存在している場合には、このモ
ジュールによって考慮されようのない第２の命令がソフ
トレジスタ内をシフトし続け、ｎ回のソフトの後にこの
シフトレジスタの入力に再び導入される。この命令は、
目的とするモジュールの入力に新たに出現し、考慮中の
新たな試みが新たに実行される。

第１図と比較すると、第２図の実施例では出力シフトレ
ジスタにも変更が見られる。

各モジュールＭＭｉには、対応するモジュールの出力に
接続された応答制御回路Ｃｉが対応している。各応答制
御回路は、別の入力が、対応するモジュールの上流に位
置する段Ｒ５ｉの出力に接続されており、出力が、対応
するモジュールの下流に位置する段Ｒ３１−１の入力に
接続されている。各応答制御回路Ｃ】は、対応するモジ
ュールからの信号Ｒｉも受信する。この信号Ｒｉの論理
値は、モジュールの出力に得られる応答を表している。

最終モジュールＭＭＩに対応する応答制御回路Ｃ１は、
出力が出力ソフトレジスタの追加段Ｒ３ｎに接続されて
いる。第１のモジュールＭＭηに対応する応答制御回路
Ｃηは、応答肯定応答回路２に接続されており、この応
答肯定応答回路２の入力は追加段Ｒ３ｎの出力とプロセ
ッサの入力とに接続されている。応答肯定応答回路２は
、プロセッサＰから信号ＲＡＣＫも受信する。この信号
ＲＡＣＫの論理値は、プロセッサにより受信される応答
を示している。

各応答制御回路Ｃ１は、対応するモジュールに信号Ｓ　
Ｍ　ｉを供給する。この信号ＳＮｉについてはあとで定
義する。

出力シフトレジスタの各段Ｒ３ｉは補助フリップフロッ
プ（図示せず）を備えており、段相互の間を接続する接
続線は補助線を備えている。補助フリップフロップと補
助線を用いることにより、対応する応答が既にプロセッ
サによって受信されているときには第１の論理値をとり
、この応答が受信されていないときには第２の論理値を
とる応答インジケータＢｒを伝達することができる。

第２図の出力シフトレジスタは以下のように動作する。

有効な応答、すなわちまだプロセッサによって受信され
ていない応答が追加段Ｒ３ηに存在しており、この応答
がプロセッサによって受信されるときには、プロセッサ
が、応答肯定応答回路２に、応答が受信されたことを示
す第１の論理値を有する信号ＲＡＣＫを送る。すると応
答肯定応答回路２は、段Ｒ３ｎに記憶されている応答を
第１のモジュールＭＭｎの応答制御回路Ｃηに伝送する
。これと同時−二、応答肯定応答回路２は対応する応答
インジケータＢｒに第１の論理値を強制的にとらせる。

応答がプロセッサによって受信されない場合には、プロ
セッサは第２の論理値を有する信号ＲＡＣＫを送り、こ
の信号に応答して、応答肯定応答回路２が、段Ｒ３ｎに
記憶されている応答と、対応するインジケータＢｒとを
変更なしに応答制御回路の入力に直接に送る。

モジュールＭＭｉが準備完了の応答を有するときには、
このモジュールが対応する応答制御回路ＣＩに第１の論
理値をもつ信号Ｒ１を送る。このモジュールの上流に位
置する段に記憶されているインジケータＢｒが所定の第
１の論理値である場合には、応答制御回路Ｃ１が対応す
るモジュールの出力をこのモジュールの下流に位置する
段Ｒ３１−１の入力と通信させる。これと同時に、応答
制御回路Ｃ１は対応する応答インジケータＢｒに第２の
論理値をとらせ、そのインジケータを下流の段Ｃ１−１
の対応するフリップフロップに伝送する。

このモジュールの上流に位置する段に記憶されているイ
ンジケータが第２の論理値に等しい値である場合には、
このモジュールの出力に得られる応答がブロックされ、
上流の段Ｒ３ｉの内容が直接に下流の段Ｒ３１−１に送
られる。

モジュールＭＭｉで利用できる応答が出力シフトレジス
タに導入された場合には、そのことが信号ＳＭｉによっ
てモジュールＭＭｉに知らされる。

従って、第２図の出力シフトレジスタを用いると、メモ
リモジュールからの応答とこのモジュールの上流に位置
する段からの応答の２つの応答の衝突を回避することが
できる。

第３図は、第２図で使用されている命令制御回路１と肯
定応答回路Ａ１をより詳細に示す図である。

命令制御回路１は、選択回路１Ｂと制御回路ＩＡとで構
成されている。選択回路１Ｂは、第１の２入力マルチプ
レクサ３を備えている。このマルチプレクサ３は第１の
入力に固定された論理信号を受信し、他方の入力はイン
ジケータＢを記憶している段ＲＥｎのフリップフロップ
に接続されている。第２の２入力マルチプレクサ４は、
第１の入力がプロセッサＰの出力に接続されており、第
２の入力が段ＲＥｎの他のフリップフロップの出力に接
続されている。２つのマルチプレクサ３．４は、制御回
路ＩＡからの信号ＳＰによって制御される。制御回路Ｉ
Ａは、段ＲＥｎに記憶されているインジケータと、信号
ＤＥＭとを受信する。

図示の実施例では、インジケータは、論理値１をとると
きには命令が有効であり、従ってメモリに命令がまだ受
信されていないことを示す２進数であることを仮定した
。インジケータが論理値Ｏをとるときに、対応する命令
がメモリによって受信された。さらに、信号ＳＰが論理
値１をとるときにはマルチフラクサ３と４が（ラベル゛
１″で表示した）上側の入力をその出力として出力する
とする。最後に、信号ＤＥＭは、命令がプロセッサの出
力に現れたときに論理値１をとるとする。

命令制御回路は以下のように動作する。制御回路ＩＡは
、インジケータＢが論理値０で信号ＤＥＭが論理値１の
ときに論理値１の信号ＳＰを出力する。信号ＳＰは、逆
の場合に論理値０をとる。

従って、信号ＳＰが１に等しいときに、プロセッサの出
力に現れる命令がマルチフラクサ４の出力に伝送され、
これと同時に、インジケータＢがマルチフラクサ３の出
力において論理値１をとる。

信号ＳＰが０に等しいのであれば、段ＲＥｎの内容がマ
ルチフラクサ３．４の出力に現れる。

信号ＳＰもプロセッサＰに伝送されて、命令が入力シフ
トレジスタに導入されたかどうかをこのプロセッサに知
らせる。

制御回路ＩＡの実現方法に関してはこれ以上詳しくけ説
明しない。というのは、当業者にとっては何ら難しいこ
とがないからである。

最初の２つのモジュールＭＭ　ｎ　（！：　ＭＭ　ｎ　
−１ニ対応する肯定応答回路ＡｎとΔｎ−１もやはり第
３図に示されている。第２のモジュールＭＭｎ１に対応
する肯定応答回路Δｎ−１は単に２入力論理ゲート５で
構成されており、その第１の入力には対応するモジュー
ルの肯定応答信号ＡＣＫｎ１を受信し、第２の入力はイ
ンジケータに割り当てられた上流の段ＲＥｎ−１のフリ
ップフロップの出力に接続されている。

動作中は、命令がモンユールＭＭｎ−１にアドレスされ
、この命令がレジスタＲＥｎ−１内に存在しているとき
に、もしこの命令が有効である、すなわちこのレジスタ
に記憶されているインジケータＢが論理値１であって、
メモリを利用することができるのであれば、メモリはこ
の命令を実行し、論理値１の肯定応答信号ＡＣＫｎ−１
を出力する。すると論理ゲート５は論理値０を出力する
。

命令が有効でない、すなわちインジケータＢが論理値０
であるならば、この命令が、インジケータＢを変更させ
ることなしに直接に下流の段ＲＥｎ−２に伝達される。

第１のモジュールＭＭｎに対応する肯定応答回路は、入
力が入力シフトレジスタの上流の段に接続されている代
わりに選択回路１Ｂの出力に接続されていることを除い
ては同等である。

入力シフトレジスタの他の段は初段と同等であり、従っ
て第３図には図示されていない。

第４図は、応答肯定応答回路２と応答制御回路Ｃ１の実
施例を示している。

応答肯定応答回路２は、出力シフトレジスタの段Ｒ３ｎ
に記憶されているインジケータＢｒを第１の入力に受け
る論理ゲート６を主構成要素として備えている。この論
理ゲート６は、第２の入力にプロセッサＰからの信号Ｒ
ＡＣＫを受ける。この論理ゲート６の出力は、モジュー
ルＭＭＴＩの応答制御回路Ｃｎに接続されている。

先に説明した仮定に従うと、インジケータＢｒが論理値
１をとる場合には、対応する応答が有効であること、す
なわちこの応答がプロセッサによって受信されたことを
意味する。

また、プロセッサが有効な命令を受信したときには信号
ＲＡＣＫが論理値１をとると仮定する。

この仮定を考慮すると、応答肯定応答回路の動作は以下
のようになる。レジスタＲ３ｎに記憶されている応答が
、論理値が１に等しい応答インジケータＢｒに対応する
ときには、応答が有効であるとプロセッサによって判断
されるべきであることを意味する。このような場合、プ
ロセッサから出力される信号ＲＡＣＫは論理１直１をと
り、論理ゲート６は論理値０を出力する。逆の場合には
、信号ＲＡＣＫは論理値０となり、論理ゲート６の出力
は論理値１をとる。これは、命令がプロセッサによって
受信されなかったことを示している。

逆に、レジスタの段Ｒ３ｎに記憶されているインジケー
タＢｒが論理値Ｏである場合には、論理ゲト６の出力は
やはり論理値０をとる。

第４図は、最初の２つのモジュールＭＭｎとＭＭｎ−１
に対応する応答制御回路のみを示している。その理由は
、他のモジュールに対応する回路は同じだからである。

以下に、第２のモジュールＭＭｎ−１に対応する応答制
御回路Ｃｎ−１について考察する。この回路は、選択回
路２Ｃｎ−１と制御回路ＩＣｎ１とで構成されている。

選択回路２Ｃｎ−１は、２つの２入力マルチプレクサ７
と８を備えている。

第１のマルチプレクサ７の第１の入力は、いわゆる応答
に割り当てられた段Ｒ３ｎ−１の出力に接続されている
。マルチプレクサ７の第２の入力は、モジュールＭＭｎ
−１の出力に接続されている。

第２のマルチプレクサ８の第１の入力は、応答インジケ
ータＢｒに割り当てられた段Ｒ３η−１のフリップフロ
ップの出力に接続されている。このマルチプレクサ８の
第２の入力は、論理値１に維持されている。

制御回路ＩＣｎ−１は、入力が、応答インジケータＢｒ
を記憶している段Ｒ３ｎ−１のフリップフロップの出力
に接続されている。この制御回路ＩＣｎ−１は、モジュ
ールＭＭｎ−１からの信号Ｒｎ−１も受信する。信号Ｒ
ｎ−］は、命令をモジュールＭＭｎ−１内で利用できる
ときに論理値１をとると仮定する。制御回路ＩＣｎ−１
の出力５ｎ−１は、２つのマルチプレクサ７と８の制御
入力にそれぞれ接続されている。信号５ｎ−１が論理値
１のときには、マルチプレクサ７と８が（ラベル゛１″
で表示した）下側の入力をその出力として出力する。制
御回路１ｃｎ−１は、信号Ｒ，ｎ　−１が論理値１であ
り、インジケータＢｒが論理値０であるときに信号５ｎ
−１を論理値１として、従って下流の段Ｒ３ｎ−２にモ
ジュールＭＭｎ−１の出力インターフェイスに存在して
いる応答を伝送するように構成されている。これと同時
に、この下流のレジスタに供給されるインジケータＢｒ
が論理値１をとる。

レジスタＲ３ｎ−１に記憶されている応答インジケータ
Ｂｒが論理値１てあり、従って応答が有効であれば、制
御回路ＩＣｎ−１は信号ＳＭｎ１をモジュールＭＭｎ−
１に出力してこのモジュールに応答が応答シフトレジス
タに導入されえないことを知らせる。さらに、信号５ｎ
−１は論理値０をとり、段Ｒ３ｎ−１に記憶されている
命令は下流のレジスタＲ３ｎ−２に完全に伝送される。

その結果、下流のレジスタに導入された応答インジケー
タは論理値１を維持する。もちろん、モジュールＭＭｎ
−１内でいかなる応答も利用することができない場合に
は、信号Ｒｎ−１が論理値０をとり、信号Ｒ３−１が論
理値０をとり、段Ｒ３ｎ−１に記憶されている命令を変
更なしに２段５Ｔｌ−２に向けて伝送する許可が与えら
れる。

第１のモジュールＭＭｎに対応する応答制御回路Ｃｎは
同じであるが、第２のマルチプレクサの第１の入力は応
答肯定応答回路２の論理ゲート６の出力に接続されてい
る。

第５図は、本発明のメモリの別の実施例を示す図である
。この図面には、第２図に既に示した各要素が同じ参照
符号で再現されている。しかし、この変形例では、応答
制御回路ＣＬ・・・、　Ｃｉｔ、。

、、Ｃｎが、前のモジュールの上流に位置する段の出力
に接続されている。これら回路ＣＩは、上流のモジュー
ルＭＭｉ＋］からの信号Ｒ１＋１も受信する。

この変形例によると、応答制御回路ｃ１は、対応スるモ
ジュールＭＭｉの応答を出力シフトレジスタの下流段に
送る許可を与える条件を前のサイクル時間で決定するこ
とができるように構成されている。

第２のモジュールＭＭｎ−１に対応する応答制御回路Ｃ
ｎ−１を考えると、有効な応答がモジュールＭＭｎの上
流にまったく存在しておらず、このモジュールで応答が
得られないときには、この第２の応答制御回路が対応す
るモジュールＭＭｎ１で利用することのできる応答を伝
送する許可を与える。

この変形例によると、前の段の応答制御回路によって導
入されることのある遅延を相殺できるよう、予期機構を
設ける。

同様の理由で、入力シフトレジスタにも予期回路を設け
る。この変形例によると、命令制御回路１は段ＲＥＩの
出力に接続されており、モジュールＭＭＩが出力した信
号ＡＣＫ１を受信する。従って、命令制御回路１は、段
ＲＥＩに記憶されてる命令が有効でないとき、あるいは
この命令が有効ではあるが信号ＡＣ；Ｋ　１はこの命令
がモジュールＭＭＩによって受信されるであろうことを
示しているときには、プロセッサＰからの命令を入力シ
フトレジスタに導入する許可が与えられるように構成す
る。というのは、この命令がこのモジュール専用であり
、このモジュールを利用することが可能だからである。

応答肯定命令回路２、応答制御回路Ｃ１、命令制御回路
１、応答肯定回路Ａ１に関するこの変形例は補足説明を
必要としない。というのは、点線で第３図と第４図に接
続線に対してなすべき変更が−で示されており、これら
第３図と第４図を参照して既に行った説明を考慮すると
、この変形例は当業者に完全に理解できる範囲だからで
ある。

【図面の簡単な説明】 第１図は、本発明の実施例を示す図である。 第２図は、本発明の別の実施例を示す図である。 第３図と第４図は、第２図の実施例の詳細図である。 第５図は、本発明のさらに別の実施例を示す図である。 （主な参照番号） １・・命令制御回路、　　ＩＡ・・制御回路、１Ｂ・・
選択回路、　　　　ＩＣｉ　・・制御回路、２・・応答
肯定応答回路、 ２ｃｉ・・選択回路、 ３．４．７．８・・マルチプレクサ、 ５．６・・論理ゲート、 Ａｉ・・肯定応答回路、　Ｃ１・・応答制御回路、Ｈ・
・クロック回路、 ＩＥｉ　・・入力インターフェイス、 ＩＳｉ　・・出力インターフェイス、 ＬＥ・・入力線、　　　　ＬＳ・・出力線、ＭＭＩ　・
・メモリモジュール、 Ｐ・・プロセッサ、 ＲＥｉ　・・入力シフトレジスタの段、Ｒ３ｉ・・出力
シフトレジスタの段 特許出願人　　ビニル　ニス、アー

Claims (8)

【特許請求の範囲】
1. （１）少なくとも１つあるプロセッサ（Ｐ）からの命令
   を受信するための複数のモジュール（ＭＭｉ）を備えて
   おり、上記命令は、コマンド信号、アドレス信号、ある
   いは場合によってはデータ信号の形態であり、各モジュ
   ールは、上記命令が入力された場合にそれをデコードす
   る手段と、上記命令に応答して信号を供給する手段とを
   備えるメモリであって、上記命令が、入力シフトレジス
   タ（ＲＥ１・・・ＲＥｉ・・・ＲＥｎ−１）を介して各
   モジュール（ＭＭｉ）の入力に転送され、対応するモジ
   ュール（ＭＭｉ）からの応答は、出力シフトレジスタ（
   ＲＳ１・・・ＲＳｉ・・・ＲＳｎ−１）を介して上記プ
   ロセッサ（Ｐ）の入力に転送され、上記入力シフトレジ
   スタの段の数は対応するモジュールのそれぞれに対して
   異なり、上記モジュール（ＭＭｉ）のうちの１つのモジ
   ュールに対応する入力シフトレジスタと出力シフトレジ
   スタの全段数は一定であり、当該モジュールとは独立で
   あることを特徴とするメモリ。
2. （２）全モジュールに共通する単一の入力シフトレジス
   タと単一の出力シフトレジスタを備え、上記プロセッサ
   （Ｐ）の出力は、上記入力シフトレジスタの第１段（Ｒ
   Ｅｎ−１）の入力に接続されており、上記プロセッサ（
   Ｐ）の入力は、上記出力シフトレジスタの最終段（ＲＳ
   １）の出力に接続されており、上記入力シフトレジスタ
   の各段（ＲＥｉ）の出力は上記モジュール（ＭＭｉ）の
   うちの１つのモジュールの入力に接続されており、この
   モジュール（ＭＭｉ）の出力は、上記出力シフトレジス
   タの中のランクが同じ段（ＲＳｉ）の出力に接続されて
   いることを特徴とする請求項１に記載のメモリ。
3. （３）上記プロセッサ（Ｐ）の出力が１つのモジュール
   （ＭＭｎ）の入力に直接に接続されており、このモジュ
   ール（ＭＭｎ）の出力は、上記出力シフトレジスタの第
   １段（ＲＳｎ−１）の入力に接続されていることを特徴
   とする請求項２に記載のメモリ。
4. （４）上記入力シフトレジスタにより転送される命令イ
   ンジケータ（Ｂ）を各命令に対して１つ対応させるため
   に、上記命令（Ａｉ）に対する肯定応答のための回路が
   １つ各モジュール（ＭＭｉ）に対応しており、該モジュ
   ール（ＭＭｉ）から出力された肯定応答信号（ＡＣＫｉ
   ）が該モジュール（ＭＭｉ）に入力された命令を受信し
   たことを示しているときには、上記命令（Ａｉ）の肯定
   応答回路が上記命令インジケータ（Ｂ）を強制的に所定
   の第１の値にし、上記入力シフトレジスタは、この入力
   シフトレジスタの最終段（ＲＥ１）の下流に位置する追
   加段（ＲＥｎ）を備え、この追加段（ＲＥｎ）の出力は
   、上記プロセッサ（Ｐ）に接続された命令制御回路（１
   ）に接続されており、この命令制御回路（１）は、上記
   追加段（ＲＥｎ）に記憶されている上記インジケータ（
   Ｂ）の値が上記の所定の第１の値に等しい場合には新し
   い命令を、逆の場合には上記追加段（ＲＥｎ）に記憶さ
   れている命令を送る許可を与える命令選択装置（１Ｂ）
   を備え、すべての新しい命令に対応する命令インジケー
   タ（Ｂ）は所定の第２の値をとることを特徴とする請求
   項２または３に記載のメモリ。
5. （５）上記命令制御回路（１）が、上記入力シフトレジ
   スタの最終段（ＲＥ１）に対応する最終モジュール（Ｍ
   Ｍ１）の肯定応答信号（ＡＣＫ１）を受信し、上記最終
   段（ＲＥ１）に記憶されている命令インジケータ（Ｂ）
   の値が上記所定の第１の値に等しい場合に、あるいは上
   記インジケータが上記第２の所定の値をとり、上記最終
   段に記憶されている命令が最終モジュール（ＭＭ１）に
   アドレスしてこの最終モジュールを利用できるようにす
   る場合に、上記命令制御回路（１）が上記命令選択装置
   （１Ｂ）を制御して新しい命令を上記入力シフトレジス
   タの入力に送る許可を与えることを特徴とする請求項４
   に記載のメモリ。
6. （６）上記出力シフトレジスタが、この出力シフトレジ
   スタの最終段（ＲＳ１）の下流かつ第１段（ＲＳｎ−１
   ）の上流に位置する追加段（ＲＳｎ）を備え、この追加
   段（ＲＳｎ）の出力は、上記プロセッサ（Ｐ）の入力と
   このプロセッサ（Ｐ）に接続されている応答肯定応答回
   路（２）の入力とに接続されており、この応答肯定応答
   回路（２）は、上記出力シフトレジスタの第１段（ＲＳ
   ｎ−１）に移された各応答に、このシフトレジスタによ
   りシフトされた応答インジケータ（Ｂｒ）を対応させる
   手段を備え、この応答インジケータ（Ｂｒ）は、応答が
   上記プロセッサ（Ｐ）に受信された場合に所定の第１の
   値をとり、各モジュール（ＭＭｉ）は、該モジュール（
   ＭＭｉ）の下流に位置する段（ＲＳｉ−１）に、 −上記モジュール（ＭＭｉ）の上流に位置する段（ＲＳ
   ｉ）に記憶されている応答インジケータ（Ｂｒ）の値が
   上記第１の所定の値である場合にはこのモジュール（Ｍ
   Ｍｉ）で利用できる応答の転送を許可し、 −逆の場合には上記上流の段（ＲＳｉ）に記憶されてい
   る応答の転送を許可する 応答選択装置（２Ｃｉ）を備える応答制御回路（Ｃｉ）
   に対応付けられており、この応答制御回路（Ｃｉ）は、
   上記モジュール（ＭＭｉ）からの応答が上記下流段（Ｒ
   Ｓｉ−１）に移される場合には上記応答インジケータ（
   Ｂｒ）に所定の第２の値をとらせることを特徴とする請
   求項２〜５のいずれか１項に記載のメモリ。
7. （７）１つのモジュール（ＭＭｉ）の上記応答制御回路
   （Ｃｉ）が、その前のモジュール（ＭＭｉ＋１）の上流
   に位置する段（ＲＳｉ＋１）の出力に接続されていて該
   前のモジュール（ＭＭｉ＋１）が利用可能な応答をもっ
   ていることを示す信号（Ｒｉ＋１）を該前のモジュール
   から受信し、上記応答制御回路（Ｃｉ）が上記応答選択
   装置（２Ｃｉ）を制御して、上記上流段（ＲＳｉ＋１）
   に記憶されている応答インジケータ（Ｂｒ）の値が上記
   所定の第１の値に等しく、かつ前のモジュール（ＭＭｉ
   ＋１）で応答がまったく利用できないときには上記モジ
   ュール（ＭＭｉ）内で利用できる新しい応答をこのモジ
   ュール（ＭＭｉ）の下流に位置する段（ＲＳｉ−１）の
   入力に転送する許可を与えることを特徴とする請求項６
   に記載のメモリ。
8. （８）上記命令が、上記メモリ内で実行する操作を決定
   するのに役立つ機能コード、アドレス情報、書き込みの
   場合のデータ、読み出しの場合の出所タグを並列に含み
   、上記応答が、エラー報告、問題となっている命令の出
   所タグに対応する目的地タグ、読み出しの場合のデータ
   を並列に含むことを特徴とする請求項１〜７のいずれか
   １項に記載のメモリ。（９）上記プロセッサ（Ｐ）が複
   数の単位プロセッサで構成されており、上記出所タグが
   命令を送る単位プロセッサを同定することを特徴とする
   請求項６に記載のメモリ。