JP7476676B2 - 演算処理装置 - Google Patents
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Description
(付記1)
演算を実行する演算部と、前記演算部が出力するメモリアクセス要求に基づいてメモリのアクセスを制御するメモリアクセスコントローラとを有する演算処理装置であって、
前記メモリアクセスコントローラは、
第1シフト信号と、複数の資源番号のいずれかと、前記演算部から受ける前記メモリアクセス要求とを、動作モードに応じた時間間隔で出力するメモリアクセス受領部と、
直列に接続された複数のステージを有し、前記メモリアクセス受領部からの前記資源番号および前記メモリアクセス要求を前記第1シフト信号に基づいて初段のステージで受け、動作モードに応じたタイミングで前記初段のステージから後段のステージに前記資源番号および前記メモリアクセス要求をシフトするシフトレジスタと、
前記資源番号のそれぞれに対応して設けられ、前記複数のステージが保持する前記資源番号と前記メモリアクセス要求とを受け、受けた資源番号が自資源番号と一致する場合、受けたメモリアクセス要求に対応するアクセスコマンドを前記メモリに出力する複数のメモリアクセス送信部と、
を有する演算処理装置。
(付記2)
前記メモリアクセス受領部は、前記アクセスコマンドの前記メモリへの平均出力間隔と、前記アクセスコマンドの前記メモリへの最小出力間隔と、前記動作モードとに基づいて決定される時間間隔で前記第1シフト信号を出力する
付記1に記載の演算処理装置。
(付記3)
前記メモリアクセス受領部は、
クロックをカウントするクロックカウンタと、
前記クロックカウンタが出力するカウンタ値が、前記平均出力間隔、前記最小出力間隔および前記動作モードにより決定される値になった場合、前記第1シフト信号を出力する第1シフト信号生成部と、
前記第1シフト信号に基づいて、前記複数のコマンド出力部にそれぞれ対応する前記複数の資源番号を交互に出力する資源番号出力部と、
前記演算部から受けた前記メモリアクセス要求を、前記第1シフト信号に基づいて順次出力する要求出力部と、
を有する付記2に記載の演算処理装置。
(付記4)
前記複数のステージの各々は、
前記資源番号と前記メモリアクセス要求とを保持するアクセス情報保持部と、
前記初段のステージで前記メモリアクセス要求を受けてからのサイクル数を保持する経過サイクル保持部と、
前記サイクル数が前記平均出力間隔、前記最小出力間隔および前記動作モードと自ステージの位置とにより決定される値になった場合、第2シフト信号を出力する第2シフト信号生成部と、
を有する付記2または付記3に記載の演算処理装置。
(付記5)
2段目以降の前記ステージの前記経過サイクル保持部は、前段の前記ステージが前記第2シフト信号を出力しない間、保持しているサイクル数を順次更新する
付記4に記載の演算処理装置。
(付記6)
前記複数のメモリアクセス送信部の各々は、
前記メモリアクセス要求に対応して複数の前記アクセスコマンドを前記メモリに順次出力し、
自資源番号と一致する資源番号を出力するステージが保持するサイクル数が、前記動作モードに応じて決定される複数の前記アクセスコマンドのいずれかの出力サイクルを示す場合、対応するアクセスコマンドを前記メモリに出力する
付記5に記載の演算処理装置。
(付記7)
前記動作モードは、並列に動作させる前記メモリアクセス送信部の数を示し、
メモリアクセス受領部が出力する前記資源番号の総数は、前記動作モードに応じて相違する
付記1ないし付記6のいずれか1項に記載の演算処理装置。
(付記8)
前記動作モードは、前記メモリの動作周波数に応じて変更される
付記1ないし付記7のいずれか1項に記載の演算処理装置。
(付記9)
前記アクセスコマンドは、前記メモリに含まれる複数のワード線のいずれかを選択するアクティブコマンドと、選択された前記ワード線に接続される複数のメモリセルのうちの所定数を選択するリードコマンドまたはライトコマンドを含む
付記1ないし付記8のいずれか1項に記載の演算処理装置。
12 コア
14 キャッシュ
16 ネットワーク制御部
18 インタコネクト
20 メモリアクセスコントローラ
25(250、251、252) 処理部
26 ロウ制御部
27 カラム制御部
30 メモリ
210 リクエスト受信部
220 スケジューリング部
221 リクエスト情報出力部
222 資源番号出力部
223 クロックカウンタ
224 シフト信号生成部
230、230a、230b、230c リクエスト保持パイプライン
231 資源番号保持部
232 経過サイクル保持部
233 リクエスト情報保持部
234 シフト信号生成部
240 設定レジスタ
260 セレクタ
261 セレクタ
262 ロウ情報出力部
271 セレクタ
272 カラム情報出力部
273 カウンタ
ACT アクティブコマンド
BG(BG0~BG3) バンクグループ
CNT カウンタ値
COL(COL0、COL1) カラム制御信号
CYC 経過サイクル
FF フリップフロップ
INC インクリメンタ
l 並列度
m 位相差
MCLK メモリクロック
MREQ メモリアクセス要求
n 平均リクエスト間隔
RD(RD0~RD3) リードコマンド
RL リードレイテンシ
ROW(ROW0、ROW1) ロウ制御信号
RSC 資源番号
SEL セレクタ
SFTIN シフト入力信号
STG(STG0~STG10) ステージ
T 経過時刻
TCOL カラムタイミング
TROW ロウタイミング
Claims (7)
- 演算を実行する演算部と、前記演算部が出力するメモリアクセス要求に基づいてメモリのアクセスを制御するメモリアクセスコントローラとを有する演算処理装置であって、
前記メモリアクセスコントローラは、
第1シフト信号と、複数の資源番号のいずれかと、前記演算部から受ける前記メモリアクセス要求とを、動作モードに応じた時間間隔で出力するメモリアクセス受領部と、
直列に接続された複数のステージを有し、前記メモリアクセス受領部からの前記資源番号および前記メモリアクセス要求を前記第1シフト信号に基づいて初段のステージで受け、動作モードに応じたタイミングで前記初段のステージから後段のステージに前記資源番号および前記メモリアクセス要求をシフトするシフトレジスタと、
前記資源番号のそれぞれに対応して設けられ、前記複数のステージが保持する前記資源番号と前記メモリアクセス要求とを受け、受けた資源番号が自身を示す資源番号と一致する場合、受けたメモリアクセス要求に対応するアクセスコマンドを前記メモリに出力する複数のメモリアクセス送信部と、
を有する演算処理装置。 - 前記メモリアクセス受領部は、前記アクセスコマンドの前記メモリへの平均出力間隔と、前記アクセスコマンドの前記メモリへの最小出力間隔と、前記動作モードとに基づいて決定される時間間隔で前記第1シフト信号を出力する
請求項1に記載の演算処理装置。 - 前記メモリアクセス受領部は、
クロックをカウントするクロックカウンタと、
前記クロックカウンタが出力するカウンタ値が、前記平均出力間隔、前記最小出力間隔および前記動作モードにより決定される値になった場合、前記第1シフト信号を出力する第1シフト信号生成部と、
前記第1シフト信号に基づいて、前記複数のメモリアクセス送信部にそれぞれ対応する前記複数の資源番号を交互に出力する資源番号出力部と、
前記演算部から受けた前記メモリアクセス要求を、前記第1シフト信号に基づいて順次出力する要求出力部と、
を有する請求項2に記載の演算処理装置。 - 前記複数のステージの各々は、
前記資源番号と前記メモリアクセス要求とを保持するアクセス情報保持部と、
前記初段のステージで前記メモリアクセス要求を受けてからのサイクル数を保持する経過サイクル保持部と、
前記サイクル数が前記平均出力間隔、前記最小出力間隔および前記動作モードと自ステージの位置とにより決定される値になった場合、第2シフト信号を出力する第2シフト信号生成部と、
を有する請求項2または請求項3に記載の演算処理装置。 - 2段目以降の前記ステージの前記経過サイクル保持部は、前段の前記ステージが前記第2シフト信号を出力しない間、保持しているサイクル数を順次更新する
請求項4に記載の演算処理装置。 - 前記複数のメモリアクセス送信部の各々は、
前記メモリアクセス要求に対応して複数の前記アクセスコマンドを前記メモリに順次出力し、
自身を示す資源番号と一致する資源番号を出力するステージが保持するサイクル数が、前記動作モードに応じて決定される複数の前記アクセスコマンドのいずれかの出力サイクルを示す場合、対応するアクセスコマンドを前記メモリに出力する
請求項5に記載の演算処理装置。 - 前記動作モードは、並列に動作させる前記メモリアクセス送信部の数を示し、
メモリアクセス受領部が出力する前記資源番号の総数は、前記動作モードに応じて相違する
請求項1ないし請求項6のいずれか1項に記載の演算処理装置。
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