JPH02183494A - Address decoder - Google Patents

Abstract

PURPOSE:To obtain a satisfactory response and to minimize power consumption by composing N number of predecoders to respectively decode N number of address signal parts to compose an address signal of NOR logical circuits using bipolar transistors when the address signal has comparatively small logical amplitude. CONSTITUTION:Three predecoders PD1-PD3 are provided for respectively decoding, for example, address signals for three or more address signal parts A1-A3 to compose an address signal A0 composed of the first to (i+j+k)th bits, and in the PD1, while only one bit is binary-displayed with a high potential '1,' the other bits are decoded with a low potential '0.' Further, decoded results with the high potential and the low potential are generated also for the predecoders PD2 and PD3, these output groups B1-B3 are inputted to three level shift groups SH1-SH3 to level-shift the output groups B1-B3 to a low potential side, and the outputs of the level shift groups SH1-SH3 are inputted to a main decoder MD. Here, the respective decoders PD1-PD3 are composed of the NOR logical circuits using the bipolar transistors.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

本発明は、アドレスデコーダに関する。 The present invention relates to an address decoder.

【従来の技術】[Conventional technology]

従来、？Ｒ１９図、第２０図Ａ及びＢを伴って次に述べ
るアドレスデコーダが提案されている。 すなわら、□第１〜第（ｉ＋ｊ＋ｋ）ビットのアドレス
信号Ａ。を構成している第１〜第ｉ番目のビットからな
るｉ個のビットのアドレス信号部Ａ１によるアドレス信
号を、第１〜第２１のビットからなる２１個のビットの
デコード出力群Ｂ１によるデコード出力にデコードする
プリデコーダＰＤ１と、第１〜第（ｉ＋ｊ＋ｋ）ビット
のアドレス信号Ａ。を構成している第（ｉ＋１）〜第（
ｉ＋ｊ）のビットからなるｉ個のビットのアドレス信号
部Ａ２によるアドレス信号を、第（２＋１）〜第（２’
　＋２ｊ、）ビットからなる２ｊ個のビットのデコード
出力群Ｂ２によるデコード出力にデコードするブリデコ
ーダＰＤ２とを有する。 この場合、プリデコーダＰＤ１及びＰＯ２は、詳ｍ説明
を省略するが、第２図に示すように、バイポーラトラン
ジスタを用いたＮＯＲ形論理回路構成を右する。 なお、企図を通して、Ｑはｎ　ｐ　ｎ型バイポーラトラ
ンジスタ　Ｑ　Ｉ　はｐｎｐ型のバイポーラトランジス
タ、Ｒは抵抗、ＭはｐチＰンネル型のＭＩＳ電界効果ト
ランジスタ、Ｍ′はｎチャンネル型のＭＩＳｆｆｉ界効
果トランジスタ、Ｈは定電流源、Ｄｌはダイオード、ｖ
ｃは高電位電源端子（例えばＯｖ）、■、は低電位電源
端子（例えば−５，２Ｖ）　、Ｖ、は中間電位電源端子
′（例えば−３，ＯＶ）をそれぞれ示す。 また、第１〜第（ｉ＋ｊ＋ｋ）ビットのアドレス信号Ａ
。を構成している第（ｉ＋ｊ＋１）〜第（ｉ＋ｊ＋ｋ）
番目のビットからに個のビットのアドレス信号部Ａ３に
よるアドレス信号から、第（ｉ＋ｊ＋１）〜第（ｉ＋ｊ
＋ｋ）番目のビットからなるに個のビットの肯定アドレ
ス信号部Ｆと、同様に、第（ｉ＋ｊ＋１）〜第（ｉ＋ｊ
＋ｋ）ｗ１目のビットからなるに個のビットの否定アド
レス信号部Ｆ′とを出力するアドレス信号部出力回路Ｋ
を有する。 このアドレス信号部出力回路Ｋを構成している各アドレ
ス信号出力回路は、第２１図に示すように、バイポーラ
トランジスタを用いたＮ。 Ｒ形論理回路構成を有する。 さらに、プリデコーダＰＤ１及びＰＯ２からの２個のデ
コード出力群Ｂ　及びＢ２によるデコード出力を、それ
ぞれ低電圧側にレベルシフトしているデコード出力群Ｂ
　′及びＢ　′によるデコード出力にレベルシフトざＵ
る２個のレベルシフト回路群ＳＨ及びＳＨ２を有する。 この場合、レベルシフト回路群ＳＨ１は、２’　ｌｔｌ
　ルヘルシ７　ト回ｍ　Ｓ　１〜Ｓ　ｐ　　（ｐ＝２　
　）を有し、そして、それらは、第４図に示１ように、
バイポーラトランジスタを用いたエミッタフロア回路構
成を有する。 また、レベルシフト回路群ＳＨ２は、２ｊ個のレベルシ
フト回路Ｓ　　−８ｑ　　（Ｑ＝２＋　＋ｐ＋１ ２ｊ）を有し、そして、それらは、第５図に示すように
、レベルシフト回路８１〜Ｓ、と同様に、バイポーラト
ランジスタを用いたエミッタフロア回路構成を用いる。 ただし、レベルシフト回路群ＳＨ２のレベルシフト回路
ＳＰ＋１〜Ｓ、は、それらから出力されるデコード出力
群８２′によるデコード出力に比し低電位側にレベルシ
フトさける。 また、アドレス信号部出力回路Ｋからのに個のビットか
らなる肯定アドレス信号部Ｆのアドレス信号を低電圧側
にレベルシフトさせるに個のレベルシフト回路ＳＫを有
するとともに、ｋ個のビットからなる否定アドレス信号
部Ｆ′のアドレス信号を低電圧側にレベルシフトさせる
に個のレベルシフドロ路ＳＫ’を有する。 それらレベルシフト回路ＳＫ及びＳＫ’のそれぞれは、
第２２図に示すように、バイポーラトランジスタを用い
たエミッタフロア回路構成を有する。 さらに、レベルシフト回路群ＳＨ１からの２１個のビッ
トからなるデコード出力群Ｂ　′によるデコード出力と
、レベルシフト回路群ＳＨ２からの２ｊ個のビットから
なるデコード出力群Ｂ　　によるデコード出力とからな
るデコード出力を、ｋ個のレベルシフト回路ＳＫとに個
のレベルシフト回路ＳＫ’　を構成している全体として
２ｘｋ個のレベルシフト回路中から予定の順序で選択さ
れたに個のレベルシフト回路からのｋｉｌｌのアドレス
信号を用い“Ｕ、（２’＋２ｊ）ビットからなるデコー
ド出力群Ｃ７〜Ｃ１（２に＝ａ）によるデコード出力に
それぞれデコードする、ｔＲ１〜第１〜　（＝ａ）のメ
インデコーダＭＯ４〜ＭＤ、とを有する。 この場合、メインデコーダＭＤ１〜ＭＤ、のそれぞれは
、第２３図に示すように、バイポーラトランジスタを用
いたＮＡＮＤ形論理回路構成を有する。 さらに、メインデコーダＭＤ、〜ＭＤａがらそれぞれ出
力されるデコード出力群Ｃ１〜Ｃａからなる全体として
２　ｉ＋ｊ＋ｌ（ビットのデコード出力群は、アドレス
信＠Ａｏのデコード出力として、ＭＩＳ電界効果トラン
ジスタを用いて構ｉ＋ｊ十に 成された２　　　個のインバータ１１〜ｌｂ（ｔ）　＝
　２　””　）からなるインバータ群に供給される。 以上が、従来提案されているアドレスデコーダの構成で
ある。 このような構成を有するアドレスデコーダによれば、ア
ドレス信号Ａ。が比較的小さな論理振幅を有する場合、
プリデコーダＰＤ１及びＰＤ２がバイポーラトランジス
タを用いたＮＯＲ形論理回路構成を有するので、それら
プリデコーダＰＤ１及びＰＤ２がアドレス信号Ａ。のア
ドレス信号部Ａ　及びＡ２にそれぞれ良好に応答動作す
る。 また、アドレス信号部出力回路にも、バイポーラトラン
ジスタを用いたＮＯＲ形論理口路構成を有するので、ア
ドレス信＠へ　のアドレス信号部Ａ３に良好に応答動作
する。 また、メインデコーダＭＤ１〜ＭＤａのそれぞれが、Ｎ
ＡＮＤ形論理回路構成を有するので、メインデコーダＭ
Ｄ１〜ＭＯ，のそれぞれにおいて、その動作時少ない電
力消費しか伴わない。 さらに、メインデコーダＭＤ、〜ＭＤａのそれぞれがＮ
ＡＮＤ形論理回路構成を有しているとしても、そのメイ
ンデコーダＭＤ１〜ＭＤａに、プリデコーダＰＤ、及び
ＰＤ２からのデコード出力群Ｂ１及びＢ２によるデコー
ド出力が、それぞれレベルシフト回路群ＳＨ１及びＳＨ
２によってレベルシフトされたデコード出力群８１′及
び８２’　によるデコード出力にレベルシフトされて供
給されるので、メインデコーダＭＤ、〜ＭＤ、が良好に
応動するとともに、メインデコーダＭＤ１〜ＭＤ、が比
較的大きな論理振幅を有するデコード出力群Ｃ４〜Ｃ３
によるデコード出力を出力する。 従って、第１９図、第２０図Ａ及びＢに示す従来のアド
レスデコーダの場合、比較的小さな論理振幅を有する（
ｊ＋ｊ＋ｋ）ビットのアドレス信号Ａ。を、全体として
、比較的大きな論ｊ＋ｊ＋（ 理振幅を右する、２　　　個のビットからなるデコード
出力にデコードさせることができる。 このため、そのデコード出力群を、ＭＩＳ電界効果トラ
ンジスタを用いて構成されたインバータ群に供給し、そ
れらインバータ群を良好に動作させることができる。Traditionally? The address decoder described below with reference to FIG. R19 and FIGS. 20A and 20B has been proposed. That is, □ address signal A of the first to (i+j+k) bits. The address signal from the address signal part A1 of i bits consisting of the first to i-th bits constituting is decoded and output by the decoding output group B1 of 21 bits consisting of the first to 21st bits. a predecoder PD1 that decodes the address signal A of the first to (i+j+k)th bits. The (i+1)th to (i+1)th to (
The address signal from the address signal part A2 of i bits consisting of bits i+j) is
+2j, ) bits, and a decoder PD2 for decoding into a decode output by a decode output group B2 of 2j bits. In this case, the predecoders PD1 and PO2 have a NOR type logic circuit configuration using bipolar transistors, as shown in FIG. 2, although a detailed explanation will be omitted. In addition, throughout the design, Q is an n p n-type bipolar transistor, Q I is a pnp type bipolar transistor, R is a resistor, M is a p-channel type MIS field effect transistor, and M' is an n-channel type MISffi field effect transistor. , H is a constant current source, Dl is a diode, v
c indicates a high potential power supply terminal (for example, Ov), 2 indicates a low potential power supply terminal (for example, -5, 2V), and V indicates an intermediate potential power supply terminal' (for example, -3, OV). Further, the address signal A of the first to (i+j+k) bits
. The (i+j+1)th to (i+j+k)th composing
From the address signal from the address signal part A3 of the bits starting from the bit, the (i+j+1) to (i+j
+k)-th bit, and similarly, the (i+j+1) to (i+j
+k) An address signal section output circuit K that outputs a negated address signal section F' of n bits consisting of the w1th bit.
has. As shown in FIG. 21, each address signal output circuit constituting this address signal portion output circuit K is an N type transistor using bipolar transistors. It has an R-type logic circuit configuration. Furthermore, the decode output group B has level-shifted the decode outputs from the two decode output groups B and B2 from the predecoders PD1 and PO2, respectively, to the lower voltage side.
A level shift is applied to the decoded output by ' and B'.
It has two level shift circuit groups SH and SH2. In this case, the level shift circuit group SH1 is 2'ltl
7 times m S 1~S p (p=2
), and they are as shown in FIG.
It has an emitter floor circuit configuration using bipolar transistors. Further, the level shift circuit group SH2 has 2j level shift circuits S -8q (Q=2+ +p+1 2j), and these are, as shown in FIG. 5, level shift circuits 81 to S. Similarly, an emitter floor circuit configuration using bipolar transistors is used. However, the level shift circuits SP+1 to SP+S of the level shift circuit group SH2 shift the level to a lower potential side than the decode output from the decode output group 82' outputted from them. Further, it has level shift circuits SK for level-shifting the address signal of the positive address signal part F, which is made up of bits from the address signal part output circuit K, to the lower voltage side, and negative level shift circuits SK, which is made up of k bits. There are level shifting paths SK' for level shifting the address signal of the address signal section F' to the lower voltage side. Each of these level shift circuits SK and SK' is
As shown in FIG. 22, it has an emitter floor circuit configuration using bipolar transistors. Further, a decode output is made up of a decode output from a decode output group B' consisting of 21 bits from the level shift circuit group SH1, and a decode output from a decode output group B consisting of 2j bits from the level shift circuit group SH2. of the kills from the k level shift circuits SK and 2xk level shift circuits selected in a predetermined order from among the 2xk level shift circuits composing the k level shift circuits SK'. Main decoders MO4 to MD of tR1 to first to (=a) each decode to a decode output by a decode output group C7 to C1 (2=a) consisting of "U, (2'+2j) bits" using the address signal. In this case, each of main decoders MD1 to MD has a NAND type logic circuit configuration using bipolar transistors, as shown in FIG. The decoding output group of 2 i+j+l (bits as a whole consists of the decoding output group C1 to Ca), which is a decoding output group of 2 i+j+l (bits), as a decoding output of the address signal @Ao. ~lb(t) =
2 ``'') is supplied to the inverter group. The above is the configuration of a conventionally proposed address decoder. According to the address decoder having such a configuration, the address signal A. If has a relatively small logic amplitude, then
Since predecoders PD1 and PD2 have a NOR type logic circuit configuration using bipolar transistors, these predecoders PD1 and PD2 receive address signal A. It responds well to address signal sections A and A2, respectively. Further, since the address signal section output circuit also has a NOR type logic circuit configuration using bipolar transistors, it can respond well to the address signal section A3 to the address signal @. Further, each of main decoders MD1 to MDa has N
Since it has an AND type logic circuit configuration, the main decoder M
Each of D1-MO, involves low power consumption during its operation. Furthermore, each of the main decoders MD, ~MDa is N
Even if the main decoders MD1 to MDa have an AND type logic circuit configuration, the decode outputs from the decode output groups B1 and B2 from the pre-decoders PD and PD2 are sent to the level shift circuit groups SH1 and SH, respectively.
2, the main decoders MD, . Decode output group C4-C3 with large logic amplitude
Outputs the decoded output by. Therefore, in the case of the conventional address decoder shown in FIGS. 19 and 20A and B, which has a relatively small logic amplitude (
j+j+k) bit address signal A. can be decoded into a decode output consisting of two bits, which has a relatively large logic amplitude as a whole. Therefore, the decode output group is configured using MIS field effect transistors. It is possible to supply these inverters to a group of inverters and operate the inverters well.

【発明が解決しようとする課題］ しかしながら、第１９図、第２０図Ａ及びＢで上述した
従来のアドレスデコーダの場合、デ（ａ＝２ｋ）を用い
なければならず、このため、プリデコーダＰＤ１及びＰ
Ｄ２を除いたデコーダにおいて、大きな消費電力を伴う
。 以上のことから、第１９図、第２０図へ及びＢで上述し
た従来のアドレスデコーダの場合、大きな電力消費を伴
う、という欠点を有していた。 よって、本発明は、上述した欠点のない新規なアドレス
デコーダを提案せんとするものである。 【Ａ１１１題を解決するための手段】 本発明によるアドレスデコーダは、■アドレス信号を構
成しているｎ個（ｎは３以上の整数）のアドレス信号部
によるアドレス信号をそれぞれデコードする、バイポー
ラトランジスタを用いたＮＯＲ形論理回路構成を有する
ｎｌｉのプリデコーダと、■上記ｎ個のプリデコーダか
らのｎｆｌｌｊのデコード出力群のデコード出力をそれ
ぞれレベルシフトさせる、バイポーラトランジスタを用
いたエミッタフロア回路構成を右するｎ個のレベルシフ
ト回路群と、■上記ｎ個のレベルシフト回路群からのｎ
個のデコード出力群のデコード出力をデコードする、バ
イポーラトランジスタを用いたＮＡＮＤ形論理回路構成
を有するメインデコーダと、■上記メインデコーダから
のデコード出力８Ｙによるデコード出力をレベル変換さ
せる、スイッチング増幅回路構成のレベル変換回路群と
を有する。Problems to be Solved by the Invention] However, in the case of the conventional address decoder described above in FIGS. 19 and 20 A and B, it is necessary to use de(a=2k), and therefore and P
Decoders other than D2 consume large amounts of power. From the above, the conventional address decoders described above in FIGS. 19, 20 and B have the disadvantage of large power consumption. Therefore, the present invention seeks to propose a new address decoder that does not have the above-mentioned drawbacks. [Means for Solving Problem A111] The address decoder according to the present invention includes: (i) a bipolar transistor that decodes each address signal from n (n is an integer of 3 or more) address signal portions constituting the address signal; An emitter floor circuit configuration using bipolar transistors that level-shifts the decode outputs of the NFLJ decode output group from the NOR-type logic circuit configuration used in the NLI predecoder and the nFLLJ decode outputs from the n predecoders is constructed. n level shift circuit groups, and n from the above n level shift circuit groups.
a main decoder having a NAND type logic circuit configuration using bipolar transistors, which decodes the decode outputs of the decode output groups; and a level conversion circuit group.

【作用・効果１ アドレス信号が、第１９図、第２０図Ａ及びＢ′ｃ−上
述した従来のアドレスデコーダの場合と同様に、比較的
小さな論理振幅を有する場合、アドレス信号を構成して
いるｎ個のアドレス信号部をそれぞれデコードするｎ個
のプリデコーダが、バイポーラトランジスタを用いたＮ
ＯＲ形論理回路構成を有するので、それらｎ個のプリデ
コーダが、第１９図、第２０図Ａ及びＢで上述した従来
のアドレスデコーダのプリデコーダの場合と同様に、ア
ドレス信号を構成しているｎｌＪのアドレス信号部にそ
れぞれ良好に応答しで、それらをそれぞれデコードする
。 また、メインデコーダが、第１９図、第２０図Ａ及びＢ
ｔ″上述した従来のアドレスデコーダにおけるメインデ
コーダのそれぞれと同様に、バイポーラトランジスタを
用いたＮＡＮＤ形論理回路構成を有するので、メインデ
コーダにおいて、第１９図、第２０図Ａ及びＢで上述し
た従来のアドレスデコーダのメインデコーダのそれぞれ
におけると同様に、その動作時、少ない電力消費しか伴
わない。 また、メインデコーダが、ＮＡＮＤ形論理回路構成を有
し、そして、そのメインデコーダに、ｎ個のプリデコー
ダからのデコード出力群によるデコード出力が供給され
るが、ｎ個のプリデコーダからのデコード出力群による
デコード出力が、レベルシフト回路群によってそれぞれ
レベルシフトされたｎ個のデコード出力ＩＹによるデコ
ード出力にレベルシフトされて供給されるので、メイン
デコーダが、第１９図、第２０図Ａ及びＢで上述した従
来のアドレスデコーダのメインデコーダのそれぞれの場
合と同様に、良好に応動する。 さらに、レベル変換回路群から、メインデコーダからの
デコード出力群によるデコード出力のレベル変換された
デコード出力を、アドレス信号のデコードされたデコー
ド出力として出力するので、そのアドレス信号のデコー
ドされたデコード出力を、メインデコーダからのデコー
ド出力群によるデコード出力が大きな論］！Ｉ！振幅を
有していなくても、大きな論理振幅を有するｂのとして
出力させることができる。 以上のことから、本発明によるアドレスデコーダによれ
ば、第１９図、第２０図Ａ及びＢで上述した従来のアド
レスデコーダの場合と同様に、比較的小さな論理振幅を
有するアドレス信号を、大きな論理振幅を有するデコー
ド出力にデコードさせることができる。 しかしながら、本発明によるアドレスデコーダの場合、
デコーダとして、ｒｌＪのプリデコーダの外、単に１つ
のメインデコーダを用いるだけで、アドレス信号をデコ
ードすることができるので、ｎ個のプリデコーダを除い
たデコーダにおいて、第１９図、第２０図Ａ及びＢで上
述した従来のアドレスデコーダの場合の１７２にの電力
消費しか伴わない。 また、レベル変換回路群を必要とするが、それがスイッ
チング増幅回路構成を有するので、動作時、そのレベル
変換回路群中の予定の１つのレベル変換回路のみしか電
力消費を伴わない。 よって、本発明によるアドレスデコーダの場合、第１９
図、第２０図Ａ及びＢで上述した従来のアドレスデコー
ダの場合に比し格段的に小さな電力消費しか伴わない。 【実施例】 次に、第１図を伴って本発明によるアドレスデコーダの
実施例を述べよう。 第１図において、第１９図、第２０図Ａ及びＢとの対応
部分には同一符号を付して詳細説明を省略する。 第１図に示す本発明によるアドレスデコーダは、次に述
べるＭ４Ｉｊｃを有する。 すなわち、第１〜第（ｉ＋ｊ＋ｋ）ビットのアドレス信
号Ａ。を構成しているｎ個（ｎは３以上の整数、ただし
、以下、簡単のため、ｎ＝３として述べる）のアドレス
信号部Ａ１、Ａ２及びＡ３のアドレス信号をそれぞれデ
コードするｎ個（ｎ＝３）のプリデコーダＰＤ　　、Ｐ
Ｄ２及びＰＤ３を有する。 この場合、プリデコーダＰＤ１は、第１〜第（ｉ＋ｊ＋
ｋ）ビットのアドレス信号Ａ。を構成している第１〜第
ｉのビットからなるｉ個のビットのアドレス信号部Ａ１
によるアドレス信号を、第１〜第２１のビットからなる
２１個のビット（２’個のビット中、１つのビットのみ
が２値表示でｒｌＪ（ｍ電位）、他の全てが２値表示で
「Ｏ」　（低電位）をとる）のデコード出力群Ｂ１にデ
コードする。 また、プリデコーダＰＤ２は、第１〜第（ｉ＋ｊ＋ｋ）
ビットのアドレス信号部〇を構成している第（ｉ＋１）
〜第（ｉ＋ｊ）のビットからなるｊ個のビットのアドレ
ス信号部Ａ２によるアドレス信号を、第（２’＋１）〜
第（２’＋２ｊ）のビットからなる２ｉ個のビット（２
ｉ個のビット中、１つのビットのみが２値表示でｒＩＪ
（ｍ電位）、他の全てが２値表示で「０」　（低電位）
をとる）のデコード出力群Ｂ２にデコードする。 さらに、プリデコーダＰＤ３は、第１〜第（ｉ＋ｊ十ｋ
）ビットのアドレス信号Ａ。を構成している第（ｉ＋ｊ
＋１）〜第（ｉ＋ｊ＋ｋ）ビットのビットからなるに個
のビットのアドレス信号部へ　を、第（２’　＋２ｊ＋
１）〜第（２’　＋２’　＋２’　）のビットからなる
２に個のビット（２に個のビット中、１つのビットのみ
が２値表示で「１」　（高電位）、他の全てが２（ｉＥ
ｉ表示で「０」　（低電位）をとる）のデコード出力群
Ｂ３にデコードする。 プリデコーダＰＤ１〜ＰＤ３は、詳細説明は省略するが
、第２図に示すように、且つ第１９図、第２０図Ａ及び
Ｂで上述した従来のアドレスデコーダの場合と同様に、
バイポーラトランジスタを用いたＮＯＲ形論理回路構成
を右する。 また、プリデコーダＰＤ　　、ＰＤ、、及びＰＤ３から
の３個のデコード出力群Ｂ、８２及びＢ３によるデコー
ド出力をそれぞれ低電位側にレベルシフトさせる３個の
レベルシフト回路群Ｓ　Ｈ％ＳＨ２及びＳｉ２を有する
。 ル ベルシフト回路群ＳＨ１は、プリデコーダＰＤ１からの
第１〜第２１のビットからなる２１個のビットのデコー
ド出力群Ｂ１をデコード出力群Ｂ　′にレベルシフトさ
せる２１個のしベルシフト回路を有するが、それらは、
詳ＩＩＩ説明は省略するが、第３図に示すように、第４
図及び第５図で上述したレベルシフト回路に準じた構成
を有する。ただし、レベルシフト回路群Ｓ１］１の２　
個のレベルシフト回路は、第４図で上述したレベルシフ
ト回路よりも１ダイオード降下電圧分高い値にレベルシ
フトしているデコード出力を出力する。 また、レベルシフト回路群ＳＨ２は、プリデルシフトさ
せる２ｉ個のレベルシフト回路を有するが、それらは、
第４図で上述したと同様の構成を有する。 さらに、レベルシフト回路群ＳＨ３は、プリデコーダＰ
Ｄ３からの第（２’＋２ｊ＋１）〜第（２ｉ　＋２ｊ　
＋２ｋ　＞のビットからなる２に藺のビットのデコード
出力群Ｂ３をデコード出に 力群Ｂ３にレベルシフトさせる２　個のレベルシフト回
路を有するが、それらは、第５図で上述したと同様の構
成を有する。 さらに、３１１Ｊのレベルシフト回路群Ｓ　Ｈ１ＳＨ２
及びＳｉ２からの３個のデコード出力群Ｂ　　’、Ｂ　
　’及び８　　によるデコード出力ｉ＋ｊ＋ｌ（ を、第１〜第２　　　のビットからなる２ｉ＋ｊ＋に個
のビットのデコード出力群Ｃによるデコード出力にデコ
ードするメインデコーダＭＯを有する。 このメインデコーダＭＤは、詳細説明は省略するが、第
６図、第７図Ａ及びＢに示すように、バイポーラトラン
ジスタを用いたＮＡＮＤ形論理回路構成を有する。 また、メインデコーダＭＤからの第１〜第２ｉ＋ｊ＋ｌ
（ビットのデコード出力ＢＦ　Ｃのデコード出力を、第
１〜第２ｉ＋ｊ＋にのビットからなる２１＋ｊ＋（個の
ビットのデコード出力群Ｃ′のデコード出力にレベル変
換させる２　ｉ＋ｊ＋ｋ　個のレベルｉ＋ｊ＋に 変換回路８１′〜Ｓ、’（ｂ−２＞からなるレベル変換
回路群を右する。 このレベル変換回路群のレベル変換回路８１′〜Ｓｂ′
のそれぞれは、詳細説明は省略するが、第８図〜第１７
図に示すスイッヂング増幅回路構成を有している。 さらに、レベル変換回路群からの２ｉ＋ｊ＋ｌ（＋１個
のビットでなるデコード出力群Ｃ′は、第１９同、第２
０図Ａ及びＢで上述した従来のアドレスデコーダの場合
と同様に、アドレス信号Ａｉ＋ｊ＋１（ バーク■１〜ｌｂ　（ｂ−２）からなるインバータ群に
供給される。 以上が、本発明によるアドレスデコーダの実施例の構成
である。 このような本発明によるアドレスデコーダによれば、ア
ドレス信号Ａ。が、第１９図、第２０図Ａ及びＢで上述
した従来のアドレスデコーダの場合と同様に、比較的小
さな論理振幅を有する場合、アドレス信号Ａ。を構成し
ている３個のアドレス信号部Ａ　　−Ａ３をそれぞれデ
コ−ドする３個のプリデコーダＰＤ１〜ＰＤ３がバイポ
ーラトランジスタを用いたＮＯＲ形論理回路構成を有す
るので、それら３個のプリデコーダＰＤ　　−ＰＤ３が
、第１９図、第２０図Ａ及びＢで上述した従来のアドレ
スデコーダのプリデコーダＰＤ　　及びＰＤ２の場合と
同様に、アドレス信＠Ａｏを構成している３四のアドレ
ス信＠部Δ　〜Ａ３にそれぞれ良好に応答して、それら
をそれぞれデコードする。 また、メインデコーダＭＤが、第１９図、第２０図Ａ及
びＢで上述した従来のアドレスデコーダにおけるメイン
デコーダＭＤ１〜ＭＤ、のそれぞれと同様に、バイポー
ラトランジスタを用いたＮＡＮＤ形論理回路構成を有す
るので、メインデコーダＭＤ１．：おいて、第１９図、
第２０図Ａ及び８で上述した従来のアドレスデコーダの
メインデコーダＭＯＩ〜ＭＤａのそれぞれにＪｊけると
同様に、その動作時、少ない電力消費しか伴わない。 また、メインデコーダＭＯが、ＮＡＮＤ形論理回路構成
を有し、そして、そのメインデコーダＭＤに、３個のプ
リデコーダＰＤ１〜ＰＤ３からのデコード出力群８１〜
Ｂ３によるデコード出力が供給されるが、３ｇのプリデ
コーダＰＤ　　−ＰＤ３からのデコード出力群８１〜Ｂ
３によるデコード出力が、３１１のレベルシフト回路群
ＳＨ１〜ＳＨ３によってそれぞれレベルシフトされたデ
コード出力群Ｂ　′〜Ｂ３′によす るデコード出力にレベルシフトされて供給されるので、
メインデコーダＭＯが、第１９図、第２０図Ａ及びＢで
上述した従来のアドレスデコーダのメインデコーダＭＤ
、〜ＭＤ、のそれぞれの場合と同様に、良好に応動する
。 さらに、レベル変換回路群から、メインデコーダＭＤか
らのデコード出力群Ｃによるデコード出力のレベル変換
されたデコード出力Ｃ′を、アドレス信ＭＡＱのデコー
ドされたデコード出力として出力するので、そのアドレ
ス信号Ａ。 のデコードされたデコード出力を、メインデコーダＭＤ
からのデコード出力群Ｃによるデコード出力が大きな論
理振幅を有していなくても、大きな論理振幅を有するも
のとして出力させることができる。 以上のことから、第１図に示ず本発明によるアドレスデ
コーダによれば、第１９図、第２０図Ａ及びＢで上述し
た従来のアドレスデコーダの場合と同様に、比較的小ざ
な論理振幅を有するアドレス信号Ａ。を、大きな論理振
幅を有するデコード出力群Ｃ′によるデコード出力にデ
コードさせることができる。 しかしながら、第１図に示す本発明によるアドレスデコ
ーダの場合、デコーダとして、３個のプリデコーダＰＤ
　　−ＰＤ３の外、単に１つのメインデコーダＭＤを用
いるだけで、アドレス信＠Ａｏをデコードすることがで
きるので９．３個のプリデコーダＰＤ１〜ＰＤ３を除い
たデコーダにおいて、第１９図、第２０図Ａ及びＢで上
述した従来のアドレスデコーダの場合の１／２’の電力
消費しか伴わない。 ちなみに、第１８図は、プリデコーダからのデコード出
力群のビット数に対する消費電力を、規定化された電流
で、第１９図、第２０図Ａ及びＢで上述した従来のアド
レスデコーダの場合と対比して示している。 以上のことから、第１図に示す本発明によるアドレスデ
コーダの場合、第１９図、第２０図Ａ及びＢで上述した
従来のアドレスデコーダの場合に比し格段的に小さな電
力消費しか伴わない。 なお、上述においては、ｎ＝３の場合につき述べたが、
ｎを３以上の所望の数として、上述したと同様の作用効
果を得るようにすることもでき、その他、本発明の精神
を脱することなしに、種々の変型変更をなし得るであろ
う。[Function/Effect 1] If the address signal has a relatively small logic amplitude, as in the case of the conventional address decoder described above in FIGS. 19 and 20 A and B'c, the address signal is n predecoders each decoding n address signal sections are N predecoders using bipolar transistors.
Since it has an OR type logic circuit configuration, these n predecoders constitute an address signal in the same way as in the case of the predecoder of the conventional address decoder described above in FIGS. 19 and 20A and B. nlJ's address signal portions and decodes them respectively. In addition, the main decoder is
t'' Like each of the main decoders in the conventional address decoder described above, it has a NAND type logic circuit configuration using bipolar transistors. As in each of the main decoders of the address decoder, low power consumption is involved during its operation.Also, the main decoder has a NAND type logic circuit configuration, and the main decoder has n pre-decoders. The decode outputs from the decode output groups from the n pre-decoders are level-shifted by the level shift circuit groups to the decode outputs from the n decode outputs IY, respectively. Since it is shifted and supplied, the main decoder responds well as in each case of the main decoder of the conventional address decoder described above in FIGS. 19 and 20A and B. Furthermore, the level conversion circuit The level-converted decode output from the main decoder group is output as the decode output of the address signal, so the decode output of the address signal is converted into the decode output from the main decoder. Even if the decoded output from the decoded output group does not have the !I! amplitude, it can be output as b having a large logic amplitude. From the above, according to the address decoder according to the present invention, As with the conventional address decoder described above in FIGS. 19 and 20A and B, an address signal with a relatively small logic amplitude can be decoded into a decode output with a large logic amplitude. In the case of the address decoder according to the invention,
As a decoder, an address signal can be decoded by simply using one main decoder in addition to the rlJ predecoder. It involves a power consumption of only 172 times that of the conventional address decoder described above in B. Further, although a level conversion circuit group is required, since it has a switching amplifier circuit configuration, only one intended level conversion circuit in the level conversion circuit group consumes power during operation. Therefore, in the case of the address decoder according to the present invention, the 19th
Significantly lower power consumption is involved than in the case of the conventional address decoder described above in FIGS. 20A and 20B. Embodiment Next, an embodiment of the address decoder according to the present invention will be described with reference to FIG. In FIG. 1, parts corresponding to those in FIGS. 19 and 20 A and B are designated by the same reference numerals, and detailed description thereof will be omitted. The address decoder according to the present invention shown in FIG. 1 has the following M4Ijc. That is, the address signal A of the first to (i+j+k)th bits. n (n is an integer of 3 or more; however, for simplicity, it will be described below as n = 3) address signals of A1, A2, and A3 constituting the address signal portions A1, A2, and A3. 3) Pre-decoder PD, P
It has D2 and PD3. In this case, the predecoder PD1 decodes the first to (i+j+
k) Bit address signal A. Address signal part A1 of i bits consisting of the first to i-th bits constituting
The address signal of O' (low potential)) is decoded to the decode output group B1. Further, the predecoder PD2 has the first to (i+j+k)th
The (i+1)th bit constituting the address signal part 〇
The address signal from the address signal part A2 of the j bits consisting of the (i+j)th bit is converted into the (2'+1)th bit
2i bits (2
Only one bit out of i bits is rIJ in binary representation.
(m potential), all others are "0" in binary display (low potential)
) is decoded into decode output group B2. Further, the predecoder PD3 decodes the first to (i+j tenk
) bit address signal A. The (i+j
+1) to the (i+j+k)th bit to the address signal part of the bits consisting of the (2'+2j+)th bit.
1) to (2' + 2' + 2') bits (out of 2 bits, only one bit is "1" (high potential) in binary display, all others are 2(iE
It is decoded into the decode output group B3 (which takes "0" (low potential) in the i display). The predecoders PD1 to PD3 are not described in detail, but as shown in FIG. 2 and similar to the conventional address decoders described above in FIGS. 19 and 20 A and B,
The configuration of a NOR type logic circuit using bipolar transistors is shown on the right. In addition, three level shift circuit groups S H%SH2 and Si2 are configured to level shift the decode outputs of the three decode output groups B, 82 and B3 from the predecoders PD, PD, and PD3 to the lower potential side, respectively. have The level shift circuit group SH1 has 21 level shift circuits that level-shift the 21-bit decode output group B1 consisting of the first to 21st bits from the predecoder PD1 to the decode output group B'. They are,
Although detailed explanation is omitted, as shown in Fig. 3,
It has a configuration similar to the level shift circuit described above in FIGS. However, level shift circuit group S1] 1-2
The level shift circuits output decoded outputs whose level is shifted to a value higher by one diode drop voltage than the level shift circuit described above in FIG. Further, the level shift circuit group SH2 has 2i level shift circuits that perform pre-del shift, and these are as follows.
It has the same configuration as described above in FIG. Further, the level shift circuit group SH3 includes a predecoder P
(2′+2j+1)th to (2i+2j
It has two level shift circuits that level shift the decode output group B3 of 2 bits consisting of +2k> bits to the decode output group B3, but they have the same configuration as described above in FIG. has. Furthermore, 311J level shift circuit group S H1SH2
and three decoded output groups B', B from Si2
The main decoder MO has a main decoder MO that decodes the decode output i+j+l( Although omitted, as shown in FIGS. 6 and 7A and B, it has a NAND type logic circuit configuration using bipolar transistors.
A conversion circuit 81 converts the decode output of the bit decode output BF C into the decode output of the 21+j+(bit decode output group C' consisting of the first to second i+j+ bits) to 2 i+j+k levels i+j+. '~S, '(b-2>) Level conversion circuits 81' to Sb' of this level conversion circuit group
8 to 17, although detailed explanations are omitted.
It has the switching amplifier circuit configuration shown in the figure. Furthermore, the decode output group C' consisting of 2i+j+l (+1 bits) from the level conversion circuit group is
As in the case of the conventional address decoder described above with reference to FIGS. This is the configuration of an embodiment. According to the address decoder according to the present invention, the address signal A is relatively When the logic amplitude is small, the three pre-decoders PD1 to PD3 that respectively decode the three address signal sections A to A3 constituting the address signal A have a NOR type logic circuit configuration using bipolar transistors. Therefore, these three predecoders PD-PD3 constitute the address signal @Ao, as in the case of the predecoders PD and PD2 of the conventional address decoder described above in FIGS. 19 and 20A and B. The main decoder MD responds well to each of the 34 address signals @parts Δ to A3 and decodes them respectively. Like each of main decoders MD1 to MD in the decoder, it has a NAND type logic circuit configuration using bipolar transistors.
Similarly to each of the main decoders MOI-MDa of the conventional address decoder described above with reference to FIGS. 20A and 20A and 20B, low power consumption is involved during its operation. Further, the main decoder MO has a NAND type logic circuit configuration, and the main decoder MD is provided with decode output groups 81 to 81 from three predecoders PD1 to PD3.
The decode output from B3 is supplied, but the decode output group 81 to B from the 3g predecoder PD-PD3
Since the decode output from the decode outputs from the decode output groups B' to B3' are level-shifted by the level shift circuit groups SH1 to SH3 of the 311, respectively, the decode outputs from the decode outputs from the decode output groups B' to B3' are level shifted and supplied.
The main decoder MO is the main decoder MD of the conventional address decoder described above in FIGS. 19 and 20 A and B.
, ~MD, responds well. Furthermore, the level converting circuit group outputs the decode output C', which is the level-converted decode output of the decode output group C from the main decoder MD, as the decode output of the address signal MAQ. The decoded output of the main decoder MD
Even if the decoded output from the decoded output group C does not have a large logic amplitude, it can be output as having a large logic amplitude. From the above, the address decoder according to the present invention, which is not shown in FIG. address signal A with can be decoded into a decode output by the decode output group C' having a large logic amplitude. However, in the case of the address decoder according to the present invention shown in FIG. 1, three predecoders PD are used as decoders.
-In addition to PD3, the address signal @Ao can be decoded simply by using one main decoder MD, so in the decoders excluding the 9.3 predecoders PD1 to PD3, FIGS. 19 and 20 It involves only 1/2' the power consumption of the conventional address decoders described above in A and B. Incidentally, Fig. 18 compares the power consumption with respect to the number of bits of the decoded output group from the pre-decoder using a specified current, with the case of the conventional address decoder described above in Figs. 19 and 20 A and B. It is shown as follows. From the foregoing, the address decoder according to the invention shown in FIG. 1 consumes significantly less power than the conventional address decoder described above in FIGS. 19 and 20A and B. In addition, in the above, the case of n=3 was described, but
It is possible to obtain the same effects as described above by setting n to a desired number of 3 or more, and various other modifications may be made without departing from the spirit of the present invention.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明によるアドレスデコーダの実施例を示
す系統的接続図である。 第２図は、プリデコーダの実施例を示す接続図である。 第３図〜第５図は、レベルシフト回路の実施例を示す接
続図である。 第６図は、第７図Ａ及びＢを示す図である。 第７図Ａ及びＢは、メインデコーダの実施例を示す接続
図である。 第８図〜第１７図は、レベル変換回路の実施例を示す接
続図である。 第１８図は、本発明によるアドレスデコーダの効果の説
明に供する図である。 第１９図は、第２０図Ａ及びＢを示す系統的接続図であ
る。 第２０図Ａ及びＢは、従来のアドレスデコーダを示す系
統的接続図である。 第２１図は、アドレス信号部出力回路を示す接続図であ
る。 第２２図は、レベルシフト回路を示す接続図である。 第２３図は、メインデコーダを示す接続図である。 Ｄ１ Ｈ１ ＭＯ。 〜ＰＤ３・・・・・・プリデコーダ 〜ＳＨ３・・・・・・レベルシフト回路群ＭＤ１〜ＭＤ
。 ・・・・・・・・・メインデコーダFIG. 1 is a systematic connection diagram showing an embodiment of an address decoder according to the present invention. FIG. 2 is a connection diagram showing an embodiment of the predecoder. 3 to 5 are connection diagrams showing embodiments of the level shift circuit. FIG. 6 is a diagram showing FIGS. 7A and B. FIGS. 7A and 7B are connection diagrams showing an embodiment of the main decoder. 8 to 17 are connection diagrams showing embodiments of the level conversion circuit. FIG. 18 is a diagram for explaining the effect of the address decoder according to the present invention. FIG. 19 is a systematic connection diagram showing FIGS. 20A and B. FIGS. 20A and 20B are systematic connection diagrams showing a conventional address decoder. FIG. 21 is a connection diagram showing the address signal section output circuit. FIG. 22 is a connection diagram showing the level shift circuit. FIG. 23 is a connection diagram showing the main decoder. D1 H1 MO. ~PD3...Predecoder~SH3...Level shift circuit group MD1~MD
.・・・・・・・・・Main decoder

Claims (1)

【特許請求の範囲】 アドレス信号を構成しているｎ個（ｎは３以上の整数）
のアドレス信号部によるアドレス信号をそれぞれデコー
ドする、バイポーラトランジスタを用いたＮＯＲ形論理
回路構成を有するｎ個のプリデコーダと、 上記ｎ個のプリデコーダからのｎ個のデコード出力群の
デコード出力をそれぞれレベルシフトさせる、バイポー
ラトランジスタを用いたエミッタフロア回路構成を有す
るｎ個のレベルシフト回路群と、 上記ｎ個のレベルシフト回路群からのｎ個のデコード出
力群のデコード出力をデコードする、バイポーラトラン
ジスタを用いたＮＡＮＤ形論理回路構成を有するメイン
デコーダと、 上記メインデコーダからのデコード出力群によるデコー
ド出力をレベル変換させる、スイッチング増幅回路構成
のレベル変換回路群とを有することを特徴とするアドレ
スデコーダ。[Claims] n numbers constituting the address signal (n is an integer of 3 or more)
n predecoders each having a NOR type logic circuit configuration using bipolar transistors, each decoding the address signal from the address signal section of A group of n level shift circuits having an emitter floor circuit configuration using bipolar transistors for level shifting, and a bipolar transistor for decoding the decode outputs of the n decode output groups from the n level shift circuit groups. An address decoder comprising: a main decoder having a NAND type logic circuit configuration; and a level conversion circuit group having a switching amplifier circuit configuration, which converts the level of the decode output by the decode output group from the main decoder.